JPS5823948B2 - 半導体チツプ - Google Patents

Description

【発明の詳細な説明】 本発明はモノリシックな大規模集積回路に関し、更に詳
細にはレベル感知論理回路を含むチップに関する。

米国特許第３７８３２５４号に於いて、論理装置の直流
及び交流試験ができる組合せ回路と順序回路の新規な論
理構成が示されている。

上記特許はこのような装置に於ける特別の試験ポイント
の必要性を除去する。

特定の論理チップ内に設けられた論理回路のダイナミッ
ク測定が装置の状態を乱さずになされることができる。

上記米国特許の場合、機能論理ユニットは、多くのシス
テムクロック列からの信号の発生のみに応じるようにさ
れる。

これは、通常のシステム論理内の総ての内部記憶回路に
対して、クロックされた直流ラッチを使用することによ
り達成される。

このラッチ回路は関連する組合せ論理回路網と共に機能
的に分割され、組状で配置される。

複数個のクロック列は同期しているが、重複しておらず
、夫々独立している。

ラッチ回路の組は他のシステム・クロック列若しくはそ
れらの組合せにより制御されているところの他のラッチ
回路の組へ組合せ論理を介して接続される。

上記米国特許の実施例の場合、各ラッチ回路はシステム
・クロック及びシステム入出力から独立した入出力及び
シフト制御手段を有するシフト・レジスフ・ラッチとし
て作動し得る様に付加的な回路を備えている。

この付加された回路を使用すれば、総てのシステム・ク
ロックが減勢されるので総てのランチ回路が互いに分離
され、またスキギン−イン／スキャン−アウト機能の実
行を可能にする。

その結果、総ての順序回路は多段組合せ回路網のレベル
まで区分けされた組合せ回路に変換される。

これにより論理ユニット内の各回路の機能的試験が自動
的に行なえる。

次いで、この様なシフト・レジスタ・ランチは２進１及
び２進Ｏから成る任意の所望のテスト・パターンをシフ
ト・インさせるのに使用される。

シフト・レジスタ・ランチ内にシフト・インされた２進
１及び２進０は組合せ論理回路網への入力として使用す
る為にそこに保持される。

組合せ論理の結果はクロックされてラッチ内に送られそ
して論理ユニットの機能的応答を調べる為の測定及び比
較のためにシフト・アウトされる。

論理回路を半導体チップ上に設計する場合、電力消費、
回路形式、物理的なレイアウト及び性能等のクリチカル
な要素はコストを低くする為にある程度妥協されなけれ
ばならない。

最近、回路の性能を高める為の物理的な配線若しくは構
成が考えられている。

ＴＴＬ、ＤＴＬの如く一旦特定の回路ファミリが選択さ
れると、電力消費は略一定である。

セル内部及びセル相互間の遅延を含む設計上の性能も回
路ファミリ及び物理的レイアウトが決まれば一定である
。

従って、物理的なレイアウトが、半導体構造若しくは回
路の設計者が支配しうる要素となる。

レベル感知論理回路を組込むことができるチップ構成若
しくはレイアウトは既に提案されている。

そのレイアウトでは、セルが直交アレイ状配列されそし
て該セルは直交する両方向に略平行な行をしている。

即ち、セルはＹ方向に２個のセル分の巾を有しＸ方向に
４個のセル分の巾を有するブロック状に配列されている
。

夫々のセルは略同じ位のチップ面積を必要とし、総ての
他のセルとほとんど同じレイアウトを有する。

チップのレイアウトはデータの流れが水平方向及び垂直
方向に略等しい割合で進むように規則正しく構成された
論理ゲートのマトリックスを特徴としている。

上記のレイアウトは従来のレイアウトと比べてセル内部
及びセル相互間の必要な金属化レベルの数の減少及びセ
ルの大きさの減少をもたらした。

更にチップに特定の論理を構成する事即ちコンピュータ
での設計自動化による具体的なチップ回路構成を限定す
る為の金属化配線も、それ以前の先行技術に比較してか
なり容易にできた。

しかしながら、かなりのチップ面積は、チップの表面上
の金属化に必要な領域で占められ、能動装置の為に使用
される面積はわずかであった。

従って、本発明の目的は半導体チップ内の、論理セルの
回路密度を増加するにある。

更に詳細には、本発明の目的は前記米国特許第３７８３
２５４号に記載されたレベル感知論理装置を構成する回
路のチップ配線密度を増加するにある。

本発明によるレイアウトは、例えばＴＴＬの如き同一の
基本回路ではあるがチップ領域の面積がちがう２個のセ
ルにより特徴付けられる。

組合せ回路網を形成するセルと順序回路網を形成するセ
ルとが別の列に配列される様にチップ領域の面積が等し
いセル同志が夫々組をつくって配列される。

セルに対する入力接続は、アレイの方向と平行に走って
いる（即ち、チップ全体から見ると垂直方向；こ走って
いる。

）導電性チャネルにより形成される。

クロックされた直流ラッチ好ましくは、シフト・レジス
タ・ラッチである順序回路網が垂直方向チャネルの全面
積の極く小部分しか必要としない様に、レベル感知論理
回路が設計される。

これはクロック及び他の相互接続の規則的な構成による
ものである。

従って、組合せ回路の場合に比べ、垂直方向のチャネル
本数の少ない狭い列が順序回路として十分である。

本発明のレイアウトは、データの流れが水平方向及び垂
直方向に略等しい割合で流れるように規則正しく構成さ
れた論理ゲートのマトリックスを使用している前記従来
のレイアウトとはかなり異なっている。

本発明の場合、ゲート（セル）の面積は異なっていて、
垂直方向のチャネルが信号の大部分を運ぶ。

前記米国特許第３７８３２５４号の場合、のレベル感知
論理装置を参照するに、組合せ回路網の為のセルは、シ
フト・レジスタ・ラッチのセルに比べて巾広く形成され
そして巾広い列で配列されている。

シフト・レジスタ・ラッチのセルはその巾を狭く形成さ
れ巾狭い列で配列されている。

これらのセルは他のマクロ形式で動作しているときに自
動的な配置及び配線プログラムにより容易に相互接続で
きる。

本発明の実施例の場合、シフト・レジスタ・うツチのデ
ータ入力セルはシフト・レジスタ・ラッチに隣接する巾
広い列に設けられるのが好ましい。

データ入力機能が他の入力セルにまで延長可能な事及び
該データ入力機能自体が規則的でない事により、上記デ
ータ入力セルを巾広い列に設けるのが好ましい。

更に、データ入力セルを狭い列に設ける事は隣接する水
平方向のチャネルに重い負担を課し、垂直方向のデータ
流れパターンを乱す傾向がある。

本発明によればセル列の幅及びその上方のチャネル本数
が異なっているため、回路配置及び配線を極めて効率よ
く行なうことができる。

例えば実際の論理設計にあたっては、組合せ回路のよう
に入力数の多い論理回路は幅が広く且つチャネル本数の
多いセルの列に形成され、順序回路のように入力数の少
ない論理回路は幅が狭く且つチャネル本数の少ないセル
の列に形成される。

もしセル列の幅及びチャネル本数がすべて同じであれば
、入力数の異なる論理回路を形成する場合、多くのチャ
ネル及びその下側のチップ領域が無駄になることは明ら
かであり、またこのような無駄を避けようとすれば、複
雑な回路配置を考えなければならない。

第１図を参照するに、集積半導体回路が半導体チップ１
０上に形成されそしてセル１４及び１６の列のアレイ１
２を含むのが示されている。

チップの外囲１３は受信装置及び駆動装置の如きＩ１０
制御回路を設ける為に予定されている。

これらは本分野では通常の事であり、本発明のどの部分
をも構成しない。

セル１４とセル１６とは夫々側々な列を構成している。

セル１４及び１６の夫々は、例えばＮＡＮＤ機能の如き
基本的な論理関数を達成する論理回路網である。

以下、本明細書で詳細に説明される様に、本発明の良好
な実施例においては、セル１６は組合せ論理を達成する
為に配列され一方セル１４は順序スイッチングを達成す
る為に相互接続されている。

セル１．６の夫々により囲まれたチップの面積はそれに
必要な入力接続部の数にもとすき、セル１４の夫々によ
り囲まれたチップ面積よりも広い。

入力接続部は、アレイ方向に配列されている第ルベルの
導電体（金属体）内で（図示せず）導電性チャネルによ
り形成される。

セルからの出力は第２レベルの導電体（金属体）内で（
図示せず）導電性チャネルにより形成される。

これはアレイ方向に対して横切る方向に配線される。

セル１６の２列を１組と仮定するとその両わきにセル１
４が配列される様にセル全体が配列されている。

本発明の実施例の場合、セル１６から成る列が６列と、
セル１４から成る列が４列が配列されているが、他の特
定の列数も本発明の範囲内にあるのは当然である。

第２図はセル１４及びセル１６の両方を形成する基本的
な論理回路の良好な実施例である。

この回路は代表的なトランジスタートランジスタ論理（
ＴＴＬ）回路である。

特定の論理を設計する際に必要とあらば、特別のトラン
ジスタ若しくはダイオードを使用して特別な関数を得る
数多くの種類のＴＴＬ回路が使用されてよい。

上記回路が本発明に使用される。

更に、ダイオード−トランジスタ論理（ＤＴＬ）及びＭ
ＴＬ回路の如き他の回路ファミリも使用されてよい。

上記ＭＴＬ回路は、ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ
５ｏｌｉｄＳｔａｔｅ Ｃ１ｒｃｕｉｔｓ ５Ｃ−７巻
５号 １９７２年１０月りＭｅｒｇｅｄ−Ｔｒａｎｓｉ
ｓｔｏｒ ＬｏｇｉｃＭＴＬ−Ａ Ｌｏｗ Ｃｏ５ｔ
Ｂ１−Ｐｏ１ａｒ Ｌｏｇｉｃ Ｃｏｎｃｅｐｔ”に
記載されている。

第２図の回路は第３図のブロック図に示されるＮＡＮＤ
機能を達成する。

ＮＡＮＤ機能は、総ての入力信号が正の場合の組合せを
除く他の総ての入力信号の組合せに対して、正若しくは
゛上昇″レベル出力信号を与える。

入力トランジスタＴ１はマルチ−エミッタ装置でありコ
レクタ出力２４に於いて、トランジスタＴ２のエミッタ
に接続している。

レジスタＲ１，Ｒ２及びＲ３はトランジスタＴ１及びＴ
２を適当にバイアスする。

回路設計で必要とあらば、トランジスタＴ１及びＴ２は
ショットキ・バリア・ダイオードにより夫々のコレクタ
に対してクランプされて良い。

前記の如く、第２図及び第３図の回路は本分野に於いて
公知であり、従って本発明の部分を構成しない。

第４図及び第４Ａ図は第１図のチップ１０に形成された
１対のセル１６の平面図及び断面図の夫夫である。

夫々のセルはトランジスタ及び抵抗を構成するために、
導電型の異なる複数個の領域を含む。

これらの領域は回路を形成するために第ルベルの導電体
層を介して互いに接続されている。

第４図の接続によれば夫々のセルは第２図に示されたＴ
ＴＬ回路に対応する。

第４図及び第４Ａ図の参照番号は第２図に対応している
。

トランジスタＴ１は、サブコレクク領域２４とベース領
域２０と該ベース領域２０内に形成された複数個のエミ
ッタ領域１９を含む。

エミッタ領域１９は、絶縁層４１を通って第１導電体層
２２と選択的に接続される。

第４図を参照するに、この様な導電体層の路（チャネル
）は４２本あり、そしてそのうちの４本がトランジスタ
Ｔ１の４つのエミッタ領域１９と接続されている。

残りのチャネルは図示されているセル中のエミッタ領域
とは接続されずに該エミッタ領域１９を越えて配線され
ている。

これら残りのチャネルは他のセル（図示せず）のエミッ
タ領域と接続される。

回路設計の場合、同一のチャネルが１つ以上のセルのエ
ミッタ領域と接続されている。

また同一のチャネルは電気的に不連続部分を形成する事
により異なる複数個のエミッタ領域と接続される場合も
ある。

この場合、同一のチャネルの下に配置されている異なる
セル内のエミッタ領域は夫々の対応するセルに対して分
離した人力として働く。

ベース領域２０は導電体層２１及び抵抗Ｒ１を介して基
準電圧Ｖ。

０に接続される。トランジスタＴ２は第４図及び第４Ａ
図のトランジスタＴ１の右側にあり、サブコレクタ領域
３４ベース領域３０及び１ケ所のエミッタ領域３６を含
む。

エミッタ領域３６は、導電体層３γにより基準電圧ＶＢ
Ｂに接続される。

トランジスタＴ２のベース３０は第ルベルの導電体層２
５によりトランジスタＴ１のサブコレクク領域２４に接
続されている。

レジスタＲ１，Ｒ２及びＲ３がＮ十導電性ドーパントの
拡散若しくはイオン注入によりエピタキシャル層４内に
通常の方法で形成される。

抵抗Ｒ１は、エミッタ入力チャネルと平行に配線されて
いるところの第２レベル導電体３９により基準電圧Ｖ
に接続される。

基準電圧Ｖ。０は導電性チャＣ ネル３９′ により抵抗Ｒ２及びＲ３にも接続される。

抵抗Ｒ２は第１のレベル導電体２６によりトランジスタ
Ｔ２のベースに接続されそしてベース領域３０及び第１
のレベル導電体２５を通ってトランジスタＴ１のコレク
タ２４にも接続される。

レジスタＲ３は第２レベル導電体３８によりトランジス
タＴ２のコレクタ３４に接続される。

セル１６は絶縁分離若しくはＰＮ接合分離の如き通常の
方法で互いに電気的に分離している。

ＮＡＮＤゲートであるセル１６の出力は接続部分４４に
よりコレクタ３４から第２レベル導電体４５に与えられ
る。

第２レベル導電体４５は絶縁層４０により第２レベル導
電体から絶縁されている。

第４Ａ図に示されているように、コレクタ３４からの出
力は第２レベル導電体４５によりエミッタのチャネル２
２の１つに接続される。

このチャネルはチップ１０に形成されている他のセル１
６のエミッタに接続されている。

代替的には、このセル１６のコレクタ３４からの出力は
、第５図に示されたセル１４の入力チャネルの１個に第
２レベル導電体を接続することにより、接続されても良
い。

第５図は、第１図のチップ１０に形成された１対のセル
１４の平面図を示す。

セル１４のレイアウトは、第４図及び第４Ａ図に示され
たセル１６のレイアウトと略等しい。

両セル間に見られる唯一のちがいはセルの長手方向に対
して直角に布設されているチャネルの本数である。

第５図に示されたセル１４の場合、必要なチャネルの本
数は１３本のみである。

チャネルは第５図中ＣＨ１。ＣＨ２、・・・・・・・・
・ＣＨｌ ３と夫々記されている。

第４図に示された夫々の領域と第５図のそれとの関係は
第４図の夫々の参照番号に１００を加えた番号が第５図
の夫々に相当するものとして参照される。

従って、例えは、第５図のエミッタ領域１１９は第４図
のエミッタ領域１９にそして抵抗Ｒ１０１は抵抗Ｒ１に
相当している。

セル１４の導電体路の本数はセル１６の場合に必要な本
数よりもかなり少ないのは明らかである。

この導電体路の本数が少なくてすむ事により面積のかな
りの節約がなされ、与えられたチップ領域上に従来より
も更に多くのセルが形成できる。

例えは、本発明の実施例の場合、セル１４の４列はセル
１６の２列に相当し、単一のチップ上に更に３５０個の
ＮＡＮＤゲートを形成する事が可能である。

本発明を説明する上で、チャネルの本数及びセルの個数
が具体的に記されているが、本発明はこの数値に限定さ
れるものではない。

第４図及び第４Ａ図に示されたセル１６はそれ自体で本
発明にはならない。

更に、前記の如く、本発明はＴＴＬ回路に限定されるも
のではなく、ＤＴＬ及びＭＴＬの如く他の適当な回路フ
ァミリも使用されて良い。

第６図はチップ内の隣接する列に於いて１対のセル１６
及び１対のセル１４の輪郭を示す。

第４図、４Ａ図及び５図に示された半導体のレイアウト
が複雑なので、第６図の簡略図は本発明の数多くの実施
例を説明するために使用される。

第６図に於いて夫々のセルの輪郭は略長方形であって入
力点は○で出力点は口で示されている。

第２レベル導電体によるセル間の相互接続をわかりやす
く示すためセルの出力点が入力点よりも高さをいく分ず
らして示されている。

第４図、４Ａ図及び５図と、第６図との関連に於いて、
入力点○は入力トランジスタのエミッタであり、出力点
口は出力トランジスタのコレクタであり、入力点への垂
直線は第ルベル導電性チャネルで、出力点からの水平線
は第２レベルの導電性チャネルである。

残りの図、即ち第７図乃至第１５図は前記米国特許第３
７８３２５４号に示された回路及び装置に関して、本発
明によりレイアウトされた種々のチップレイアウトを示
している。

本発明の実施例では半導体チップの狭い列（第１図では
セル１４の方）に於けるシフト・レジスタ・ラッチのレ
イアウトが特に強調される。

（ＳＲＬの特定のセル、とりわけデータ入力セルは後述
の理由により組合せ回路網の一部として扱われる。

）シフト・レジスタ・ラッチのレイアウトと比較して幅
広い方の列（第１図ではセル１６）の組合せ回路網は比
較的まっすぐにレイアウトされており、そしてそれは第
１５図にのみ示されている。

レベル感知論理装置内の記憶要素は何らのバザード若し
くは競合状態を持たないレベル感知装置である。

この条件にみあった回路は、データ（励起信号）及びク
ロック入力を含むところのり田ツクされた直流ラッチと
して通常示されている。

クロック入力が総て所定の状態にある場合、データ入力
はラッチの状態を変化できない。

しかしながら、ラッチに対するクロック入力が他の状態
の場合、そのラッチに対するデータ入力は直流的にラッ
チの状態を制御する。

前記米国特許第３７８３２５４号に述べられている様に
、レベル感知装置に対して最も良く合っているクロック
された直流ラッチの型式はシフト・レジスタ・ラッチで
ある。

該シフト・レジスタ・ラッチはシステム・クロックを停
止させ、そして総てのラッチの状態を移行させ又は夫々
のラッチに新しい値を入力する様な通常の機能を有して
いる。

この機能はスキャン−イン／スキャン−アウトとして参
照され、機能的ユニットの試験を順序試験から更に容易
な組合せ試験に変える。

このことはクロックされた直流ラッチをシフト・レジス
タ・ラッチに変換する為の回路を付加する事により達成
される。

従って、図中に示されている総てのラッチはシフト・レ
ジスタ・ラッチであるが、クロックされた直流ラッチも
本発明の範囲である。

図中に示されたシフト・レジスタ・ラッチはレベル感知
的である。

即ち任意の許容される入力状態変化に対する定常状態の
応答が装置全体を通しての回路遅延に無関係である。

装置全体は、夫々互いに独立していて且つ重複していな
い２つ以上のクロック信号列により駆動されている。

１列のりランク信号の夫々の持続期間はラッチをセット
するのに十分でなければならない。

任意のクロックされたラッチのためぬ励起信号及びゲー
ト信号は装置入力信号と、上記クロックされたラッチに
入力を供給するクロックされた信号列以外の信号列によ
り制御されているラッチからの出力信号との組合せ論理
機能である。

これを達成する最良の手段は、その様なりロックされた
ラッチをシステム・クロック信号の１つによって正確に
制御することである。

クロック信号Ｃが、オン状態の場合、クロックされたラ
ンチはそのラッチの為の励起信号ｄ１．ｄ２・・・・・
・・・・ｄｉにより決定される状態にセットされる。

２つ以上の独立したクロック信号が装置全体の信号のク
ロック動作を制御する為に使用されることは一般的な構
造での必然的な要求である。

成るクロック信号列により制御される１個のラッチ若し
くはラッチの組は、同様なりロック信号列により制御さ
れている他のラッチに組合せ論理を通って結合される事
はできない。

第７図を参照するに、極性保持シフト・レジスタ・ラッ
チの回路が示される。

該極性保持シフト・レジスタ・ラッチは２個の分離した
ラッチ即ちデータ入力ラッチ６０及び第２ラツチ６１を
含む。

第２ラツチ６１はシステム・クロック信号Ｃに独立なシ
フト制御信号Ａ、Ｂを有するシフト・レジスタの１つの
状態としての動作をする。

データ入力ラッチ６０はＮＡＮＤセルＮ１．Ｎ２．Ｎ３
及びＮ４を含む。

セルＮ１は装置の定常状態の間に直接データを受けるシ
フト・レジスタ・ラッチの唯一のセルであるので、デー
タ入力セルと称する。

これにより組合せ機能が得られる。

第２ラツチ６１はセルＮ５．Ｎ６及びＮ７を含む。

図示の如く、データ入力ラッチ６０はシステム・クロッ
ク信号±Ｃ及び極性保持データ入力ＤＩ、Ｄ２及びＤ３
若しくは６スキヤンデ一タ″゛信号−Ｉ、及びシフト制
御信号±Ａによりセットされる。

第２ラツチ６１にはデータ人力ラッチ６０及びシフト制
御信号十Ｂからの出力により入力が供給される。

信号±Ａ、±Ｂ及び±Ｃ１は他のＮＡＮＤゲート（図示
せず）からの個々の単一信号Ａ電源、Ｂ電源、Ｃ電源か
ら夫々発生される。

シフト制御信号±Ａ、±Ｂ及びスキャン信号−■は論理
装置全体に於ける総てのシフト・レジスタ・ラッチに対
する入力である。

システム・クロック信号±０１は１［固のシフト・レジ
スタ・ラッチ若しくは関係のある１組のシフト・レジス
タ・ラッチの為に使用される。

分離した他のシステム・クロック信号Ｃｉが他の組のシ
フト・レジスタ・ラッチの為に供給される。

データ入力が組合せ回路網の出力から受けられる。

「延長」線は分離した他のＮＡＮＤセル（図示せず）を
示す。

該他の入力ＮＡＮＤセルはセルＮ１の入力ＤＩ 、Ｄ２
及びＤ３と同様にクロックされていないデータ入力を有
している。

しかしながら「延長」線に入力を供給する論理機能はシ
フト・レジスタ・ラッチを制御する同一のシステム・ク
ロック信号十０１によりクランクされなければならない
。

システム・データ出力±Ｌ１がデータ入力ラッチ６０の
出力から得られ、そしてシステム・データ出力±Ｌ２は
第２ラツチ６１の出力から得られる。

出力±Ｌ１は、他の異なるシステム・クロック信号Ｃ２
により、制御される他のシフト・レジスタ・ラッチのデ
ータ入力セル及び組合せ回路網に供給される。

出力±Ｌ２は、シフト・レジスタ・ラッチ入力ＤＩ 、
Ｄ２ 、Ｄ３を発生したのと同一の回路網か若しくはシ
フト・レジスタ・ラッチに接続される他の回路網である
ところの組合せ回路網に供給される。

スキャン−インの為、出力信号−■は、回路全体を構成
しているシフト・レジスタ・ラッチの組に於いて次に続
いているシフト・レジスタ・ラッチのスキャン信号−■
に送られる。

システム・クロック信号Ｃ１がオフ状態の場合、データ
入力ラッチ６０に記憶されたデータに影響を及ぼすデー
タ入力がない様に、システム・クロック信号±０１によ
りシステム・テ゛−り入力ＤＩ、Ｄ２゜Ｄ３及び「延長
」入力が制御される。

システム・クロック信号Ｃ１がオンでシフト制御信号Ａ
がオフの場合にシステム・データ入力がラッチ６０の状
態を決定する。

シフト制御信号Ｂがオンの場合、第２ラツチ６１はデー
タ入力ラッチ６０に記憶されたデータ・ビットを得る。

第１図に示されたラッチは米国特許第 ３７８３２５４号の明細書第９図に示された極性保持ラ
ッチと同様な機能を達成する。

本実施例の第７図の極性保持シフト・レジスタ・ラッチ
は上記米国特許第７図のブロック３３に於けるシフト・
レジスタ・ラッチとして使用される。

本発明によれば本明細書第７図に示された回路は第８図
に示されたレイアウトにより形成される。

第８図を参照するに、成る組合せ回路網の出力から与え
られたデータ若しくは励起信号である、入力ＤＩ 、Ｄ
２及びＤ３が左側の幅広いセルに於けるゲートの入力端
子に接続される。

かくて、入力ＤＩ、Ｄ２及びＤ３は第７図に於いてセル
Ｎ１に相当するＴＴＬ、ＮＡＮＤセルＮ１のエミッタに
送られる。

任意の「延長」入力即ちＤＩ’、Ｄ２’及びＤ３’は該
入力が他のＮＡＮＤセルＮ１’のエミッタと分離してい
る様に形成される。

シフト・レジスタ・ラッチ内の残りのセルは狭い方の列
に設けられ、そしてそれらの入力は図示された導電性の
垂直方向配列されたチャネルから得られる。

前述の如く、セルＮ１及びセルＮ１’により組合せ論理
機能が得られる。

シフト・レジスタ・ラッチのこれらのデータ入力セルを
、残りのセルで形成された狭い方の列と隣接する幅広い
列に設置するのが好ましい。

第１に夫々のデータ入力は垂直チャネルを必要とする。

とりわけ、データ入力セルのゲートを拡大する可能性か
ら考えると、狭い列にデータ入力セルを設ける事はチャ
ネルを総て使いつくしてしまう場合がある。

第２に、データ入力自体他の組合せ回路網から普通に導
出される。

もしデータ入力セルを狭い方の列に設けたら、入力ＤＩ
、Ｄ２．Ｄ３・・・・・・・・・を幅広い方の列から
狭い方の列に接続する為に非常にたくさんの水平方向の
チャネルが必要となる。

本発明に於いて可能な他の選択は幅広い列の１列中に設
けられている他のセルに於いて入力ＤＩ 。

Ｄ２．Ｄ３に対する組合せ機能を達成する事である。

入力ＤＩ 、Ｄ２ 、Ｄ３に対する出力は水平方向のチ
ャネルにより狭い列に設けられたＮＡＮＤセルの１つに
接続される。

該ＮＡＮＤセルはその入力が単一のデータ入力信号及び
り田ンク信号のみである以外ＮＡＮＤセルＮ１と等しい
。

この技法によって一連のシフト・レジスタ・ラッチが狭
い列に設けられる。

しかしながら、これは最小限１段の遅延を論理回路に与
える。

シフト・レジスタ・ラッチの出力Ｌ１ 、Ｌ２が第８図
の右側に示されているが、これは図面上の事であり、実
際には第２レベルの導電体により、広い列に設けられた
セルの入力に送られる。

第８図の狭い列の垂直チャネルが極めて効果的に利用さ
れているのがわかる。

前述の如く、狭い列に於ける垂直チャネルの有効数は本
発明の実施例の場合１３本である。

図から明らかな様に、１個のシフト・レジスタ・ラッチ
は１３本のチャネルのうち９本を必要とする。

しかしながら、シフト制御信号Ａ、Ｂ及びスキャン信号
■の入力は同じ狭い列中に設けられた他の総てのシフト
・レジスタ・ラッチに分割されるので、垂直チャネルの
本数が少なすぎるという問題は生じない。

第９図はセット−リセット・シフト・レジスタの回路図
であり、第７図及び８図に示された極性保持シフト・レ
ジスタ・ラッチ同様、上記セット−リセット・ラッチも
２個のラッチを含む。

即ち、セルＮｌ １ 、Ｎｌ ２ 、 Ｎ１３ 、Ｎ１
４及びＮ１５から成るデータ入力ラッチ６３と、セルＮ
１６゜Ｎ１７及びＮ１８から成り、シフト・レジスタ機
能を達成する第２ラツチ６４である。

セット−リセット・シフト・レジスタ・ラッチの回路機
能及び全体的なレイアウトは前記極性保持シフト・レジ
スタ・ラッチのそれとまったく同様である。

第１０図に示される様にセット人力Ｓ１．Ｓ２及びＳ３
及びリセット入力−Ｒ１，−Ｒ２及び−Ｒ３を受けるセ
ルが幅広い方の列に形成され、そして他のセルは狭い方
の列に形成される。

狭い方の列のチャネル使用効率は高く使用可能な１３本
のチャネルのうちの１０本が使用されている。

規則的な狭い方の列に一連のシフト・レジスタ・ランチ
をまとめることによりシフト及びシステム・クロックの
為の分配装置が簡略化されるという利点が得られる。

第１１図はレベル感知論理装置に都合良く使用されるシ
フト・レジスタ・ラッチ・クロック駆動装置の４種類の
レイアウトを示している。

第１２図及び第１３図は、第１１図で示されたクロック
駆動装置の論理ブ泊ツク図である。

第１１図のセクシ当ンＩ及び■のレイアウトが第１２図
の論理ブロック図に相当しセクション■及び■が第１３
図の論理ブロック図に相当する。

第１１図のセクションＩはゲ゛−トされないシフト・ク
ロックＡに関してのレイアウトを示し、クロック駆動装
置が狭い方の列に完全に含まれている。

（これはシフト・クロックＢについても云える。

）従って、チップ全体を通じてのクロック再分配は、自
動設計配置プログラムの場合と同じく容易になる。

セクション■に於いてゲートされたシフト・クロックの
為の入力セルＮ６３が、シフト・レジスタ・ラッチのデ
ータ入力セルに関して既に述べたのと略同−の理由によ
り、幅広い方の列に形成される。

ゲートされたシフト・クロックの為のゲート条件の大部
分は幅広い方の列に含まれた組合せ論理により発生され
る。

入力Ｇ１．Ｇ２゜Ｇ３を狭い方の列に置く事は垂直方向
のチャネルをむだに使用することになる。

シフト・クロック電源線Ａは、シフト・クロックの構成
が半導体チップ全体を通じて極めて規則正しくなされて
いるので、ゲートされたシフト・クロック及びゲートさ
れていないシフト・クロックの両者に対して狭い方の列
を走っている。

ゲートされたシステム・クロック及びゲートされていな
いシステム・クロックの為のクロック電源線Ｃがセクシ
ョン■及び■に示されている。

該クロック電源線Ｃは幅広い列からクロック駆動装置に
水平に配線されている。

Ｃクロック駆動装置がたとえゲ゛−トされなくともいく
つか前の電力再印加段でシステム・クロックに論理を遂
行させるのが普通である。

この様な機能はインターラプトを含み、システム・クロ
ック制御を走査する。

セクションＩ、■で十Ａと記されているシフト・クロッ
ク駆動装置の出力は狭い列に形成されたシフト・レジス
タ・ラッチに分配される。

例えば、第７図のシフト・レジスタ・ラッチのセルＮ２
によってクロック信号−〇が使用されている様にシステ
ム・クロックの出力−〇は狭い列の中で分布される。

システム・クロックの出力子〇は、シフト°レジスタ・
ラッチのデータ入力セルの為に使用される場合、幅広い
列に送られる。

即ち例えば第７図のセルＮ１の如きデータ入力セルに送
られる。

第１４図及び１５図を参照するにシフ上・レジスタ・ラ
ッチとそれに関連する分配回路と組合せ論理を含むレベ
ル感知論理回路網の完成図が示される。

第１４図に於いて、回路はその型式毎に破線で囲まれた
ブロックに分割されている。

第７図で既に示された様に、ブロック６６及び６９は組
合せ回路網でブロック６８及び７２は極性保持シフト・
レジスタ・ラッチである。

第１２図及び１３図で既に示された様に、ブロック６７
はシステム・クロック駆動装置であり、ブロック７０及
び７１はシフト制御クロックである。

ブロック６８のセルＮ３１及びＮ３２及びフ宅ツク７２
のセルＮ３９及びＮ４０はデータ入力セルとして働く。

セルＮ５１ 、Ｎ５２．Ｎ３９及びＮ４０の組合せは入
力ｈ１及びｈ２に関して、排他的論理和機能を達成する
。

セルＮ４７．Ｎ４８．Ｎ３１及びＮ３２は、入力ｆＬｆ
２・・・・・・・・・ｆ７の更に複雑な機能を発生する
。

第１５図の装置配線に於いて、組合せセル・シフト・レ
ジスタ・ラッチ・データ入力セル及びＮ４９及びＮ５３
を有するクロックセルが幅広い方の列に配列される。

残りのセルは狭い方の列に置かれる。

この様に配置した根拠は既に説明されているので更に詳
しい説明を必要としない。

クロック駆動装置はこれらが働いているシフト・レジス
タ・ランチ・セルの両端に隣接して置かれている。

狭い方のクロック駆動装置のセルはシフト・レジスタ・
ラッチ・セルの範囲内で不規則に設けられて良い。

関連したシフト・レジスタ・ラッチから区別して、領域
の端部にシステム・クロック駆動装置を設ける様な上記
の如きレイアウトからの逸脱は通常好ましくない。

この様なレイアウトは、狭い列の垂直方向のチャネルの
本数を更に増やさなければならなくなる。

本発明の良好な実施例は、ＴＴＬ、ＮＡＮＤセルを用い
て説明したが、ＤＴＬ 、ＮＡＮＤ、Ｍ［’Ｌ。

ＮＯＲ等他０種類の回路も可能である。

これは第４図及び５図に示された特定のＮＰＮｌ−ラン
ジスタ型以外のトランジスタが使用されて良い事を意味
している。

【図面の簡単な説明】

第１図は、金属パターンが設けられていない半導体基板
の平面図であって本発明によるセルの配列を示し、第２
図は、本発明に使用したＴＴＬ 。 ＮＡＮＤゲートの回路図で、第３図は、第２図のゲート
のブロック図で、第４図は第１図の幅広い１対のセルの
平面図で、セルに設けられているトランジスタと抵抗の
配置及びセルの上に形成された第ルベルの導電性金属の
配置を詳細に示し、第４Ａ図は第４図の断面図、第５図
は第１図のブロックに設けられた狭いセルの平面図、第
６図は第１図のチップ構成に於ける幅広いセル１６と隣
接する狭いセル１４の概略図、第７図は米国特許第３７
８３２５４号のレベル感知論理装置に使用する為の極性
保持シフト・レジスタ・ラッチ回路のブロック図、第８
図は本発明による第７図のラッチの半導体チップの配線
の平面図、第９図は米国特許第３７８３２５４号に使用
する為のセット−リセットシフト・レジスタ・ラッチの
ブロック図、第１０図は本発明による第９図の回路のレ
イアウトの平面図、第１１図は米国特許第３７８３２５
４号に使用された数種類のシフト・クロック回路を本発
明によりレイアウトしたチップを示し、第１２図及び第
１３図は第１１図に示されたクロック回路のブロック図
で、第１４図は米国特許第３７８３２５４号のレベル感
知論理装置に使用された型式の一般的な論理装置の構成
を示すブロック図、第１５図は本発明による第１４図の
装置のチップレイアウトを示す。 １４・・・・・・狭い方のセル、１６・・・・・・広い
方のセル。

Claims (1)

1. 【特許請求の範囲】 １ 各々が入力信号領域及び出力信号領域を含む所定の
   基本論理回路で構成され、列方向に配置されてなる第１
   セルの群と、 各々が入力信号領域及び出力信号領域を含む所定の基本
   論理回路で構成さね、行方向の長さが前記第１セルの行
   方向の長さよりも短い形状を有して前記列方向に配置さ
   れてなる第２セルの群と、前記第１セルの群の上方に絶
   縁膜を介して前記列方向に配置されてなる第１導電性チ
   ヤネルの群と、 前記第２セルの群の上方に絶縁膜を介して前記列方向に
   配置され、前記第１導電性チヤネルよりも少ない第２導
   電性チャネル群とを具備し、前記第１セルの入力信号領
   域と前記第１導電性チヤネル、前記第２セルの入力信号
   領域と前記第２導電性チヤネルとを各々論理設計に応じ
   て選択的に接続し、該論理設計に応じて選択された出力
   信号領域の接続はその上方に絶縁膜を介して前記行方向
   に配置される第３導電性チヤネルによって行なうように
   したことを特徴とする半導体チップ。