CN103715169A - 半导体装置和半导体装置的设计方法 - Google Patents

半导体装置和半导体装置的设计方法 Download PDF

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Abstract

本发明提供了半导体装置和半导体装置的设计方法。该半导体装置包括：第一信号线，形成在半导体基板上所形成的第一配线层中，并且沿第一方向布置；第一和第二屏蔽线，形成在第一配线层中，沿第一方向布置在第一信号线的两侧，并且被赋予第一固定电位；以及多条第三屏蔽线，形成在半导体基板上所形成的第二配线层中，以第一配线宽度和第一配线间隔、沿几乎垂直于第一方向的第二方向、以与第一信号线以及第一和第二屏蔽线中的每一条部分重叠的方式来布置，并且被赋予第一固定电位。

Description

半导体装置和半导体装置的设计方法
技术领域
本文所述的实施例涉及一种半导体装置以及半导体装置的设计方法。
背景技术
已知需要时钟信号的、具有多个电路的半导体集成电路装置（例如参见专利文献1）。半导体集成电路装置设置有脉冲发生器中的时钟干线和时钟驱动器、电源和接地线、用于时钟干线的屏蔽配线以及多个电路。此外，半导体集成电路装置在设置有时钟支线和用于时钟支线的屏蔽配线并且用于时钟支线的屏蔽配线与电源和接地线中的任一个相互相交的区域中设置有连接装置，该连接装置根据通过判断该装置的部件各自的布置关系是否满足预定规则而获得的判断结果来连接这两者。
还已知一种时钟配线结构，其包括：用以传播时钟信号的时钟配线，该时钟配线设置在层中；一对同层屏蔽配线，在该层中设置在沿时钟配线的两侧；以及相邻层配线，沿着时钟配线和该一对屏蔽配线设置在该层的下层和上层中或这些层中的任一个中（例如，参见专利文献2）。
此外，已知一种配线结构，其具有：时钟配线；一对第一屏蔽配线，在与时钟配线的层相同的层中设置在沿着时钟配线的两侧；以及第二屏蔽配线，以覆盖面向时钟配线和该一对第一屏蔽配线的区域的方式设置在经由绝缘层与时钟配线的层不同的层中（例如，参见专利文献3）。配线结构具有其中一对电极被布置成经由绝缘层相对的MIM电容器，并且MIM电容器的该对电极中的至少一个设置在与第二屏蔽配线的层相同的层中。
[专利文献1]日本早期公开专利公布第2001-308189号
[专利文献2]日本早期公开专利公布第2003-158186号
[专利文献3]日本早期公开专利公布第2009-218526号
在布置了多条时钟信号线并且通过时钟树来分配相同的时钟信号的情况下，如果多条时钟线的电容不同，则在所分配的多个时钟信号的时序的时滞发生，并且时钟偏移（skew）发生。
发明内容
实施例的一个目的是提供一种半导体装置以及该半导体装置的设计方法，该半导体装置能够通过防止信号延迟时间的偏差来减少偏移。
一种半导体装置具有：第一信号线，形成在半导体基板上所形成的第一配线层中，并且沿第一方向布置；第一和第二屏蔽线，形成在第一配线层中，沿第一方向布置在第一信号线的两侧，并且被赋予第一固定电位；以及多条第三屏蔽线，形成在半导体基板上所形成的第二配线层中，以第一配线宽度和第一配线间隔、沿几乎垂直于第一方向的第二方向、以与第一信号线以及第一和第二屏蔽线中的每一条部分重叠的方式来布置，并且被赋予第一固定电位。
附图说明
图1是示出了时钟树的配置示例的示图；
图2是示出了采用H树的等长配线的时钟树的示例的示图；
图3是示出了包括时钟信号线的配线层的示例的配线层的截面图；
图4是示出了设置在H树中的侧屏蔽线的示图；
图5是示出了具有信号线和屏蔽线的半导体装置的示例的配线层的平面图；
图6是示出了为图5的半导体装置设置了屏蔽线的示例的示图；
图7是为图5的半导体装置设置了第三屏蔽线的配线层的平面图；
图8是图5的半导体装置的配线层的透视图；
图9是图7的半导体装置的配线层的透视图；
图10是第三屏蔽线被添加到图3的半导体装置的配线层的截面图；
图11是示出了构成执行半导体装置的设计的设计装置的计算机的硬件配置示例的框图；
图12是示出了图11的设计装置的设计方法的处理示例的流程图；
图13是配线网格（wiring grid）被添加到图5的示图；
图14是配线层的平面图；
图15是配线层的平面图；
图16是在第二信号线的宽度大于在图13的半导体装置中的该宽度的情况下的配线层的平面图；
图17是配线层的平面图；
图18是配线层的平面图；
图19是示出了从图20的半导体装置的时序分析中获得时序违规的结果的情况的处理示例的流程图；
图20是配线层的平面图；
图21是配线层的平面图；
图22是配线层的平面图；
图23是配线层的平面图；
图24是示出了根据另一实施例的半导体装置的设计方法的处理示例的流程图；
图25是配线层的平面图；
图26是配线层的平面图；
图27是配线层的平面图；
图28是配线层的平面图；
图29是配线层的平面图；
图30是配线层的平面图；
图31是配线层的平面图；
图32是配线层的平面图；以及
图33是配线层的平面图。
具体实施方式
图1是示出了时钟树的配置示例的示图。驱动器101a和101b均对相同的时钟信号进行放大，并且经由时钟信号线103a和103b输出到接收器102a和102b。从而，相同的时钟信号可以被分配给多个接收器102a和102b。所分配的时钟信号用作触发器或锁存电路的同步信号。例如，驱动器101a和101b是缓冲器，并且接收器102a和102b是触发器或锁存电路。在分配时钟信号时，在同步设计中需要使得从驱动器101a到接收器102a的时钟到达延迟时间与从驱动器101b到接收器102b的时钟到达延迟时间之间的差（时钟偏移）很小。
然而，由于周围的布局图案（pattern），时钟信号线103a和103b具有与相同层或上下层中的相邻配线不同的结电容，因此，对接收器102a和102b的时钟到达延迟时间的偏差发生。此外，在制造过程中，由于周围的图案等，膜厚度或配线宽度的制造偏差发生，从而导致时钟到达延迟时间的偏差发生。
在静态时序分析（STA）中，延迟时间通过将延迟时间分割成以下分量来计算。
延迟时间=（单元延迟时间（delay time of cell））+（配线延迟时间）+（串扰延迟时间）
单元延迟时间是输入波形的边缘的倾斜和输出的负载电容的函数。配线延迟时间是配线电阻和配线电容（对地电容和配线间电容）的函数。串扰延迟时间是配线间电容和驱动器强度的函数。
这里，时钟信号线103a的单元延迟时间被称为T1a，时钟信号线103b的单元延迟时间被称为T1b，时钟信号线103a的配线延迟时间被称为T2a，时钟信号线103b的配线延迟时间被称为T2b，时钟信号线103a的串扰延迟时间被称为T3a，并且时钟信号线103b的串扰延迟时间被称为T3b。此时，时钟信号线103a和103b之间的偏移由以下公式表示。
偏移=（单元延迟时间之差）+（配线延迟时间之差）+（串扰延迟时间之差）
=（T1a-T1b）+（T2a-T2b）+（T3a-T3b）
因此，通过使得各个元件的延迟时间之差更小，能够使得偏移更小。
逻辑上，通过使得时钟信号线103a的长度104a和时钟信号线103b的长度104b相等，时钟信号线103a和103b的电阻和电容变为相等，并且能够减小偏移。
图2是示出了采用H树的等长配线的时钟树的示例的示图。H树由多个驱动器101和时钟信号线103构成。时钟信号从中心的驱动器101被发送并且被分配成多个时钟信号。通过使得配线拓扑等同并且使得相应的时钟信号线103在长度上相等，能够使得时钟偏移更小。从而，各条时钟信号线103的配线电阻之差和配线电容之差变得更小，改善了配线延迟时间之差和电池单元延迟时间之差，并且改善了时钟偏移。除了制造偏差外，通过使得配线图案一致，能够使得配线电阻的电阻值几乎一致。
对应于图1，图3是示出了包括时钟信号线的配线层的示例的配线层的截面图。时钟信号线103a和103b设置在N层中。N-1层是在N层之下的层。N-2层是在N-1层之下的层。在时钟信号线103a之下的N-1层和N-2层设置有信号线105a。在时钟信号线103b之下的N-1层和N-2层设置有信号线105b。信号线105a的图案不同于信号线105b的图案。因此，时钟信号线103a与信号线105a之间的配线间电容和时钟信号线103b与信号线105b之间的配线间电容彼此不同，使得时钟信号线103a和103b之间的偏移发生。因此，为了减小偏移，期望信号线105a的图案和信号线105b的图案变得相同。
图4是示出了在H树（图2）中设置的侧屏蔽线401的示图。由于在相同层中的时钟信号线103的两侧为时钟信号线103设置了屏蔽线401，因此使得相同层中所产生的电容一致并且同时能够减少串扰。
图5是示出了具有信号线和屏蔽线的半导体装置的示例的配线层的平面图，以及图8是图5的半导体装置的配线层的透视图。第二配线层（N-1层）是在第一配线层（N层）之下的配线层，并且第三配线层（N-2层）是在第二配线层（N-1层）之下的配线层。第一至第三配线层均被利用绝缘层分离。
第一信号线508形成在半导体基板上所形成的第一配线层（N层）中，并且沿第一方向（图中的垂直方向）布置。第一屏蔽线509和第二屏蔽线510形成在第一配线层（N层）中并沿第一方向布置在第一信号线508的两侧，并且被赋予第一固定电位（地电位或电源电位）。通过设置屏蔽线509和510，使得第一信号线508的电容具有恒定值，并且类似于图4，减小了偏移，使得能够减少来自第一信号线508的两侧的串扰。
信号线501-504通过触点（通孔）彼此连接。信号线502和504在第一配线层（N层）中沿第一方向布置。信号线501和503在第二配线层（N-1层）中沿第二方向（图中的水平方向）布置。第二方向是几乎垂直于第一方向的方向。
信号线505至507通过触点（通孔）彼此连接。信号线506在第一配线层（N层）中沿第一方向布置。信号线505和507在第二配线层（N-1层）中沿第二方向布置。信号线801（图8）在第三配线层（N-2）中沿第一方向布置。
在第一配线层（N层）中，优先配线方向是第一方向，并且设置了沿着第一方向延伸的配线502、504、506、508至510。在第二配线层（N-1层）中，优先配线方向是第二方向，并且设置了沿着第二方向延伸的配线501、503、505和507。在第三配线层（N-2层）中，优先配线方向是第一方向，并且设置了沿着第一方向延伸的配线801（图8）。如上所述，作为第一至第三配线层的优先配线方向，第一方向和第二方向相对于上下方向交替。对于配线501至510，在最上层中使用铝，并且在除了最上层之外的层中使用铜。
第二信号线503和507在第二配线层（N-1层）中、沿第二方向、以与第一信号线508、第一屏蔽线509以及第二屏蔽线510中的每一条部分重叠的方式来布置。
图6是示出了为图5的半导体装置设置了屏蔽线601的示例的示图。如上所述，为了减小偏移，优选地使得信号线105a的图案和图3的信号线105b的图案彼此等同。因此，优选地在第一信号线508之下的第二配线层（N-1层）中沿与第一信号线508的方向相同的第一方向设置屏蔽线601。然而，在第二配线层（N-1层）中，优先配线方向是第二方向，并且屏蔽线601的第一方向是非优先配线方向。因此，当为非优先配线方向的第一方向的屏蔽线601设置在第二配线层（N-1层）中时，切断第二方向的第二信号线503，从而导致配线特性显著降低的问题。
图7是为图5的半导体装置设置了第三屏蔽线701的配线层的平面图，并且图9是图7的半导体装置的配线层的透视图，在图9中，第三屏蔽线701被添加到图8的半导体装置中。多条第三屏蔽线701形成在半导体基板上所形成的第二配线层（N-1层）中，以第一配线宽度和第一配线间隔、沿几乎垂直于第一方向的第二方向（图7中的水平方向）、以与第一信号线508、第一屏蔽线509以及第二屏蔽线510中的每一条部分重叠的方式来布置，并且被赋予第一固定电位（地电位或电源电位）。此外，多条第三屏蔽线701通过触点（通孔）901连接到第一屏蔽线509和/或第二屏蔽线510。相对于第一信号线508，第一屏蔽线509、第二屏蔽线510、第三屏蔽线701以及第二信号线503、507具有阶梯的形状。由于第三屏蔽线701和第二信号线503、507以第一配线宽度和第一配线间隔布置，所以能够使得第一信号线508的电容具有恒定值以减小偏移，从而使得能够减少来自第一信号线508的下层的串扰。在第二配线层（N-1层）中，由于第三屏蔽线701被添加到不存在第二信号线503和507的部分中，因此能够维持配线图案的均匀性。
图10是配线层的截面图，其中，类似于图7和图9，第三屏蔽线701被添加到图3的半导体装置中。时钟信号线103a和103b对应于图7和图9的第一信号线508。
在时钟信号线103a之下的第二配线层（N-1层）中，第三屏蔽线701和信号线105a以第一配线宽度和第一配线间隔布置。通过设置第三屏蔽线701，时钟信号线103a达到具有为恒定值的电容，使得能够减少来自第三配线层（N-2层）的信号线105的串扰。
在时钟信号线103b之下的第二配线层（N-1层）中，第三屏蔽线701和信号线501b以第一配线宽度和第一配线间隔布置。通过设置第三屏蔽线701，时钟信号线103b达到具有恒定值的电容，使得能够减少来自第三配线层（N-2层）的信号线105b的串扰。
由于在时钟信号线103a之下的第二配线层（N-1层）的配线105a、701的图案变得与在时钟信号线103b之下的第二配线层（N-1层）的配线105b、701等同，因此时钟配线103a的电容和时钟配线103b的电容变得几乎相同。从而，时钟信号线103a的延迟时间和时钟信号线103b的延迟时间变得几乎相同，使得能够减小时钟信号103a和103b之间的偏移。
应注意，在上述内容中，在第一信号线508之下的层用作示例并进行说明，但第一信号线508之上的层类似于在信号线508之下的层。
图11是示出了构成执行半导体装置的设计的设计装置的计算机的硬件配置示例的框图。这种设计装置能够通过CAD（计算机辅助设计）来生成半导体装置的设计数据。
总线1101连接至中央处理单元（CPU）1102、ROM1103、RAM1104、网络接口1105、输入单元1106、输出单元1107以及外部存储单元1108。
CPU1102执行数据的处理和计算，并且控制经由总线1101连接的上述构成单元。ROM1103预先存储启动程序，并且由于CPU1102执行启动程序，因此计算机启动。外部存储单元1108存储计算机程序，并且该计算机程序被复制到RAM1104并由CPU1102执行。计算机可以通过执行计算机程序来执行后述的图12的设计处理等。
外部存储单元1108例如是硬盘存储单元等，并且即使切断电源，所存储的内容也不会被删除。外部存储单元1108可以将计算机程序、设计数据等记录在存储介质中，并且可以从存储介质读取计算机程序等。
网络接口1105可以将计算机程序、设计数据等输入到网络/从网络输出计算机程序、设计数据等。输入单元1106例如是键盘和指向装置（鼠标）等，并且可以执行各种指定、输入等。输出单元1107是显示器、打印机等，并且可以进行显示或打印。
作为计算机执行程序的结果，可以实现本实施例。此外，作为实施例，可以应用用于将程序提供给计算机的装置，例如，诸如存储该程序的CD-ROM的计算机可读存储介质。此外，作为实施例，也可以应用诸如存储上述程序的计算机可读存储介质的计算机程序产品。上述程序、存储介质以及计算机程序产品包括在本实施例的范围内。作为存储介质，例如，可以使用软盘、硬盘、光盘、磁光盘、CD-ROM、磁带、非易失性存储卡、ROM等。
图12是示出了图11的设计装置的设计方法的处理示例的流程图。设计装置执行图7和图9的半导体装置的设计处理，生成设计数据并且存储在外部存储单元1108中。图13是配线网格1300被添加到图5中的示图。配线网格1300是第二配线层（N-1层）中基于设计规则表示最小配线间隔的网格。
首先，在步骤S1201中，如图13所示，设计装置在第一配线层（N层）中沿第一方向布置第一信号线（时钟信号线）508。例如，设计装置布置诸如图2中的H树的等同拓扑配线的时钟信号线103。接下来，设计装置在第一配线层（N层）中沿第一方向在第一信号线508的两侧布置第一屏蔽线509和第二屏蔽线510。
接下来，在步骤S1202中，设计装置如图13所示那样布置信号线501至507。在第一配线层（N层）中沿第一方向布置信号线502、504和506。在第二配线层（N-1层）中沿第二方向布置信号线501、503、505和507。第二信号线503和507与第一信号线508、第一屏蔽线509和第二屏蔽线510中的每一条部分地重叠。
接下来，在步骤S1203中，设计装置按顺序逐一地选择第一信号线（时钟信号线）508作为多条第一信号线（时钟信号线）之中的对象。例如，选择了图13中的第一信号线（时钟信号线）508。
接下来，在步骤S1204中，设计装置按顺序逐一地选择在作为对象的第一信号线（时钟信号线）508之上的N+1层及其之下的N-1层的配线网格1300与作为对象的第一信号线（时钟信号线）508之间的交点。例如，首先，选择了图13的最上面的配线网格线1300与第一信号线（时钟配线）508之间的交点。
接下来，在步骤S1205中，设计装置检查是否能够将第三屏蔽线701添加到所选择的交点。例如，由于第二信号线503布置在图13的最上面的配线网格线1300与第一信号线（时钟配线）508之间的交点处，所以判断不能添加第三屏蔽线701。如果不能添加第三屏蔽线701，则处理进行到步骤S1207，并且如果能够添加第三屏蔽线701，则处理进行到步骤S1206。
在步骤S1207中，设计装置判断是否完成对所有交点的检查。如果未完成检查，则处理返回到步骤S1204，并且如果完成了检查，则处理进行到步骤S1208。
接下来，处理返回到步骤S1204，设计装置选择从图13的上面起的第二个配线网格1300与第一信号线（时钟信号线）508之间的交点。接下来，在步骤S1205中，由于第二信号线507布置在该交点处，所以设计装置判断不能添加第三屏蔽线701。
接下来，处理返回到步骤S1204，设计装置选择从图13上面起的第三个配线网格1300与第一信号线（时钟信号线）508之间的交点。接下来，在步骤S1205中，由于第二信号线未被布置在该交点上，所以设计装置判断能够添加第三屏蔽线701，并且处理进行到步骤S1206。
在步骤S1206中，如图14所示，设计装置在第二配线层（N-1层）中、在该交点处沿第二方向布置第三屏蔽线701a，并且通过触点将第三屏蔽线701a连接至第一屏蔽线509和第二屏蔽线510。
接下来，处理返回到步骤S1204，设计装置选择从图14的上面起的第四个配线网格1300与第一信号线（时钟信号线）508之间的交点。接下来，在步骤S1205中，由于第二信号线未被布置在该交点上，因此设计装置判断能够添加第三屏蔽线701，并且处理进行到步骤S1206。
在步骤S1206中，如图15所示，设计装置在第二配线层（N-1层）中、在该交点处沿第二方向布置第三屏蔽线701b，并且通过触点将第三屏蔽线701b连接至第一屏蔽线509和第二屏蔽线510。
接下来，在步骤S1207中，当设计装置判断完成了对所有交点的检查时，处理进行到步骤S1208。在步骤S1208中，设计装置判断是否完成了对所有第一信号线（时钟信号线）的检查。如果未完成检查，则处理返回到步骤S1203，并且选择下一条第一信号线（时钟信号线），并重复上述处理。如果完成了检查，则图12的处理完成。
如上所述，设计装置在配线网格1300上、在未布置有第二信号线的区域中布置第三屏蔽线701。
图16是在第二信号线507的宽度大于在图13的半导体装置中的该宽度的情况下的配线层的平面图。在这样的情况下，如果打算将第三屏蔽线701设置在从图16的上面起的第三个配线网格1300上，则第三屏蔽线701与第二信号线507之间的间隙变得过窄，从而不满足设计规则，使得不能布置第三屏蔽线701。
在这样的情况下，如图17所示，第三屏蔽线701a相对于第二信号线507以满足设计规则的第一配线间隔1701布置。此后，如图18所示，第三屏蔽线701b相对于第三屏蔽线701a以第一配线间隔1701布置。从而，第三屏蔽线701a和701b以第一配线宽度和第一配线间隔1701布置。
顺便提及，同样在第二信号线507不在配线网格1300上的情况下，如果类似于图17和图18，第三屏蔽线701a和701b以第一配线间隔1701布置，则这就足够了。
图19是示出了从图20的半导体装置的时序分析中获得时序违规的结果的情况的处理示例的流程图。在这样的情况下，为了解决时序违规，需要通过图19的处理修改时钟信号线和/或信号线。
图20是替代图15的半导体装置的信号线501至507所设置的信号线2001至2003的示图。信号线2001至2003通过触点彼此连接。信号线2001在第三配线层（N-2层）中沿第一方向布置。信号线2002在第二配线层（N-1层）中沿第二方向布置。信号线2003在第一配线层（N层）中沿第一方向布置。第二信号线2002与第一信号线508、第一屏蔽线509和第二屏蔽线510中的每一条部分地重叠。第三屏蔽线701布置在配线网格1300与第一信号线508之间的交点处不存在第二信号线2002的区域中。
在图19的步骤S1901中，设计装置删除图20的半导体装置中的所有第三屏蔽线701，并且生成图21的半导体装置的配线层。
接下来，在步骤S1902中，设计装置修改图21的半导体装置的逻辑设计数据，使得能够解决时序违规。
接下来，在步骤S1903中，与上述对逻辑设计数据的修改相对应地，设计装置根据布局设计来修改配线。例如，如图22所示，设计装置在第二配线层（N-1层）中沿第二方向布置信号线2201。
接下来，在步骤S1904中，如图23所示，设计装置执行第三屏蔽线701的插入处理。步骤S1904的处理是与图12的处理相同的处理。例如，设计装置在配线网格1300与第一信号线508的交点处未布置第二信号线2201和2002的区域中布置第三屏蔽线701，并且通过触点将第三屏蔽线701连接到第一屏蔽线509和第二屏蔽线510。然后，图19的处理完成。
图24是示出了根据另一实施例的半导体装置的设计方法的处理示例的流程图，其中，步骤S2401被添加到图12的流程图中。下文中，将描述图24的处理不同于图12的处理之处。图24的处理能够进一步改善相对于图12的处理的配线的均匀性。
在步骤S1201中，设计装置如图25所示那样布置第一信号线508、第一屏蔽线509以及第二屏蔽线510。
接下来，在步骤S2401中，设计装置如图25所示那样在配线网格1300上每隔一个网格、在第二配线层（N-1层）中沿第二方向布置第三屏蔽线701a，并且通过触点将第三屏蔽线701a连接至第一屏蔽线509和第二屏蔽线510。
接下来，在步骤S1202中，设计装置如图26所示那样布置信号线2001至2003。
接下来，处理经由步骤S1203至S1205进行到步骤S1206，如图27所示，设计装置在配线网格1300与第一信号线508之间的交点处未布置配线2002、701a的区域中、在第二配线层（N-1层）中沿第二方向布置第三屏蔽线701b。其他处理类似于图12的处理。
在本实施例中，在对信号线2001至2003进行配线之前，每隔一个网格布置第三屏蔽线701a。从而，对在第一信号线508之下的第二配线层（N-1层）的第二信号线2002的布置被引导至空的区域中。接下来，布置信号线2001至2003。此后，第三屏蔽线701b布置在配线网格1300与第一信号线508之间的交点处未布置配线2002、701a的区域中。从而，能够保持在第一信号线508之下的第二配线层（N-1层）中的配线均匀。对于步骤S2401，描述了每隔一个网格布置第三屏蔽线703a的示例，并且下文中，将描述每隔N（自然数）个网格布置第三屏蔽线701a的示例。
首先，参照图28至图30，将描述如在图29中那样第二信号线2902布置在配线网格1300之外的情况。
在步骤S1201中，设计装置如图28所示那样布置第一信号线508、第一屏蔽线509以及第二屏蔽线510。
接下来，在步骤S2401中，设计装置在配线网格1300上每隔两个网格布置第三信号线701a。
接下来，在步骤S1202中，设计装置如图29所示那样布置信号线2901至2903。第二信号线2902布置在配线网格1300之外。
接下来，在步骤S1205中，由于从图29的上面起的第二个配线网格1300和第三个配线网格1300与第二信号线2902之间的间隙过窄从而不满足设计规则，因此设计装置判断不能添加第三屏蔽配线701。此外，由于第三屏蔽线701a布置在从图29的上面起的第一个和第四个配线网格1300处，因此设计装置判断不能添加第三屏蔽线701。
接下来，在步骤S1206中，设计装置在从图30的上面起的第五个和第六个配线网格1300上添加第三屏蔽线701b。如上所述，通过布置第三屏蔽线701a和701b，能够减少偏移和串扰。
接下来，参照图31至图33，将描述如在图32中那样第二信号线3202以大的宽度布置的情况。
在步骤S1201中，设计装置如图31所示那样布置第一信号线508、第一屏蔽线509和第二屏蔽线510。
接下来，在步骤S2401中，设计装置在配线网格1300上每隔三个网格来布置第三屏蔽线701a。
接下来，在步骤S1202中，设计装置如图32所示那样布置信号线3201至3203。第二信号线3202的宽度大于第一配线的宽度。
接下来，在步骤S1205中，由于从图32的上面起的第二个和第四个配线网格1300与第二信号线3202之间的间隙过窄从而不满足设计规则，因此设计装置判断不能添加第三屏蔽配线701。此外，由于配线701a和3202布置在从图32的上面起的第一个、第三个和第五个配线网格1300处，因此设计装置判断不能添加第三屏蔽线701。
接下来，在步骤S1206中，设计装置在从图33的上面起的第六个配线网格1300上添加第三屏蔽线701b。如上所述，通过布置第三屏蔽线701a和701b，能够减少偏移和串扰。
根据上述的各个实施例，通过将第三屏蔽线701添加到第一信号线508的下层和/或上层，提高了电容的均匀性并且能够减少串扰。结果，能够减小第一信号线508的时钟信号的延迟时间的偏差，从而能够使得偏移更小。
在上述的各个实施例中，通过在不添加配线层的情况下使得第一信号线508的周围布局图案一致，能够实现相邻配线电容的均匀性，结果，能够使得时钟偏移更小。更具体地，能够使得第一信号线508的电容一致并且影响来自两层以下和/或两层以上的配线的串扰，而不会使上下层的信号线的配线特性恶化。
上述实施例仅示出了用于实现本发明的具体示例，并且本发明的技术范围不应以被这些实施例限制的方式来解释。即，在不背离本发明的技术思想或主要特征的情况下，本发明能够以各种形式来具体化。
通过设置多条第三屏蔽线，能够防止第一信号线的信号的延迟时间的偏差，能够减小偏移并且能够减少串扰。

Claims (8)

1.一种半导体装置，包括：
第一信号线，形成在半导体基板上所形成的第一配线层中，并且沿第一方向布置；
第一和第二屏蔽线，形成在所述第一配线层中，沿所述第一方向布置在所述第一信号线的两侧，并且被赋予第一固定电位；以及
多条第三屏蔽线，形成在所述半导体基板上所形成的第二配线层中，以第一配线宽度和第一配线间隔、沿几乎垂直于所述第一方向的第二方向、以与所述第一信号线以及所述第一和第二屏蔽线中的每一条部分重叠的方式布置，并且被赋予所述第一固定电位。
2.根据权利要求1所述的半导体装置，
其中，所述多条第三屏蔽线连接至所述第一和第二屏蔽线中的至少任一条。
3.根据权利要求1所述的半导体装置，包括：
第二信号线，在所述第二配线层中沿所述第二方向、以与所述第一信号线以及所述第一和第二屏蔽线中的每一条部分重叠的方式来布置。
4.根据权利要求3所述的半导体装置，
其中，所述第二信号线和所述多条第三屏蔽线以所述第一配线间隔布置。
5.根据权利要求1所述的半导体装置，
其中，所述第一信号线是时钟信号线。
6.一种由计算机执行的半导体装置的设计方法，所述方法包括：
通过使用所述计算机来在第一配线层中沿第一方向、在第一信号线的两侧布置第一和第二屏蔽线；以及
通过使用所述计算机来在第二配线层中以第一配线宽度和第一配线间隔、沿几乎垂直于所述第一方向的第二方向、以与所述第一信号线以及所述第一和第二屏蔽线中的每一条部分重叠的方式来布置多条第三屏蔽线。
7.根据权利要求6所述的半导体装置的设计方法，
其中，针对所述多条第三屏蔽线布置与所述第一和第二屏蔽线中的至少任一条的触点。
8.根据权利要求6所述的半导体装置的设计方法，
其中，在所述第二配线层中沿第二方向、以与所述第一信号线以及所述第一和第二屏蔽线中的每一条部分重叠的方式布置所述第二信号线，并且
其中，在未布置有所述第二信号线的区域中布置所述多条第三屏蔽线。
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