WO2007077623A1 - 半導体集積回路におけるシールド線の配置方法、半導体集積回路の設計装置、及び半導体集積回路の設計プログラム - Google Patents

半導体集積回路におけるシールド線の配置方法、半導体集積回路の設計装置、及び半導体集積回路の設計プログラム Download PDF

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wiring
shield
signal line
line
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Katsushi Aoki
Takahiro Toda
Junya Yamasaki
Shinichi Iida
Hiroki Murakami
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Fujitsu Limited
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5225—Shielding layers formed together with wiring layers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/394—Routing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Definitions

  • the present invention relates to a shield line arrangement method at the time of designing a semiconductor integrated circuit, and a semiconductor integrated circuit design apparatus and design program for automatically arranging shield lines.
  • Patent Document 1 Japanese Published Patent Publication No. 2000-259695
  • Patent Document 2 Japanese Published Patent Publication JP-A-5-12383
  • Non-Patent Document 1 Data Seed of Accelerated Layout (VELTUOSO) Custom Design Platform (ACCELERATED LAYOUT) 'online', Japan Cadence 'Design' Systems, Inc. [Search December 13, 2005 ], Internet URL: nttp: // www. Cadence. Co.jp/ products / pdf / virtuoso / Accerelated_Layout.pdr INTEGRATION FLOW) data sheet ", [online], Nippon Cadence Design Systems, [December 13, 2005], Internet ⁇ net ⁇ URL: http://www.cadence.co.
  • Non-Patent Document 3 David Busdeicker, one outside, Allegro PCB router cautionary note Tandem Interactive "Routing tandem differential pairs", [online], Cadence 'Engineering, [Heisei 1 7 December 13th search], Internet ⁇ URL: http://www.cadence.co.in/community/allegro/Resources/resources— PCB / LR / appnote— tandemdilljiairs.pdr
  • the present invention has been made in view of the above problems, and in the circuit design of a semiconductor integrated circuit in which humans determine the arrangement of signal lines and shield lines, the wiring work required for the shield lines is greatly reduced.
  • the purpose is to save labor and increase the efficiency of semiconductor integrated circuit design work.
  • association information for associating wiring information of a signal line with wiring information of a shield line provided for the signal line is created. Then, in conjunction with the change in the arrangement of the signal line, the arrangement of the shield line associated with this signal line is changed according to the association information.
  • a wiring rule that prescribes the arrangement form of the shield line to be provided for the signal line in accordance with the arrangement form of the signal line is defined and stored in advance.
  • the shield lines are arranged according to the stored wiring rules and according to the arranged signal lines.
  • the wiring rule in advance, it becomes possible to specify the wiring form of the shield line at the time of subsequent editing. Furthermore, when a signal line is first placed, a wiring rule to be applied to the shield line corresponding to this signal line may be specified and stored. And When this signal line is edited later, the shield line wiring rule previously stored in association with this signal line is read to automatically specify the shield line layout, and the specified layout The arrangement of the signal lines may be automatically changed in conjunction with the change.
  • the signal line can be arranged simply by specifying the wiring rule to be applied to the shield line corresponding to the signal line when the signal line is arranged. Along with this, it is possible to automatically arrange the shield to be provided for this signal line. As a result, the shield wire layout is so complicated that even shielded wires for which it is difficult to manually input parameters indicating the shape can be automatically placed together with the signal wire placement. With the arrangement of the signal lines, it is possible to prevent the signal lines from being routed so that the shield lines cannot be routed by enabling the process of placing the shield lines.
  • the wiring rule as described above is defined and stored in advance, and the shield line is automatically arranged according to the wiring rule, so that the design rule can be changed even when the shield line design rule is changed. It is easy to change the wiring rule according to the change of the cable, determine the shielded wire placed according to the wiring rule before the change, and modify the determined shielded wire placement according to the changed wiring rule. It becomes possible to correct.
  • FIG. 1 is a schematic configuration diagram of an embodiment of a semiconductor integrated circuit design apparatus according to the present invention.
  • FIG. 2 is an explanatory diagram showing an outline of a semiconductor integrated circuit design flow according to the present invention.
  • FIG. 3 is a functional block diagram of an embodiment of a calculation unit according to the present invention.
  • FIG. 5 is a flowchart illustrating processing of a wiring data editing processing routine shown in FIG.
  • FIG. 6 is a flowchart for explaining processing of a wiring data editing processing routine that is not a shielded wire shown in FIG.
  • FIG. 7 is a flowchart for explaining the processing of the shield wire wiring data editing routine shown in FIG. 5.
  • FIG. 8A is a layout diagram of wiring before a new signal line is added.
  • FIG. 8B is a layout diagram of wiring after adding a new signal line.
  • FIG. 9A is a layout diagram of wiring before a signal line is deleted.
  • FIG. 9B is a layout diagram of wiring after signal lines are deleted.
  • FIG. 10A is a wiring layout diagram before signal lines are partially deleted.
  • FIG. 10B is a layout diagram of wiring after partial deletion of signal lines.
  • FIG. 11A is a layout diagram of wiring before extending a signal line.
  • FIG. 11B is a layout diagram of the wiring after extending the signal line.
  • FIG. 12A is a wiring layout diagram before the signal lines are reduced.
  • FIG. 12B is a layout diagram of wiring after the signal lines are reduced.
  • FIG. 13A is a layout diagram of the wiring before moving the wiring.
  • FIG. 13B is a layout diagram of the wiring after the wiring is moved.
  • FIG. 14A is a layout diagram of wiring before the wiring is copied.
  • FIG. 14B is a layout diagram of the wiring after the wiring is copied.
  • FIG. 15A is a diagram showing an example of a shield simply provided along a signal line.
  • FIG. 15B is a diagram showing an example of a shield that can be realized by the present invention.
  • FIG. 15C is a diagram showing an example of the shield when the line width of the signal line changes when the layer is changed.
  • FIG. 16 is a diagram showing an example of a shield having an oblique shield and a bridge.
  • FIG. 17 is a diagram showing an example of stripe wiring and a shield.
  • FIG. 18 is a diagram showing an example of a shield provided at a layer transfer position of a stripe wiring.
  • FIG. 19 is a flowchart of Noretin having a signal line placement prevention step in which a shield wire cannot be placed.
  • FIG. 20A is a diagram showing an example of a shield provided on a crank-shaped signal line.
  • FIG. 20B is a diagram showing an example of an incomplete shield provided on a crank-shaped signal line. 21] FIG. 21 is a diagram illustrating a process for prohibiting the placement of shield lines in a predetermined area. FIG. 22A is a layout diagram of the original wiring before the design rule is changed.
  • FIG. 22B is a layout diagram of wiring after corresponding to the change of the design rule.
  • FIG. 23 A flowchart showing a first example of a method for collectively correcting a plurality of shield lines in accordance with a change in design rule.
  • FIG. 24 A flowchart showing a second example of a method for collectively correcting a plurality of shield lines in accordance with a change in design rule.
  • FIG. 1 is a configuration diagram of an embodiment of a semiconductor integrated circuit design apparatus.
  • the design device 1 executes the semiconductor integrated circuit design program of the present embodiment to calculate the wiring of the semiconductor integrated circuit and the position and type of the functional cell by the operator.
  • An input unit 3 for inputting instruction information for instruction to the calculation unit 2 a display unit 4 for displaying a result of arranging cells, wirings, and the like, and a design for storing the semiconductor integrated circuit design program of this embodiment
  • a program storage unit 11 The calculation unit 2 is realized by a computer or the like, and the input unit 3 is realized by an input interface such as a keyboard, a mouse, and a digitizer.
  • the design program storage unit 11 is realized by, for example, a node drive device or a memory element, or a recording medium on which a semiconductor integrated circuit design program is recorded, for example, a disk. It may be realized by a drive device for reading a rewritable disc, a CD-ROM disc, a DVD disc, a removable storage device or the like.
  • the storage medium type is not limited to the above as long as it has a function capable of recording a program.
  • the semiconductor integrated circuit design program recorded on these recording media is read by a reading device (not shown) so that the node drive device provided in the design device 1 can be stored in a memory element or the like. .
  • the design device 1 is configured to arrange the wiring arrangement state (position, line thickness, etc.) such as signal lines input via the input unit 3, shielded lines automatically routed as described later, and wiring layer connection.
  • a wiring result data storage unit 20 is provided for storing wiring data which is information on the arrangement state (position, size, shape, etc.) of via data.
  • the wiring other than the shield line is referred to as a “signal line”.
  • the wiring result data storage unit 20 stores wiring data of signal lines and shield lines in the form of table data such as a signal line table T1 and a shield line table T2.
  • table data such as a signal line table T1 and a shield line table T2.
  • the signal line table T1 for example, it is necessary for wiring of signal lines such as the status assigned to each signal line to uniquely identify each signal line and the start coordinates, end coordinates, line width, and wiring layer of each signal line. Information is stored.
  • the shielded wire table T2 includes, for example, shields such as the status assigned to each shield wire to uniquely identify each shield wire, start coordinates, end coordinates, line width, and wiring layer of each shield wire. And information necessary for the wiring is stored.
  • the design apparatus 1 also stores a cell arrangement result data storage unit 21 that stores the arrangement state (position, cell type, etc.) of the functional cell input via the input unit 3 and library data of the functional cell.
  • the design apparatus 1 further includes a wiring rule data storage unit 32 that stores wiring rule information necessary for generating and changing the wiring data of the shield lines to be provided for each signal line.
  • a wiring rule data storage unit 32 that stores wiring rule information necessary for generating and changing the wiring data of the shield lines to be provided for each signal line.
  • the wiring rule information when a certain signal line is placed on the circuit, A rule that defines the layout of the shield line to be provided for this signal line is included, and this rule is defined according to the design rule.
  • the wiring rule data storage unit 32 stores each wiring rule force determined individually for each type of signal line to be shielded in the form of table data such as the shield wiring rule table T4. Is done.
  • the shield wiring rule table T4 is maintained between, for example, the status assigned to each wiring rule to uniquely identify each wiring rule, the width of the shield line itself, and the signal line corresponding to the shield line. Information necessary for creating wiring data for shielded wires such as the interval to be stored is stored.
  • the signal lines to be shielded are determined on the circuit diagram, the signal lines are separated from the signal lines by the intervals defined in the wiring rules, and the wiring rules are set. An arrangement of shield lines having a defined line width can be determined.
  • the design apparatus 1 is provided with an association information storage unit 31 that stores association information for associating a signal line arranged on the circuit with a shield line provided for the signal line.
  • the association information storage unit 31 stores individual correspondence relationships between signal lines and shield lines, for example, in the form of table data such as an association table T3.
  • table data such as an association table T3.
  • the index in the signal line table T1 assigned to the wiring data of the signal line and the signal line is stored as a set.
  • FIG. 2 is an explanatory diagram showing an outline of a semiconductor integrated circuit design flow according to the present invention.
  • the designer edits the layout of the signal line on the GUI realized by the input unit 3 and the display unit 4.
  • the calculation unit 2 edits the wiring data of the signal line to be edited in accordance with the input contents to the GUI, thereby editing the signal line table T1.
  • the calculation unit 2 determines the shield line provided for the edited signal line. At this time, for example, the calculation unit 2 searches the association table T3, extracts association information for storing the index of the wiring data of the signal line to be edited, and stores the shield line stored in the extracted association information. The index of the wiring data of Thus, the wiring data of the shield line provided for the signal line is determined.
  • the calculation unit 2 also reads the shield wiring wiring rule to be applied to the signal line to be edited, and the shield wiring rule table T4 force. (E) Then, the calculation unit 2 automatically edits the shield line table T2 in conjunction with the editing of the signal line, and edits the wiring data of the shield line provided for this signal line. Is realized. The shield wire wiring data is edited according to the rules read from the shield wiring rule table T4.
  • the shield wire table T2 is automatically corrected to generate shield wire wiring data that conforms to the changed design rule.
  • FIG. 3 is a functional block diagram of the calculation unit 2 in the present embodiment.
  • the functions of the calculation unit 2 illustrated in FIG. 3 are realized by the design program 40 stored in the design program storage unit 11.
  • the calculation unit 2 Based on the instruction information (placement instruction information) regarding the arrangement of the signal line input by the operator through the input unit 3, the calculation unit 2 performs wiring data relating to the signal line and logical connection data formed by the signal line.
  • the operation of each element in the wiring section 50 and the shield wiring section 60 will be described below with reference to the operation flow chart of the semiconductor integrated circuit design program shown in FIGS.
  • FIG. 4 is an overall flowchart for explaining the operation of the semiconductor integrated circuit design program 40 executed by the calculation unit 2 shown in FIG.
  • the calculation unit 2 stores the wiring rule information in the shield wiring rule table T4 stored as an external file in the wiring rule data storage unit 32 which is an external storage area. Read into memory (not shown). It should be noted that the wiring rules related to the shielded wire can be more complicated depending on various arrangements of the shielded wire, and some examples will be exemplified later.
  • the calculation unit 2 reads via rule information stored as an external file in the via rule data storage unit 33, which is an external storage area, into its internal memory.
  • Via rule information is obtained when a certain signal line or shield line is placed on the circuit diagram. Including rules that define the shape and size of vias that should be provided on a circuit board when lines etc. span multiple layers, via rules are also defined according to design rules.
  • step S 2 an instruction regarding the arrangement of a signal line on the circuit diagram is input via the input unit 3.
  • This instruction is performed, for example, by an operator using a man-machine interface such as a keyboard, a mouse, or a digitizer, and is specifically executed by instructing a wiring start point, end point, and via point on the circuit diagram.
  • a man-machine interface such as a keyboard, a mouse, or a digitizer
  • information indicating whether the input signal line is a signal line that requires a shield line is also input.
  • an instruction to add a new signal line it is applied to the via provided for this signal line from among the rules stored in the wiring rule data storage unit 32 and the via rule data storage unit 33.
  • Information specifying the via rule to be applied and the wiring rule to be applied to the shielded wire is also entered.
  • the information that specifies the wiring rule to be applied to the shielded wire is, for example, the index assigned in the shielded wiring rule table T4 for the rule, and this information is referred to as “rule selection information” in the following explanation. May be written.
  • step S2 is designed to be completed without prompting the user to input information on whether or not man-machine interface power shield lines are required and information specifying the wiring rules to be applied to via rules and shield lines. May be.
  • step S3 the calculation unit 2 determines whether or not a signal line addition, deletion, expansion / contraction, movement, or copying instruction has been given in step S2.
  • processing such as addition, deletion, expansion / contraction, movement, and copying may be collectively referred to as “edit”.
  • the word “edit” The present invention is not limited to the processes listed above, and may include processes other than these processes. If it is determined in step S3 that the signal line has been edited, the calculation unit 2 executes a wiring data editing process routine (step S4).
  • the wiring data stored in the signal line table T1 in the wiring result data storage unit 20 for the edited signal line is changed according to the editing content.
  • the shield line wiring data stored in the shield line table T2 in the wiring result data storage unit 20 is edited, and the shield line to be provided for this signal line is edited.
  • calculation unit 2 After editing the wiring data of the signal line based on the edited content in step S2, calculation unit 2 displays a circuit diagram corresponding to the edited result in step S5, and ends the process. If it is determined in step S3 that no editing has been performed, the processing by calculation unit 2 returns to step S2 and waits for input from input unit 3.
  • FIG. 5 is a flowchart for explaining the processing of the wiring data editing processing routine S4 shown in FIG.
  • step S11 the wiring unit 50 edits the signal line table T1 based on the editing contents of the signal line input in step S2, and puts it in the table for the signal line to be edited.
  • the stored wiring data is edited.
  • the information input in step S2 the information input in step S2
  • the rule selection information input to this signal line is also included in the wiring data and added to the signal line table T1.
  • the edited content is a copy or move of an existing signal line, or if the added signal line is connected to an existing signal line via a via, etc., whether the shield line is necessary or not.
  • Information and rule selection information can be obtained from the wiring data of these existing signal lines and included in the wiring data of the signal line to be edited.
  • step S12 the wiring unit 50 determines whether or not the wiring data edited in step S11 requires a shield line, based on the presence or absence of corresponding information. to decide. If the target signal line does not require a shielded line, the process is terminated as is. Then, the process proceeds to step S5 shown in FIG.
  • the wiring unit 50 is assigned to the wiring data of the signal line, and is stored in the table T1.
  • An index is given to the shield wiring section 60 to notify that the wiring data of the shield line provided for the signal line should be edited.
  • the shield wiring unit 60 edits the shield line table T2 in step S13, and edits the shield line wiring data to be provided for the signal line stored in the table.
  • step S 14 the association information processing unit 64 provided in the shield wiring unit 60 edits the wiring data related to the signal line in step S 11 and relates to the shield line in step S 13.
  • the association information for associating the wiring data relating to these signal lines and shield lines is updated and stored in the association table T3 in the association information storage unit 20.
  • the association information is provided for, for example, the correspondence between the signal line and the shield line, the status in the signal line table T1 assigned to the wiring data of the signal line, and the signal line.
  • This information is expressed by storing the status in the shield line table T2 assigned to the shield line wiring data as a set.
  • step S11 when the editing of the wiring data related to the signal line in step S11 is to newly add wiring data (for example, the editing related to the addition or copying of the signal line), the wiring for the signal line Create association information that correlates the data and wiring data related to the shield line generated for the signal line, and add it to the association table T3.
  • wiring data for example, the editing related to the addition or copying of the signal line
  • the wiring for the signal line Create association information that correlates the data and wiring data related to the shield line generated for the signal line, and add it to the association table T3.
  • the edit of the wiring data related to the signal line in step S11 or the edit of the wiring data related to the shielded wire in step S13 deletes the wiring data
  • the association information about the deleted wiring data is displayed in the association table. T3 force Delete.
  • FIG. 6 is a flowchart for explaining the processing of signal line wiring data editing processing routine SI 1 shown in FIG.
  • the wiring processing unit 51 provided in the wiring unit 50 based on the signal line placement instruction information input via the input unit 3 in step S21, Create and change logical connection data formed by signal lines. Then, the generated or changed wiring data is stored in the signal line table T1, the logical connection data is stored in the net list storage unit 23, and the signal line edited based on the generated or changed wiring data is stored. Is displayed on the display unit 4.
  • the via processing unit 52 provided in the wiring unit 50 determines whether or not the signal line edited in step S21 is connected between the layers of the semiconductor integrated circuit in step S22! to decide. In this case, if it is determined that the signal line is routed between layers, it is determined whether or not via formation for the signal line signal line is necessary. If it is determined that a via is necessary, the via processing unit 52 creates wiring data related to the via based on the via rule selected in advance in step S23, and the wiring result data storage unit 20 To remember. Subsequently, the via processing unit 52 displays the via formed on the display unit 4 based on the created via wiring data, and then proceeds to step S12. On the other hand, if it is determined that a via is not required, the process proceeds to step S12.
  • FIG. 7 is a flowchart for explaining the processing of the shield line wiring data editing routine S13 shown in FIG.
  • step S12 the shield line processing unit 61 that has received a notification from the wiring processing unit 51 of the wiring unit 50 that the wiring data of the shield line should be edited with respect to the signal line, in step S31, Judge whether there is any association information associated with the wiring data of the signal line.
  • step S32 the shield line processing unit 61 performs wiring data related to the shield line to be provided for this signal line. Are created according to the arrangement form of the signal lines according to the wiring rule selected in advance in step S2, and stored in the shield line table T2. Based on the generated wiring data, the arrangement form of the edited shield line is displayed on the display unit 4.
  • step S33 the shield via processing unit 62 provided in the shield wiring unit 60 has the shield wire created in step S32 connected between the layers of the semiconductor integrated circuit.
  • Force / Necessity Determines whether a via is required for the shielded wire. This determination is made based on the wiring data of the shielded wire.
  • the shield via processing unit 62 is selected in advance in step S34! The wiring data is created and stored in the wiring result data storage unit 20, and the created via is displayed on the display unit 4. If the via is not necessary, the shield via processing unit 62 proceeds to step S35.
  • step S35 the bridge processing unit 63 determines whether or not a force is necessary to bridge the created shield wire.
  • a bridge is a wiring that short-circuits shield lines when a plurality of shield lines are arranged in one layer different from the signal line for a certain signal line. It is provided at predetermined intervals in the wiring direction of the signal line or shield line. Information on the bridge layout (bridge wiring width, installation interval, etc.) and the necessity of bridges are also defined in the wiring rules as one of the shield wire layout patterns. The necessity of the bridge is judged according to the wiring rules.
  • step S36 the bridge processing unit 63 creates wiring data relating to the bridge according to the wiring rule selected in advance and stores it in the wiring result data storage unit 20, and the created bridge is displayed on the display unit 4. To display. If no bridge is required, the process proceeds to step S14 shown in FIG.
  • the shield wiring unit 60 creates the wiring data of the shield wire based on the preset wiring rule of the shield wire in association with the arrangement of the signal line input by the operator. .
  • the present embodiment it is not necessary to manually generate a shielded wire.
  • the time required from the editing of the wiring data related to the signal line to the editing of the wiring data related to the shield line can be made extremely short.
  • the shield line to be provided for the signal line is displayed on the screen almost simultaneously with the signal line placement work, improving workability.
  • the shield line since it is possible to place a shield line at the same time as the placement of the signal line, even if the operator places a signal line that cannot be placed on the circuit, the shield line It is possible to confirm the force on the screen that it is difficult to place, and it is possible to avoid conventional problems.
  • step S31 when the association information for the edited signal line is already in the association table T3 in the association information storage unit 31, a shield line is arranged for this signal line. Means. Therefore, in step S37, the shield line processing unit 61 reads the association information created for this signal line from the association table T3, and based on this association information, assigns the shield line corresponding to the signal line. The line data is read to determine the shield line associated with this signal line.
  • the association information is the status in the signal line table T1 assigned to the wiring data of the signal line, and the shield line table assigned to the shield line wiring data provided for this signal line.
  • the shield line processing unit 61 reads association information for storing the index assigned to this signal line from the association table T3, and reads the association information read.
  • the shield line associated with the signal line is determined by obtaining the index of the shield line, which is also stored in the above.
  • the data is newly edited according to the wiring rule specified by the rule selection information included in the wiring data regarding the signal line.
  • the wiring data of the shield line is changed according to the arrangement form of the signal line. For this reason, even if a shield line layout change occurs due to a signal line layout change, the shield line changed according to the wiring data of the changed signal line without inputting the shield wire wiring rule again Based on the wiring data, the shield line can be edited.
  • step S38 the shield via processing unit 62 reads the association information created for this signal line from the association information storage unit 31, and the shield via corresponding to the shield line associated with this signal line. Determine the via. If the signal line layout is to be changed, delete the wiring data related to shield vias that have already been generated! Then, in step S37, perform wiring related to the vias required for the shield line whose layout has been changed. Create the data again.
  • step S39 the bridge processing unit 63 reads the association information created for the signal line from the association information storage unit 31, and determines a bridge corresponding to the shield line associated with the signal line.
  • the signal line layout is changed, after the wiring data related to the bridge that has already been created is deleted, the wiring data related to the bridge necessary for the shield line whose layout has been changed is newly created in step S37.
  • FIGS. 8A and 8B are diagrams for explaining shield line placement processing in accordance with the tracking of a new signal line
  • FIG. 8A is a layout diagram of wiring before addition of a signal line
  • FIG. 8B is a signal layout diagram. It is a layout diagram of the wiring after adding a line.
  • reference characters L1 and L2 indicate signal lines
  • S11 and S12 indicate shield lines provided for the signal line L1
  • S21 and S22 indicate shield lines provided for the signal line L2.
  • signal line L1 and signal line L2 are arranged in different wiring layers
  • shielded lines S11 and S12 are arranged in the same wiring layer as signal line L1
  • shielded lines S21 and S22 are the same as signal line L2.
  • L1 and L2 are connected by via VI
  • shield S11 and shield S21 are connected by via SV11
  • shield S11 and shield S22 are connected by via SV12
  • shield S12 and shield S2 1 is connected via via SV14
  • shield S12 and shield S22 are connected via via via SV13.
  • FIGS. 9A, 9B, 10A, 10B, 11A, 11B, 12A, 12B, and 12B are shown in FIGS. 9A, 9B, 10A, 10B, 11A, 11B, 12A, 12B, and 12B.
  • FIG. 8B consider a case where editing is performed in which a signal line L3 connected to an existing shielded signal line L2 is added.
  • the wiring processing unit 51 provided in the wiring unit 50 creates the wiring data of the signal line L3, and the signal line in the wiring result data storage unit 20 Store in table T1 (S4, Sl l, S21).
  • the wiring data for the via V2 is created by the via processing unit 52 and stored in the wiring result data storage unit 20 (S22, S23).
  • the shielded line is obtained from the wiring data of the existing signal line L2 to which the signal line L3 is connected. It is possible to copy information on whether or not it is necessary and rule selection information and take over these information.
  • step S12 when it is subsequently determined whether or not a shield line is necessary for the signal line L3 (S 12), information on whether or not a shield line is necessary for the signal line L3 is the signal line provided with the shield line. Since it is the same as the information for L2, the determination in step S12 is determined to require a shielded wire.
  • shielded wire processing unit 61 is connected to the shielded wires S21 and S22, and is connected to the S shielded wires S31 and S32 according to the wiring rules. Edit and decompress the data.
  • the Sino-Red via processing rod 62 generates wiring data on vias SV21, SV22, SV24 and SV23 that connect Sino-red lines S21 and S31, S21 and S32, S22 and S31, and S22 and S32, respectively (S34).
  • the result is stored in the wiring result data storage unit 20.
  • FIG. 9A and FIG. 9B are diagrams for explaining the shield line placement process associated with signal line deletion.
  • FIG. 9A is a wiring layout diagram before signal line deletion.
  • FIG. 9B is a signal line layout.
  • FIG. 6 is a layout diagram of wiring after deletion.
  • the wiring processing unit 51 deletes the wiring data of the signal line L2 in the signal line table T1 (S4, S11, S21). Then, the via processing unit 52 deletes the wiring data for the via VI (S23). At this time, at least the information necessary to delete the wiring data of the signal line L2 is temporarily stored in the calculation unit 2 until the deletion of the wiring data of the shield line for the signal line L2 to be performed below is completed. May be stored in an internal memory (not shown).
  • the shield line S21 and S22 are provided on the signal line L2! /, So the shield line processing unit 61 is associated with the wiring data of the signal line L2 and the wiring data of the shielded lines S21 and S22. Is deleted from the shielded wire table T2 (S37).
  • the shielded wire processing unit 61 performs wiring of the shielded wires S11 and S12 in accordance with the wiring rules so that the shielded wires S11 and S12 have a length necessary to shield the signal wire L1. Edit and shrink the data.
  • the shield via processing unit 62 deletes the wiring data related to the vias SV11, SV12, SV14, and SV13 provided corresponding to the shield lines S21 and S22 from the wiring result data storage unit 20 (S38).
  • FIGS. 10A and 10B are diagrams for explaining the shield line placement process accompanying the signal line partial deletion
  • FIG. 10A is a wiring layout diagram before the signal line partial deletion
  • FIG. It is a layout diagram of wiring after partial deletion of signal lines.
  • the shield line processing unit 61 since the signal line L 1 is provided with the shield lines S 11 and S 12, the shield line processing unit 61 requires only the shield lines S 11 and S 12 to shield the signal line L 1.
  • the wiring data of the shield lines S11 and S12 associated with the wiring data of the signal line L1 is edited so that the length becomes (S37).
  • step S12 determines whether or not a shield line is necessary for the signal line L3 is subsequently determined.
  • the determination in step S12 is determined to require the shield line.
  • the shield line processing unit 61 automatically generates the wiring data of the shield lines S31 and S32 for the signal line L3 in accordance with the previously read wiring rule (S1) (S32), and generates the generated wiring data. Store in shielded wire table T2.
  • FIG. 11A and FIG. 11B are diagrams for explaining the shield line placement process when the signal line is extended
  • FIG. 11A is a layout diagram of the wiring before the signal line is extended
  • FIG. Line It is a layout diagram of wiring after expansion.
  • the wiring processing unit 51 edits and expands the wiring data of the signal line L1 in the signal line table T1 (S4, Sl l, S21).
  • the shield line processing unit 61 since the signal line L 1 is provided with the shield lines S 11 and S 12, the shield line processing unit 61 requires only the shield lines S 11 and S 12 to shield the signal line L 1.
  • the wiring data of the shield lines 311 and 312 associated with the wiring data of the signal line L1 is edited so that it extends to the length of (37).
  • FIG. 12A and FIG. 12B are diagrams for explaining the shield line placement process when the signal line is reduced
  • FIG. 12A is a layout diagram of the wiring before reduction of the signal line
  • FIG. FIG. 4 is a layout diagram of wiring after reduction of signal lines.
  • the wiring processing unit 51 edits and extends the wiring data of the signal lines L1 and L2 in the signal line table T1. (S4, Sl l, S21).
  • the shield line processing unit 61 includes the shield lines S11 and S12. Edit the wiring data of the shield lines S11 and S12 associated with the wiring data of the signal line L1 so that the length is reduced to the length necessary to shield the signal line L1. Similarly, edit the wiring data of shielded lines S21 and S22 associated with the wiring data of signal line L2 so that shielded lines S21 and S22 extend to the length necessary to shield signal line L2. (S37).
  • FIG. 13A and FIG. 13B are diagrams for explaining the shield line placement process accompanying the movement of the wiring.
  • 13A is a layout diagram of the wiring before the movement
  • FIG. 13B is a layout diagram of the wiring after the movement.
  • the shield line processing unit 61 conforms to the pre-read wiring rule (S1). Then edit the wiring data of shielded wires S11 and S12 to change the position information and move it to the position shown in the figure. Similarly, edit the wiring data of shielded wires S21 and S22 to change the position information and move it to the position shown in FIG. B (S37).
  • the shield via processing unit 62 deletes the wiring data related to the vias SV11, SV12, SV13, and SV14 that were in the original position A from the wiring result data storage unit 20 and newly moves to the Create wiring data for vias SV21, SV22, SV24 and SV23 that connect lines S11 and S21, S11 and S22, S12 and S21, and SI2 and S22, respectively, and store them in the wiring result data storage unit 20 ( S38).
  • FIGS. 14A and 14B are diagrams for explaining the shield line placement process accompanying wiring copying
  • FIG. 14A is a wiring layout diagram before copying
  • FIG. 14B is a wiring layout after copying.
  • the wiring processing unit 51 transmits the signal lines L1 and L1 in the signal line table T1.
  • L2 wiring data is read, and all of these wiring data other than coordinate information etc.
  • L ⁇ Create wiring data for signal lines L3 and L4 and store them in signal line table T1 in wiring result data storage unit 20 (S4, Sl1, S21). Also, the wiring data for the via V3 connecting the signal lines L3 and L4 is created by the via processing unit 52 and stored in the wiring result data storage unit 20 (S22, S23).
  • step S12 it is determined whether or not a shield line is necessary for the signal lines L3 and L4 (S12).
  • the determination in step S12 is determined to require the shield line.
  • the shielded wires S31 and S32 for the signal line L3 and the shielded wires S41 and S42 for the signal line L4 are wired.
  • Data is automatically generated (S32), and the generated wiring data is stored in the shielded line table T2.
  • the shield via processing unit 62 creates wiring data for the vias SV31, SV32, SV3 4 and SV33 that connect the shielded wires S31 and S41, S3 1 and S42, S32 and S41, and S32 and S42, respectively (S34).
  • the result data storage unit 20 fe. .
  • the wirings indicated by the white areas and the wirings indicated by the cross-hatched areas are signal lines and shield lines arranged on the same layer, respectively. This indicates that the wiring shown in the extracted area and the wiring shown in the cross-hatched area are signal lines and shield lines arranged in different layers.
  • V, SV11 and SV12 represent vias.
  • V is a via connecting signal line LI—L2. Yes, 8 ⁇ 11 is a shielded wire 811-812, SV12 is a via that connects shielded wires S21-S22.
  • the shield lines S11, S12, S21, and S22 generated by inputting these parameters are limited to simple forms as shown in FIG. 15A.
  • a region (near V in the figure) where the signal line is not sandwiched between the shield lines is generated, and there is a possibility that the shield of the signal line becomes insufficient.
  • shielded wires are placed. By reading this data every time, it is possible to route shielded wires while omitting complicated parameter input. This makes it possible to arrange shielded wires that are difficult to achieve by parameter input using the above user interface. For example, as shown in the example in Fig. 15B, for signal lines L1 and L2 where layer switching occurs, shield lines are placed and extended at the A and B parts in the figure, and additional vias SV21 and SV22 are placed. It is possible to define a wiring rule that enables
  • a shield line can be added to the area of It is possible to form a shield wire over the entire length of L2.
  • the signal line L1 can be sufficiently shielded over its entire length.
  • the wiring data of the signal lines L1 and L2 are referred to. That is, it can be seen from the wiring data of each signal line that the signal lines L1'L2 are formed up to the position of the via V.
  • information on the line width of the shield line and the signal line-shield line interval is set. Therefore, based on this information, the calculation unit calculates the position of the shield line required to shield the signal lines L1 and L2 over the entire length, and the vias necessary to connect the shield lines to each other. Determine the placement position and generate wiring data for the shielded wire.
  • the wiring indicated by the white area and the wiring indicated by the cross-hatched area arranged in different layers may have different line widths.
  • Vias SV11 to SV22 having different vertical and horizontal dimensions are formed on the shield line.
  • the via is generated, first, the line widths of the signal line Ll, the shield line Sl1, and S21 and the line widths of the signal line L2 and the shield lines SI2 and S22 are determined based on the respective wiring data. After that, adjust the width in the horizontal direction of the via to the line width of the signal line Ll, shield line Sl l, S21, and the width in the vertical direction of the via to the line width of the signal line L2 and shield line S12, 22. decide.
  • a via rule that defines such a via for example, a two-dimensional table that uniquely determines the vertical and horizontal dimensions of the via using the line width of each of the two wires connected across the layer as an index is A formula is defined that determines the vertical and horizontal dimensions of the via in proportion to the width.
  • the via size and shape can be changed according to the layer in which the wiring is wired.
  • the shield line is arranged in a layer different from the signal line.
  • signal line L Is located in layer LO.
  • shield lines S1 and S2 are arranged in the layer LO.
  • the shield line S3 disposed immediately above the signal line L and the shield lines S5 and S6 disposed obliquely above are disposed.
  • a shield line S4 disposed immediately below the signal line L and shield lines S7 and S8 disposed obliquely below are disposed.
  • the signal line L is covered by a total of eight shield lines arranged in a grid pattern.
  • the layer LU is provided with the bridges B1 and B2 connecting the shielded wires S3, S5 and S6 arranged in this layer
  • the layer LD is connected with the shielded wires S4, S7 and S8 arranged in this layer.
  • Bridges B3 and B4 are placed.
  • vias VI and V2 that connect shield lines S2, S6, and S7, which are arranged in three different layers LO, LU, and LD, respectively, and vias V3 and V3 that connect shield lines Sl, S5, and S8, respectively. V4 is placed.
  • the layer LO where the signal line is to be arranged is set, and the layers LU and LD different from the LO where the shield line is arranged are set.
  • the generation of the shield line wired to the layer LO refers to the shield line Sl, the line width of S2, and the distance between the shield line and the signal line as described above.
  • the line width of the shield line S5 is set, and the interval between the shield line S5 and the shield line S3 is set.
  • the shield line S6 generated in the layer LU or the shield lines S8, S4 and S7 generated in the layer LD is set.
  • the distance between the bridges B1 and B2 and the line width of the bridge are set.
  • Information such as which shield line is connected by a bridge is also set appropriately.
  • the setting information is set in the design device 1 in advance, and the shield line 'bridge' is arranged in advance with information indicating the type and structure of the via, thereby arranging the shield line in any shape. Just enter the information that specifies whether the signal line and shield A diagram in which parameters such as shielded wires are not manually entered when placing lines
  • the shield wire structure illustrated in FIG. 16 can be obtained.
  • a wiring rule in which a plurality of stripe wirings having parallel signal line forces are simultaneously arranged.
  • a wiring rule for example, when two signal lines L1 and L2 are arranged as in the stripe wirings L1 and L2 shown in FIG. 17, if a shield line that shields these signal lines LI′L2 is arranged, It is only necessary to define a wiring rule for simultaneously wiring the shield lines S1 to S3 between these signal lines L1 and L2.
  • rules such as the interval between the signal lines L1 and L2, the required signal line-to-shield line interval, and the shield line width are set, and a shield line is formed between adjacent signal lines. , T, and other rules will be set.
  • FIG. 18 shows an example of a shield line arrangement when the layer is changed from a stripe wiring composed of two clock lines CLK1 to a stripe wiring composed of three clock lines CLK2.
  • the shield line S1 is provided in the same layer as the clock line CLK1
  • the shield line S2 is provided in the same layer as the clock line CLK2
  • the symbol V represents a via.
  • the clock line CLK1 is formed on the layer on which the clock line CLK1 is formed, and the clock line width, the clock line interval, and the shield line are formed on the layer on which the clock line CLK2 is formed. Rules such as width, shield line-clock line interval are set. In addition, a rule that sets a shield line between each clock line and shields the clock lines connected between the layers over the entire length is set.
  • the design program 40 may include a step of preventing the operator from arranging a signal line that cannot arrange the shield line.
  • FIG. 19 is a flowchart showing a wiring data editing processing routine having a step for preventing the placement of signal lines that cannot place shield lines. The flowchart shown in FIG. 19 is an alternative to the flowchart shown in FIG.
  • the wiring data of the signal line generated in step S11 and the wiring data related to the shield line generated in step S13 are temporarily stored.
  • the shield line processing unit 61 of the shield wiring unit 60 determines whether or not a shielded line can be created according to the wiring rule for the signal line edited in step S11. .
  • the layout relation with other circuit elements placed on the circuit is discriminated based on the generated shield line placement data, and it is judged whether the shield line can be placed or not. . If it is determined that the shield line can be arranged, the wiring data is updated using the temporarily stored data (S16). If it is determined that the shield wire cannot be placed, the temporarily stored data is discarded without updating the wiring data.
  • the shield line should be formed according to the rules unless the pattern length P of the crank is sufficiently wide. I can't.
  • a shield line corresponding to the signal line L can be arranged.
  • the shield line processing unit 61 arranges the shield line in which the length p of the crank handle is determined according to the wiring rule. Therefore, it is determined whether or not the length is longer than necessary, and it is determined whether or not it is possible to create a shielded wire according to the wiring rule. If it is determined that it is difficult to create a shielded wire according to the wiring rules, a message asking the operator to respond such as re-arranging the signal line may be output. When the signal line is newly arranged, the shield line processing unit 61 determines again whether or not the shield line can be arranged.
  • FIG. 21 is a drawing for explaining such a situation.
  • the shielded wire processing unit 61 receives the signal line L corresponding to the shielded wires S1 and S2 as shown in FIG.
  • the cell C connected to is identified from the logical connection data stored in the netlist storage unit 23 shown in FIG. 3, and the cell C force wiring rule prohibits the placement of the shield line within a predetermined distance. It is determined whether or not it is.
  • the shield line processing unit 61 stores the library data of the cell C stored in the cell library storage unit 22 and the cell arrangement result.
  • the position of the cell boundary is determined, and only the predetermined distance d determined by the wiring rule from the cell C boundary line is determined.
  • the remote boundary R is determined, and the shielded wires S 1 and S2 wired in the boundary R are deleted.
  • the design program 40 may include a step for collectively correcting a plurality of shield lines created according to the design rule before the change when the design rule of the shield line is changed.
  • 22A and 22B are diagrams for explaining the shield line correction process according to the design rule change
  • FIG. 22A is a layout diagram of the wiring before the design rule is changed
  • FIG. 22B is the wiring layout after the design rule is changed.
  • FIG. 8A the usage of reference symbols L1 and L2, S11 to S22, VI, and SV11 to SV14 is the same as in FIG. 8A above.
  • the design program 40 reads the wiring rule information reflecting the change of the design rule from the wiring rule data storage unit 32, and the existing shield line is changed to the new design rule. Correct the wiring data to comply with. Or delete the existing shield wire and comply with the changed design rules Regenerate the wiring data.
  • FIG. 23 is a flowchart showing a first example of such a batch correction method.
  • the wiring rule data storage unit 32 stores the new wiring rule force changed to comply with the changed design rule as an external file.
  • the operator inputs instruction information (such as index information of the wiring rule) specifying the changed wiring rule to the calculation unit 2.
  • step S42 the shield line processing unit 61 determines a shield line arranged in accordance with the existing wiring rule before the wiring rule is changed.
  • the instruction data specifying the wiring rule followed by the shielded wire is included in the wiring data related to the shielded wire in advance, and is compared with the instruction information specifying the wiring rule input in step S41. Then, extract the shielded wires arranged according to this wiring rule! /.
  • the wiring data related to the signal line include instruction information for specifying a wiring rule to be followed by the shield line to be placed at the same time when placing the signal line, and this and the instruction information input in step S41.
  • a signal line including the instruction information specifying the wiring rule in the wiring data may be extracted, and a shield line associated with the signal line may be determined.
  • the shield line processing unit 61 can also perform a process of determining all of the extracted shield lines as a target for batch correction.
  • the shield line processing unit 61 displays the extracted shield line on the display unit 4 as a correction candidate.
  • the operator refers to the shield line of the correction candidate displayed on the display unit 4 and determines the shield line to be collectively corrected using the input unit.
  • step S43 the shield line processing unit 61 corrects the determined arrangement of the shield lines in accordance with the changed wiring rule.
  • the corresponding signal line can be determined by selecting the shield line so that the signal line corresponding to the shield line to be corrected can be determined.
  • the association information between the signal line and the shield line stored in the association information storage unit 31 is associated in both directions. In this way, create association information so that it can be referenced in both directions.
  • FIG. 24 is a flowchart showing a process in the second example of a method for collectively correcting the arrangement of a plurality of shield lines accompanying a change in the shield line design rule.
  • step S51 the operator applies when arranging a plurality of shielded wires to a plurality of already arranged shielded wires whose design rules are to be changed among the wiring rules stored in the wiring rule data storage unit 32.
  • the instruction information for designating the first wiring rule and the instruction information for designating the second wiring rule that conforms to the new design rule to be newly applied are input to the calculation unit 2.
  • step S52 the shield line processing unit 61 shown in FIG. 3 determines a shield line arranged according to the first wiring rule.
  • the instruction data specifying the wiring rule that the shield line follows is included in the wiring data related to the shield line in advance, and compared with the instruction information specifying the first wiring rule input in step S51. Then, extract the shielded wires arranged according to the first wiring rule.
  • the wiring data related to the signal line include instruction information for specifying the wiring rule to be followed by the shielded wire to be placed at the same time when the signal line is placed, and this and the first input in step S51.
  • a signal line including the instruction information for specifying the first wiring rule in the wiring data is extracted, and the shield line associated with the signal line may be determined.
  • the shield line processing unit 61 displays all the extracted shield lines as candidates for batch correction on the display unit 4 as candidates for batch correction. Determine the shielded wire to be entered by operator input.
  • step S53 the shield line processing unit 61 corrects the determined arrangement of the shield lines in accordance with the second wiring rule.
  • the association information stored in the association information storage unit 31 is associated in both directions so that the signal line can also be referred to from the shield line. Is preferred.
  • the semiconductor integrated circuit design program according to the present invention includes a program.
  • Data can be recorded on a recording medium (for example, a flexible disk, a CD-ROM disk, a DVD disk, a removable storage medium), and a semiconductor integrated circuit design program recorded on such a recording medium can be read.
  • a recording medium for example, a flexible disk, a CD-ROM disk, a DVD disk, a removable storage medium
  • a semiconductor integrated circuit design program recorded on such a recording medium can be read.
  • the device it may be stored in the design program storage unit 11 realized by a hard drive device, a memory element, etc. and executed by the design device 1. That is, the present invention can be read by the following computer It is good to have a form as a proper recording medium.
  • the arrangement of the shield lines associated with the signal lines is changed according to the association information.
  • the shield line is arranged according to the arranged signal line according to a wiring rule that defines an arrangement form of the shield line to be provided for the signal line according to the arrangement form of the signal line.
  • Appendix 1 The shield wire placement method described in 1.
  • first and second wiring rules which are two different wiring rules, Determining a shielded wire arranged according to the first wiring rule;
  • An association information storage unit that stores association information that associates wiring information of a signal line with wiring information of a shield line provided for the signal line;
  • a shield wiring unit that changes the arrangement of the shield line associated with the signal line according to the association information in association with the change in the arrangement of the signal line;
  • a circuit design apparatus comprising:
  • the information processing apparatus further includes an association information creating unit that creates association information for associating the created wiring information with the shield information wiring information corresponding to the created signal line.
  • the association information creation unit refers to information indicating whether or not shield line creation is required for a signal line for which wiring information is created, and creates the association information when it is determined that shield wire creation is necessary.
  • the circuit design device according to appendix 7, characterized by:
  • a wiring rule storage unit for storing a wiring rule that defines an arrangement form of the shield line to be provided for the signal line according to the arrangement form of the signal line;
  • the shield wiring unit arranges the shield line according to the arranged signal line according to the wiring rule stored in the wiring rule storage unit.
  • circuit design device as set forth in appendix 6, wherein: [0089] (Appendix 10)
  • the shield wiring unit corrects the wiring information of the shielded wire created according to the wiring rule before the change according to the changed wiring rule.
  • the circuit design device as set forth in Appendix 9, characterized in that.
  • Input means for inputting the designation information of the first and second wiring rules which are two different wiring rules
  • the circuit design device according to appendix 9, wherein the shield wiring unit corrects the wiring information of the shield line created according to the first wiring rule according to the second wiring rule.
  • a shield line placement step for placing a shield line according to the placement of the wired signal line;
  • the step of wiring the signal wire based on the input instruction In the wiring method of the shielded wire for shielding the signal wire arranged on the circuit, the step of wiring the signal wire based on the input instruction;
  • the step of editing the wiring information of the shield line according to the wiring method includes the step of obtaining information on the wiring rule set corresponding to the identified shield line;
  • the method according to claim 16 further comprising a step of generating wiring information of a shield line to be wired corresponding to the edited content of the signal line with reference to the acquired wiring rule information. Wiring method.
  • Input means for receiving an edit instruction input of wiring arranged on the circuit
  • First storage means for storing wiring rules
  • Correspondence information indicating the correspondence between the wiring and the additional wiring provided corresponding to the wiring Second storage means for storing;
  • Wiring information generating means for determining an additional wiring to be edited corresponding to the edited wiring with reference to the wiring rule and the correspondence information, and generating wiring information of the determined additional wiring;
  • a circuit design apparatus characterized by that.
  • a computer-readable recording medium recording a circuit design program, wherein the design program is stored in a computer
  • the recording medium characterized by performing this.
  • the design program is
  • a shield line placement step for placing a shield line according to the placement of the wired signal line
  • Item 20 The recording medium according to item 19, wherein the recording medium is executed by a computer.
  • the design program is
  • the shield line placement step for the shield line to be provided for the signal line as the signal line is placed;
  • Item 20 The recording medium according to item 20, wherein the recording medium is executed by a computer.
  • the design program is
  • the design program is
  • Wiring information of the shielded wire created according to the first wiring rule is
  • the present invention in a semiconductor integrated circuit where it is necessary to manually determine the layout of the shield wire, the work of determining the layout of the shield wire is greatly saved, and the efficiency of the semiconductor integrated circuit design work is improved. Is possible.
  • the present invention can be used for a shield line arrangement method at the time of designing a semiconductor integrated circuit, and a semiconductor integrated circuit design apparatus and design program for automatically arranging shield lines.

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Abstract

　信号線及びシールド線の配置を人間により決定する必要がある半導体集積回路の回路設計において、シールド線配置の決定作業を大幅に省力化して、半導体集積回路設計作業の効率を高める。半導体集積回路の設計装置（１）を、信号線の配線情報とこの信号線に対して設けられたシールド線の配線情報とを関連付ける関連付け情報を作成する関連付け情報作成部（６４）と、作成した関連付け情報を記憶する関連付け情報記憶部（２２）と、信号線の配置の変更に連係して関連付け情報により信号線に関連付けられたシールド線の配置を変更するシールド配線部（６０）と、を備えて構成する。

Description

明 細 書
半導体集積回路におけるシールド線の配置方法、半導体集積回路の設 計装置、及び半導体集積回路の設計プログラム
技術分野
[0001] 本発明は、半導体集積回路設計時におけるシールド線の配置方法、並びにシー ルド線を自動配置する半導体集積回路の設計装置及び設計プログラムに関する。 背景技術
[0002] 大規模集積回路 (LSI)の微細化及び高密度化に伴って、近年では、配線間のクロ ストークノイズが配線に与える影響を無視できな ヽ状況となってきて 、る。従来から、 このようなクロストークノイズを防止するために、周波数が高い信号が通る為に他の信 号ネットへ干渉する信号ネット（例えばクロックネット等)や、他の信号ネットからの干渉 を防止する必要がある信号ネットに対して、これら信号ネットの両側にグランドネットや 電源ネットを配線してシールドを設ける回路設計がなされて 、る（例えば日本国公開 特許公報特開 2000— 259695号公報)。
[0003] 特許文献 1 :日本国公開特許公報特開 2000— 259695号公報
特許文献 2 :日本国公開特許公報特開平 5— 12383号公報
非特許文献 1：〃ヴィルトウォーソ (VIRTUOSO)カスタム設計プラットフォームにおけるァ クセラレイテッドレイアウト (ACCELERATED LAYOUT)のデータシード' [online]、 日本 ケイデンス 'デザイン'システムズ社、 [平成 17年 12月 13日検索]、インターネットく U RL: nttp： // www. cadence . co.jp/ products/ pdf/ virtuoso/ Accerelated_Layout.pdrク 非特許文献 2：〃ヴィルトウォーソ (VIRTUOSO)カスタム設計プラットフォームにおける チップインテグレーションフロー (CHIP INTEGRATION FLOW)のデータシート"、 [onl ine]、日本ケイデンス ·デザイン ·システムズ社、 [平成 17年 12月 13日検索]、インタ ~~ネッ卜 < URL: http:// www.cadence.co.jp/ products/ pdf/ virtuoso/ chip.pdr^ 非特許文献 3 :デイビッド バスダイカー (David Busdeicker)、外 1名、〃アレグロ (Allegro )PCBルータの注意書 タンデムインタラクティブ作動ペア配線ルーティング（Routing tandem differential pairs)について"、 [online] ,ケイデンス 'エンジニアリング、 [平成 1 7年 12月 13日検索]、インターネット < URL: http://www.cadence.co.in/community/ allegro/Resources/resources— PCB/LR/appnote— tandemdilljiairs.pdr
発明の開示
発明が解決しょうとする課題
[0004] 日本国公開特許公報特開 2000— 259695号公報に開示されるように、半導体集 積回路設計にぉ 、てシールド線の配線が一部にお 、て自動化されて!/、る。しかし、 最新の高性能プロセッサなどのハイエンド LSI設計実務にぉ 、ては、信号線の配線 経路は人間によって決定されており、さらにこの信号線に設けるシールド線の配線経 路もまた人間によって決定され、これら信号線及びシールド線の配線経路は半導体 集積回路設計用の CADアプリケーションを用いて手入力されているのが現状である 。このため、従来は下記のような問題があった。
[0005] 第 1に、従来の半導体集積回路設計用の CADアプリケーション等では、信号線とこ れに対応するシールド線とは、単に別々の配線データとして扱われていた。したがつ て、一度信号線およびシールド線を配線した後に、設計上の都合など力 信号線の 配置を変更しょうとすると、人手によって配線変更された信号線に対応するようにシ 一ルド線の配線を変更する必要があった。そのため、従来は作業者が同時に編集す べきシールド線の編集を失念するおそれがあった。
第 2に、編集のあった信号線とは関係のないシールド線を誤って編集してしまうお それがあった。これも、信号線およびシールド線の配線データが別々に扱われてい たために生じていた。
特にハイエンド LSIでは、一度配線が完了してもその後に細かい配線調整を行う必 要があるため、配線後の編集に起因するこれらの問題は作業の煩雑を招き大きな問 題となる。
[0006] また第 3に、上記の通り従来の設計フローでは、信号線の配線経路を決定した後に これに対応するシールド線の配線経路を決定する。このために、シールド線を配線で きな 、ような信号線を配線してしまう可能性があった。対応するシールド線が配線で きない場合には、信号線のシールドを行うにあたり不都合が生じるため、このような配 線をしてしまった場合には信号線の配線力 やり直すなど、配線作業の大きな手戻り が発生した。
第 4に、シールド線の配線後にデザインルールの変更が発生し、複数のシールドネ ットの配線に同じ修正を施す必要が生じた場合に、これら複数のシールド線の 1つ 1 つを手作業で修正する必要があり作業効率が低 、と 、う問題があった。
[0007] 本発明は、上記問題点に鑑みてなされたものであり、信号線及びシールド線の配 置を人間が決定する半導体集積回路の回路設計において、シールド線に要する配 線作業を大幅に省力化して、半導体集積回路設計作業の効率を高めることを目的と する。
課題を解決するための手段
[0008] 上記目的を達成するために、本発明では、信号線の配線情報とこの信号線に対し て設けられたシールド線の配線情報とを関連付ける関連付け情報を作成する。そし て、信号線の配置の変更に連係して、関連付け情報によりこの信号線に関連付けら れたシールド線の配置を変更する。
このような関連付け情報を作成及び利用することにより、シールド線の配線後に信 号線の配置の変更が生じた場合に、これと同時に編集するべきシールド線を特定す ることが可能となり、上記の編集漏れや誤編集を防止することが可能となる。
[0009] ここで、上記方法によれば、ある信号線に対応して設けられたシールド線の配置を 、シールド線を配置した後に信号線の配置の変更に連係して変更することが可能と なるが、シールド線の配置形態には様々な形態があるため、信号線の配置に変更が ある度にその信号線に対応して設けられたシールド線の配置形態を再度指定してい たのでは煩雑である。
そこで、本発明では、信号線に対して設けるべきシールド線の配置形態を信号線 の配置形態に応じて規定する配線ルールを予め定義して記憶しておく。そしてシー ルド線の配置は、記憶された配線ルールに従い、かつ配置された信号線に応じて行
[0010] このように、配線ルールを予め定義しておくことで、後の編集時にシールド線の配 線形態を指定することが可能となる。さらに、信号線を初めに配置する際にこの信号 線に対応するシールド線に適用すべき配線ルールを指定して記憶してもよ 、。そし て、後にこの信号線を編集したときに、この信号線に関連して先に記憶されたシール ド線の配線ルールを読み出してシールド線の配置形態を自動的に特定し、特定した 配置形態で信号線の配置を変更に連係して自動的に変更してもよい。
[0011] また、配線ルールを定義しておくことで、信号線を配置する際にこの信号線に対応 するシールド線に適用すべき配線ルールを指定するだけで、信号線の配置が行わ れるのに伴って、この信号線に対して設けるべきシールドの配置を自動的に行うこと が可能となる。これによつてシールド線の配置形態が複雑であるためにその形態を示 すパラメータを手入力することが困難なシールド線についても、信号線の配置と共に 自動的に配置することが可能となるだけでなぐ信号線の配置に伴 、シールド線を配 置してゆく処理を可能とすることによってシールド線を配線できないような信号線を配 線してしまうことを防止することが可能となる。
[0012] 上記のような配線ルールを予め定義して記憶し、この配線ルールに従ってシールド 線の配置を自動的に行うことにより、シールド線のデザインルールの変更があった場 合にも、デザインルールの変更に応じて配線ルールを変更して、変更前の配線ルー ルに従って配置されたシールド線を決定し、決定されたシールド線の配置を、変更後 の配線ルールに従って修正することで、容易に修正することが可能となる。
[0013] 本発明の上述した及び他の目的及び特徴は、添付図面を参照しながら以下に示さ れる好適実施例についての説明を読むことによって、より明らかになるであろう。 図面の簡単な説明
[0014] [図 1]本発明による半導体集積回路設計装置の実施例の概略構成図である。
[図 2]本発明による半導体集積回路設計フローの概要を示す説明図である。
[図 3]本発明による計算部の実施例の機能ブロック図である。
圆 4]図 3に示す半導体集積回路設計プログラムの動作を説明する全体フローチヤ一 トである。
[図 5]図 4に示す配線データ編集処理ルーチンの処理を説明するフローチャートであ る。
[図 6]図 5に示すシールド線でない配線データ編集処理ルーチンの処理を説明する フローチャートである。 [図 7]図 5に示すシールド線の配線データ編集処理ルーチンの処理を説明するフロ 一チャートである。
[図 8A]新たな信号線を追加する前の配線のレイアウト図である。
[図 8B]新たな信号線を追加した後の配線のレイアウト図である。
[図 9A]信号線を削除する前の配線のレイアウト図である。
[図 9B]信号線を削除した後の配線のレイアウト図である。
[図 10A]信号線を部分削除する前の配線のレイアウト図である。
[図 10B]信号線を部分削除した後の配線のレイアウト図である。
[図 11A]信号線を伸長する前の配線のレイアウト図である。
[図 11B]信号線を伸長した後の配線のレイアウト図である。
[図 12A]信号線を縮小する前の配線のレイアウト図である。
[図 12B]信号線を縮小した後の配線のレイアウト図である。
[図 13A]配線を移動する前の配線のレイアウト図である。
[図 13B]配線を移動した後の配線のレイアウト図である。
[図 14A]配線を複写する前の配線のレイアウト図である。
[図 14B]配線を複写した後の配線のレイアウト図である。
[図 15A]信号線に単純に沿わせて設けたシールドの例を示す図である。
[図 15B]本発明により実現可能なシールドの例を示す図である。
[図 15C]層を乗り換える際に信号線の線幅が変わる場合のシールドの例を示す図で ある。
[図 16]斜めシールド及びブリッジを有するシールドの例を示す図である。
[図 17]ストライプ配線とシールドの例を示す図である。
[図 18]ストライプ配線の層乗り換え箇所に設けられるシールドの例を示す図である。
[図 19]シールド線を配置することができないような信号線の配置の防止ステップを有 するノレ一チンのフローチャートである。
[図 20A]クランク状の信号線に設けられるシールドの例を示す図である。
[図 20B]クランク状の信号線に設けられる不完全なシールドの例を示す図である。 圆 21]所定領域内におけるシールド線の配置を禁止する処理を説明する図である。 [図 22A]デザインルールの変更前の元の配線のレイアウト図である。
[図 22B]デザインルールの変更に対応した後の配線のレイアウト図である。
[図 23]デザインルールの変更に伴う複数のシールド線の一括修正方法の第 1例を示 すフローチャートである。
[図 24]デザインルールの変更に伴う複数のシールド線の一括修正方法の第 2例を示 すフローチャートである。
符号の説明
[0015] 1 半導体集積回路設計装置
11 半導体集積回路設計プログラム記憶部
20 配線結果データ記憶部
31 関連付け情報
40 半導体集積回路設計プログラム
50 配線部
60 シールド配線部
64 関連付け情報処理部
発明を実施するための最良の形態
[0016] 以下、添付図面に従って本発明に係る半導体集積回路設計装置の好ましい実施 の形態について詳説する。図 1は、半導体集積回路設計装置の実施例の構成図で ある。
設計装置 1は、本実施例の半導体集積回路設計プログラムを実行して、半導体集 積回路の設計を行う計算部 2と、オペレータによって半導体集積回路の配線や、機 能セルの位置、種類等を指示するための指示情報を計算部 2に入力するための入 力部 3と、セルや配線等を配置した結果を表示する表示部 4と、本実施例の半導体 集積回路設計プログラムを記憶する設計プログラム記憶部 11とを備える。なお、計算 部 2はコンピュータ等により実現され、入力部 3はキーボード、マウス、及びデジタイザ 等の入力インタフェースで実現される。
[0017] また、設計プログラム記憶部 11は、例えばノヽードドライブ装置やメモリ素子によって 実現され、あるいは、半導体集積回路設計プログラムを記録した記録媒体、例えばフ レキシブルディスク、 CD— ROMディスク、 DVDディスク、リムーバブル記憶装置等 を読み取るためのドライブ装置によって実現することとしてよい。プログラムを記録可 能な機能を備えていれば、記憶媒体種別は上記のものには限定されない。また、こ れらの記録媒体に記録された半導体集積回路設計プログラムを図示しない読み取り 装置によって読み取ることによって、設計装置 1に設けられたノヽードドライブ装置ゃメ モリ素子等に記憶することとしてもょ 、。
[0018] さらに設計装置 1は、入力部 3を介して入力された信号線や後述のとおり自動配線 されたシールド線などの配線の配置状態 (位置、線の太さなど)や配線層間接続のた めのビアデータの配置状態 (位置、大きさ、形など)の情報である配線データを記憶 する配線結果データ記憶部 20を備える。なお、以下、半導体集積回路に形成される 配線のうち、シールド線とシールド線以外の配線を区別する必要があるときは、シー ルド線以外の配線を「信号線」と示す。
配線結果データ記憶部 20には、信号線やシールド線の配線データが、例えば、信 号線テーブル T1及びシールド線テーブル T2のようなテーブルデータの形式で記憶 される。そして信号線テーブル T1には、例えば、各信号線を一意に識別するために それぞれに割り当てられるインデタスと、各信号線の開始座標、終了座標、線幅及び 配線層などの信号線の配線に必要な情報とが格納される。また、シールド線テープ ル T2には、例えば、各シールド線を一意に識別するためにそれぞれに割り当てられ るインデタスと、各シールド線の開始座標、終了座標、線幅及び配線層などのシール ド線の配線に必要な情報とが格納される。
[0019] また設計装置 1は、入力部 3を介して入力された機能セルの配置状態 (位置、セル の種類等）を記憶するセル配置結果データ記憶部 21と、機能セルのライブラリデータ を記憶するセルライブラリ記憶部 22と、配線結果データ記憶部 20に記憶された配線 データにより接続される論理接続データであるネットリストを記憶するネットリスト記憶 部 23とを備える。
[0020] さらに設計装置 1は、各信号線に対して設けられるべきシールド線の配線データの 生成及び変更を行うために必要な配線ルール情報を記憶する配線ルールデータ記 憶部 32を備える。ここで配線ルール情報には、ある信号線を回路上に配置したとき、 この信号線に対して設けるべきシールド線の配置形態を規定するルールが含まれ、 このルールはデザインルールに準拠して定義される。
配線ルールデータ記憶部 32には、シールド線を施すべき様々な信号線の種類に 応じてそれぞれ個々に定められた各配線ルール力 例えばシールド配線ルールテ 一ブル T4のような、テーブルデータの形式で記憶される。そしてシールド配線ルー ルテーブル T4には、例えば、各配線ルールを一意に識別するためにそれぞれに割 り当てられるインデタスと、シールド線自体の幅や、シールド線に対応する信号線との 間に維持すべき間隔などの、シールド線の配線データを作成するために必要な情報 が格納される。
このルールに基づけば、回路図上にシールドすべき信号線の配置が定まれば、そ の信号線に沿って、信号線カゝら配線ルールに定められた間隔だけ離れて、かつ配線 ルールに定められた線幅を有するシールド線の配置を定めることができる。
[0021] そして設計装置 1には、回路上に配置された信号線と、この信号線に対して設けら れたシールド線を関連付ける関連付け情報を記憶する関連付け情報記憶部 31が設 けられる。関連付け情報記憶部 31には、信号線とシールド線との間の個々の対応関 係力 例えば関連付けテーブル T3のようなテーブルデータの形式で記憶される。関 連付けテーブル T3には、例えば、信号線とシールド線との間の個々の対応関係毎 に、信号線の配線データに対して割り当てられた信号線テーブル T1中のインデクス と、この信号線に対して設けられたシールド線の配線データに対して割り当てられた シールド線テーブル T2中のインデクスとがセットで記憶されている。
[0022] 図 2は、本発明による半導体集積回路設計フローの概要を示す説明図である。ま ず、（a)設計者は、入力部 3及び表示部 4により実現される GUI上で信号線のレイァゥ トを編集する。（b)次に計算部 2が、 GUIへの入力内容に応じて編集対象の信号線の 配線データを編集することによって、信号線テーブル T1が編集される。
(c)そして計算部 2は、編集が加えられた信号線に対して設けられるシールド線を決 定する。このとき例えば計算部 2は、関連付けテーブル T3内を検索して、編集対象 の信号線の配線データのインデクスを記憶する関連付け情報を抽出し、抽出された 関連付け情報内に記憶されて 、るシールド線の配線データのインデクスを取得する ことによって、この信号線に対して設けられたシールド線の配線データを決定する。
[0023] (d)また計算部 2は、編集対象の信号線に対して適用されるべきシールド配線の配 線ルールを、シールド配線ルールテーブル T4力も読み込む。（e)そして計算部 2が、 信号線の編集と連係してシールド線テーブル T2を自動的に編集して、この信号線に 対して設けるシールド線の配線データを編集することによって、自動シールド配線を 実現する。シールド線の配線データの編集は、シールド配線ルールテーブル T4から 読み込んだルールに則って行う。
また、デザインルールに変更があった場合はシールド線テーブル T2を自動修正し て、変更後のデザインルールに準拠したシールド線の配線データを生成する。
[0024] 図 3は、本実施例における計算部 2の機能ブロック図である。図 3に図示された計算 部 2の機能は、設計プログラム記憶部 11に記憶される設計プログラム 40により実現さ れる。計算部 2は、入力部 3を介してオペレータ力 入力された信号線の配置に関す る指示情報 (配置指示情報）に基づいて、信号線に関する配線データやこの信号線 によって形成される論理接続データの生成及び変更を担う配線部 50と、信号線に対 して設けられるべきシールド線の配線データの生成及び変更を担うシールド配線部 6 0とを含んでいる。図 4〜図 7に示す半導体集積回路設計プログラムの動作フローチ ヤートを参照しながら、配線部 50及びシールド配線部 60内の各要素の動作につい て以下説明する。
[0025] 図 4は、図 3に示す計算部 2で実行される半導体集積回路設計プログラム 40の動 作を説明する全体フローチャートである。
まず、図 4に示すステップ S1において、計算部 2は、外部記憶領域である配線ルー ルデータ記憶部 32に外部ファイルとして記憶されているシールド配線ルールテープ ル T4内の配線ルール情報を、自己の内蔵メモリ（図示せず）に読み込む。なお、この シールド線に関する配線ルールは、シールド線の様々な配置形態に応じて、より複 雑なものを定めることが可能であり、その例のいくつかを後に例示する。
[0026] さらに計算部 2は、外部記憶領域であるビアルールデータ記憶部 33に外部フアイ ルとして記憶されているビアルール情報を、自己の内蔵メモリに読み込む。
ビアルール情報は、ある信号線やシールド線を回路図上に配置したとき、この信号 線等が複数の層にまたがる場合に回路基板上に設けるべきビアの形状や大きさなど の形態を規定するルールを含み、ビアルールもまたデザインルールに準拠して定義 される。
このようなビアルールもまた、より複雑なものを定めることが可能であり、その例のい くつかを後に例示する。
[0027] 次にステップ S2において、ある信号線についての回路図上の配置に関する指示が 、入力部 3を介して入力される。この指示は、例えばオペレータによって、キーボード 、マウス、あるいはデジタイザ等のマンマシンインターフェースを用いて行われ、具体 的には回路図上の配線の始点、終点及び経由点を指示することによって実行される 。このとき、新たな信号線を回路上に追加する指示が入力される場合には、入力され た信号線がシールド線を要する信号線であるカゝ否かを示す情報が併せて入力される また、新たな信号線を追加する指示を入力する場合には、配線ルールデータ記憶 部 32及びビアルールデータ記憶部 33に記憶された各ルールの中から、この信号線 に対して設けられるビアに適用すべきビアルールや、シールド線に適用する配線ル ールを指定する情報も併せて入力される。シールド線に適用する配線ルールを指定 する情報は、例えば、当該ルールに対してシールド配線ルールテーブル T4におい て割り当てられたインデクスであり、以下の説明にお 、てこの情報を「ルール選択情 報」と記すことがある。
[0028] また、編集内容が既存の信号線の複写や移動であった場合、あるいは追加された 信号線がビア等を介して既存の信号線に接続される場合には、シールド線の要否に ついて、あるいはビアルールやシールド線の配線ルールについて、これら既存の信 号線と同じように決定してもよい。この場合には、マンマシンインターフェース力 シー ルド線の要否にっ 、ての情報や、ビアルールやシールド線に適用する配線ルールを 指定する情報の入力を促すことなくステップ S2を終了するように設計してもよい。
[0029] ステップ S3において計算部 2は、ステップ S2で信号線の追加、削除、伸縮、移動あ るいは複写の指示があつたか否かを判断する。以下の説明において、追加、削除、 伸縮、移動、複写などの処理を総じて「編集」と記すことがある。なお「編集」の語は前 記に列挙した処理に限定されるものではなぐこれらの処理以外の処理を含みうる。 ステップ S3で信号線の編集があつたと判断された場合には、計算部 2は配線データ 編集処理ルーチン (ステップ S4)を実行する。
この配線データ編集処理ルーチン S4では、編集があった信号線に関して配線結 果データ記憶部 20内の信号線テーブル T1に保存される配線データを編集内容に 応じて変更する。そしてこの編集に連係して、配線結果データ記憶部 20内のシール ド線テーブル T2に記憶されるシールド線の配線データを編集し、この信号線に対し て設けるべきシールド線を編集する。
[0030] 計算部 2は、ステップ S 2での編集内容に基づいて信号線の配線データを編集した 後に、ステップ S5で編集結果に対応する回路図を表示し、処理を終了する。ステツ プ S3にて編集が行われていないと判断された場合には、計算部 2による処理はステ ップ S2に戻って、入力部 3からの入力を待つ。
[0031] 図 5は、図 4に示す配線データ編集処理ルーチン S4の処理を説明するフローチヤ ートである。
まず、ステップ S 11において、配線部 50は、ステップ S2で入力された信号線の編 集内容に基づ 、て信号線テーブル T1を編集して、編集対象の信号線に対してテー ブル内に記憶される配線データの編集処理を行う。新規な信号線につ!、て配線デ ータを追加する場合には、当該信号線がシールド線を要する信号線であるか否かに つ!、てステップ S 2で入力された情報や、この信号線に対して入力された上記のルー ル選択情報も配線データに含ませて、信号線テーブル T1に追加する。
なお、編集内容が既存の信号線の複写や移動であった場合、あるいは追加された 信号線がビア等を介して既存の信号線に接続される場合には、シールド線の要否に ついての情報やルール選択情報をこれら既存の信号線の配線データ力 取得して、 編集対象の信号線の配線データに含ませてもょ ヽ。ステップ S 11にて行う信号線の 編集処理ルーチンは、図 6を参照して後述する。
[0032] 次に、図 5に戻りステップ S12において、配線部 50は、ステップ S11で編集した配 線データがシールド線を要するものであるか否かを、対応する情報の有無に基づ ヽ て判断する。対象となる信号線がシールド線を要しな 、場合にはそのまま処理を終 了して、図 4に示すステップ S 5へ処理を移行する。
一方で、ステップ S11で編集した配線データの対象となる信号線がシールド線を要 する場合には、配線部 50は、当該信号線の配線データに対して割り当てられた、テ 一ブル T1内のインデクスをシールド配線部 60に与えて、当該信号線に対して設ける シールド線の配線データを編集すべきであることを通知する。この通知を受けたシー ルド配線部 60は、ステップ S 13においてシールド線テーブル T2を編集して、テープ ル内に記憶された当該信号線に対して設けるべきシールド線の配線データを編集す る。ステップ S 13にて行うシールド線の配線データの編集処理ルーチンは、図 7を参 照して後述する。
[0033] 続、て、ステップ S 14にお 、て、シールド配線部 60に設けられた関連付け情報処 理部 64は、ステップ S 11における信号線に関する配線データの編集及び、ステップ S13におけるシールド線に関する配線データの編集に応じて、これら信号線及びシ 一ルド線に関する配線データを相互に関連付ける関連付け情報を更新して、関連付 け情報記憶部 20内の関連付けテーブル T3に記憶する。
ここで関連付け情報は、例えば、信号線とシールド線との間の対応関係を、信号線 の配線データに対して割り当てられた信号線テーブル T1中のインデタスと、この信号 線に対して設けられたシールド線配線データに対して割り当てられたシールド線テー ブル T2中のインデタスと、をセットで記憶することによって表す情報である。
[0034] そして、例えば、ステップ S 11における信号線に関する配線データの編集が新規に 配線データを追加するものである場合 (例えば信号線の追加や複写に関する編集） には、この信号線についての配線データと、当該信号線に対して生成されるシールド 線に関する配線データを相互に関連付ける関連付け情報を作成して、関連付けテ 一ブル T3に追加する。
また、ステップ S 11における信号線に関する配線データの編集あるいはステップ S1 3におけるシールド線に関する配線データの編集が配線データを削除するものであ る場合には、削除された配線データに関する関連付け情報を関連付けテーブル T3 力 削除する。
そして、関連付け情報の更新を終えると、図 4に示すステップ S 5へ処理を移行する [0035] 図 6は、図 5に示す信号線の配線データ編集処理ルーチン SI 1の処理を説明する フローチャートである。
まず、配線部 50に設けられた配線処理部 51は、ステップ S21において、入力部 3 を介して入力された信号線の配置指示情報に基づいて、入力された信号線に関す る配線データやこの信号線によって形成される論理接続データを生成 ·変更する。そ して、生成あるいは変更された配線データを信号線テーブル T1に記憶し、論理接続 データをネットリスト記憶部 23に記憶するとともに、生成あるいは変更された配線デー タに基づいて編集された信号線の配置形態を表示部 4に表示する。
[0036] その後、配線部 50に設けられたビア処理部 52は、ステップ S22において、ステップ S21で編集された信号線が半導体集積回路の層間をまた ヽで接続されて!ヽるか否 かを判断する。この場合に、信号線が層間をまたいで配線されるものであると判断さ れた場合には、その信号線信号線に対するビアの形成が必要か否かが判断される。 ビアが必要であると判断された場合には、ステップ S23にお 、てビア処理部 52は 予め選択されて 、るビアルールに基づ 、てビアに関する配線データを作成して配線 結果データ記憶部 20に記憶する。続いて、ビア処理部 52は、作成したビア配線デ ータに基づ 、て形成されるビアを表示部 4に表示した後に、ステップ S 12に処理を移 行する。一方、ビアが不要であると判断された場合には、ステップ S12に処理を移行 する。
[0037] 図 7は、図 5に示すシールド線の配線データ編集処理ルーチン S13の処理を説明 するフローチャートである。
ステップ S 12で、配線部 50の配線処理部 51から、信号線に対してシールド線の配 線データを編集すべきであるとの通知を受けたシールド線処理部 61は、ステップ S3 1においてこの信号線の配線データに関連付けられた関連付け情報がある力否かを 判断する。
関連付け情報がな ヽ場合には、この信号線に対して設けられたシールド線の配線 データがまだ作成されていないことを意味する。そこで、ステップ S32においてシー ルド線処理部 61は、この信号線に対して設けるべきシールド線に関する配線データ を、ステップ S2において予め選択された配線ルールに従って、信号線の配置形態に 応じて作成し、シールド線テーブル T2に記憶する。そして、生成された配線データに 基づ 、て、編集されたシールド線の配置形態を表示部 4に表示する。
[0038] ステップ S33にお!/、て、シールド配線部 60に設けられたシールドビア処理部 62は 、ステップ S32で作成されたシールド線が半導体集積回路の層間をまた ヽで接続さ れている力否力 シールド線に対してビアが必要となるか否かを判断する。この判断 は、シールド線の配線データに基づ 、てなされる。
シールド線に対してビアが必要であると判断された場合には、ステップ S34にお ヽ てシールドビア処理部 62は、予め選択されて!、るビアルールに基づ 、てシールド線 用のビアに関する配線データを作成して配線結果データ記憶部 20に記憶し、作成し たビアを表示部 4に表示する。ビアが不要である場合には、シールドビア処理部 62は ステップ S35に処理を移行する。
[0039] 続!、て、ステップ S35にお!/、てブリッジ処理部 63は、作成されたシールド線にブリツ ジが必要である力否かを判断する。図 16において後述するが、ブリッジとは、ある信 号線に対してこの信号線と異なる 1つの層に複数本のシールド線を配置した場合に、 これらシールド線同士を短絡する配線のことを 、、信号線又はシールド線の配線 方向につ 、て所定の間隔毎に設けられる。ブリッジの配置形態 (ブリッジの配線幅や 、設置間隔など)や、ブリッジの要否に関する情報もまたシールド線の配置形態の一 つとして配線ルールに規定されており、ブリッジ処理部 63は、予め選択された配線ル ールに従ってブリッジの要否を判断する。
ブリッジが必要な場合は、ステップ S36においてブリッジ処理部 63が、予め選択さ れた配線ルールに従ってブリッジに関する配線データを作成して配線結果データ記 憶部 20に記憶し、作成したブリッジを表示部 4に表示する。ブリッジが不要である場 合には、処理を図 5に示すステップ S 14に移行する。
[0040] このように、シールド配線部 60は、オペレータによって入力された信号線の配置に 連係して、予め設定されているシールド線の配線ルールなどに基づいて、シールド 線の配線データを作成する。
このとき、本実施例によればシールド線の生成に人手を要することがないため、信 号線に係る配線データの編集から、シールド線に係る配線データの編集までの処理 に要する時間を非常に短時間にすることが可能となる。また、信号線配線データの編 集とシールド線配線データの編集および編集された配線の画面上への表示の処理 を殆ど同時に行うことが可能であるため、オペレータが信号線を配置する際に、その 信号線に対して設けるべきシールド線が信号線の配置作業とほぼ同時に画面上に 表示され、作業性が向上する。
また、信号線の配置と同時にシールド線を配置することを可能とするため、回路上 にシールド線を配置することが不可能な信号線をオペレータが配置してしまったとし ても、シールド線の配置が困難であることを画面上力も確認することができ、従来の 問題を回避することが可能となる。
[0041] ステップ S31に戻って、編集された信号線に対する関連付け情報が既に関連付け 情報記憶部 31内の関連付けテーブル T3にある場合には、この信号線に対してシー ルド線が配置されていることを意味する。そこで、ステップ S37においてシールド線処 理部 61は、この信号線にっ ヽて作成された関連付け情報を関連付けテーブル T3か ら読み込み、この関連付け情報に基づいて、当該信号線に対応するシールド線の配 線データを読み出して、この信号線に関連付けられたシールド線を決定する。
例えば、関連付け情報が、信号線の配線データに対して割り当てられた信号線テ 一ブル T1中のインデタスと、この信号線に対して設けられたシールド線配線データ に対して割り当てられたシールド線テーブル T2中のインデタスと、をセットで記憶して いる場合には、シールド線処理部 61は、この信号線に割り当てられたインデクスを記 憶する関連付け情報を関連付けテーブル T3から読み込み、読み込まれた関連付け 情報に同じく記憶されている、シールド線のインデクスを取得することによって、信号 線に関連付けられたシールド線を決定する。
これにより、ある信号線に対応して設けられたシールド線の配置を、シールド線を配 置した後に信号線の配置の変更に連係して変更することが可能となり、上記のような シールド線の編集し忘れや、誤編集を防止することが可能となる。
[0042] また、シールド線の配線データ編集の際には、信号線に関する配線データに含め られたルール選択情報によって指定された配線ルールに従って、新たに編集された 信号線の配置形態に応じてシールド線の配線データが変更される。このため、信号 線の配置変更に伴うシールド線の配置変更が生じても、シールド線の配線ルールを 再度入力することなぐ配置変更された信号線の配線データに応じて変更されたシ 一ルド線配線データに基づ 、て、シールド線を編集することが可能となる。
[0043] その後、ステップ S38においてシールドビア処理部 62は、この信号線について作 成された関連付け情報を関連付け情報記憶部 31から読み込んで、この信号線に関 連付けられたシールド線に対応するシールドビアを決定する。信号線の配置が変更 されるのであれば、すでに生成されて!ヽるシールドビアに関する配線データを削除し た後、ステップ S37にお 、て配置が変更されたシールド線に必要なビアに関する配 線データをあらためて作成する。
また、ステップ S39においてブリッジ処理部 63は、この信号線について作成された 関連付け情報を関連付け情報記憶部 31から読み込んで、この信号線に関連付けら れたシールド線に対応するブリッジを決定する。信号線の配置が変更されるケースで は、すでに作成されていたブリッジに関する配線データを削除した後、ステップ S37 において配置が変更されたシールド線に必要なブリッジに関する配線データをあらた めて作成する。
[0044] 以下、本実施例の半導体集積回路設計装置 1によって実行されるシールド線の配 置処理を説明する。図 8A及び図 8Bは、新たな信号線の追カ卩に伴うシールド線の配 置処理を説明する図であり、図 8Aは信号線の追加前の配線のレイアウト図であり、 図 8Bは信号線の追加後の配線のレイアウト図である。以下の説明において、適宜、 図 4〜図 7に示した各フローチャートの各ステップの参照符号を併記する。
図 8Aにおいて、参照符号 L1及び L2は信号線を示し、 S11及び S12は信号線 L1 に対して設けられたシールド線を示し、 S21及び S22は信号線 L2に対して設けられ たシールド線を示す。ここで信号線 L1及び信号線 L2は異なる配線層に配置され、 シールド線 S 11及び S 12は信号線 L 1と同じ配線層に配置され、シールド線 S 21及 び S22は信号線 L2と同じ配線層に配置されている。また、 L1及び L2はビア VIによ つて接続され、シールド S11及びシールド S21はビア SV11により接続され、シール ド S11及びシールド S22はビア SV12により接続され、シールド S 12及びシールド S2 1はビア SV14により接続され、シールド S12及びシールド S22はビア SV13により接 続される。
なお、参照符号 L1及び L2、 S11〜S22、 VI及び SV11〜SV14の用法は、以下 で参照する図 9A、図 9B、図 10A、図 10B、図 11A、図 11B、図 12A、図 12B、図 1 3A、図 13B、図 14A及び図 14Bにおいて同様である。
[0045] 図 8Bにおいて、シールドされた既存の信号線 L2に接続する信号線 L3を追加する 編集を行なった場合を考える。オペレータが信号線 L3を追加する編集作業を行うと（ S2)、配線部 50に設けられた配線処理部 51が信号線 L3の配線データを作成して、 配線結果データ記憶部 20内の信号線テーブル T1に記憶する（S4、 Sl l、 S21)。 そして、ビア処理部 52によってビア V2に対する配線データが作成され配線結果デ ータ記憶部 20内に記憶される（S22、 S23)。
配線処理部 51による信号線 L3の配線データの作成（S11)の際に、図 5を参照し て上述したように、信号線 L3が接続する既存の信号線 L2の配線データから、シール ド線の要否についての情報やルール選択情報を複写して、これらの情報を引き継ぐ ことが可能である。
[0046] したがって、その後に信号線 L3に対してシールド線の要否が判定されたとき（S 12 )、信号線 L3に対するシールド線の要否についての情報は、シールド線が設けられ た信号線 L2に対する情報と同じであるため、ステップ S 12の判断はシールド線が必 要であると判定される。
さらに信号線 L3に対して既設のシールド線が在るか否かが判定するため、信号線 L3の配線データに対して関連付けられたシールド線の配線データがあるか否かが 判断される（S13、 S31)。今回の編集は信号線 L3の追加であるため、関連付けられ たシールド線はな 、と判断される。
[0047] そして、シールド配線部 60のシールド線処理部 61が、予め読み込んだ配線ルール
(S1)に則って、信号線 L3に対するシールド線 S31及び S32の配線データを自動生 成し (S32)、生成した配線データをシールド線テーブル T2に記憶する。シールド線 処理部 61は、このとき併せて、シールド線 S21及び S22力 Sシールド線 S31及び S32 に接続できるように、配線ルールに則り既存のシールド線 S21及び S22の配線デー タを編集し伸長させる。
また、シーノレドビア処理咅 62は、シーノレド線 S 21と S31、 S21と S32、 S22と S31、 及び S22と S32をそれぞれ接続するビア SV21、 SV22、 SV24及び SV23に関する 配線データを作成し (S 34)、配線結果データ記憶部 20内に記憶する。
[0048] 図 9A及び図 9Bは、信号線の削除に伴うシールド線の配置処理を説明する図であ り、図 9Aは信号線の削除前の配線のレイアウト図であり、図 9Bは信号線の削除後の 配線のレイアウト図である。
シールド線が設けられた信号線 L2を削除する編集作業が行われると (S2)、配線 処理部 51が信号線テーブル T1内の信号線 L2の配線データを削除する（S4、 S11 、 S21)。そして、ビア処理部 52がビア VIに対する配線データを削除する（S23)。こ のとき、以下に行われる信号線 L2に対するシールド線の配線データの削除が完了 するまで、信号線 L2の配線データのうち少なくとも配線データの削除に必要な情報 を、一時的に計算部 2内の内部メモリ（図示せず）に記憶しておいてもよい。
[0049] また、信号線 L2に対してシールド線の要否が判定され (S12)、さらに信号線 L2の 配線データに対して関連付けられたシールド線の配線データがある力否かが判断さ れる（S13、 S31)。
ここで信号線 L2にはシールド線 S21及び S22が設けられて!/、たので、シールド線 処理部 61は、信号線 L2の配線データに関連付けられて 、たシールド線 S21及び S 22の配線データをシールド線テーブル T2から削除する（S37)。
シールド線処理部 61は、このとき併せて、シールド線 S 11及び S 12が信号線 L1を シールドするのに必要なだけの長さとなるように、配線ルールに則りシールド線 S11 及び S 12の配線データを編集し縮小させる。
また、シールドビア処理部 62は、シールド線 S21及び S22に対応して設けられてい たビア SV11、 SV12、 SV14及び SV13に関する配線データを配線結果データ記憶 部 20から削除する（S38)。
[0050] 図 10A及び図 10Bは、信号線の部分削除に伴うシールド線の配置処理を説明す る図であり、図 10Aは信号線の部分削除前の配線のレイアウト図であり、図 10Bは信 号線の部分削除後の配線のレイアウト図である。 シールド線が設けられた信号線 LIを部分削除する編集作業が行われると (S2)、 配線処理部 51は、信号線テーブル T1内の信号線 L1の配線データを編集して縮小 させ、一方で新たな信号線 L3の配線データを追加することによって、図 10Bに示す ように、元の信号線 L1の図示 A部分を削除する（S4、 Sl l、 S21)。このとき信号線 L 1カゝら分離して新たに追加した信号線 L3の配線データには、元の信号線 L1の配線 データから、シールド線の要否についての情報やルール選択情報を複写して、これ らの情報を引き継ぐ。
[0051] その後、信号線 L1に対してシールド線の要否が判定され (S12)、さらに信号線 L1 の配線データに対して関連付けられたシールド線の配線データがある力否かが判断 される（S13、 S31)。
ここで信号線 L 1にはシールド線 S 11及び S 12が設けられて 、るので、シールド線 処理部 61は、シールド線 S 11及び S 12が信号線 L 1をシールドするのに必要なだけ の長さとなるように、信号線 L1の配線データに関連付けられていたシールド線 S11 及び S 12の配線データを編集する（S37)。
[0052] 一方で、その後に信号線 L3に対してもシールド線の要否が判定される（S 12)。ここ で信号線 L3に対するシールド線の要否にっ 、ての情報は、信号線 L1に対する情報 と同じであるため、ステップ S 12の判断はシールド線が必要であると判定される。 さらに信号線 L3の配線データに対して関連付けられたシールド線の配線データが ある力否かが判断される（S13、 S31)。信号線 L3は L1から分離して新たに追加され た信号線であるため、未だ関連付けられたシールド線はないと判断される。その後シ 一ルド線処理部 61は、予め読み込んだ配線ルール (S1)に則って、信号線 L3に対 するシールド線 S31及び S32の配線データを自動生成し（S32)、生成した配線デー タをシールド線テーブル T2に保存する。
このようにシーノレド線 S 11及び S 12を縮/ J、し、 S31及び S 32を追カロすることにより、 元のシールド線 S11及び S12と比較して、信号線 L1の削除部分 Aに対応する図示 B 及び Cの部分が削除されたシールド線が配置される。
[0053] 図 11A及び図 11Bは、信号線を伸長させた際のシールド線の配置処理を説明する 図であり、図 11Aは信号線の伸長前の配線のレイアウト図であり、図 11Bは信号線の 伸長後の配線のレイアウト図である。
シールド線が設けられた信号線 L1を伸長する編集作業が行われると (S2)、配線 処理部 51は、信号線テーブル T1内の信号線 L1の配線データを編集して伸長させ る（S4、 Sl l、 S21)。
その後、信号線 L1に対してシールド線の要否が判定され (S12)、さらに信号線 LI の配線データに対して関連付けられたシールド線の配線データがある力否かが判断 される（S13、 S31)。
ここで信号線 L 1にはシールド線 S 11及び S 12が設けられて 、るので、シールド線 処理部 61は、シールド線 S 11及び S 12が信号線 L 1をシールドするのに必要なだけ の長さに伸長するように、信号線 L1の配線データに関連付けられていたシールド線 311及び312の配線データを編集する 37)。
[0054] 図 12A及び図 12Bは、信号線を縮小させた際のシールド線の配置処理を説明する 図であり、図 12Aは、信号線の縮小前の配線のレイアウト図であり、図 12Bは、信号 線の縮小後の配線のレイアウト図である。
シールド線が設けられた信号線 L1及び L2を伸長する編集作業が行われると (S2) 、配線処理部 51は、信号線テーブル T1内の信号線 L1及び L2の配線データを編集 して伸長させる（S4、 Sl l、 S21)。
その後、信号線 L1及び L2に対してシールド線の要否が判定され (S12)、さらに信 号線 L1及び L2の配線データに対して関連付けられたシールド線の配線データがあ る力否かが判断される（S13、 S31)。
[0055] ここで信号線 L1にはシールド線 S11及び S12が設けられ、信号線 L2にはシールド 線 S21及び S22が設けられているので、シールド線処理部 61は、シールド線 S11及 び S 12が信号線 L1をシールドするのに必要なだけの長さに縮小するように、信号線 L1の配線データに関連付けられていたシールド線 S11及び S12の配線データを編 集する。同様にシールド線 S21及び S22が信号線 L2をシールドするのに必要なだ けの長さに伸長するように、信号線 L2の配線データに関連付けられていたシールド 線 S21及び S22の配線データを編集する（S37)。
[0056] 図 13A及び図 13Bは、配線の移動に伴うシールド線の配置処理を説明する図であ り、図 13Aは移動前の配線のレイアウト図であり、図 13Bは移動後の配線のレイアウト 図である。
[0057] 回路図上の図示 Aの位置に配置された信号線 L1及び L2を、回路図上の図示 Bの 位置に移動させると（S2)、配線処理部 51は、信号線テーブル T1内の信号線 L1の 配線データの座標情報を編集して信号線 L1及び L2の位置を移動させる（S4、 S11 、 S21)。そしてビア処理部 52が元の図示 Aの位置にあったビア VIを配線結果デー タ記憶部 20から削除し、新たに図示 Bの位置に配置された信号線 L1及び L2を接続 するビア V2に対する配線データを作成して、配線結果データ記憶部 20内に記憶す る（S22、 S23)。
[0058] その後、信号線 L1及び L2に対してシールド線の要否が判定され (S12)、さらに信 号線 L1及び L2の配線データに対して関連付けられたシールド線の配線データがあ る力否かが判断される（S13、 S31)。
ここで信号線 L1にはシールド線 S11及び S12が設けられ、信号線 L2にはシールド 線 S21及び S22が設けられているので、シールド線処理部 61は、予め読み込んだ 配線ルール（S1)に則って、シールド線 S 11及び S 12の配線データを編集して位置 情報を変更し図示 Bの位置まで移動させる。同様にシールド線 S21及び S22の配線 データを編集して位置情報を変更して図示 Bの位置まで移動させる（S37)。
そして、シールドビア処理部 62は、元の図示 Aの位置にあったビア SV11、 SV12、 SV13及び SV14に関する配線データを配線結果データ記憶部 20から削除し、新た に図示 Bの位置に移動したシーノレド線 S11と S21、 S11と S22、 S12と S21、及び SI 2と S22をそれぞれ接続するビア SV21、 SV22、 SV24及び SV23に関する配線デ ータを作成し、配線結果データ記憶部 20内に記憶する（S38)。
[0059] 図 14A及び図 14Bは、配線の複写に伴うシールド線の配置処理を説明する図であ り、図 14Aは複写前の配線のレイアウト図であり、図 14Bは複写後の配線のレイアウト 図である。
回路図上の図示 Aの位置に配置された信号線 L1及び L2を、回路図上の図示 Bの 位置に複写すると（S2)、配線処理部 51は、信号線テーブル T1内の信号線 L1及び L2の配線データを読込み、これら配線データのうち座標情報以外のデータが全て等 L ヽ信号線 L3及び L4の配線データを作成して、配線結果データ記憶部 20内の信 号線テーブル T1に記憶する（S4、 Sl l、 S21)。また、信号線 L3及び L4を接続する ビア V3に対する配線データがビア処理部 52によって作成され、配線結果データ記 憶部 20内に記憶される（S22、 S23)。
[0060] その後、信号線 L3及び L4に対してシールド線の要否が判定される（S12)。ここで 信号線 L3及び L4に対するシールド線の要否についての情報は、信号線 L1及び L2 に対する情報とそれぞれ同じであるため、ステップ S 12の判断はシールド線が必要で あると判定される。
さらに信号線 L3及び L4の配線データに対して関連付けられたシールド線の配線 データがある力否かが判断される（S13、 S31)。信号線 L3及び L4は新たに追加さ れた配線であるため、関連付けられたシールド線はな 、と判断される。
[0061] シールド配線部 60のシールド線処理部 61が、予め読み込んだ配線ルール（S1)に 則って、信号線 L3に対するシールド線 S31及び S32と、信号線 L4に対するシールド 線 S41及び S42との配線データを自動生成し（S32)、生成した配線データをシール ド線テーブル T2に保存する。シールドビア処理部 62は、シールド線 S31と S41、 S3 1と S42、 S32と S41、及び S32と S42をそれぞれ接続するビア SV31、 SV32、 SV3 4及び SV33に関する配線データを作成し (S34)、配線結果データ記憶部 20内に feす。。
[0062] 以下、配線ルール及びビアルールによって定義することが可能な様々形態のシー ルド線及びビアの例を、図 15A、図 15B、図 15C、図 16〜図 18を参照しながら説明 する。
ここでは、ソフトウェアによって信号線の配置と同時にシールド線を自動配置しょう とする処理を検討する。
図 15Aにおいて、白抜きされた領域で示された配線同士、およびクロスハッチング された領域で示された配線同士は、それぞれ同じ層に配置された信号線及びシール ド線であることを示し、白抜きされた領域で示された配線とクロスハッチングされた領 域で示された配線とは異なる層に配置された信号線及びシールド線であることを示し ている。また V、 SV11及び SV12はビアを表す。 Vは信号線 LI— L2をつなぐビアで あり、 8¥11はシールド線811—812、 SV12はシールド線 S21— S22をそれぞれつ なぐビアである。
信号線 L 1および L2に沿つてシールド線を生成する際に、シールド線の各種パラメ ータを入力可能なユーザインタフェースを設計し、信号線の配置指示の前後に、信 号線 L 1 · L2に対応するシールド線 S 11 - S12- S21 - S 22の線幅 d、及び信号線とシ 一ルド線との間隔 pを入力するようにすれば、図 15Aに図示されたシールド線の配置 は実現可能である。
[0063] しかしながら、このようにユーザインタフェースによる入力に頼ってシールド線を自 動配線しょうとすれば、特にハイエンド LSIの設計において必要とされる複雑なシー ルド線の配置形態を実現するパラメータの入力が非常に煩雑となる。そのため、上記 の線幅 dと間隔 pをユーザインタフェースを介して指定する配置方法では、シールド線 の形態に不都合が生じる可能性がある。一例として、層乗り換えが発生する互いに 9 0度曲がるように配置された信号線 L 1及び L2をシールドするシールド線を配置する 場合、単にシールド線の線幅 dおよび信号線 シールド線間隔 pを指定するだけで は、他のパラメータを指定することができない。そのため、これらパラメータを入力する ことで生成されるシールド線 S 11、 S12、 S21及び S22は、図 15Aに示すような簡単 な形態に制限される。図 15Aに図示された形態では、信号線がシールド線にはさま れていない領域（図示 V付近）が生じてしまうため、信号線のシールドが不十分となる 恐れが生じる。
[0064] 一方で、本実施例のように、シールド線の配置形態を規定する様々なパラメータや 計算式を配線ルールとして予め定義して、外部ファイルとして保存しておけば、シー ルド線を配置する度にこれを読み出すことにより、複雑なパラメータの入力を省きつ つシールド線の配線を行うことが可能となる。これ〖こより、上記のユーザインタフエ一 スによるパラメータ入力では実現困難なシールド線の配置が可能となる。例えば、図 15Bに示す例のように、層乗り換えが発生する信号線 L1及び L2について、図示の A部分及び B部分にシールド線を配置'延長させるとともに、追加となるビア SV21及 び SV22の配置を可能とする配線ルールを定義することが可能である。
図 15Bの例では、図示 Aの領域にシールド線を付加することができるため、信号線 L2の全長に渡ってシールド線を形成することが可能である。同様に、図示 Bの領域 にシールド線を付加することができるため、信号線 L1をその全長に渡って十分にシ 一ルドすることが可能となる。
図 15Bに図示されるシールド線生成にあたっては、信号線 L1および L2の配線デ ータが参照される。すなわち、各信号線の配線データから、ビア Vの位置まで信号線 L1 'L2が形成されていることがわかる。また、すでに述べたとおり、シールド線の線幅 および信号線—シールド線間隔に関する情報は設定されている。そこで、計算部は 、これらの情報を元に、信号線 L1および L2を全長に渡ってシールドするに要するシ 一ルド線の位置 '長さ、およびシールド線を層間接続するために必要なビアの配置 位置を決定し、シールド線の配線データを生成する。
[0065] また、ビアの形状や大きさを規定する様々なパラメータや計算式をビアルールとし て予め定義して外部ファイルとして保存しておくことによって、自動生成されるビアを 自由に定義することも可能である。
図 15Cに示す例では、異なる層に配置された白抜きされた領域で示された配線とク ロスハッチングされた領域で示された配線では線幅が異なって ヽるが、これに対応し て縦横の寸法が異なるビア SV11〜SV22がシールド線に対して形成されている。 ビアの生成時には、まず信号線 Ll、シールド線 Sl l、 S21のそれぞれの線幅と、信 号線 L2、シールド線 SI 2、 S22の線幅とが、それぞれの配線データに基づき判別さ れる。この後、ビアの図示左右方向の幅を信号線 Ll、シールド線 Sl l、 S21の線幅 に、ビア図示上下方向の幅を信号線 L2、シールド線 S12、 22の線幅にそれぞれ合 わせて決定する。
このようなビアを定義するビアルールとして、例えば層を乗り越えて接続される 2本 の配線のそれぞれの線幅をインデックスとしてビアの縦横寸法を一意に決定する 2次 元テーブル、ある 、は接続する線幅に比例してビアの縦横寸法を決定する計算式が 定義される。また、ルールを適宜変えることによって、ビアの寸法や形状を配線が配 線される層に応じて変えることも可能である。
[0066] 本実施例によれば、シールド線を信号線と異なる層にも配置する配線ルールを定 義することも可能である。図 16に示すシールド線の配線ルールの例では、信号線 L は層 LOに配置されている。この信号線 Lに対して、層 LOにはシールド線 S1及び S2 が配置されている。また、層 L0より上位の層 LUには、信号線 Lの直上に配置される シールド線 S3及び斜め上方に配置されるシールド線 S5及び S6が配置される。更に 、層 LOより下位の層 LDには、信号線 Lの直下に配置されるシールド線 S4及び斜め 下方に配置されるシールド線 S7及び S8が配置される。これによつて、信号線 Lは、 格子状に配置された計 8本のシールド線によって覆われる。
さらに、層 LUにはこの層に配置されるシールド線 S3、 S5及び S6を接続するブリツ ジ B1及び B2が配置され、層 LDにはこの層に配置されるシールド線 S4、 S7及び S8 を接続するブリッジ B3及び B4が配置される。また、異なる 3つの層である層 LO、 LU 及び LDにそれぞれ配置されたシールド線 S2、 S6及び S7を互いに接続するビア VI 及び V2や、同じくシールド線 Sl、 S5及び S8を接続するビア V3及び V4が配置され る。
このときの配線ルールとして、信号線が配置されるべき層 LOが設定されるとともに、 シールド線が配置される LOとは異なる層 LU及び LDが設定される。層 LOに配線され るシールド線の生成には、すでに述べたとおりシールド線 Sl、 S2の線幅およびシー ルド線 信号線しの間隔が参照される。
また、層 LUにシールド線 S5を配置するためには、シールド線 S5の線幅が設定さ れ、シールド線 S5とシールド線 S3の間隔が設定される。層 LUに同じく生成されるシ 一ルド線 S6、あるいは層 LDに生成されるシールド線 S8, S4, S7についても同様で ある。
更に、ブリッジを形成するためには、ブリッジ B1及び B2の間隔や、ブリッジの線幅 が設定される。また、どのシールド線をブリッジにより接続されるか、といった情報も適 宜設定される。
一方、層間に形成されるシールド線を互いに接続するビアを形成するためには、ビ ァ V1〜V4の形状、寸法及び種別などの情報が設定される。
これらの設定情報を予め設計装置 1に設定しておくとともに、シールド線 'ブリッジ' ビアの種別や構造を示す情報と予め対応付けておくことにより、どのような形状のシ 一ルド線を配置するのかを指定する情報を入力するだけで、信号線およびシールド 線の配置を行う際にシールド線などの各パラメータを人手により入力することなぐ図
16に図示されたシールド線構造を得ることができる。
[0068] また、本実施例によれば、複数本の平行する信号線力もなるストライプ配線を同時 に配置する配線ルールを定義することも可能である。このとき、例えば図 17に示すス トライプ配線 L1及び L2のように、 2本の信号線 L1及び L2を配置する場合に、これら 信号線 LI 'L2をシールドするシールド線を配置するのであれば、これら信号線 L1及 び L2の間と外側とにシールド線 S 1〜S 3を同時に配線する配線ルールを定義すれ ばよい。この場合には、信号線 L1—L2の間隔および必要とされる信号線一シールド 線間隔、シールド線幅などのルールが設定されるとともに、隣り合った信号線の間に はシールド線を形成する、 t 、つたルールが設定されることとなる。
さらに、このようなストライプ配線に層の乗り換えが生じた場合のシールド線やビア の配置形態を配線ルールで定めてもよい。図 18は、 2本のクロック線 CLK1からなる ストライプ配線から、 3本のクロック線 CLK2からなるストライブ配線に層変更した場合 のシールド線配置形態の例である。図 18において、シールド線 S1はクロック線 CLK 1と同層に設けられ、シールド線 S2はクロック線 CLK2と同層に設けられ、符号 Vはビ ァを表す。
図 18に図示されたシールド線配線を実現するためには、クロック線 CLK1が形成さ れた層にカロえ、クロック線 CLK2が形成される層について、クロック線幅、クロック線間 隔、シールド線幅、シールド線—クロック線間隔などのルールが設定される。また、各 クロック線の間にシールド線を配置する、層間接続されるクロック線を全長に渡ってシ 一ルドする、 t 、つたルールが設定されることとなる。
[0069] さらに、設計プログラム 40は、オペレータが、シールド線を配置することができない ような信号線を配置してしまうことを防止するステップを有していてもよい。図 19は、シ 一ルド線を配置できないような信号線の配置を防止するステップを有する配線データ 編集処理ルーチンを示すフローチャートである。図 19に図示されたフローチャートは 、図 5に図示されたフローチャートを代替するものである。
図 19に示すルーチンでは、ステップ S 11で生成された信号線の配線データ及びス テツプ S 13において生成されたシールド線に関する配線データを仮保存しておく。 そして、ステップ SI 5においてシールド配線部 60のシールド線処理部 61は、ステツ プ S11で編集された信号線に対して、配線ルールに従ったシールド線の作成が可能 であるか否かを判定する。 S 15〖こおける判定では、生成されたシールド線配置デー タに基づいて、回路上に配置されたその他の回路要素との配置関係を判別し、シー ルド線が配置可能か否かを判断する。シールド線の配置が可能であると判断された 場合には、仮保存したデータを用いて配線データを更新する（S 16)。シールド線の 配置が不可能であると判断された場合には、配線データを更新せず仮保存したデー タを破棄する。
[0070] 例えば、図 20Aに示すように、クランク状の信号線 Lを配置しょうとする場合、クラン クの柄部分の長さ Pを十分に広く取らないと、シールド線をルールに従って形成する ことはできない。図 20Aの例では、図示左右方向に延びている 2本の信号線 L同士 の間隔 Pが比較的大き 、ため、信号線 Lに対応するシールド線を配置することが可能 である。
一方、図 20Bの例では、図示の A部分及び B部分にシールド線を形成することを意 図したとしても、図示 pの間隔が十分取られていないがめ、ルール上必要な信号線 シールド線間隔およびシールド線幅を確保することができない。したがって、図 20B に示す例では、シールド線が途中で分断されてしまい、シールド線が不完全なものと なってしまう。
したがって、図 20Aのようにクランク状の信号線 Lを配置しょうとする場合には、シー ルド線処理部 61は、クランクの柄部分の長さ pが配線ルールに従って定められるシー ルド線を配置するために必要な長さよりも長いか否かを判定して、配線ルールに従つ たシールド線の作成が可能である力否かを判定する。配線ルールに従ったシールド 線の作成が困難であると判断された場合には、オペレータに対して信号線の配置を やり直すなどの対応を求めるメッセージを出力するようにすればよい。そして、信号線 が改めて配置された場合には、シールド線処理部 61は再びシールド線の配置が可 能か否かを判定する。
[0071] さらに、本実施例では、配線ルールとして、回路図上に配置された所定の機能セル につ 、て、そのセル力 所定距離内の領域にシールド線を配置することを禁止する ルールを定めることができる。図 21はこのような状況を説明する図面である。
シールド線処理部 61は、編集しょうとするシールド線の配線データにこのような配 線ルールが適用される場合、図 21に示すように、シールド線 S1及び S2に対応する 信号線 Lが端子 Tに接続されたセル Cを、図 3に示すネットリスト保存部 23に記憶され た論理接続データから特定し、当該セル C力 配線ルールにおいて所定距離内にお けるシールド線の配置が禁止されたセルであるカゝ否かを判断する。当該セルがシー ルド線の配置が禁止されたセルであると判断した場合には、シールド線処理部 61は 、セルライブラリ記憶部 22に記憶された当該セル Cのライブラリデータと、セル配置結 果データ記憶部 21に記憶されたセル配置データの位置情報とに基づ 、てセルじの 境界の位置を決定して、セル Cの境界カゝら配線ルールで定められた所定の距離 dだ け離れた境界線 Rを決定し、境界線 R内に配線されたシールド線 S 1及び S2を削除 する。
[0072] さらに、設計プログラム 40は、シールド線のデザインルールに変更が生じた場合に 、変更前のデザインルールに従って作成された複数のシールド線を一括修正するス テツプを備えてもよい。図 22A及び図 22Bは、デザインルール変更に従うシールド線 の修正処理を説明する図であり、図 22Aはデザインルール変更前の配線のレイァゥ ト図であり、図 22Bはデザインルール変更後の配線のレイアウト図である。なお、参照 符号 L1及び L2、 S11〜S22、 VI及び SV11〜SV14の用法は、上記の図 8Aと同 様とする。
[0073] 信号線 L1及び L2に対して設けられるシールド線に関するデザインルールが変更さ れた場合を想定する。図示されたデザインルール変更の前後の配線を比較すれば 分力るように、信号線 L1に対するシールド線 S11及び S12、信号線 L2に対するシー ルド線 S21及び S22を規定するデザインルール力 シールド線自体の幅が狭くなる ように変更されている。
このようにデザインルールに変更があった場合は、設計プログラム 40は、デザイン ルールの変更を反映した配線ルール情報を配線ルールデータ記憶部 32から読み込 んで、既存のシールド線が変更後のデザインルールに準拠するように配線データを 修正する。または既存のシールド線を削除し、変更後のデザインルールに準拠する 配線データを再生成する。
[0074] 図 23はこのような一括修正方法の第 1例を示すフローチャートである。ステップ S41 にお 、て、変更後のデザインルールに準拠するように変更された新たな配線ルール 力 外部ファイルとして配線ルールデータ記憶部 32に記憶される。このときオペレー タは、変更があった配線ルールを指定する指示情報（当該配線ルールのインデック ス情報など)を計算部 2に入力する。
[0075] ステップ S42において、シールド線処理部 61は、当該配線ルールの変更がなされ る前に、既存の配線ルールに従って配置されたシールド線を決定する。これは例え ば、予めシールド線に関する配線データに、当該シールド線が従う配線ルールを指 定した指示情報を含めておき、ステップ S41にお 、て入力された配線ルールを指定 する指示情報と比較して、この配線ルールに従って配置されたシールド線を抽出す ることとしてよ！/、。
または信号線に関する配線データに、当該信号線を配置する際に同時に配置する シールド線が従う配線ルールを指定する指示情報を含めておき、これとステップ S41 にお 、て入力された指示情報とを比較して、この配線ルールを指定する指示情報を 配線データに含む信号線を抽出し、この信号線に関連付けられたシールド線を決定 することとしてもよい。
[0076] さらに、シールド線処理部 61は、上記抽出したシールド線を全て、一括修正の対象 として決定する処理を行うことも可能である。シールド線処理部 61は上記抽出したシ 一ルド線を修正候補として表示部 4に表示する。オペレータは、表示部 4に表示され た修正候補のシールド線を参照し、一括修正の対象とするシールド線を、入力部を 用いて決定する。
そしてステップ S43において、シールド線処理部 61は、決定されたシールド線の配 置を変更後の配線ルールに従って修正する。
このとき、修正すべきシールド線に対応する信号線を決定できるように、シールド線 を選択することで対応する信号線を決定可能とすることが好ましい。そのために、関 連付け情報記憶部 31に記憶される信号線とシールド線との関連付け情報を、双方 向に関連付けておく。このように、関連付け情報を双方向に参照可能に作成すること によって、修正後のシールド線の形態を決定する際に、当該シールド線に対応する、 修正が必要な信号線の配置データを特定することが容易となる。
[0077] 図 24は、シールド線のデザインルール変更に伴う複数のシールド線の配置を一括 修正する方法の第 2例における処理を示すフローチャートである。
ステップ S51において、オペレータは、配線ルールデータ記憶部 32に記憶されて V、る配線ルールのうち、デザインルールを変更する配置済みの複数のシールド線に 、これら複数のシールド線を配置したときに適用した第 1の配線ルールを指定する指 示情報と、新たに適用する新 、デザインルールに準拠する第 2の配線ルールを指 定する指示情報とを、計算部 2に入力する。
[0078] ステップ S52において、図 3に示すシールド線処理部 61は、第 1の配線ルールに 従って配置されたシールド線を決定する。このとき、予めシールド線に関する配線デ ータに、当該シールド線が従う配線ルールを指定した指示情報を含めておき、ステツ プ S51において入力された第 1の配線ルールを指定する指示情報と比較して、第 1 の配線ルールに従って配置されたシールド線を抽出することとしてよ 、。または信号 線に関する配線データに、当該信号線を配置する際に同時に配置するシールド線 が従う配線ルールを指定する指示情報を含めておき、これとステップ S51にお 、て入 力された第 1の指示情報とを比較して、第 1の配線ルールを指定する指示情報を配 線データに含む信号線を抽出し、この信号線に関連付けられたシールド線を決定す ることとしてちよい。
さらに、シールド線処理部 61は、上記抽出したシールド線を全て、一括修正の対象 として決定してもよぐ上記抽出したシールド線を候補として表示部 4に表示して、一 括修正の対象とするシールド線をオペレータの入力によって決定してょ 、。
そしてステップ S53において、シールド線処理部 61は、決定されたシールド線の配 置を第 2の配線ルールに従って修正する。
このとき、修正すべきシールド線に対応する信号線を決定できるように、関連付け情 報記憶部 31に記憶される関連付け情報を、シールド線からも信号線を参照できるよ うに双方向に関連付けておくことが好適である。
[0079] なお上述するように、本発明に係る半導体集積回路の設計プログラムは、コンビュ ータに読み取り可能な記録媒体 (例えばフレキシブルディスク、 CD— ROMディスク 、 DVDディスク、リムーバブル記憶媒体）に記録可能であり、このような記録媒体に記 録された半導体集積回路設計プログラムを図示しない読み取り装置によって読み取 ることによって、（ハードドライブ装置やメモリ素子等により実現される設計プログラム 記憶部 11に記憶され、設計装置 1により実行されることとしてよい。すなわち、本発明 は下記のコンピュータに読み取り可能な記録媒体としての形態を有することとしてよ い。
[0080] (付記 1)
半導体集積回路におけるシールド線の配置方法であって、
信号線の配線情報と、該信号線に対して設けられたシールド線の配線情報とを関 連付ける関連付け情報を作成し、
前記信号線の配置の変更に連係して、前記関連付け情報により該信号線に関連 付けられた前記シールド線の配置を変更する、
ことを特徴とするシールド線の配置方法。
[0081] (付記 2)
前記信号線に対して設けるべきシールド線の配置形態を該信号線の配置形態に 応じて規定する配線ルールに従って、配置された前記信号線に応じて、シールド線 の配置を行う、ことを特徴とする付記 1に記載のシールド線の配置方法。
[0082] (付記 3)
前記信号線の配置が行われるのに伴って、該信号線に対して設けるべき前記シー ルド線の配置を行うことを特徴とする付記 2に記載のシールド線の配置方法。
[0083] (付記 4)
配線ルールが変更される場合に、変更前の配線ルールに従って配置されたシール ド線を決定し、
決定された前記シールド線の配置を、変更後の配線ルールに従って修正すること を特徴とする付記 2に記載のシールド線の配置方法。
[0084] (付記 5)
異なる 2つの前記配線ルールである第 1及び第 2の配線ルールを指定し、 前記第 1の配線ルールに従って配置されたシールド線を決定し、
決定された前記シールド線の配置を、前記第 2の配線ルールに従って修正すること を特徴とする付記 2に記載のシールド線の配置方法。
[0085] (付記 6)
回路設計装置であって、
信号線の配線情報と該信号線に対して設けられたシールド線の配線情報とを関連 付ける関連付け情報を記憶する関連付け情報記憶部と、
前記信号線の配置の変更に連係して、前記関連付け情報により該信号線に関連 付けられた前記シールド線の配置を変更するシールド配線部と、
を備えることを特徴とする回路設計装置。
[0086] (付記 7)
前記回路設計装置において、
作成された信号線の配線情報に応じて、前記作成された配線情報と、前記作成さ れた信号線に対応するシールド線の配線情報とを関連付ける関連付け情報を作成 する関連付け情報作成部を更に備え、
前記関連付け情報作成部により作成された関連付け情報は、前記関連付け情報 記憶部に記憶されることを特徴とする、付記 6に記載の回路設計装置。
[0087] (付記 8)
前記回路設計装置において、
前記関連付け情報作成部は、配線情報が作成された信号線に対するシールド線 作成要非を示す情報を参照し、シールド線作成が必要であると判断された場合に前 記対応付け情報を作成することを特徴とする、付記 7に記載の回路設計装置。
[0088] (付記 9)
前記信号線に対して設けるべきシールド線の配置形態を、該信号線の配置形態に 応じて規定する配線ルールを記憶する配線ルール記憶部を、さらに備え、
前記シールド配線部は、前記配線ルール記憶部に記憶された前記配線ルールに 従って、配置された前記信号線に応じて、前記シールド線の配置を行う、
ことを特徴とする付記 6に記載の回路設計装置。 [0089] (付記 10)
前記シールド配線部は、前記信号線の配置が行われるのに伴って、該信号線に対 して設けるべき前記シールド線の配置を行うことを特徴とする付記 9に記載の回路設 計装置。
[0090] (付記 11)
前記配線ルール記憶部に記憶された前記配線ルールが変更された際に、 前記シールド配線部は、変更前の配線ルールに従って作成された前記シールド線 の配線情報を、変更後の配線ルールに従って修正することを特徴とする付記 9に記 載の回路設計装置。
[0091] (付記 12)
異なる 2つの前記配線ルールである第 1及び第 2の配線ルールの指定情報を入力 する入力手段を備え、
前記シールド配線部は、前記第 1の配線ルールに従って作成された前記シールド 線の配線情報を、前記第 2の配線ルールに従って修正することを特徴とする付記 9に 記載の回路設計装置。
[0092] (付記 13)
回路設計プログラムであって、コンピュータに、
信号線の配線情報と該信号線に対して設けられたシールド線の配線情報とを関連 付ける関連付け情報を作成するステップと、
作成された前記関連付け情報を所定の記憶領域に記憶するステップと、 前記信号線の配置の変更に連係して、前記関連付け情報により該信号線に関連 付けられた前記シールド線の配置を変更するステップと、
を実行させることを特徴とする回路設計プログラム。
[0093] (付記 14)
前記信号線に対して設けるべきシールド線の配置形態を該信号線の配置形態に 応じて規定する予め定義した配線ルールを、読み込むステップと、
読み込まれた前記配線ルールに従って、配線された前記信号線の配置に応じて、 シールド線を配置するシールド線配置ステップと、 を有することを特徴とする付記 13に記載の回路設計プログラム。
[0094] (付記 15)
回路上に配置された信号線をシールドするシールド線の配線方法において、 入力された指示に基づいて信号線を配線するステップと、
前記信号線の配線状態に基づ 、て、前記信号線をシールドするのに必要となるシ 一ルド線の配線条件を判別するステップと、
前記判別された配線条件に基づいて、前記シールド線を配線するステップと、を備 えたことを特徴とするシールド線の配線方法。
[0095] (付記 16)
回路基板上の配線を編集する配線編集方法にぉ ヽて、
前記回路基板上に配置される信号線の配線情報を編集するステップと、 前記編集された信号線に対応して前記回路基板上に配置されるシールド線を特定 するステップと、
前記編集された信号線の編集内容に応じて、前記特定されたシールド線の配線情 報を編集するステップと、を備えたことを特徴とする配線方法。
[0096] (付記 17)
前記配線方法にぉ 、て、前記シールド線の配線情報を編集するステップは、 特定されたシールド線に対応して設定された配線ルールに関する情報を取得する ステップと、
前記取得された配線ルール情報を参照して、前記信号線の編集内容に対応して 配線されるべきシールド線の配線情報を生成するステップと、を備えることを特徴とす る、付記 16に記載の配線方法。
[0097] (付記 18)
回路設計処理を実行する回路設計装置において、
回路上に配置される配線の編集指示入力を受け付ける入力手段と、
編集された回路に関する情報が表示される表示部と、
配線ルールを記憶する第一の記憶手段と、
配線と、当該配線に対応して設けられる付加配線との対応関係を示す対応情報を 記憶する第二の記憶手段と、
前記配線ルールおよび前記対応情報を参照して、前記編集された配線に対応して 編集されるべき付加配線を判別し、判別された付加配線の配線情報を生成する配線 情報生成手段と、を備えたことを特徴とする、回路設計装置。
[0098] (付記 19)
回路設計プログラムを記録したコンピュータに読み取り可能な記録媒体であって、 前記設計プログラムは、コンピュータに、
信号線の配線情報と該信号線に対して設けられたシールド線の配線情報とを関連 付ける関連付け情報を作成するステップと、
作成された前記関連付け情報を所定の記憶領域に記憶するステップと、 前記信号線の配置の変更に連係して、前記関連付け情報により該信号線に関連 付けられた前記シールド線の配置を変更するステップと、
を実行させることを特徴とする記録媒体。
[0099] (付記 20)
前記設計プログラムは、
前記信号線に対して設けるべきシールド線の配置形態を該信号線の配置形態に 応じて規定する予め定義した配線ルールを、読み込むステップと、
読み込まれた前記配線ルールに従って、配線された前記信号線の配置に応じて、 シールド線を配置するシールド線配置ステップと、
をコンピュータに実行させることを特徴とする付記 19に記載の記録媒体。
[0100] (付記 21)
前記設計プログラムは、
前記信号線の配置が行われるのに従って、該信号線に対して設けるべき前記シー ルド線に関する前記シールド線配置ステップ、
をコンピュータに実行させることを特徴とする付記 20に記載の記録媒体。
[0101] (付記 22)
前記設計プログラムは、
前記配線ルールの変更時に実行される、変更前の前記配線ルールに従って作成 された前記シールド線の配線情報を、変更後の前記配線ルールに従って修正するス テツプ、
を、さらにコンピュータに実行させることを特徴とする付記 20に記載の記録媒体。
[0102] (付記 23)
前記設計プログラムは、
異なる 2つの前記配線ルールである第 1及び第 2の配線ルールを指定情報を受け 付けるステップと、
前記第 1の配線ルールに従って作成された前記シールド線の配線情報を、前記第
2の配線ルールに従って修正するステップと、
を、さらにコンピュータに実行させることを特徴とする付記 20に記載の記録媒体。
[0103] 本発明によって、手作業でシールド線の配置を決定する必要がある半導体集積回 路において、シールド線配置の決定作業を大幅に省力化して、半導体集積回路設 計作業の効率を高めることが可能となる。
[0104] 以上、説明のためだけを目的として選択した好適な実施例を参照しながら、本発明 を説明したが、当業者には本発明の趣旨および範囲力も逸脱することなぐこれら実 施例の様々な変形、省略、および逸脱を、行なうことが可能であることは明らかである
。また、クレームに使用される各用語は、明細書にて説明された実施例に記載された 特定の意味に限定されるものではな 、。
産業上の利用可能性
[0105] 本発明は、半導体集積回路設計時におけるシールド線の配置方法、並びにシー ルド線を自動配置する半導体集積回路の設計装置及び設計プログラムに利用可能 である。

Claims

請求の範囲
[1] 半導体集積回路におけるシールド線の配置方法であって、
信号線の配線情報と、該信号線に対して設けられたシールド線の配線情報とを関 連付ける関連付け情報を作成し、
前記信号線の配置の変更に連係して、前記関連付け情報により該信号線に関連 付けられた前記シールド線の配置を変更する、
ことを特徴とするシールド線の配置方法。
[2] 前記信号線に対して設けるべきシールド線の配置形態を該信号線の配置形態に 応じて規定する配線ルールに従って、配置された前記信号線に応じて、シールド線 の配置を行う、ことを特徴とする請求項 1に記載のシールド線の配置方法。
[3] 回路設計プログラムであって、コンピュータに、
信号線の配線情報と該信号線に対して設けられたシールド線の配線情報とを関連 付ける関連付け情報を作成するステップと、
作成された前記関連付け情報を所定の記憶領域に記憶するステップと、 前記信号線の配置の変更に連係して、前記関連付け情報により該信号線に関連 付けられた前記シールド線の配置を変更するステップと、
を実行させることを特徴とする回路設計プログラム。
[4] 回路基板上の配線を編集する配線編集方法にお！ヽて、
前記回路基板上に配置される信号線の配線情報を編集するステップと、 前記編集された信号線に対応して前記回路基板上に配置されるシールド線を特定 するステップと、
前記編集された信号線の編集内容に応じて、前記特定されたシールド線の配線情 報を編集するステップと、を備えたことを特徴とする配線方法。
[5] 回路設計処理を実行する回路設計装置において、
回路上に配置される配線の編集指示入力を受け付ける入力手段と、
編集された回路に関する情報が表示される表示部と、
配線ルールを記憶する第一の記憶手段と、
配線と、当該配線に対応して設けられる付加配線との対応関係を示す対応情報を 記憶する第二の記憶手段と、
前記配線ルールおよび前記対応情報を参照して、前記編集された配線に対応して 編集されるべき付加配線を判別し、判別された付加配線の配線情報を生成する配線 情報生成手段と、を備えたことを特徴とする、回路設計装置。
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