JP2011082525A - セラミック・パッケージならびにセラミック・パッケージ内の結合ノイズを低減し、インピーダンス不連続を制御するための方法およびコンピュータ・プログラム（高速セラミック・モジュールにおけるノイズ結合低減およびインピーダンス不連続制御） - Google Patents

Abstract

【課題】 改良された多層セラミック・パッケージを提供する。
【解決手段】 この多層セラミック・パッケージは、それぞれが１つまたは複数の信号線を有する複数の信号層と、それぞれが電圧（Ｖｄｄ）電力接続または接地（Ｇｎｄ）接続のうちの１つを提供する複数のビアと、１つまたは複数の信号層に隣接する少なくとも１つの基準メッシュ層と、複数の信号層内の第１の信号線の第１の側面上に延びる第１のＶＣＳ線および第１の信号線の第２の対向側面上に延びる第２のＶＣＳ線を備えた複数のビア接続共面タイプ・シールド（ＶＣＳ）線とを含む。複数のＶＣＳ線のそれぞれは、そのＶＣＳ線が延びる指向性経路に沿って位置する１つまたは複数のビアと相互接続し、それを通り越して延びる。信号線に対するＶＣＳ線の配置により、セラミック・パッケージ内の結合ノイズが低減され、インピーダンス不連続が制御される。
【選択図】 図３

Description

本発明は、一般に、集積回路のパッケージ化に関し、特に、改良されたセラミック・パッケージに関する。さらに詳細には、本発明は、信号トレース（signal trace）間のノイズ結合（noise coupling）の低減を示し、インピーダンス不連続制御（impedance discontinuity control）を最適化する、セラミック・パッケージを設計し製作するための方法に関する。

クロストークは、１つの線／トレース上の信号によって運搬されるエネルギーの一部が近接線／トレースに伝達される現象である。ノイズの発生源を備えた信号ネット（signal net）は攻撃ネット（aggressor net）またはアクティブ・ネット（active net）と呼ばれ、そこでノイズが生成されるネットは犠牲ネット（victimnet）または静止ネット（quiet net）と呼ばれる。クロストークは、電気回路内の信号線同士の間の容量結合および電磁結合のために発生する。クロストークにより、隣接静止信号線上にノイズが発生する可能性があり、その結果、誤った論理スイッチングを引き起こす可能性がある。また、クロストークは、複数の線が同時にスイッチングする場合にアクティブ線上のタイミングに影響を及ぼす可能性もある。

セラミック・パッケージは、優れた信頼性と多数の配線機能により広範囲の適用例で一般に使用されてきた。最近のＡＳＩＣの適用例では信号速度および信号入出力（Ｉ／Ｏ）の数が急速に増加しているが、このような高速信号間のノイズ結合の高さはセラミック・パッケージにおいて重大な懸念になっており、セラミック・パッケージに関する適用スペースを厳しく制限している。セラミック・パッケージ内のノイズ結合を低減するためのメカニズムの１つでは、メッシュ面（mesh plane）において金属充填物（metal filling）を使用することを提案している。しかし、このノイズ低減メカニズムは、層内の金属の量を大幅に増加する可能性があり、セラミック・パッケージ内の各金属層ごとに金属装填に関する限界を有する実際のセラミック・パッケージ適用例では制限される。

ノイズ結合を実質的に低減し、インピーダンス不連続を実質的に解消する、多層セラミック・パッケージが開示される。また、改良されたセラミック・パッケージを作成するための方法およびシステムも開示される。

このセラミック・パッケージは、それぞれが１つまたは複数の信号線を有する複数の信号層と、それぞれが電圧（Ｖｄｄ）電力接続（voltage power connection）または接地（Ｇｎｄ）接続（groundconnection）のうちの１つを提供する複数のビアと、１つまたは複数の信号層に隣接する少なくとも１つの基準メッシュ層（reference mesh layer）と、複数の信号層内の第１の信号線の第１の側面上に延びる第１の共面シールド線（coplanar shield line）および第１の信号線の第２の対向側面上に延びる第２の共面シールド線を備えた複数のビア接続共面タイプ・シールド（ＶＣＳ：via-connected coplanar-type shield）線とを含む。複数のＶＣＳ線のそれぞれは、そのＶＣＳ線が延びる指向性経路（directional path）内に位置する複数のビアのうちの１つまたは複数のビアと相互接続し、それを通り越して延びる。信号線に対するＶＣＳ線の長さおよび配置により、セラミック・パッケージ内の結合ノイズが低減され、インピーダンス不連続が制御される。

本発明の上記ならびに追加の目的、特徴、および利点は、以下の詳細な説明において明らかになるであろう。

本発明そのもの、ならびにその利点は、添付図面に併せて読んだときに、例示的な諸実施形態に関する以下の詳細な説明を参照することにより、最も良く理解されるであろう。

一実施形態の特徴を実装可能なデータ処理システムの一例のブロック図表現である。 従来技術により設計された従来のセラミック・パッケージの３次元図である。 一実施形態により、複数のビア接続共面タイプ・シールド（ＶＣＳ）線がそこに挿入されている、改良されたセラミック・パッケージの３次元図である。 一実施形態により、配線／トレース層の信号線間のＶＣＳ線の相対配置を示す、改良されたセラミック・パッケージの断面図である。 一実施形態により、配線／トレース層の信号線間のＶＣＳ線の相対配置を示す、改良されたセラミック・パッケージの平面図（鳥瞰図）である。 隣接信号線をシールドするためにセラミック・パッケージ内でシールド線が使用される２通りの比較構成のうちの一方を示す図であり、少なくともしきい最小長のシールド線なしで適用されたときの構成を示す図である。 隣接信号線をシールドするためにセラミック・パッケージ内でシールド線が使用される２通りの比較構成のうちの一方を示す図であり、少なくともしきい最小長のシールド線なしで適用されたときの構成を示す図である。 隣接信号線をシールドするためにセラミック・パッケージ内でシールド線が使用される２通りの比較構成のうちの一方を示す図であり、一実施形態により、少なくともしきい最小長のＶＣＳ線を含む方法により適用されたときの構成を示す図である。 隣接信号線をシールドするためにセラミック・パッケージ内でシールド線が使用される２通りの比較構成のうちの一方を示す図であり、一実施形態により、少なくともしきい最小長のＶＣＳ線を含む方法により適用されたときの構成を示す図である。 一方はＶＣＳ構造を備えず、もう一方は一実施形態によりＶＣＳ構造を備える２通りの設計モデルについて、８つの攻撃ネットすべてによる犠牲信号ネット上のＮＥ（近端）ノイズ波形を示すグラフである。 一方はＶＣＳ構造を備えず、もう一方は一実施形態によりＶＣＳ構造を備える２通りの設計モデルについて、８つの攻撃ネットすべてによる犠牲信号ネット上のＦＥ（遠端）ノイズ波形を示すグラフである。 一実施形態により、ＶＣＳ構造を使用して、結合ノイズの低減を示し、インピーダンス不連続の制御を可能にするためのセラミック・パッケージを設計し製作するプロセスを示す流れ図である。

例示的な諸実施形態は改良された多層セラミック・パッケージを提供し、このセラミック・パッケージは、それぞれが１つまたは複数の信号線を有する複数の信号層と、それぞれが電圧（Ｖｄｄ）電力接続または接地（Ｇｎｄ）接続のうちの１つを提供する複数のビアと、１つまたは複数の信号層に隣接する少なくとも１つの基準メッシュ層と、複数の信号層内の第１の信号線の第１の側面上に延びる第１の共面シールド線および第１の信号線の第２の対向側面上に延びる第２の共面シールド線を備えた複数のビア接続共面タイプ・シールド（ＶＣＳ）線とを含む。複数のＶＣＳ線のそれぞれは、そのＶＣＳ線が延びる指向性経路内に位置する複数のビアのうちの１つまたは複数のビアと相互接続し、それを通り越して延びる。信号線に対するＶＣＳ線の長さおよび配置により、セラミック・パッケージ内の結合ノイズが低減され、インピーダンス不連続が制御される。

さらに、この諸実施形態は、集積回路デバイスに使用されるセラミック・パッケージ／モジュール内で結合ノイズを低減し、インピーダンス不連続を制御するための方法、システム／装置、およびコンピュータ・プログラム（computer program product）をさらに提供する。多層セラミック・パッケージの設計／処理中に、処理装置内で実行されるモジュール・クロストーク低減（ＭＣＲ：Module Crosstalk Reduction）ユーティリティは、信号ネットの構成を点検して、基準ビアの空間配置を決定する。ＭＣＲユーティリティは、隣接ビア間の最大しきい間隔を計算する。隣接ビア間の共振の発生を回避するために、ＭＣＲユーティリティは、周期的しきい間隔未満の距離だけ隣接ビアを分離するメッシュ層のピッチに関するレイアウト配置を選択する。このレイアウト配置はメッシュ層のピッチとして提供され、ビアはメッシュ層内に設けられたホール内に位置する。メッシュ層ピッチ（すなわち、メッシュ線間の距離）は複数の要因に基づいて変えられる設計パラメータであり、このピッチにより相互に対してビアの近接配置を可能にして共振を回避する必要性はこのような要因の１つである。ＭＣＲユーティリティは、共面シールド線のしきい長を決定し、しきい長程度かつ信号トレースの長さ程度になるように共面シールド線の長さを選択する。信号トレースの長さ全体に沿って両方の側面上に共面シールド線を平行配置することを選択することにより、ＭＣＲユーティリティは、結果として得られるセラミック・パッケージ内で結合ノイズを低減し、インピーダンス不連続を制御する。次に、ＭＣＲユーティリティによって評価された様々なパラメータは、セラミック・パッケージの生成／製作のための製作プロセスに転送される。

本発明の模範的な諸実施形態に関する以下の詳細な説明では、本発明を実施可能な特定の模範的な諸実施形態について、当業者が本発明を実施できるようにするために十分詳細に説明するが、他の諸実施形態も使用可能であり、本発明の精神または範囲を逸脱せずに、論理、アーキテクチャ、プログラム、機械、電気、その他の変更を行うことができることが理解されるはずである。したがって、以下の詳細な説明は限定的な意味で解釈すべきではなく、本発明の範囲は特許請求の範囲およびその同等物によって定義される。

図面の説明では、前の図（複数も可）と同様の要素には同様の名称および参照数字が与えられている。その後の図では異なるコンテキストでまたは異なる機能でその要素を使用する場合、その要素には、図番号を表す異なる先行数字が与えられる。その要素に割り当てられている特定の数字は、説明を支援するためにのみ与えられており、記載の実施形態に対する（構造または機能あるいはその他の）任意の制限を暗示するものではない。

特定のコンポーネント名、デバイス名、パラメータ名、あるいはこれらの組み合わせ（本明細書に記載されている実行ユーティリティ／ロジックのものなど）の使用は、例に過ぎず、本発明に対する任意の制限を暗示するものではないことは言うまでもない。したがって、本発明は、無制限にそのコンポーネント／デバイス／パラメータについて本明細書に記載するために使用される種々の命名法／用語で実装することができる。本明細書で使用する各用語には、その用語が使用されるコンテキストを考慮して最も広い解釈が与えられるはずである。

次に、図面に関連して説明すると、まず図１には、データ処理システム（ＤＰＳ：data processing system）の一例のブロック図表現が描写されている。ＤＰＳ１００は、実質的に低減されたノイズ結合（すなわち、低減されたクロストーク）を含む、所望の機能特性を有するセラミック・パッケージを設計し、インピーダンス不連続を改善／制御し、セラミック・パッケージ／モジュール内の望ましくない共振の防止するための方法、プログラム（program product）、およびシステムに関連する上記の諸実施形態内で使用することができる。ＤＰＳ１００は、コンピュータ、または、一般に処理装置と見なすことができる任意の他のタイプの電子装置にすることができる。示されている通り、ＤＰＳ１００は、システム相互接続／バス１０４を介してシステム・メモリ１０６に接続された少なくとも１つのプロセッサまたは中央演算処理装置（ＣＰＵ）１０２を含む。システム・バス１０４には入出力（Ｉ／Ｏ）コントローラ１１５も接続され、この入出力コントローラ１１５は入力装置に関する接続および制御を行い、入力装置のうちのポインティング・デバイス（またはマウス）１１６およびキーボード１１７が示されている。入出力コントローラ１１５は出力装置に関する接続および制御も行い、出力装置のうちのディスプレイ１１８が示されている。さらに、マルチメディア・ドライブ１１９（たとえば、読み取り／書き込みコンパクト・ディスク（ＣＤＲＷ：compact disk read/write）またはデジタル・ビデオ・ディスク（ＤＶＤ：digital video disk）ドライブ）およびＵＳＢ（ユニバーサル・シリアル・バス）ポート１２０が入出力コントローラ１１５に結合された状態で示されている。マルチメディア・ドライブ１１９およびＵＳＢポート１２０は、そこにデータ／命令／コードを保管することができるか、またはそこからデータ／命令／コードを取り出すことができるか、あるいはその両方を行うことができる、取り外し可能ストレージ・デバイス（たとえば、光ディスクまたは「サム（thumb）」ドライブ）の挿入を可能にする。また、ＤＰＳ１００は、同じくそこにデータ／命令／コードを保管することができるか、またはそこからデータ／命令／コードを取り出すことができるか、あるいはその両方を行うことができる、ストレージ１２２も含む。また、ＤＰＳ１００はネットワーク・インターフェース・デバイス（ＮＩＤ：network interface device）１２５とともに示されており、これによりＤＰＳ１００は１つまたは複数のアクセス／外部ネットワーク１３０を介して１つまたは複数のリモート・サーバ１３２に接続することができ、そのネットワークのうち、一例としてインターネットが示されている。最後に、ＤＰＳ１００は製作設備／システム１７５に結合された状態で示されており、この製作設備／システム１７５は一般に、ＤＰＳ１００上で実行されるソフトウェア・コードを使用して設計されるセラミック・パッケージが実際に製作される設備を表している。製作設備１７５は必ずしもＤＰＳ１００に結合されているわけではなく、ＤＰＳ１００によって生成された設計１１３は、取り外し可能媒体に保管するか、または外部ネットワーク１３０を介して別個のリモート製作設備に伝送することができる。

ＤＰＳ１００の上記のハードウェア・コンポーネントに加えて、メモリ１０６またはその他のストレージ（たとえば、ストレージ１２２）内に保管され、ＣＰＵ１０２によって実行されるソフトウェア（またはファームウェア）コードまたはロジックを介して、様々なセラミック・パッケージ設計機能が完成／サポートされている。したがって、たとえば、メモリ１０６内には、オペレーティング・システム（ＯＳ）１０８（たとえば、マイクロソフト社の商標であるＭｉｃｒｏｓｏｆｔ Ｗｉｎｄｏｗｓ（Ｒ）またはフリーソフトウェア財団およびＬｉｎｕｘ Ｍａｒｋ Ｉｎｓｔｉｔｕｔｅの登録商標であるＧＮＵ（Ｒ）／Ｌｉｎｕｘ（Ｒ））、超高速集積回路ハードウェア記述言語（ＶＨＤＬ（Very High Speed Integrated Circuits Hardware Description Language）／Ｖｅｒｉｌｏｇアプリケーション１１２、シミュレータ１１１、トレース構成１１４、およびモジュール・クロストーク低減（ＭＣＲ）ユーティリティ１１０を含む、いくつかのソフトウェア／ファームウェア／ロジック・コンポーネントが示されている。また、メモリ１０６には（電気的）設計１１３も含まれる。実際の実装例では、ＭＣＲユーティリティ１１０は、ＶＨＤＬ／Ｖｅｒｉｌｏｇアプリケーション１１２、設計１１３、およびトレース構成１１４を含む１つまたは複数の他のソフトウェア・モジュールと結合して、単一の実行可能コンポーネントを提供し、その実行可能コンポーネントに対応する複合コードがＣＰＵ１０２によって実行されたときにそれぞれの個別ソフトウェア・コンポーネントの様々な機能を一括して提供することができる。単純にするため、ＭＣＲユーティリティ１１０は、以下に記載する特定の機能を提供するスタンドアロンまたは個別のソフトウェア／ファームウェア・コンポーネント／モジュールとして示され記載されている。スタンドアロン・コンポーネント／モジュールとしてのＭＣＲユーティリティ１１０は、ＶＨＤＬ／Ｖｅｒｉｌｏｇアプリケーション１１２などの既存のプログラム・アプリケーションに対する既製の（off-the-shelf）または販売後の（after-market）機能強化として取得することができる。少なくとも１つの実装例では、ＭＣＲユーティリティ１１０は、サーバまたはＷｅｂサイト（たとえば、リモート・サーバ１３２）からダウンロードして、ＤＰＳ１００上にインストールするか、またはサーバから実行することができる。

ＣＰＵ１０２はＭＣＲユーティリティ１１０ならびにＯＳ１０８を実行し、ＯＳ１０８は、ＭＣＲユーティリティ１１０によってグラフィカル・ユーザ・インターフェース（ＧＵＩ）の生成がサポート／提供される場合にそのＧＵＩの生成などのＭＣＲユーティリティ１１０のユーザ・インターフェース機能をサポートする。一実施形態では、ＭＣＲユーティリティ１１０は、ＭＣＲユーティリティ１１０の機能上の特徴とのユーザ対話またはその操作を可能にするために１つまたは複数のＧＵＩを生成／提供する。

ＭＣＲユーティリティ／ロジック１１０によってサポートされるかまたは提供されるかあるいはその両方が行われる機能の一部は、ＤＳＰ／ＣＰＵ１０２またはその他のデバイス・ハードウェアあるいはその両方で実行される処理ロジック（またはコード）として使用可能になっており、その処理ロジックはこれらの機能（複数も可）の実装を完了する。ＭＣＲユーティリティ１１０によって提供されるソフトウェア・コード／命令／ロジックのうち、本発明の上記の諸実施形態に固有ものとしては、（ａ）設計中の特定のセラミック・パッケージのトレース・レイアウト内の隣接基準ビア間の周期的しきい間隔を決定するためのコード／ロジック、（ｂ）最大しきい間隔未満の距離だけ隣接ビアを分離するトレース・レイアウト配置（すなわち、セラミック・パッケージのメッシュ層のピッチ）を選択するためのコード／ロジック、（ｃ）共面シールド線のしきい長を決定するためのコード／ロジック、および（ｄ）共面シールド線のしきい長より大きいかまたはそれに等しい最小長で、１つまたは複数の信号トレースの両方の側面上の共面シールド線の配置および長さを選択することにより、結合ノイズを低減し、インピーダンス不連続を制御するためのコード／ロジックがある。セラミック・パッケージを構成するコンポーネントの相対位置および長さを決定する機能プロセスをＭＣＲユーティリティ１１０が完了すると、特定の設計パラメータが設計１１３として保管されるか、改良されたセラミック・パッケージ（図３および図４を参照）を製作するために製作設備／システム１７５に伝送されるか、あるいはその両方が行われる。

例示的な諸実施形態によれば、ＣＰＵ１０２がＭＣＲユーティリティ１１０を実行すると、ＣＰＵ１０２／ＤＰＳ１００は、上記の機能上の特徴ならびに追加の特徴／機能を使用可能にする一連の機能プロセスを開始する（たとえば、図１２を参照）。これらの特徴／機能については、図３〜図１２の説明において以下により詳細に説明する。具体的には、セラミック・パッケージ内のＶＣＳ線の利用については、後述する図３の３次元トレース構成およびそれに対応して図４〜図５に描写されている断面表現を使用して示されている。ＶＣＳ構造により設計されたセラミック・パッケージに関連するインピーダンス不連続の矯正または制御あるいはその両方と、結合ノイズの相対的低減については、図６〜図１１によって示されている。最後に、本明細書に記載されている改良された機能特性を提供するために、ＶＣＳ構成のセラミック・パッケージの設計段階中にＭＣＲユーティリティ１１０が相互に対するビア、信号線、およびＶＣＳ線の配置および寸法を決定するプロセスについては、図１２によって示されている。

当業者であれば、図１に描写されているハードウェア・コンポーネントまたは基本構成あるいはその両方（ならびに本明細書に提示されているその他の図面内に描写されている構成）が様々になる可能性があることを認識するであろう。これらの図面内の例示的なコンポーネント（たとえば、ＤＰＳ１００）は、網羅するためのものではなく、むしろ、本発明の一実施形態を実装するために使用される本質的なコンポーネントを協調するために描写されている。たとえば、描写されているハードウェアに加えてまたはその代わりに、他のデバイス／コンポーネントを使用することができる。描写されている例は、現在記載されている諸実施形態または本発明全体あるいはその両方に関するアーキテクチャまたはその他の制限を暗示するものではない。図１に描写されているデータ処理システムは、たとえば、ニューヨーク州アーモンクのインターナショナル・ビジネス・マシーンズ社の製品であって、拡張対話式エグゼクティブ（ＡＩＸ：Advanced Interactive Executive）オペレーティング・システムまたはＬＩＮＵＸオペレーティング・システムが実行されるＩＢＭ ｅＳｅｒｖｅｒ ｐＳｅｒｉｅｓシステムにすることができる。

次に、図２を参照すると、３次元セラミック・パッケージの従来のモデル／設計が示されている。図示の通り、この従来のセラミック・パッケージ２００は、４つのメッシュ層／面２２０、２２５、２３０、２３５と、メッシュ層／面２２０、２２５、２３０、２３５の間に差し込まれて延びる信号線２６０〜２６７を備えた複数の信号（トレース）層（３つ示されている）と、メッシュ層２２０、２２５、２３０、２３５を貫通して延びる複数の接地（Ｇｎｄ）ビア２４０〜２４６および電圧（Ｖｄｄ）電力ビア２５０〜２５６とを含む。特に、この従来のセラミック・パッケージ２００の従来のモデル／設計では、セラミック・パッケージ内の隣接信号ネット間の結合ノイズ／クロストーク、インピーダンス不連続、および共振の問題は、望ましいものではないが、一般的である。

図３は、例示的な一実施形態により、ビア接続共面タイプ・シールド（ＶＣＳ）構造により設計／製作された３次元の高速セラミック・パッケージの一例を示している。セラミック・パッケージ３００は、一般にメッシュ面３２０、３２５、３３０、および３３５として表される４つのメッシュ層／面を含む。これらのメッシュ面の間には、第１の信号層、第２の信号層、および第３の信号層という３つの信号（トレース）層が差し込まれており、そのそれぞれはメッシュ面によって他の層から分離されている。第１の信号層は、Ｓ１トレース３６０、Ｓ２トレース３６１、およびＳ３トレース３６２という３つの信号トレース／線を含む。第２の信号層は、Ｓ４トレース３６３、Ｓ５犠牲トレース３６４、およびＳ６トレース３６５を含む。第３の信号層は、Ｓ７トレース３６６、Ｓ８トレース３６７、およびＳ９トレース３６８を含む。一実施形態では、第１の信号層、第２の信号層、および第３の信号層の信号トレースは、第１の集積回路（ＩＣ）を第２のＩＣに接続する（どちらも明示的に示されていない）。また、セラミック・パッケージ３００内には、複数の接地（Ｇｎｄ）ビア３４０〜３４６および電圧（Ｖｄｄ）電力ビア３５０〜３５６も示されている。最後に、周期的位置には、複数のビア接続共面タイプ・シールド（ＶＣＳ）構造／線３７０〜３７５が信号線の長さ全体に沿って平行方向に（または種々の信号層に対して直交するように横切って）延びており、ＶＣＳ線が延びている経路内に（または指向性平面に沿って）位置する１つまたは複数のビアに接続する。セラミック・パッケージ３００内のこれらのＶＣＳ線３７０〜３７５の特定の位置ならびにＶＣＳ線３７０〜３７５の長さは、ＭＣＲユーティリティ１１０（図１）によって完了する一連のプロセス（図１２を参照）によって決定される。

特に、従来のセラミック・パッケージ２００（図２）は、セラミック・パッケージ３００のＶＣＳ構造を含まない。したがって、従来のセラミック・パッケージ２００（およびひいては、セラミック・パッケージ２００を使用して設計された集積回路（ＩＣ）デバイス）は、セラミック・パッケージ３００（またはセラミック・パッケージ３００を使用して作成されたＩＣデバイスあるいはその両方）のノイズ低減、インピーダンス制御、およびその他の恩恵を達成できない。

次に、図４に関連して説明すると、ＶＣＳ構造により設計または製作あるいはその両方が行われた図３のセラミック・パッケージ例３００と同様のセラミック・パッケージの断面の一例を示すブロック図表現が描写されている。断面図４００は、メッシュ面３２０、３２５、３３０、３３５を示している。断面図４００内のセラミック・パッケージのエッジは、第１の完全導体（ＰＥＣ：perfect electric conductor）境界４１０および第２のＰＥＣ境界４１２で打ち切られている。メッシュ面の間には、第１の信号層４０２、第２の信号層４０４、および第３の信号層４０６として描写されている３つの信号（トレース）層が差し込まれている。第１の信号層４０２内には、Ｓ１トレース３６０、Ｓ２トレース３６１、およびＳ３トレース３６２が示されている。本明細書で使用する信号トレースおよび信号線という用語は、区別なく使用され、同義語である。第２の信号層４０４は、Ｓ４トレース３６３、Ｓ５犠牲トレース３６４、およびＳ６トレース３６５を含む。第３の信号層４０６は、Ｓ７トレース３６６、Ｓ８トレース３６７、およびＳ９トレース３６８を含む。一実施形態では、Ｓ５トレース（３６４）は、他の信号トレースに対してＳ５トレース（３６４）が中央に位置する結果として、犠牲トレースと呼ばれる。他の信号トレースに対するその位置により、Ｓ５犠牲トレース３６４は、他の信号トレースに比較してより大きいセットの隣接信号トレースを有する。また、断面図４００には、第１の接地ビア３５２と、第１の電圧電力ビア３４２と、第２の接地ビア３５０と、第２の電圧電力ビア３４０とを含む、複数のビアも示されている。

また、第１の信号層４０２内には、第１の信号層４０２内の３つの信号トレースに隣接してそれに平行方向に延びる第１のＶＣＳ線３７０および第２のＶＣＳ線３７１が示されている。第１のＶＣＳ線３７０はＳ２トレース３６１の第１の側面に沿って配置され、第２のＶＣＳ線３７１はＳ２トレース３６１の第２の対向側面上に配置されている。この配置により、第１のＶＣＳ線３７０はＳ１トレース３６０とＳ２トレース３６１との間に延び、第２のＶＣＳ線３７１はＳ２トレース３６１とＳ３トレース３６２との間に延びる。同様に、第２の信号層４０４内のＶＣＳ線３７２および３７３ならびに第３の信号層４０６内のＶＣＳ線３７４および３７５は、その特定の信号層内の隣接信号線間に延びる。さらに示されているように、ＶＣＳ線３７０〜３７５はそれぞれ、そのＶＣＳ線が延びる指向性平面内の隣接信号線の近くに位置する接地ビアまたは電圧電力ビアの１つに接続し、それを越えて続く。したがって、シールド線のこのような構成は、接地ビアまたは電圧電力ビアのいずれか一方に接続されている線の特性を示すために、ビア接続共面タイプ・シールド線と適切に命名されている。ＶＣＳ線は隣接信号間および犠牲トレース／線間（すなわち、その対向側面上）にのみ延びるので、いかなる信号線も電圧電力ビア３４０の右または接地ビア３５２の左に提供されないため、どのＶＣＳ線も電圧電力ビア３４０または接地ビア３５２に結合された状態で示されていない。

図５は、図４の第３の信号層４０６の構造レイアウトの平面図または鳥瞰図を示している。示されているコンポーネントが類似しているので、ＶＣＳ構成セラミック・パッケージ（３００）のこの図については簡単な説明のみを示す。第３の信号層４０６内のコンポーネントをより明確に提示できるようにするために、平面図４０１は、第１のメッシュ面（３２０）層を取り除いて示されている。第３の信号層４０６の下にはメッシュ面３２５が位置している。図示の通り、第３の信号層４０６内には、Ｓ７トレース３６６、Ｓ８トレース３６７、およびＳ９トレース３６８がある。この単一層構成により、セラミック・パッケージのｘｙ寸法を想定すると、Ｓ８トレース３６７は、他の２つの信号トレースに対してＳ８トレース３６７が中央に位置する結果として、犠牲トレースを表すことになるであろう。また、平面図４０１内には、４つの接地ビア３４０、３４２、３４４、３４６と、４つの電圧電力ビア３５０、３５２、３５４、３５６とを含む、複数のビアが示されている。ＶＣＳ線３７４、３７５は犠牲トレース（Ｓ８トレース３６７）に沿って延び、それぞれの線はその特定のＶＣＳ線が延びる指向性経路に沿って位置する１つまたは複数のビアに相互接続されている。したがって、たとえば、ＶＣＳ線３７４は電圧電力ビア３５０および３５４と相互接続し、ＶＣＳ線３７５は接地ビア３４２および３４６と相互接続する。また、それぞれのＶＣＳ線３７４、３７５は、信号線／トレース（Ｓ８トレース３６７）の対向側面上の信号線／トレース（Ｓ８トレース３６７）の長さ全体に沿って延びる。

上記のセラミック・パッケージ例の設計中に、モジュール・クロストーク低減（ＭＣＲ）ユーティリティ１１０は、信号ネットの構成を点検して、基準ビア（すなわち、接地ビアおよびソース電力ビア）の空間配置を決定する。セラミック・モジュール３００および断面図４００または平面図４０１では、ビア間間隔４６０は、１対の隣接ビア（たとえば、第２の接地ビア３５０と第２の電圧電力ビア３４０）間の分離距離を表す。ＭＣＲユーティリティ１１０は、隣接基準ビア間の周期的しきい間隔の値を計算する。具体的には、ＭＣＲユーティリティ１１０は、複数の信号トレースに対応する隣接ビア間の最大しきい間隔を決定する。実質的に隣接ビア間の共振の発生を回避する（またはその発生を低減する）ために、ＭＣＲユーティリティ１１０は、周期的しきい間隔未満の間隔値（すなわち、ビア間間隔４６０）を選択する。

次に、共面シールド線の寸法（長さ）および配置を決定するプロセスを参照すると、ＭＣＲユーティリティ１１０は、共面シールド線（たとえば、第１の共面シールド線２４１および第２の共面シールド線２４３）のしきい長を決定し、そのしきい長は、キャパシタンスによるクロストークが特定の動作周波数で発生する可能性のある最小長に対応する。関心のある周波数（すなわち、動作周波数）では、決定されたしきい長より長い共面シールド線は、キャパシタンスによるクロストークの発生を実質的に回避する。加えて、ＭＣＲユーティリティ１１０は、所定のレイアウト構成に基づいて信号トレースの長さを識別する。信号トレースの全長より小さい結合長の場合にのみ延びるものとは対照的に、信号トレース（たとえば、犠牲トレース）の長さ全体に沿って延びる共面シールド線を使用すると、インピーダンス不連続が実質的に解消される。たとえば、一実施形態では、Ｓ５トレース３６４はＳ４トレース３６３より長い可能性がある。第３の共面シールド線３７２の長さは、より長いＳ５トレース３６４の長さ（すなわち、未結合長）のみに基づいて選択され、Ｓ４トレース３６３の（より短い）長さに依存しない。加えて、第３の共面シールド線３７２はＳ５トレース３６４に平行に延びる。したがって、ＭＣＲユーティリティ１１０は、（ａ）共面シールド線のしきい長および（ｂ）信号トレース長に少なくとも等しいかまたはそれより大きい共面シールド線の（最小）長さを選択する。加えて、ＭＣＲユーティリティ１１０は、信号トレースの両方の側面上の共面シールド線の配置を提供する。さらに、ＭＣＲユーティリティ１１０は、共面シールド線が信号トレースの長さ全体に沿って延びるように、共面シールド線を配置する。

図６、図８と、図７、図９は、シールドの従来の実装例およびＶＣＳシールドが提供される実装例において隣接信号線をシールドするためにセラミック・パッケージ内でシールド線が使用される２通りの比較構成を示している。具体的には、図６は、どちらも信号線５１０の長さより短い第１の距離だけ延びている２つの隣接シールド線５０２、５０４を備えた単一信号線５１０（犠牲線であると想定される）を示している。図７は、第１の信号線５２０の第１のセグメントについてのみ相互に平行に延びる、第１の信号線５２０および第２の信号線５２２という２つの隣接信号線を示している。第１の信号線は犠牲線であると想定される。第１の信号線５２０の長さに沿ったある点で、第２の信号線５２２は、第１の信号線が延び続ける方向とは異なる方向に逸れている。図６の構成は、シールド線５０２および５０４が信号線５１０の長さ全体に延びていない、シールド線の従来の適用例を示している。同様に、図７の従来の構成では、シールド線５１３および５１５は、第１の信号線５２０が延びる方向から第２の信号線５２２が逸れている第１の信号線（５２０）に沿った点まで犠牲トレース５２０の長さの一部分に沿って（２つの隣接信号線の間に）挿入される。この２つの従来の手法により、シールド線の延びが止まる点におけるインピーダンス特性の変化が発生し、その結果、インピーダンス不連続が発生する。次に、インピーダンス不連続により、セラミック・パッケージは、セラミック・パッケージ内またはセラミック・パッケージにより製造された任意のデバイス内あるいはその両方の望ましくないフィードバックおよびクロストーク（ノイズ結合による）を含む、否定的な信号伝搬特性を示す。

ＭＣＲユーティリティ１１０によって提供されるプロセスおよびＶＣＳ構造の使用により、図８および図９によって示されるように、最も長い信号線（または犠牲線あるいはその両方）の長さ全体に沿って、最も長い信号線に平行に、シールド線５０６、５０８および５１７、５１９が提供される。このＶＣＳ構造の適用は、信号線が相互に平行に延び続けるかどうかにかかわらず行われる。したがって、図８および図９の例示により、ＶＣＳ線（５０６、５０８および５１７、５１９）は、少なくともＭＣＲユーティリティ１１０によって計算されたしきい最小長の分だけ延びる。

したがって、ＭＣＲユーティリティ１１０は、シールドされた線を信号線間に敷設することによって結合ノイズを低減する。信号線間にＶＣＳ構造を配置したことにより、信号線間の電場および磁場がブロックされ、それにより、信号線間の相互キャパシタンスおよび相互インダクタンスが低減され、最終的に信号線間のクロストークが低減される。ＭＣＲユーティリティ１１０は、（１）これらのＶＣＳ線が接地ビアおよびＶｄｄビアに交互に接続され、（２）同じく接地ビアおよびＶｄｄビアに交互に接続されるメッシュ面によってセラミック・モジュールのすべての信号層が処理される、レイアウト構成を選択する。

一実施形態では、ＭＣＲユーティリティ１１０は共面シールド線の直交配置を選択する。特に、ＭＣＲユーティリティ１１０は、トレース層の「ｘｙ」構成により、第２の層「ｙ」内の第２の／隣接シールド線に対して直交して第１の層「ｘ」内の第１のシールド線を配置する。「ｘｙ」層構成は、隣接信号層の垂直配置を記述するものである。この構成では、第１の電力分配側面からのビアが第２の電力分配側面からの他のビアに対して侵入的に配置されるように、基準ビアが配置される。この「ｘｙ」構成では、ＭＣＲユーティリティ１１０は、ｘｙビアに関連する一様ではない基準戻り電流の静電結合を容易にする。

本明細書に記載されており、ＶＣＳ構造を使用する設計済みの方法により、近端（ＮＥ）および遠端（ＦＥ）ノイズ特性の測定可能な改善がセラミック・パッケージ例（３００）内で観測される。以下の表Ｉは、一実施形態により、ビア接続共面タイプ・シールド（ＶＣＳ）構造ありのレイアウト構成とビア接続共面タイプ・シールド（ＶＣＳ）構造なしのレイアウト構成のノイズ結合比較を示している。

図示の通り、表Ｉは、（ａ）構成列、最大ＮＥ（近端）ノイズ列、および最大絶対ＦＥ（遠端）ノイズ列という３つの列を含む。表Ｉは、この表の行によって示されている２通りの別個の構成に関する結合ノイズ結果を示している。第１の構成行は、ＶＣＳ構造を使用しない構成に関する結果を示し、第２の構成行は、ＶＣＳ構造を使用する構成に関する結果を示している。これらの構成は、コンピュータで生成され、ノイズ結合比較を提供するためにＰｏｗｅｒ ＳＰＩＣＥシミュレータで実行される。７５ピコ秒（ｐｓｅｃ）の立ち上がり時間を有する１ボルト（１Ｖ）のランプ・ソースが信号線Ｓ１、Ｓ２、Ｓ３、Ｓ４、Ｓ６、Ｓ７、Ｓ８、およびＳ９の入力に加えられる。信号ネットＳ５（図４を参照）はこのシミュレーションでは犠牲ネットとして選択されたものである。これらの信号線の入力および出力は５０オームの抵抗器で終端されている。

表Ｉは、ＶＣＳ構造なしの構成およびＶＣＳ構造ありの構成について、８つの攻撃ネットのすべてによるＳ５犠牲信号ネット３６４に対する近端（ＮＥ）結合ノイズの影響を示している。表Ｉは、最大ＮＥノイズ電圧がＶＣＳ構造によって大幅に低減されること（この場合、４６％の低減）を示している。これは、信号線間のＶＣＳ構造により、信号線間の電場および磁場がブロックされ、それにより、信号線間の相互キャパシタンスおよび相互インダクタンスが低減され、最終的に信号線間のクロストークが低減されるからである。

加えて、表Ｉは、ＶＣＳ構造ありの構造およびＶＣＳ構造なしの構造について、すべての攻撃ネットによるＳ５犠牲信号ネット２２０に対する遠端（ＦＥ）結合ノイズの影響を示している。セラミック・パッケージでは、ＦＥノイズは典型的にＮＥノイズよりかなり大きく、したがって、ＦＥノイズの低減はセラミック・パッケージの設計および製作中の望ましい目標である。表Ｉは、最大ＦＥノイズ電圧がＶＣＳ構造によって大幅に低減されること（この場合、６３％の低減）を示しており、これはシステム・パフォーマンスにとって重大なことである。

以下の表ＩＩは、一実施形態により、ＶＣＳ構造なしのセラミック・パッケージ内の犠牲信号線とＶＣＳ構造ありのセラミック・パッケージ内の犠牲信号線の特性インピーダンス比較を示している。

表ＩＩは、（ａ）構成（タイプ）列および（ｂ）特性インピーダンス列を含む。表ＩＩは、この表の行によって示されている２通りの別個の構成に関するインピーダンス結果を示している。第１の構成行は、ＶＣＳ構造を使用しない構成に関する結果を示し、第２の構成行は、ＶＣＳ構造を使用する構成に関する結果を示している。この場合も、これらの構成は、コンピュータで生成され、Ｐｏｗｅｒ ＳＰＩＣＥシミュレータで実行される。表ＩＩは、ＶＣＳ構造なしの構成およびＶＣＳ構造ありの構成における犠牲信号線（Ｓ５）の特性インピーダンス比較を示している。表ＩＩは、ＶＣＳ構造なしの構造とＶＣＳ構造ありの構造の特性インピーダンスがほぼ同じであることを示している。これは、ＶＣＳ構造が主に信号線間の相互キャパシタンスおよび相互インダクタンスに影響を及ぼすからである。しかし、ＶＣＳ構造は、信号線の自己キャパシタンスおよび自己インダクタンスにもわずかに影響を及ぼす。

最後に、以下の表ＩＩＩは、一実施形態により、メッシュ面内の金属充填物を有するレイアウト構成とＶＣＳ構造ありのレイアウト構成のノイズ結合比較を示している。

示されている通り、表ＩＩＩは、構成列、最大ＮＥ（近端）ノイズ列、および最大絶対ＦＥ（遠端）ノイズ列を含む。表ＩＩＩは、この表の行によって示されている２通りの別個の構成に関する結合ノイズ結果を示している。第１の構成行は、メッシュ面内の金属充填物を使用する構成に関する結果を示し、第２の構成行は、ＶＣＳ構造を使用する構成に関する結果を示している。前の２つの表と同様に、これらの構成は、コンピュータで生成され、ノイズ結合比較を提供するためにシミュレータで実行される。７５ピコ秒（ｐｓｅｃ）の立ち上がり時間を有する１ボルト（１Ｖ）のランプ・ソースが信号線Ｓ１、Ｓ２、Ｓ３、Ｓ４、Ｓ６、Ｓ７、Ｓ８、およびＳ９の入力に加えられる。信号ネットＳ５はこのシミュレーションでは犠牲ネットとして選択される。これらの信号線の入力および出力は５０オームの抵抗器で終端されている。

表ＩＩＩは、金属充填物を有する構成およびビア接続共面タイプ・シールド（ＶＣＳ）構造を有する構成について、８つの攻撃ネットのすべてによるＳ５犠牲信号ネット３６４（図４）に対する近端（ＮＥ）結合ノイズの影響を示している。表ＩＩＩは、最大ＮＥノイズ電圧がＶＣＳ構造によって低減されること（この場合、１７％の低減）を示している。加えて、表ＩＩＩは、金属充填物を有する構造およびＶＣＳ構造を有する構造について、すべての攻撃ネットによるＳ５犠牲信号ネット２２０に対する遠端（ＦＥ）結合ノイズの影響を示している。表ＩＩＩは、最大ＦＥノイズ電圧がＶＣＳ構造によって低減されること（この場合、１９％の低減）を示している。

観測されたノイズ低減に加えて、セラミック・パッケージ内のＶＣＳ構造の使用は、セラミック・パッケージ内の金属装填限界に違反しない。したがって、ＶＣＳ構造の使用は、メッシュ面内の金属充填物を使用する方法より、実際のセラミック・パッケージにおいてより大きいノイズ低減を可能にする。

図１０は、（１）第１の従来設計のセラミック・パッケージ（メッシュ面上のシールド金属とともに設計されたものなど）、および（２）一実施形態により、ビア接続共面タイプ・シールド（ＶＣＳ）構造とともに設計されたセラミック・パッケージ例について、８つの攻撃ネットすべてによる犠牲信号ネット（たとえば、図３または図４および図５の信号トレース５ ３６４）上のＮＥ（近端）ノイズ波形の比較を示すグラフである。グラフ６００は、ＶＣＳ構造なしのトレース構成による第１のＮＥ（近端）ノイズ波形６０２を描写している。また、グラフ６００は、ＶＣＳ構造を有するトレース構成による第２のＮＥ（近端）ノイズ波形６０４も描写している。第１のＮＥノイズ波形６０２と第２のＮＥノイズ波形６０４の比較は、最大ＮＥノイズ電圧がＶＣＳ構造によって大幅に低減されること（グラフ６００の場合、４６％の低減）を示している。信号線間に配置されたＶＣＳ構造が信号線間の電場および磁場をブロックするので、ＶＣＳ構造ありのモデルは相当なノイズ低減を達成する。その結果、信号線間の相互キャパシタンスおよび相互インダクタンスが低減され、最終的に信号線間のクロストークが低減される。

図１１は、（１）第１の従来設計のセラミック・パッケージ（メッシュ面上のシールド金属とともに設計されたものなど）、および（２）一実施形態により、ビア接続共面タイプ・シールド（ＶＣＳ）構造とともに設計されたセラミック・パッケージ例について、８つの攻撃ネットすべてによる犠牲信号ネット（たとえば、図３または図４および図５の信号トレース５ ３６４）上のＦＥ（遠端）ノイズ波形の比較を示すグラフである。グラフ６２０は、ＶＣＳ構造を有するトレース構成による第１のＦＥ（遠端）ノイズ波形６２２を描写している。加えて、グラフ６２０は、ＶＣＳ構造なしのトレース構成による第２のＦＥ（遠端）ノイズ波形６２４も描写している。第１のＦＥノイズ波形６２２と第２のＦＥノイズ波形６２４の比較は、最大ＦＥノイズ電圧がＶＣＳ構造によって大幅に低減されること（すなわち、グラフ６２０の場合、６３％の低減）を示しており、このノイズ低減は、セラミック・パッケージまたはセラミック・パッケージから製作されたＩＣあるいはその両方のパフォーマンスにとって重大なことである。

図１２は、例示的な諸実施形態の上記のプロセスが完了される方法を示す流れ図である。特に、図１２は、セラミック・パッケージに関するワイヤ・トレース構成において結合ノイズを低減し、インピーダンス不連続を制御するためにＶＣＳ構造を有するセラミック・パッケージを設計するプロセスを示している。図１２に示されている方法は、図１および図３〜図９に示されているコンポーネントに関連して説明することができるが、これは便宜上に過ぎず、この方法を実装するときにその代替コンポーネントまたは構成あるいはその両方を使用できることを理解されたい。この方法の主要部分は、プロセッサ（たとえば、ＤＰＳ１００（図１）内のプロセッサ１０２）上で実行され、ＤＰＳ１００の特定の動作／ＤＰＳ１００上の特定の動作を制御するＭＣＲユーティリティ１１０によって完了することができる。したがって、この方法については、ＭＣＲユーティリティ１１０およびＤＰＳ１００のいずれか一方／両方の観点から説明する。

図１２のプロセスは、イニシエータ・ブロック７０２から始まり、ブロック７０４に移行し、そこでモジュール・クロストーク低減（ＭＣＲ）ユーティリティ１１０は信号ネットの構成を点検して基準ビアの空間配置を決定する。ブロック７０６で、ＭＣＲユーティリティ１１０は隣接ビア間の最大しきい間隔を計算する。ブロック７０８で、ＭＣＲユーティリティ１１０は、しきい間隔未満の距離だけ隣接ビアを分離するレイアウト配置を選択する。このしきい間隔は、メッシュ層のピッチがしきい間隔より小さくなるように、メッシュ層の構成に要因として考慮される。ブロック７１０で、ＭＣＲユーティリティ１１０は共面シールド線のしきい長を決定する。ブロック７１２で、ＭＣＲユーティリティ１１０は信号トレースの長さを識別する。ブロック７１４で、ＭＣＲユーティリティ１１０は、しきい長程度かつ信号トレースの長さ程度になるように共面シールド線の長さを選択する。ブロック７１６で、ＭＣＲユーティリティ１１０は、各信号トレースの両方の側面上の共面シールド線の配置を選択する。ブロック７１８で、ＭＣＲユーティリティ１１０は、ＶＣＳ構造により構成されたセラミック・パッケージのトレース・レイアウト設計を製作システムに提供する。次に、製作システムは、ブロック７２０に示されるように、ＭＣＲユーティリティによって生成されたレイアウト／設計に基づいてＶＣＳ構造を有する強化セラミック・パッケージを生成／製作する。プロセスはブロック７２２で終了する。

上記の流れ図では、この方法の特定のプロセスは、本発明の精神および範囲を逸脱せずに、結合されるか、同時にまたは異なる順序で実行されるか、あるいは省略される。したがって、方法プロセスは特定の順番で記載され示されているが、特定の順番のプロセスの使用は、本発明に対する任意の制限を暗示するものではない。本発明の精神または範囲を逸脱せずに、プロセスの順番に関して変更を行うことができる。したがって、特定の順番の使用は限定的な意味で解釈するべきではなく、本発明の範囲は特許請求の範囲およびその同等物に及ぶものである。

当業者であれば分かるように、本発明のソフトウェア態様は、コンピュータ・プログラム内の方法またはロジックあるいはその両方として実施することができる。したがって、本発明は、完全にハードウェアの実施形態、完全にソフトウェアの実施形態（ファームウェア、常駐ソフトウェア、マイクロコードなどを含む）、またはハードウェアとソフトウェアの態様を結合する実施形態の形を取ることができ、そのいずれも本明細書では一般に「回路」、「モジュール」、「ロジック」、または「システム」と呼ぶことができる。さらに、本発明は、コンピュータ使用可能プログラム・コードがその媒体に実施されているコンピュータ使用可能記憶媒体上のコンピュータ・プログラムの形を取ることができる。

したがって、上記に詳細に記載されているように、この実施形態の方法またはプログラム実装例は、セラミック・パッケージの製作システムを提供し、そこでセラミック・パッケージ内の結合ノイズを低減し、インピーダンス不連続を制御するための方法が実装される。この方法は、少なくとも１つの基準メッシュ層を設けるステップと、複数の信号トレース層を設けるステップであって、それぞれの信号層が１つまたは複数の信号トレース／線を有し、そのメッシュ層が複数の信号層のうちの１つまたは複数の信号層に隣接する、設けるステップと、少なくとも１つの基準メッシュ層内の周期的位置に複数のビアを配置するステップであって、それぞれのビアが電圧（Ｖｄｄ）電力接続または接地（Ｇｎｄ）接続のうちの１つを提供する、配置するステップと、１つまたは複数の信号線に対して複数のビア接続共面タイプ・シールド（ＶＣＳ）線を選択的に配置するステップであって、第１の共面シールド線が複数の信号層内の第１の信号線の第１の側面上に延び、第２の共面シールド線が前記第１の信号線の第２の対向側面上に延びる、選択的に配置するステップとを含む。複数の共面シールド線のそれぞれは、その共面シールド線が延びる指向性平面に沿って位置する複数のビアのうちの１つまたは複数のビアと相互接続し、それを通り越して延びる。

さらに、この方法およびプログラムは、複数の信号トレースに対応する隣接ビア間の最大しきい間隔を決定する機能と、最大しきい間隔未満の距離だけ隣接ビアを分離する配線／トレース層の構成を提供する機能と、共面シールド線のしきい長を計算するモジュール・クロストーク低減（ＭＣＲ）ユーティリティを製作システムのプロセッサが実行する機能と、しきい長に基づいて共面シールド線の最小長を選択する機能とを提供する。複数のＶＣＳ線を選択的に配置するステップは、複数の信号トレース内の１つの信号トレースの第１の側面上に少なくとも最小長の第１の共面シールド線を配置し、前記信号トレースの第２の対向側面上に同じく少なくとも最小長の第２の共面シールド線を配置するステップをさらに含む。また、第１の共面シールド線および第２の共面シールド線は信号トレースに平行に配置される。

さらに分かるように、本発明の諸実施形態のプロセスは、ソフトウェア、ファームウェア、マイクロコード、またはハードウェアの任意の組み合わせを使用して実装することができる。ソフトウェアで本発明を実施する前の予備ステップとして、プログラミング・コード（ソフトウェアかファームウェアにかかわらず）は典型的に、固定（ハード）ドライブ、ディスケット、磁気ディスク、光ディスク、磁気テープ、ＲＡＭ、ＲＯＭ、ＰＲＯＭなどの半導体メモリなどの１つまたは複数の機械可読記憶媒体に保管され、それにより、本発明による装置（article of manufacture）が作成される。プログラミング・コードを含むこの装置は、記憶装置から直接、そのコードを実行するか、記憶装置からＤＰＳ１００（図１）のメモリ１０６またはハード・ディスクなどの他の記憶装置にそのコードをコピーするか、あるいはデジタルおよびアナログ通信リンクなどの伝送タイプの媒体を使用してリモート実行するためにそのコードを伝送することによって使用される。この媒体は、電子、磁気、光、電磁、赤外線、半導体システム（あるいは装置またはデバイス）、もしくは伝搬媒体にすることができる。さらに、この媒体は、実行システム、装置、またはデバイスによってあるいはそれらに関連して使用するために、プログラムを収容、保管、通信、伝搬、または伝送することができる、任意の装置にすることができる。本発明の方法は、上記の実施形態（複数も可）によるコードを含む１つまたは複数の機械可読記憶装置と、そこに含まれるコードを実行するための適切な処理ハードウェアを結合することによって実施することができる。本発明を実施するための装置は、本発明によりコード化されたプログラム（複数も可）を含むかまたはそれに（サーバを介して）ネットワーク・アクセスできる、１つまたは複数の処理装置および記憶システムにすることができる。一般に、コンピュータ、コンピュータ・システム、またはデータ処理システムという用語は、メモリ媒体からの命令／コードを実行するプロセッサ（または処理装置）を有する任意の装置を包含するように広く定義することができる。

模範的な諸実施形態に関連して本発明を説明してきたが、当業者であれば、本発明の範囲を逸脱せずに、様々な変更が可能であり、その要素の代わりに同等物を代用できることを理解するであろう。加えて、その本質的な範囲を逸脱せずに、その特定のシステム、デバイス、またはコンポーネントを本発明の教示に適合させるために多くの修正を行うことができる。したがって、本発明は本発明を実施するために開示された特定の諸実施形態に制限されず、特許請求の範囲に該当するすべての諸実施形態を含むことが意図されている。その上、第１、第２などの用語の使用は任意の順序または重要性を示すものではなく、むしろ、第１、第２などの用語はある要素を他の要素と区別するために使用される。

３００ セラミック・パッケージ
３２０、３２５、３３０、３３５ メッシュ面
３６０ Ｓ１トレース
３６１ Ｓ２トレース
３６２ Ｓ３トレース
３６３ Ｓ４トレース
３６４ Ｓ５犠牲トレース
３６５ Ｓ６トレース
３６６ Ｓ７トレース
３６７ Ｓ８トレース
３６８ Ｓ９トレース
３４０〜３４６ 接地（Ｇｎｄ）ビア
３５０〜３５６ 電圧（Ｖｄｄ）電力ビア
３７０〜３７５ ビア接続共面タイプ・シールド（ＶＣＳ）構造／線

Claims (20)

1. それぞれが１つまたは複数の信号線を有する複数の信号層と、
   セラミック・パッケージ内に配置され、それぞれのビアが電圧（Ｖｄｄ）電力接続または接地（Ｇｎｄ）接続のうちの１つを提供する複数のビアと、
   前記複数の信号層のうちの１つまたは複数の信号層に隣接する少なくとも１つの基準メッシュ層であって、前記少なくとも１つの基準メッシュ層のそれぞれが電圧電力接続または接地接続のいずれか一方に接続される、少なくとも１つの基準メッシュ層と、
   複数のビア接続共面タイプ・シールド（ＶＣＳ）線であって、第１のＶＣＳ線が前記複数の信号層のうちの１つの信号層内の第１の信号線の第１の側面に沿って延び、第２の共面シールド線が前記第１の信号線の第２の対向側面に沿って延びる、複数のビア接続共面タイプ・シールド（ＶＣＳ）線とを含み、
   前記複数のＶＣＳ線のそれぞれが、前記ＶＣＳ線が延びる指向性経路を横切って延びる前記複数のビアのうちの１つまたは複数のビアと相互接続し、それを通り越して延びる、
   多層セラミック・パッケージ。
2. 前記複数のビアのうちの選択ビアとＶＣＳ線との相互接続の周期性により、前記セラミック・パッケージ内の相互接続間のノイズ結合の低減が提供される、請求項１記載の多層セラミック・パッケージ。
3. 前記複数のＶＣＳ線のそれぞれが１つまたは複数の隣接信号線の長さに対して少なくとも第１のしきい長の分だけ延び、前記第１のしきい長が、隣接信号線間のノイズ結合が実質的に低減され、インピーダンス不連続が制御される長さである、請求項１記載の多層セラミック・パッケージ。
4. 前記複数のビアが前記複数の信号層のうちの１つまたは複数の信号層および前記複数の基準メッシュ層のうちの１つまたは複数の基準メッシュ層を貫通して垂直に延び、
   ＶＣＳ線に結合された各ビアが、前記ビアによる共振が実質的に解消される所定の最大しきい間隔未満の距離だけ次の隣接ビアから分離される、
   請求項１記載の多層セラミック・パッケージ。
5. 前記複数のＶＣＳ線のそれぞれが、前記ＶＣＳ線によってシールドされる前記信号線の前記長さに沿って平行方向に延びる、請求項１記載の多層セラミック・パッケージ。
6. 前記複数のＶＣＳ線がｘｙ平面対構造内の層間で互いに直交するように延びる、請求項１記載の多層セラミック・パッケージ。
7. 前記信号線間に位置する前記１つまたは複数のＶＣＳ線が前記信号線間の電場および磁場をブロックし、前記信号線間の相互キャパシタンスおよび相互インダクタンスを低減し、それが前記信号線間のクロストークをさらに低減する、請求項１記載の多層セラミック・パッケージ。
8. 前記多層セラミック・パッケージがガラスセラミック・パッケージである、請求項１記載の多層セラミック・パッケージ。
9. 請求項１記載の前記多層セラミック・パッケージを使用して製造された集積回路。
10. セラミック・パッケージの製作システムにおいて、セラミック・パッケージ内の結合ノイズを低減し、インピーダンス不連続を制御するための方法であって、
    少なくとも１つの基準メッシュ層を設けるステップと、
    複数の信号トレース層を設けるステップであって、それぞれの信号層が１つまたは複数の信号線を有し、
    前記少なくとも１つの基準メッシュ層が前記複数の信号層のうちの１つまたは複数の信号層に隣接する、前記設けるステップと、
    前記少なくとも１つの基準メッシュ層の各セクションを通って複数のビアを配置するステップであって、前記複数のビアのうちのそれぞれのビアが電圧（Ｖｄｄ）電力接続または接地（Ｇｎｄ）接続のうちの１つを提供する、前記配置するステップと、
    前記１つまたは複数の信号線に対して複数のビア接続共面タイプ・シールド（ＶＣＳ）線を選択的に配置するステップであって、第１のＶＣＳ線が前記複数の信号層内の第１の信号線の第１の側面に沿って延び、第２のＶＣＳ線が前記第１の信号線の第２の対向側面に沿って延び、
    前記複数のＶＣＳ線のそれぞれが、前記ＶＣＳ線が延びる指向性経路内に位置する前記複数のビアのうちの１つまたは複数のビアと相互接続し、それを通り越して延びる、前記選択的に配置するステップと、
    を含む、方法。
11. 前記複数の信号トレースに対応する隣接ビア間の最大しきい間隔を決定するステップと、
    前記最大しきい間隔未満の距離だけ隣接ビアを分離する配線／トレース層の構成を提供するステップと、
    前記ＶＣＳ線のしきい長を計算するモジュール・クロストーク低減（ＭＣＲ）ユーティリティを前記製作システムのプロセッサが実行するステップと、
    前記しきい長に基づいて前記ＶＣＳ線の最小長を選択するステップと、
    をさらに含み、
    前記複数のＶＣＳ線を選択的に配置するステップが、前記複数の信号トレース内の１つの信号トレースの第１の側面上に少なくとも前記最小長の第１のＶＣＳ線を配置し、前記信号トレースの第２の側面上に同じく少なくとも前記最小長の第２のＶＣＳ線を配置するステップを含み、前記第１のＶＣＳ線および前記第２のＶＣＳ線が前記信号トレースに平行に配置される、請求項１０記載の方法。
12. 前記最大しきい間隔を決定するステップが、
    前記最大しきい間隔の値として、それ以下で共振の発生が実質的に回避される間隔値を計算するステップ
    をさらに含み、
    前記共振が隣接ビア間の分離に依存する、請求項１１記載の方法。
13. 前記共面シールド線の前記最小長を選択するステップが、
    前記しきい長より大きい前記ＶＣＳ線の長さを選択するステップであって、関心のある周波数で、前記ＶＣＳ線の前記最小長がキャパシタンスによるクロストークの発生を実質的に回避する、前記選択するステップ
    をさらに含む、請求項１１記載の方法。
14. 前記ＶＣＳ線の前記最小長を選択するステップが、
    前記複数の信号トレース内の前記信号トレースの信号トレース長を識別するステップと、
    前記ＶＣＳ線の前記最小長として、（ａ）前記しきい長、および（ｂ）前記信号トレース長に少なくとも等しいかまたはそれより大きい、選択された長さを選択するステップと、
    をさらに含む、請求項１１記載の方法。
15. 第２の信号層内の第２のＶＣＳ線に対して第１の信号層内の第１のＶＣＳ線の直交配置を提供するステップであって、前記第１の信号層が前記第２の信号層に対して垂直に構成される、前記提供するステップ
    をさらに含む、請求項１１記載の方法。
16. 前記少なくとも１つのメッシュ面を接地ビアおよび電圧電力ビアのうちの１つに接続するステップであって、前記少なくとも１つの基準メッシュ層のそれぞれが、電圧（Ｖｄｄ）電力接続または接地（Ｇｎｄ）接続のいずれか一方に接続される、前記接続するステップと、
    前記ＶＣＳ線を信号トレースの平面に平行に延ばすステップと、
    （ａ）第１の側面上の接地ビアと第２の側面上の電力供給ビアとの間に信号トレースを配置するプロセスと、（ｂ）あるタイプのビアに基づいてビアを配置するための第２の交互配置で第１のタイプのビアと第２のタイプのビアを構成するプロセスにより、ビアおよび信号トレースの第１の交互配置を提供するステップであって、
    前記第１のタイプのビアが接地ビアであり、前記第２のタイプのビアが電力供給ビアである、前記提供するステップと、
    前記第２の交互配置でＶＣＳ線を接地ビアおよび電力供給ビアに接続するステップと、
    をさらに含む、請求項１１記載の方法。
17. 高速セラミック・パッケージの製作および設計時に使用するためのコンピュータ・プログラムであって、
    コンピュータ可読媒体と、
    前記コンピュータ可読媒体上のプログラム・コードであって、データ処理装置内で実行されたときに、
    少なくとも１つの基準メッシュ層を設ける機能と、
    複数の信号トレース層を設ける機能であって、それぞれの信号層が１つまたは複数の信号トレース／線を有し、
    前記少なくとも１つの基準メッシュ層が前記複数の信号層のうちの１つまたは複数の信号層に隣接する、前記設ける機能と、
    前記少なくとも１つの基準メッシュ層の各セクションに複数のビアを配置する機能であって、それぞれのビアが電圧（Ｖｄｄ）電力接続または接地（Ｇｎｄ）接続のうちの１つを提供する、前記配置する機能と、
    前記１つまたは複数の信号線に対して複数のビア接続共面タイプ・シールド（ＶＣＳ）線を選択的に配置する機能であって、第１のＶＣＳ線が前記複数の信号層内の第１の信号線の第１の側面上に延び、第２のＶＣＳ線が前記第１の信号線の第２の対向側面上に延び、
    前記複数のＶＣＳ線のそれぞれが、前記ＶＣＳ線が延びる指向性経路に沿って位置する前記複数のビアのうちの１つまたは複数のビアと相互接続し、それを通り越して延びる、前記選択的に配置する機能と、
    を提供するプログラム・コードと、
    を含む、コンピュータ・プログラム。
18. 前記プログラム・コードが、
    前記複数の信号トレースに対応する隣接ビア間の最大しきい間隔を決定するためのコードと、
    前記最大しきい間隔未満の距離だけ隣接ビアを分離する配線／トレース層の構成を提供するためのコードと、
    前記ＶＣＳ線のしきい長を計算するモジュール・クロストーク低減（ＭＣＲ）ユーティリティを前記プロセッサが実行するためのコードと、
    前記しきい長に基づいて前記ＶＣＳ線の最小長を選択するためのコードと、
    をさらに含み、
    前記複数のＶＣＳ線を選択的に配置する機能が、前記複数の信号トレース内の１つの信号トレースの第１の側面上に少なくとも前記最小長の第１のＶＣＳ線を配置し、前記信号トレースの第２の側面上に同じく少なくとも前記最小長の第２のＶＣＳ線を配置する機能を含み、前記第１のＶＣＳ線および前記第２のＶＣＳ線が前記信号トレースに平行に配置される、請求項１７記載のコンピュータ・プログラム。
19. 前記最大しきい間隔を決定するためのプログラム・コードが、
    前記最大しきい間隔の値として、それ以下で共振の発生が実質的に回避される間隔値を計算するためのプログラム・コードであって、前記共振が隣接ビア間の分離に依存する、プログラム・コード
    をさらに含み、
    前記ＶＣＳ線の前記最小長を選択するためのプログラム・コードが、
    前記しきい長より大きい前記ＶＣＳ線の長さを選択するためのプログラム・コードであって、関心のある周波数で、前記ＶＣＳ線の前記最小長がキャパシタンスによるクロストークの発生を実質的に回避する、前記選択するためのプログラム・コードと、
    前記複数の信号トレース内の前記信号トレースの信号トレース長を識別するためのプログラム・コードと、
    前記ＶＣＳ線の前記最小長として、（ａ）前記しきい長、および（ｂ）前記信号トレース長に少なくとも等しいかまたはそれより大きい、選択された長さを選択するためのプログラム・コードと、
    をさらに含む、請求項１７記載のコンピュータ・プログラム。
20. 前記プログラム・コードが、
    前記少なくとも１つのメッシュ面を接地ビアおよび電圧電力ビアのうちの１つに接続するためのコードであって、前記少なくとも１つの基準メッシュ層のそれぞれが、電圧（Ｖｄｄ）電力接続または接地（Ｇｎｄ）接続のいずれか一方に接続される、前記接続するためのコードと、
    前記ＶＣＳ線を信号線の平面に平行に延ばすためのコードと、
    （ａ）第１の側面上の接地ビアと第２の側面上の電力供給ビアとの間に信号線を配置するプロセスと、（ｂ）あるタイプのビアに基づいてビアを配置するための第２の交互配置で第１のタイプのビアと第２のタイプのビアを構成するプロセスにより、ビアおよび信号線の第１の交互配置を提供するためのコードであって、
    前記第１のタイプのビアが接地ビアであり、前記第２のタイプのビアが電力供給ビアである、前記提供するためのコードと、
    前記第２の交互配置でＶＣＳ線を接地ビアおよび電力供給ビアに接続するためのコードと、
    をさらに含む、請求項１７記載のコンピュータ・プログラム。

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