JP2000020573A - プリント基板配線処理システム及び方法 - Google Patents
プリント基板配線処理システム及び方法Info
- Publication number
- JP2000020573A JP2000020573A JP10188451A JP18845198A JP2000020573A JP 2000020573 A JP2000020573 A JP 2000020573A JP 10188451 A JP10188451 A JP 10188451A JP 18845198 A JP18845198 A JP 18845198A JP 2000020573 A JP2000020573 A JP 2000020573A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- wiring pattern
- pattern
- clock signal
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
- Supply And Installment Of Electrical Components (AREA)
Abstract
(57)【要約】
【課題】配線処理時にＥＭＣ設計条件を検出することで
プリント基板上の配線パターンからの放射ノイズ発生を
防止して設計品質を保証するプリント基板配線処理方式
を提供する。 【解決手段】回路図情報と部品情報からクロック信号の
配線パターンを抽出する手段２１と、抽出されたクロッ
ク配線パターンが電源／アース層の上下２層間のみで配
線されているかを検出する配線層検出手段２２と、クロ
ック配線パターンの両サイドに隣接してアースのガード
パターンが存在するかを検出する手段２３と、いずれの
設計条件も満足できないクロック配線パターンをＥＭＣ
設計条件に違反した配線パターンとしてエラー表示する
手段２４と、から構成される。
プリント基板上の配線パターンからの放射ノイズ発生を
防止して設計品質を保証するプリント基板配線処理方式
を提供する。 【解決手段】回路図情報と部品情報からクロック信号の
配線パターンを抽出する手段２１と、抽出されたクロッ
ク配線パターンが電源／アース層の上下２層間のみで配
線されているかを検出する配線層検出手段２２と、クロ
ック配線パターンの両サイドに隣接してアースのガード
パターンが存在するかを検出する手段２３と、いずれの
設計条件も満足できないクロック配線パターンをＥＭＣ
設計条件に違反した配線パターンとしてエラー表示する
手段２４と、から構成される。
Description
【０００１】
【発明の属する技術分野】本発明は、プリント基板配線
処理システムに関し、特に、多層プリント基板の放射ノ
イズ（電磁雑音）の発生を防止する、ＥＭＣ（ElectroM
agnetic Compaibility）対策に対応した、ＣＡＤ（Com
puter Aided Design；計算機支援型設計）によるプリ
ント基板配線処理システム及び装置に関する。
処理システムに関し、特に、多層プリント基板の放射ノ
イズ（電磁雑音）の発生を防止する、ＥＭＣ（ElectroM
agnetic Compaibility）対策に対応した、ＣＡＤ（Com
puter Aided Design；計算機支援型設計）によるプリ
ント基板配線処理システム及び装置に関する。
【０００２】
【従来の技術】従来のプリント基板配線処理システムで
は、配線エラーを検出する場合、クロック配線パターン
の配線経路がＥＭＣ（ElectroMagnetic Compaibilit
y）設計条件に違反しているか否かについて、目視等人
手で検出し、違反箇所の経路の配線修正を行っている。
は、配線エラーを検出する場合、クロック配線パターン
の配線経路がＥＭＣ（ElectroMagnetic Compaibilit
y）設計条件に違反しているか否かについて、目視等人
手で検出し、違反箇所の経路の配線修正を行っている。
【０００３】
【発明が解決しようとする課題】上述した従来のプリン
ト基板配線処理システムでは、配線エラーであるＥＭＣ
設計条件違反の検出を人手に依存して行っていたため、
検出もれを生じ易く、配線処理時に検出されず、基板が
製造された場合に、ＥＭＣ設計条件違反箇所が放射ノイ
ズ（電磁雑音）の発生源となる、という問題点を有して
いる。
ト基板配線処理システムでは、配線エラーであるＥＭＣ
設計条件違反の検出を人手に依存して行っていたため、
検出もれを生じ易く、配線処理時に検出されず、基板が
製造された場合に、ＥＭＣ設計条件違反箇所が放射ノイ
ズ（電磁雑音）の発生源となる、という問題点を有して
いる。
【０００４】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、ＥＭＣ設計条件
違反の配線パターン検出において検出もれを生ずること
なく、設計条件の違反による放射ノイズ発生を防止し、
設計品質を保証するプリント基板配線処理システムを提
供することにある。
てなされたものであって、その目的は、ＥＭＣ設計条件
違反の配線パターン検出において検出もれを生ずること
なく、設計条件の違反による放射ノイズ発生を防止し、
設計品質を保証するプリント基板配線処理システムを提
供することにある。
【０００５】なお、ＥＭＣを考慮した配線板用ＣＡＤ自
動配線方法として、例えば特開平５−６７１７６号公報
には、配線からある距離における電磁輻射量を計算し、
この値が基準値以下となるように再配線を行い、多層配
線板においては層の入れ替えを行い、輻射量が最も少な
い「層のならび」を導出するようにした方法が提案され
ている。以下の説明で明らかとされるように、本発明
は、上記公報記載の方法とは全く相違した構成で、上記
目的を達成するものである。
動配線方法として、例えば特開平５−６７１７６号公報
には、配線からある距離における電磁輻射量を計算し、
この値が基準値以下となるように再配線を行い、多層配
線板においては層の入れ替えを行い、輻射量が最も少な
い「層のならび」を導出するようにした方法が提案され
ている。以下の説明で明らかとされるように、本発明
は、上記公報記載の方法とは全く相違した構成で、上記
目的を達成するものである。
【０００６】
【課題を解決するための手段】上記目的を達成するため
本発明は、電子部品の接続ピン間の回路的接続を示す回
路図情報と、前記電子部品の接続ピン位置を含む部品情
報とに基づいて、多層プリント基板に搭載する前記電子
部品の接続ピン間の配線を行う、ＣＡＤ（計算機支援設
計）システムを用いたプリント基板配線処理システムに
おいて、クロック信号の回路部品ピン間を接続する物理
的な配線パターンを抽出する抽出手段と、前記抽出され
たクロック信号の配線パターンの経路をデータ上でトレ
ースして電源／アース層の上下２層間のみで配線されて
いる配線パターンを検出する配線層検出手段と、前記ク
ロック配線の両サイドに隣接してアースのガードパター
ンが存在するかを検出するアースガードパターン検出手
段と、前記配線層検出手段での配線パターン層構成の条
件、及び前記アースガードパターン検出手段でのアース
のガードパターンの条件を違反しているクロック配線パ
ターンを、ＥＭＣ設計条件に違反した配線パターンとし
て、エラー表示する手段と、を備える。
本発明は、電子部品の接続ピン間の回路的接続を示す回
路図情報と、前記電子部品の接続ピン位置を含む部品情
報とに基づいて、多層プリント基板に搭載する前記電子
部品の接続ピン間の配線を行う、ＣＡＤ（計算機支援設
計）システムを用いたプリント基板配線処理システムに
おいて、クロック信号の回路部品ピン間を接続する物理
的な配線パターンを抽出する抽出手段と、前記抽出され
たクロック信号の配線パターンの経路をデータ上でトレ
ースして電源／アース層の上下２層間のみで配線されて
いる配線パターンを検出する配線層検出手段と、前記ク
ロック配線の両サイドに隣接してアースのガードパター
ンが存在するかを検出するアースガードパターン検出手
段と、前記配線層検出手段での配線パターン層構成の条
件、及び前記アースガードパターン検出手段でのアース
のガードパターンの条件を違反しているクロック配線パ
ターンを、ＥＭＣ設計条件に違反した配線パターンとし
て、エラー表示する手段と、を備える。
【０００７】
【発明の実施の形態】次に、本発明の実施の形態につい
て説明する。本発明のプリント基板配線処理システム
は、その好ましい実施の形態において、配線処理手段
（図１の１４）は、クロック信号の回路部品ピン間を接
続する物理的な配線パターンを抽出する抽出手段（図１
の２１）と、抽出されたクロック信号の配線パターンの
経路をデータ上でトレースして電源／アース層の上下２
層間のみで配線されている配線パターンを検出する配線
層検出手段（図１の２２）と、クロック配線の両サイド
に隣接してアースのガードパターンが存在するかを検出
するアースガードパターン検出手段（図１の２３）と、
配線パターン層構成の条件、及び、アースのガードパタ
ーンの条件を違反しているクロック配線パターンを、Ｅ
ＭＣ設計条件に違反した配線パターンとして、表示手段
にエラー表示する配線エラー表示手段（図１の２４）
と、を備えている。
て説明する。本発明のプリント基板配線処理システム
は、その好ましい実施の形態において、配線処理手段
（図１の１４）は、クロック信号の回路部品ピン間を接
続する物理的な配線パターンを抽出する抽出手段（図１
の２１）と、抽出されたクロック信号の配線パターンの
経路をデータ上でトレースして電源／アース層の上下２
層間のみで配線されている配線パターンを検出する配線
層検出手段（図１の２２）と、クロック配線の両サイド
に隣接してアースのガードパターンが存在するかを検出
するアースガードパターン検出手段（図１の２３）と、
配線パターン層構成の条件、及び、アースのガードパタ
ーンの条件を違反しているクロック配線パターンを、Ｅ
ＭＣ設計条件に違反した配線パターンとして、表示手段
にエラー表示する配線エラー表示手段（図１の２４）
と、を備えている。
【０００８】本発明のプリント基板配線処理システム
は、その好ましい実施の形態において、全体の装置構成
として、電子部品の接続ピン間の回路的接続を示す回路
図情報と、電子部品の接続ピン位置を含む部品情報と、
配線処理中に生成した配線パターンのデータを記憶する
データ記憶手段（図１の１１）と、表示手段（図１の１
２）と、前記データ記憶装置に記憶したデータと配線エ
ラーに関するデータとを前記表示手段にグラフィック表
示する入出力処理を行う入出力手段（図１の１３）と、
多層プリント基板に対する配線、及び配線エラーの検出
を行う処理手段として、上記した配線処理手段（図１の
１４）と、全体動作の制御および配線処理に関する演算
を行う演算処理装置（図１の１５）と、を備えている。
は、その好ましい実施の形態において、全体の装置構成
として、電子部品の接続ピン間の回路的接続を示す回路
図情報と、電子部品の接続ピン位置を含む部品情報と、
配線処理中に生成した配線パターンのデータを記憶する
データ記憶手段（図１の１１）と、表示手段（図１の１
２）と、前記データ記憶装置に記憶したデータと配線エ
ラーに関するデータとを前記表示手段にグラフィック表
示する入出力処理を行う入出力手段（図１の１３）と、
多層プリント基板に対する配線、及び配線エラーの検出
を行う処理手段として、上記した配線処理手段（図１の
１４）と、全体動作の制御および配線処理に関する演算
を行う演算処理装置（図１の１５）と、を備えている。
【０００９】また本発明のプリント基板配線処理方法
は、その好ましい実施の形態において、（ａ）回路接続
情報、部品情報、及び部品間の配線パターンデータか
ら、クロック信号の部品間を接続する物理的な配線パタ
ーンを抽出し、（ｂ）前記抽出されたクロック信号の配
線パターンの経路をデータ上でトレースして該クロック
信号の配線パターンが電源層の上下２層間、及び、アー
ス層の上下２層間に配線されているかをチェックし、
（ｃ）前記クロック信号の配線パターンが電源層の上下
２層間、又はアース層の上下２層間に配線されていない
場合に、前記クロック信号の配線パターンの両サイドを
トレースし、前記クロック信号の配線パターンの両サイ
ドに隣接してアースのガードパターンが存在するか否か
をチェックし、前記クロック信号の配線パターンの両サ
イドに隣接してアースのガードパターンが存在しない場
合、前記クロック配線パターンを、ＥＭＣ設計条件に違
反した配線パターンとしてエラー出力する。
は、その好ましい実施の形態において、（ａ）回路接続
情報、部品情報、及び部品間の配線パターンデータか
ら、クロック信号の部品間を接続する物理的な配線パタ
ーンを抽出し、（ｂ）前記抽出されたクロック信号の配
線パターンの経路をデータ上でトレースして該クロック
信号の配線パターンが電源層の上下２層間、及び、アー
ス層の上下２層間に配線されているかをチェックし、
（ｃ）前記クロック信号の配線パターンが電源層の上下
２層間、又はアース層の上下２層間に配線されていない
場合に、前記クロック信号の配線パターンの両サイドを
トレースし、前記クロック信号の配線パターンの両サイ
ドに隣接してアースのガードパターンが存在するか否か
をチェックし、前記クロック信号の配線パターンの両サ
イドに隣接してアースのガードパターンが存在しない場
合、前記クロック配線パターンを、ＥＭＣ設計条件に違
反した配線パターンとしてエラー出力する。
【００１０】本発明の実施の形態において、上記（ａ）
〜（ｃ）の各ステップの処理は、ＣＡＤ方式のプリント
基板配線処理システムを構成するコンピュータ上で実行
されるプログラム制御で実現するようにしてもよい。こ
の場合、プログラムを記録媒体からコンピュータのメモ
リにロードし実行される。
〜（ｃ）の各ステップの処理は、ＣＡＤ方式のプリント
基板配線処理システムを構成するコンピュータ上で実行
されるプログラム制御で実現するようにしてもよい。こ
の場合、プログラムを記録媒体からコンピュータのメモ
リにロードし実行される。
【００１１】
【実施例】上記した本発明の実施の形態についてさらに
詳細に説明すべく、本発明の実施例について図面を参照
して以下に説明する。図１は、本発明の一実施例に係る
プリント基板配線処理システムの構成を示すブロック図
である。
詳細に説明すべく、本発明の実施例について図面を参照
して以下に説明する。図１は、本発明の一実施例に係る
プリント基板配線処理システムの構成を示すブロック図
である。
【００１２】図１を参照すると、本発明の一実施例に係
るプリント基板配線処理方式は、プリント基板に搭載す
る電子部品およびピンデータ、電子部品ピン間の論理的
接続データおよび配線処理中に生成された配線パターン
データを記憶するデータ記憶装置１１と、表示部１２
と、データ記憶装置１１の記憶データと、検出した配線
エラーを表示部１２に表示するための入出力処理を行う
入出力装置１３と、プリント基板の配線処理と配線エラ
ー検出を実行する配線処理部１４と、プログラムを内蔵
し全体の動作制御と配線並びに配線修正に伴う主たる演
算とを行う演算処理装置１５と、を備える。
るプリント基板配線処理方式は、プリント基板に搭載す
る電子部品およびピンデータ、電子部品ピン間の論理的
接続データおよび配線処理中に生成された配線パターン
データを記憶するデータ記憶装置１１と、表示部１２
と、データ記憶装置１１の記憶データと、検出した配線
エラーを表示部１２に表示するための入出力処理を行う
入出力装置１３と、プリント基板の配線処理と配線エラ
ー検出を実行する配線処理部１４と、プログラムを内蔵
し全体の動作制御と配線並びに配線修正に伴う主たる演
算とを行う演算処理装置１５と、を備える。
【００１３】また、配線処理部１４は、クロック信号の
回路部品ピン間を接続する配線パターンを抽出するクロ
ック配線パターン抽出部２１と、抽出されたクロック配
線パターンが電源／アース層の上下２層間で配線されて
いるかを検出する配線層検出部２２と、クロック配線パ
ターンの両サイドに隣接したアースのガードパターンの
存在を検出するアースガードパターン検出部２３と、検
出された違反パターンをＥＭＣ設計条件違反としてエラ
ー表示する配線エラー表示部２４と、を備えて構成され
ている。
回路部品ピン間を接続する配線パターンを抽出するクロ
ック配線パターン抽出部２１と、抽出されたクロック配
線パターンが電源／アース層の上下２層間で配線されて
いるかを検出する配線層検出部２２と、クロック配線パ
ターンの両サイドに隣接したアースのガードパターンの
存在を検出するアースガードパターン検出部２３と、検
出された違反パターンをＥＭＣ設計条件違反としてエラ
ー表示する配線エラー表示部２４と、を備えて構成され
ている。
【００１４】図２は、本発明の一実施例に係るプリント
基板配線処理方式の動作を説明するためのフローチャー
トである。なお、図２において、各ステップに対して波
線で囲んだブロックの参照符号２１〜２４は、図１の配
線処理部１４のクロック配線パターン抽出部２１〜配線
エラー表示部２４の処理をそれぞれ表わしている。図１
および図２を参照して、本発明の一実施例に係るプリン
ト基板配線処理方式の動作を説明する。
基板配線処理方式の動作を説明するためのフローチャー
トである。なお、図２において、各ステップに対して波
線で囲んだブロックの参照符号２１〜２４は、図１の配
線処理部１４のクロック配線パターン抽出部２１〜配線
エラー表示部２４の処理をそれぞれ表わしている。図１
および図２を参照して、本発明の一実施例に係るプリン
ト基板配線処理方式の動作を説明する。
【００１５】入出力装置１３を介して回路図情報と部品
情報を入力し、部品ピン間の配線パターン追加や配線修
正を行う（図２のステップＳ１）。
情報を入力し、部品ピン間の配線パターン追加や配線修
正を行う（図２のステップＳ１）。
【００１６】配線処理部１４のクロック配線パターン抽
出部２１は、データ記憶装置１１に記憶されている回路
図情報と部品情報と部品ピン間の配線パターンデータを
基に、クロック信号の配線パターンを抽出する（図２の
ステップＳ２）。
出部２１は、データ記憶装置１１に記憶されている回路
図情報と部品情報と部品ピン間の配線パターンデータを
基に、クロック信号の配線パターンを抽出する（図２の
ステップＳ２）。
【００１７】図３および図４は、本発明の一実施例に係
るプリント基板配線処理方式における、クロック配線パ
ターンの配線層の層構成の例をそれぞれ示す図である。
るプリント基板配線処理方式における、クロック配線パ
ターンの配線層の層構成の例をそれぞれ示す図である。
【００１８】配線層検出部２２は、クロック信号の配線
パターンの経路をデータ上でトレースして（図２のステ
ップＳ３）、図３、又は図４に示すように、電源／アー
ス層を挟む上下２層間のみでクロック配線パターンが配
線されているかを検出する（図２のステップＳ４）。
パターンの経路をデータ上でトレースして（図２のステ
ップＳ３）、図３、又は図４に示すように、電源／アー
ス層を挟む上下２層間のみでクロック配線パターンが配
線されているかを検出する（図２のステップＳ４）。
【００１９】図３には、６層基板の層構成の例と、電源
／アース層の上下２層の例（図３のクロック配線パター
ンの配線層３１）が、図４には、８層基板の層構成の例
と、電源／アース層の上下２層の例（図４のクロック配
線パターンの配線層４１）が示されている。
／アース層の上下２層の例（図３のクロック配線パター
ンの配線層３１）が、図４には、８層基板の層構成の例
と、電源／アース層の上下２層の例（図４のクロック配
線パターンの配線層４１）が示されている。
【００２０】図５は、本発明の一実施例に係るプリント
基板配線処理方式におけるクロック配線パターンをガー
ドする隣接したアースパターンを説明するための配線パ
ターン例を示す図である。
基板配線処理方式におけるクロック配線パターンをガー
ドする隣接したアースパターンを説明するための配線パ
ターン例を示す図である。
【００２１】前述した電源／アース層の上下２層間以外
の層に、クロック信号の配線パターンが存在する場合に
は、アースガードパターン検出部２３は、クロック配線
パターンの両サイドをデータ上でトレースして（図２の
ステップＳ５）、図５に示すように、クロック配線パタ
ーンの両サイドに隣接したアースパターンが存在する
か、および、アースパターンの配線経路上に指定された
設計条件の間隔以内にアースのスルーホールが存在する
かを検出する（図２のステップＳ６）。
の層に、クロック信号の配線パターンが存在する場合に
は、アースガードパターン検出部２３は、クロック配線
パターンの両サイドをデータ上でトレースして（図２の
ステップＳ５）、図５に示すように、クロック配線パタ
ーンの両サイドに隣接したアースパターンが存在する
か、および、アースパターンの配線経路上に指定された
設計条件の間隔以内にアースのスルーホールが存在する
かを検出する（図２のステップＳ６）。
【００２２】配線エラー表示部２４は、クロック信号の
配線パターンが、前述した配線層およびアースのガード
パターンの条件とも違反してる場合、ＥＭＣ設計条件違
反として、当該クロック配線パターンをエラー表示する
（図２のステップＳ７）。
配線パターンが、前述した配線層およびアースのガード
パターンの条件とも違反してる場合、ＥＭＣ設計条件違
反として、当該クロック配線パターンをエラー表示する
（図２のステップＳ７）。
【００２３】
【発明の効果】以上説明したように、本発明によれば、
クロック信号の配線パターンの層構成の条件およびアー
スのガードパターンの条件に違反している場合、ＥＭＣ
設計条件違反として、当該クロック配線パターンをエラ
ー表示するように構成したため、ＥＭＣ設計条件を満足
する配線を容易に行うことができ、かつＥＭＣ設計条件
違反による放射ノイズ（電磁雑音）の発生を防止し、設
計品質を保証することができる、という効果を奏する。
クロック信号の配線パターンの層構成の条件およびアー
スのガードパターンの条件に違反している場合、ＥＭＣ
設計条件違反として、当該クロック配線パターンをエラ
ー表示するように構成したため、ＥＭＣ設計条件を満足
する配線を容易に行うことができ、かつＥＭＣ設計条件
違反による放射ノイズ（電磁雑音）の発生を防止し、設
計品質を保証することができる、という効果を奏する。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】本発明の一実施例の動作を説明するためのフロ
ーチャートである。
ーチャートである。
【図３】本発明の一実施例を説明するための図であり、
クロック信号の配線パターンの配線層を説明するため
の、６層基板の層構成の一例を示す図である。
クロック信号の配線パターンの配線層を説明するため
の、６層基板の層構成の一例を示す図である。
【図４】本発明の一実施例を説明するための図であり、
クロック信号の配線パターンの配線層を説明するため
の、８層基板の層構成の一例を示す図である。
クロック信号の配線パターンの配線層を説明するため
の、８層基板の層構成の一例を示す図である。
【図５】本発明の一実施例を説明するための図であり、
クロック信号の配線パターンと、それをガードするアー
スパターンの一例を示す図である。
クロック信号の配線パターンと、それをガードするアー
スパターンの一例を示す図である。
１１ データ記憶装置 １２ 表示部 １３ 入出力装置 １４ 配線処理部 １５ 中央演算処理装置 ２１ クロック配線パターン抽出部 ２２ 配線層検出部 ２３ アースガードパターン検出部 ２４ 配線エラー表示部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０６Ｆ 15/60 ６７２Ａ
Claims (5)
- 【請求項１】電子部品の接続ピン間の回路的接続を示す
回路図情報と、前記電子部品の接続ピン位置を含む部品
情報とに基づいて、多層プリント基板に搭載する前記電
子部品の接続ピン間の配線を行う、ＣＡＤ（計算機支援
型設計）システムを用いたプリント基板配線処理システ
ムにおいて、 クロック信号の回路部品ピン間を接続する物理的な配線
パターンを抽出する抽出手段と、 前記抽出されたクロック信号の配線パターンの経路をデ
ータ上でトレースして電源／アース層の上下２層間のみ
で配線されている配線パターンを検出する配線層検出手
段と、 前記クロック配線の両サイドに隣接してアースのガード
パターンが存在するかを検出するアースガードパターン
検出手段と、 前記配線層検出手段での配線パターン層構成の条件、及
び前記アースガードパターン検出手段でのアースのガー
ドパターンの条件を違反しているクロック配線パターン
を、ＥＭＣ（ElectroMagnetic Compatibility；電磁環
境適合性）設計条件に違反した配線パターンとして、エ
ラー表示する手段と、 を備えたことを特徴とするプリント基板配線処理システ
ム。 - 【請求項２】多層プリント基板に搭載する前記電子部品
の配線を行うＣＡＤ（計算機支援型設計）システムを用
いたプリント基板配線処理システムにおいて、 回路接続情報、部品情報、及び部品間の配線パターンデ
ータから、クロック信号の部品間を接続する物理的な配
線パターンを抽出する手段と、 前記抽出されたクロック信号の配線パターンの経路をデ
ータ上でトレースして該クロック信号の配線パターン
が、電源層を挟む上下２層間、及び、アース層を挟む上
下２層間に配線されているか否かをチェックする手段
と、 前記クロック信号の配線パターンが、電源層を挟む上下
２層間、又は、アース層を挟む上下２層間に配線されて
いない場合に、前記クロック信号の配線パターンの両サ
イドをトレースし、前記クロック信号の配線パターンの
両サイドに隣接してアースのガードパターンが存在する
か否かをチェックする手段と、 前記クロック信号の配線パターンが、電源層を挟む上下
２層間、又は、アース層を挟む上下２層間に配線されて
いず、前記クロック信号の配線パターンの両サイドに隣
接してアースのガードパターンが存在しない場合、前記
クロック配線パターンを、ＥＭＣ設計条件に違反した配
線パターンとしてエラー出力する手段と、 を備えたことを特徴とするプリント基板配線処理システ
ム。 - 【請求項３】多層プリント基板に搭載する前記電子部品
の配線を行うＣＡＤ（計算機支援設計）システムを用い
たプリント基板配線処理方法において、 （ａ）回路接続情報、部品情報、及び部品間の配線パタ
ーンデータから、クロック信号の部品間を接続する物理
的な配線パターンを抽出し、 （ｂ）前記抽出されたクロック信号の配線パターンの経
路をデータ上でトレースして該クロック信号の配線パタ
ーンが、電源層を挟む上下２層間、及び、アース層を挟
む上下２層間に配線されているか否かをチェックし、 （ｃ）前記クロック信号の配線パターンが電源層を挟む
上下２層間、又は、アース層を挟む上下２層間に配線さ
れていない場合に、前記クロック信号の配線パターンの
両サイドをトレースし、前記クロック信号の配線パター
ンの両サイドに隣接してアースのガードパターンが存在
するか否かをチェックし、前記クロック信号の配線パタ
ーンの両サイドに隣接してアースのガードパターンが存
在しない場合、前記クロック配線パターンを、ＥＭＣ設
計条件に違反した配線パターンとしてエラー出力する、 ことを特徴とするプリント基板配線処理方法。 - 【請求項４】電子部品の接続ピン間の回路的接続を示す
回路図情報と、前記電子部品の接続ピン位置を含む部品
情報とに基づいて多層プリント基板に搭載する前記電子
部品の接続ピン間の配線を行うＣＡＤ（計算機支援設
計）型プリント基板配線処理装置において、 前記電子部品の接続ピン間の回路的接続を示す回路図情
報と、前記電子部品の接続ピン位置を含む部品情報と、
配線処理中に生成した配線パターンのデータを記憶する
データ記憶手段と、 表示手段と、 前記データ記憶装置に記憶したデータと配線エラーに関
するデータとを前記表示手段にグラフィック表示する入
出力処理を行う入出力手段と、 多層プリント基板に対する配線、及び、配線エラーの検
出を行う配線処理手段と、 全体動作の制御および配線処理に関する演算を行う演算
処理装置と、 を備え、 前記配線処理手段が、クロック信号の回路部品ピン間を
接続する物理的な配線パターンを抽出する抽出手段と、 前記抽出されたクロック信号の配線パターンの経路をデ
ータ上でトレースして電源／アース層の上下２層間のみ
で配線されている配線パターンを検出する配線層検出手
段と、 前記クロック配線の両サイドに隣接してアースのガード
パターンが存在するか否かを検出するアースガードパタ
ーン検出手段と、 前記配線層検出手段での配線パターン層構成の条件、及
び、前記アースガードパターン検出手段でのアースのガ
ードパターンの条件に違反しているクロック配線パター
ンを、ＥＭＣ設計条件に違反した配線パターンとして、
前記表示手段にエラー表示する手段と、 を備えたことを特徴とするプリント基板配線処理装置。 - 【請求項５】多層プリント基板に搭載する前記電子部品
の配線を行うＣＡＤ（計算機支援設計）システムを用い
たプリント基板配線処理システムにおいて、 （ａ）回路接続情報、部品情報及び部品間の配線パター
ンデータから、クロック信号の部品間を接続する物理的
な配線パターンを抽出する処理、 （ｂ）前記抽出されたクロック信号の配線パターンの経
路をデータ上でトレースして該クロック信号の配線パタ
ーンが、電源層を挟む上下２層間、アース層を挟む上下
２層間に、配線されているか否かをチェックする処理、 （ｃ）前記クロック信号の配線パターンが、電源層を挟
む上下２層間、又はアース層を挟む上下２層間に、配線
されていない場合、前記クロック信号の配線パターンの
両サイドをトレースし、前記クロック信号の配線パター
ンの両サイドに隣接してアースのガードパターンが存在
するか否かをチェックし、前記クロック信号の配線パタ
ーンの両サイドに隣接してアースのガードパターンが存
在しない場合、前記クロック配線パターンを、ＥＭＣ設
計条件に違反した配線パターンとして表示部にエラー出
力する、 の上記（ａ）〜（ｃ）の各処理を前記プリント基板配線
処理システムを構成するコンピュータで実行するための
プログラムを記録した記録媒体。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10188451A JP3119242B2 (ja) | 1998-07-03 | 1998-07-03 | プリント基板配線処理システム及び方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10188451A JP3119242B2 (ja) | 1998-07-03 | 1998-07-03 | プリント基板配線処理システム及び方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000020573A true JP2000020573A (ja) | 2000-01-21 |
| JP3119242B2 JP3119242B2 (ja) | 2000-12-18 |
Family
ID=16223935
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10188451A Expired - Fee Related JP3119242B2 (ja) | 1998-07-03 | 1998-07-03 | プリント基板配線処理システム及び方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3119242B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6936914B2 (en) | 2002-10-07 | 2005-08-30 | Renesas Technology Corp. | Integrated circuit chip module |
| JP2007249533A (ja) * | 2006-03-15 | 2007-09-27 | Fujitsu Ltd | クロストーク解析プログラム、記録媒体、クロストーク解析方法およびクロストーク解析装置 |
| US7589787B2 (en) | 2003-07-02 | 2009-09-15 | Renesas Technology Corp. | Solid state image sensing device |
| US7752591B2 (en) | 2006-07-18 | 2010-07-06 | Sharp Kabushiki Kaisha | Board layout check apparatus and board layout check method for guard wiring |
| JP2011018179A (ja) * | 2009-07-08 | 2011-01-27 | Fujitsu Semiconductor Ltd | レイアウト検証方法及びレイアウト検証装置 |
| JP2011082525A (ja) * | 2009-10-12 | 2011-04-21 | Internatl Business Mach Corp <Ibm> | セラミック・パッケージならびにセラミック・パッケージ内の結合ノイズを低減し、インピーダンス不連続を制御するための方法およびコンピュータ・プログラム（高速セラミック・モジュールにおけるノイズ結合低減およびインピーダンス不連続制御） |
| JP2012073817A (ja) * | 2010-09-29 | 2012-04-12 | Fujitsu Ltd | プリント基板設計支援装置、方法及びプログラム |
| JP2013191098A (ja) * | 2012-03-14 | 2013-09-26 | Fujitsu Ltd | シールド検証装置、シールド検証プログラムおよびシールド検証方法 |
-
1998
- 1998-07-03 JP JP10188451A patent/JP3119242B2/ja not_active Expired - Fee Related
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6936914B2 (en) | 2002-10-07 | 2005-08-30 | Renesas Technology Corp. | Integrated circuit chip module |
| US7129588B2 (en) | 2002-10-07 | 2006-10-31 | Renesas Technology Corp. | Portable telephone |
| US7408256B2 (en) | 2002-10-07 | 2008-08-05 | Renesas Technology Corp. | Integrated circuit chip module |
| US7589787B2 (en) | 2003-07-02 | 2009-09-15 | Renesas Technology Corp. | Solid state image sensing device |
| JP2007249533A (ja) * | 2006-03-15 | 2007-09-27 | Fujitsu Ltd | クロストーク解析プログラム、記録媒体、クロストーク解析方法およびクロストーク解析装置 |
| JP4676911B2 (ja) * | 2006-03-15 | 2011-04-27 | 富士通株式会社 | クロストーク解析プログラム、記録媒体、クロストーク解析方法およびクロストーク解析装置 |
| US7752591B2 (en) | 2006-07-18 | 2010-07-06 | Sharp Kabushiki Kaisha | Board layout check apparatus and board layout check method for guard wiring |
| JP2011018179A (ja) * | 2009-07-08 | 2011-01-27 | Fujitsu Semiconductor Ltd | レイアウト検証方法及びレイアウト検証装置 |
| JP2011082525A (ja) * | 2009-10-12 | 2011-04-21 | Internatl Business Mach Corp <Ibm> | セラミック・パッケージならびにセラミック・パッケージ内の結合ノイズを低減し、インピーダンス不連続を制御するための方法およびコンピュータ・プログラム（高速セラミック・モジュールにおけるノイズ結合低減およびインピーダンス不連続制御） |
| JP2012073817A (ja) * | 2010-09-29 | 2012-04-12 | Fujitsu Ltd | プリント基板設計支援装置、方法及びプログラム |
| JP2013191098A (ja) * | 2012-03-14 | 2013-09-26 | Fujitsu Ltd | シールド検証装置、シールド検証プログラムおよびシールド検証方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3119242B2 (ja) | 2000-12-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7430729B2 (en) | Design rule report utility | |
| US7409665B2 (en) | Method for checking return path of printed and CAD apparatus for designing patterns of printed board | |
| US9075949B2 (en) | Supporting design of electronic equipment | |
| JPS61194507A (ja) | 挿入機用ｎｃデータ作成方法 | |
| US20080109773A1 (en) | Analyzing Impedance Discontinuities In A Printed Circuit Board | |
| JP3119242B2 (ja) | プリント基板配線処理システム及び方法 | |
| US6678874B1 (en) | Computer-aided design (CAD) tool | |
| TWI470464B (zh) | 印刷電路板之電路設計模擬系統及其電路設計方法 | |
| KR101518771B1 (ko) | 설계 지원장치, 설계 지원방법 및 기억매체 | |
| US7752591B2 (en) | Board layout check apparatus and board layout check method for guard wiring | |
| JP4177123B2 (ja) | 配線図形検証方法、プログラム及び装置 | |
| US20100269080A1 (en) | Computer-aided design system and method for simulating pcb specifications | |
| CN109543308B (zh) | 一种验证设计规则检查脚本的方法 | |
| US8584076B2 (en) | Printed circuit board design assisting device, method, and program | |
| TWI503684B (zh) | 印刷電路檢查方法與裝置 | |
| JP3109483B2 (ja) | 放射ノイズ防止プリント基板配置配線処理システム | |
| JP2000195960A (ja) | 半導体集積回路の遅延計算装置及びその方法並びにタイミング検証装置及びその方法 | |
| JP2003216680A (ja) | プリント基板ｃａｄにおけるクリアランスチェック方法及びコンピュータプログラム | |
| US20100199233A1 (en) | Uniquely Marking Products And Product Design Data | |
| JPH10247207A (ja) | 不具合部分推定システム | |
| JP2978667B2 (ja) | プリント基板配線処理方式 | |
| JPWO2005081143A1 (ja) | プリント基板の電源分離チェック装置および方法 | |
| JPH03118665A (ja) | デザインルールチェック方式 | |
| JP2927319B2 (ja) | 配線情報加工方式 | |
| JP2001325317A (ja) | プリント配線基板のジャンパ布線方法および装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000912 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071013 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081013 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091013 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091013 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101013 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111013 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |