-
Ausführungsformen der Erfindung beziehen sich auf das Gebiet der Spannungsversorgungs- und Erdungsebenen in Chippaketen und Platinen; und genauer auf nicht überlappende Spannungsversorgungs-/Erdungsebenen zur Unterstützung von Spannungsversorgungsebenenrauschen im Spannungsverteilungsnetzaufbau.
-
Hintergrund
-
Chippakete und Platinen verwenden Spannungsversorgungs-/Erdungs- (PG) Ebenen zum Verbessern der Leistungsintegrität in zwei Hauptaspekten: sie stellen eine Verbindung mit niedrigem Widerstand (d. h. IR-Abfall) von den Chipanschlüssen zu der Spannungsversorgung das; und sie stellen eine geringe Induktivität bereit. Um den IR-Abfall zu steuern, können mehrere PG-Lagen in einem Stapel mit dicken Metallen verwendet werden. Bei höheren Frequenzen können dieselben PG-Ebenen auch eine Verbindung mit geringer Induktivität mit den Entkoppelungskondensatoren außerhalb der Chips bereitstellen, wenn PG-Lagen in abwechselnder Weise gestapelt werden. Auf vielen Paketen und Platinenstapeln ist es daher ein übliches Verfahren, mehrere Lagen in einer abwechselnden Weise zu PG-Ebenen zuzuordnen.
-
Ein geringer IR-Abfall und geringe Induktivitätseigenschaften der PG-Ebenen stellen jedoch nicht notwendigerweise einen geringen Widerstand bei höheren Frequenzen bereit. PG-Ebenen führen zu unerwünschten Antiresonanzen, wenn diese mit den Entkoppelungskondensatoren interagieren oder wenn ihre Größen die Hälfte einer Wellenlänge überschreiten. Dieser hohe Widerstand ist besonders bei Mischsignalplatinen, Hochgeschwindigkeits-E/As, und elektromagnetischer Kompatibilität ein Problem. Die Steuerung dieses Rauschens ermöglicht schnellere Computersysteme und miniaturisierte Tablets/Telefone. Ein allgemeiner Hintergrund findet sich in U.S. Patent
US 8 060 457 B2 mit dem Titel „Systems and Methods for Electromagnetic Band Gap Structure Synthesis“.
-
Ein typischer vierlagiger Platinenstapel ist in 1 zu sehen. Die eng zusammenliegenden PG-Ebenen sind für Verbindung von Entkoppelungskondensatoren außerhalb des Chips mit geringer Induktivität wünschenswert. Daher wird angenommen, dass jede IC auf einer Multichipplatine lokal auf traditionell abwechselnden PG-Lagen platziert wird. Die PG-Ebenen in diesem Lagenstapel wirken jedoch als Parallelplattenwellenleiter und erlauben die Fortpflanzung von Umschaltrauschen global über die gesamte Platine, vor allen bei den Antiresonanzfrequenzen.
-
In einer Mischsignalplatine können die empfindlichen analogen/RF-Schaltungen hohe Isolierungspegel von Schaltrauschen verlangen. Hochgeschwindigkeits-E/As können Crosstalk-Rauschen erfahren, das global durch die PG-Ebenen gekoppelt ist. Schließlich ist die Kantenstrahlung von PG-Ebenen eine der Hauptquellen für elektromagnetische Störung. Die Koppelung des Schaltrauschens in diesen Fällen hängt vom Transferwiderstand des Spannungsverteilungsnetzes ab.
-
Eine traditionelle Lösung zum Steuern von Schaltrauschen basiert auf Entkoppelungskondensatoren, die durch ihre Induktivität im Gigahertz-Frequenzbereich ineffektiv werden. Daher wurden speziell strukturierte Spannungsversorgungsebenen, wie etwa Leistungsinseln/-archipel oder elektromagnetische Bandspaltenstrukturen verwendet, um den Transferwiderstand zu verringern. Diese Designs stellen eine Lowpass-Filterantwort bereit, indem sie kapazitive Patches auf der Spannungsversorgungsebene erzeugen, die durch schmale induktive Brücken verbunden sind. Diese schmalen Brücken erhöhen jedoch wesentlich den IR-Abfall der PG-Ebenen und führen zu Signalintegritätsproblemen für E/As, die über Schlitze in der Spannungsversorgungsebene laufen müssen.
-
Ein anderer Ansatz basiert auf der Verwendung von Viertelwellenresonatoren als verteiltes Substitut für diskrete Entkoppelungskondensatoren. Bei der Entwurfsfrequenz schaffen die Resonatoren einen WS-Kurzschluss zwischen den PG-Ebenen. Ein Array solcher Resonatoren kann dann in kurzen elektrischen Intervallen platziert werden, um einen virtuellen Erdungszaun zu schaffen. Dieser Bandstopptypfilter eignet sich durch die Art von Viertelwellenresonatoren besonders für Schmalbandsysteme.
-
In dem Dokument
US 2009 / 0 056 984 A1 ist eine Übertragungsstruktur beschrieben, welche Leitungsblöcke enthält, die periodisch in einer Spannungsversorgungs-Ebene gebildet sind, Hals-Blöcke, welche aneinandergrenzende Leitungsblöcke verbinden, und den Hals-Blöcken entsprechende Öffnungen in einer Erdungs-Ebene, um eine äquivalente Kapazität zwischen den Hals-Blöcken und der Erdungs-Ebene zu reduzieren und so die Rausch-Isolations-Leistung zu verbessern.
-
Zusammenfassung
-
Hierin beschriebene Ausführungsformen sind darauf ausgerichtet, eine Isolierung der Gigahertzrauschkoppelung durch ein Spannungsverteilungsnetz auf einem Chippaket oder einer Platine bereitzustellen, etwa ohne eine komplexe elektromagnetische Analyse zu verlangen.
-
Es ist eine Vorrichtung für Spannungsverteilungen nach dem unabhängigen Anspruch 1 geschaffen. Weiterhin sind Verfahren zum Zusammensetzen eines Spannungsverteilungsnetzes für mehrere integrierte Schaltungen sowie ein nichttransitorisches oder transitorisches computerlesbares Medium geschaffen. Bevorzugte Ausgestaltungen sind Gegenstand von abhängigen Ansprüchen.
-
Verschiedene andere Merkmale und Vorteile werden einem gewöhnlichen Fachmann auf dem Gebiet mit Blick auf die folgende ausführliche Beschreibung und die Zeichnungen offensichtlich.
-
Figurenliste
-
Die beiliegenden Figuren, die in dieser Spezifikation enthalten sind und einen Teil davon bilden, illustrieren, mehrere Aspekte der Offenbarung und erklären zusammen mit der Beschreibung die Grundsätze der Offenbarung.
- 1 zeigt traditionelle PG-Lagen in einer typischen vierlagigen Platine nach einer beispielhaften Ausführungsform.
- 2 zeigt beispielhafte Nicht-PG-Lagen, die als Spannungsversorgungs-/Spannungsversorgung- (PP) oder Erdungs-/Erdungs- (GG) Lagen aufgebaut sind, nach einer beispielhaften Ausführungsform.
- 3 ist ein beispielhaftes Layout mit 3x2 PG-Segmenten, die voneinander durch PP- und GG-Segmente isoliert sind, nach einer beispielhaften Ausführungsform.
- 4(a) zeigt eine 3D-Ansicht einer beispielhaften Platine mit Nicht-PG-Ebenensegmenten nach einer beispielhaften Ausführungsform.
- 4(b) zeigt eine Draufsicht der Platine aus 4(a) nach einer beispielhaften Ausführungsform.
- 4(c) zeigt die Erdungsebene der Platine aus 4(a) nach einer beispielhaften Ausführungsform.
- 4(d) zeigt eine entsprechende Layoutsegmentierung der Platine aus 4(a) mit 2x2 PG-Segmenten, die voneinander mit P- und G-Segmenten getrennt sind, nach einer beispielhaften Ausführungsform.
- 5(a) zeigt eine Simulation zur Hardwarekorrelation für ein Nicht-PG-Ebenendesign nach einer beispielhaften Ausführungsform.
- 5(b) zeigt die Messungen, die in 5(a) aufgetragen sind, ohne die Simulationsdaten in logarithmischer Skalierung, nach einer beispielhaften Ausführungsform.
- 5(c) zeigt den gemessenen Eingangswiderstand des Nicht-PG-Designs, der in 5(a) gemessen wurde, nach einer beispielhaften Ausführungsform.
- 6(a) zeigt eine 3D-Ansicht einer beispielhaften Platine mit Nicht-PG-Ebenensegmenten nach einer beispielhaften Ausführungsform.
- 6(b) zeigt eine Draufsicht der Platine aus 6(a) nach einer beispielhaften Ausführungsform.
- 6(c) zeigt die Erdungsebene der Platine aus 6(a) nach einer beispielhaften Ausführungsform.
- 6(d) zeigt eine Kurve der gemessenen Isolierungspegel einer Platine mit 2x2- und 2x1-PG-Segmenten, nach einer beispielhaften Ausführungsform.
- 7(a) zeigt eine 3D-Ansicht einer beispielhaften Platine mit Nicht-PG-Ebenensegmenten nach einer beispielhaften Ausführungsform.
- 7(b) zeigt eine Draufsicht der Platine aus 7(a) nach einer beispielhaften Ausführungsform.
- 7(c) zeigt die Erdungsebene der Platine aus 7(a) nach einer beispielhaften Ausführungsform.
- 7(d) zeigt eine Kurve gemessener Isolierungspegel einer Platine mit 2x2-PG-Segmenten und verschiedenen Portpositionen nach einer beispielhaften Ausführungsform.
- 7(e) zeigt eine Kurve von Messungen von 7(d) in logarithmischer Skalierung nach einer beispielhaften Ausführungsform.
- 8(a) zeigt eine 3D-Ansicht einer beispielhaften Platine mit Nicht-PG-Ebenensegmenten nach einer beispielhaften Ausführungsform.
- 8(b) zeigt eine Draufsicht der Platine aus 8(a) nach einer beispielhaften Ausführungsform.
- 8(c) zeigt die Erdungsebene der Platine aus 8(a) nach einer beispielhaften Ausführungsform.
- 8(d) zeigt eine Kurve des gemessenen Stoppbands nach einer beispielhaften Ausführungsform.
- 9(a) zeigt eine 3D-Ansicht einer beispielhaften Platine mit Nicht-PG-Ebenensegmenten nach einer beispielhaften Ausführungsform.
- 9(b) zeigt eine Draufsicht der Platine aus 9(a) nach einer beispielhaften Ausführungsform.
- 9(c) zeigt die Erdungsebene der Platine aus 9(a) nach einer beispielhaften Ausführungsform.
- 9(d) zeigt eine Kurve des gemessenen Stoppbands nach einer beispielhaften Ausführungsform.
- 10(a) zeigt eine 3D-Ansicht einer beispielhaften Platine mit mehrlagigen Nicht-PG-Ebenensegmenten mit Vias nach einer beispielhaften Ausführungsform.
- 10(b) zeigt eine Draufsicht der Platine aus 10(a) nach einer beispielhaften Ausführungsform.
- 10(c) zeigt die untere Ebene der Platine aus 10(a) nach einer beispielhaften Ausführungsform.
- 10(d) zeigt eine Kurve des gemessenen Stoppbands nach einer beispielhaften Ausführungsform.
- 11 ist ein beispielhaftes Ablaufdiagramm, das ein Verfahren zum Zusammensetzung eines Spannungsverteilungsnetzes für mehrere integrierte Schaltungen nach einer beispielhaften Ausführungsform illustriert.
-
In der folgenden Beschreibung sind zahlreiche spezifische Einzelheiten dargelegt. Es versteht sich jedoch, dass Ausführungsformen der Erfindung ohne diese spezifischen Einzelheiten praktiziert werden können. In anderen Fällen wurden bekannte Schaltkreise, Strukturen und Techniken nicht ausführlich dargestellt, um das Verständnis der Beschreibung nicht zu verschleiern.
-
Verweise in der Spezifikation auf „eine Ausführungsform“, „eine Ausführungsform“, „eine beispielhafte Ausführungsform“ usw. weisen darauf hin, dass die so beschriebene Ausführungsform eine bestimmte Funktion, Struktur oder Eigenschaft enthalten kann, dass jedoch nicht jede Ausführungsform notwendigerweise die bestimmte Funktion, Struktur oder Eigenschaft enthalten muss. Weiter beziehen sich solche Begriffe nicht notwendigerweise auf dieselbe Ausführungsform. Ferner ist, wenn ein bestimmtes Merkmal, eine Struktur oder eine Eigenschaft in Verbindung mit einer Ausführungsform beschrieben wird, zu verstehen, dass es in den Bereich des Wissens eines Fachmanns fällt, diese Merkmale, Strukturen oder Eigenschaften in Verbindung mit anderen Ausführungsformen umzusetzen, egal, ob diese ausdrücklich beschrieben sind oder nicht.
-
In der folgenden Beschreibung und den Ansprüchen können die Begriffe „gekoppelt“ und „verbunden“ zusammen mit ihren Ableitungen verwendet werden. Es sollte verstanden werden, dass diese Begriffe nicht als synonym zueinander vorgesehen sind. „Gekoppelt“ wird verwendet, um anzuzeigen, dass zwei oder mehrere Elemente, die in direktem physischem oder elektrischem Kontakt miteinander stehen können, zusammenarbeiten oder miteinander interagieren. „Verbunden“ wird verwendet, um anzuzeigen, dass eine Kommunikation zwischen zwei oder mehr Elementen aufgebaut wird, die miteinander gekoppelt sind.
-
Die nachfolgend dargelegte Ausführungsform stellt für einen Fachmann Informationen dar, um die Ausführungsform auszuführen und das beste Verfahren zu illustrieren, die Ausführungsform zu praktizieren. Bei Lesen der folgenden Beschreibung mit Blick auf die beiliegenden Zeichnungsfiguren werden Fachleute die Konzepte der Offenbarung verstehen und Anwendungen dieser Konzepte verstehen, die hierin nicht speziell behandelt werden.
-
Hierin beschrieben werden nichtüberlappende PG- (Nicht-PG-) Ebenendesignmethodologien zum Filtern von Gigahertz-Spannungsversorgungsebenenrauschen. Dieser Ansatz steuert direkt die Koppelung von Schaltrauschen global auf einem Chippaket oder einer Platine. Die Designverfahren können zu einer Breitbandisolierung führen. Traditionelle abwechselnde PG-Lagen können verwendet werden, um das Spannungsverteilungsnetz jedes IC auf der Platine örtlich zu entwerfen. Die Spannungsverteilungsnetze können miteinander unter Verwendung von Nicht-PG-Ebenen verbunden sein, die ultimative Rauschisolierung bereitstellen. Die dargestellten Nicht-PG-Ebenendesignmethodologien stellen Breitbandfilterung von Spannungsversorgungsebenenrauschen bereit, während schmale induktive Brücken vermieden werden, die den IR-Abfall erhöhen.
-
2 zeigt eine beispielhafte Stapelung von PG-Lagen, die wesentlich die Parallelplattenströme eliminiert, nach einer beispielhaften Ausführungsform. Hier erzeugen die Spannungsversorgungs-/Spannungsversorgungs- (PP) und Erdungs-/Erdungs- (GG) Segmente in dem Stapel Nicht-PG-Ebenensegmente in der Form von PP- oder GG-Ebenen, die Schaltrauschen global filtern. In dieser Ausführungsform werden die PP- und GG-Segmente verwendet, um als isolierende Elemente unter PG-Segmenten zu dienen, während sie die GS-Konnektivität in dem Layout erhalten. Ein Beispiellayout könnte dann aussehen wie in 3 dargestellt, wobei 3 × 2 PG-Segmente vorhanden sind, die mit einem niedrigen IR-Abfall verbunden wären, aber voneinander bei hohen Frequenzen getrennt wären. Alle kleinen Spalten, wie etwa die beiden leeren Quadrate in dem Beispiellayout, können dann nach bestimmten Ausführungsformen mit PP- oder GG-Segmenten gefüllt werden. Wenn auch das Beispiel für ein einzelnes PG-Ebenenpaar gegeben wird, können im Wesentlichen gleiche Designansätze auf Designs mit einer beliebigen Anzahl von PG-Lagen erweitert werden, wie ein gewöhnlicher Fachmann auf dem Gebiet erkennen kann, ohne vom Umfang der vorliegenden Offenbarung abzuweichen.
-
Um die Leistung der Nicht-PG-Ebenen darzustellen, kann eine zweilagige Platine entworfen werden, wie dargestellt in 4(a)-4(d). 4(a) zeigt eine beispielhafte „Liquid-Crystal-Polymer“- (LCP) Platine mit Nicht-PG-Ebenen aus einer 3D-Sicht. Natürlich wird eine LCP-Platine als ein besonderes beispielhaftes Material geschrieben, aber jedes andere geeignete Mittel kann ähnlich verwendet werden. In dieser beispielhaften Ausführungsform ist die Spannungsversorgungsebene 400 über der Erdungsebene 420 abgelegt (dargestellt in 4(c)). 4(b) zeigt eine Draufsicht auf die Platine. Die entsprechende Layoutsegmentierung ist in 4(d) dargestellt, was PG-Segmente umfasst, die voneinander unter Verwendung von P- und G-Segmenten getrennt sind. Diese beispielhafte Platine enthält 2-x-2-PG-Segmente, die mit P- und G-Segmenten verbunden sind. In diesem beispielhaften Design wurden P- und G-Segmente bevorzugt, um in der Lage zu sein, das Konzept leicht zu visualisieren. Erfindungsgemäß werden die isolierenden P- und G-Segmente unter Verwendung von Vias zum Erhalten eines geringen IR-Abfalls auf PP- bzw. GG-Segmente (oder jede Anzahl von Nicht-PG-Lagen, wie etwa PPP- oder GGG-Segmenten) erweitert.
-
In einem praktischen Platinendesign können PG-Ebenen beliebige Formen annehmen und Ausschnitte oder Durchkontaktierungslöcher enthalten. Für solche beliebige Platinenformen können auch dieselben Designgrundsätze angewendet werden, indem die Überlappung von PG-Ebenen in isolierenden Segmenten vermieden wird. Das quadratische Design in 4(a) bis 4(d) dient nur beispielhaften Zwecken und ein Fachmann versteht, dass jedes Design oder jede Form ähnlich umgesetzt werden kann.
-
Die Signalintegrität der Übertragungsleitungen muss ebenfalls in Betracht gezogen werden. Es kann eine Rücklaufpfaddiskontinuität für Übertragungsleitungen vorliegen, die über ausgeschnittene Regionen laufen. Dieses Problem ist jedoch nicht so stark wie bei elektromagnetischen Bandspaltenstrukturen oder Spannungsversorgungsinseln, die schmale Brücken benötigen. Die breiten P- und G-Segmente, die hierin beschrieben sind, können einen fortlaufenden breiten Rücklaufpfad für Übertragungsleitungen erlauben, die über isolierte Segmente laufen. Ein interessanter Aspekt des hierin beschriebenen Stapels sind die Viaübergänge der Übertragungsleitungen durch isolierende PP- und GG-Segmente. Anders als traditionelle PG-Segmente wäre die Diskontinuität des Stromrücklaufpfads gering, da beide Übertragungsleitungen auf dieselbe Spannungsebene referenziert wären.
-
5(a) bis 5(c) zeigen verschiedene Simulationen mit dem Nicht-PG-Ebenendesign von 4(a)-(d). Die Gesamtgröße der Platine beträgt nach diesem geprüften Beispiel 5 cm x 5 cm. Messungen wurden unter Verwendung von Mikrosonden durch Isolierung der Platine von dem Messblock unter Verwendung von 3 mm dickem Plexiglas vorgenommen. Simulationen sagen die Anfangs- und Abstandsfrequenzen für die Isolierungsbandbreite genau voraus.
-
5(a) zeigt eine Simulation zur Hardwarekorrelation für Nicht-PG-Ebenen. Messungen zeigen mehr als 50-dB-Isolierung von 0,6 bis 8 GHz für das Nicht-PG-Design an und eliminieren die hohe Ebene der Koppelung des Baselinefalls, der aus festen PG-Ebenen besteht. Diese Bandbreite für die Isolierung ist herausragend und typischerweise nicht unter Verwendung bestehender Ansätze erreichbar, wie etwa durch Spannungsversorgungsinseln/-archipel, elektromagnetische Bandspaltenstrukturen oder virtuelle Erdungszäune. 5(b) zeigt dieselben Messungen, für bessere Klarheit ohne die Simulationsdaten in der logarithmischen Skala aufgetragen. Außerhalb des Isolierungsfrequenzbands kann sich die Koppelung tatsächlich erhöhen, wie in 5(b) gezeigt. Die Überkreuzung wo der Nicht-PG-Fall eine stärkere Isolierung aufweist als die festen PG-Ebenen entsteht nach dieser beispielhaften Ausführungsform bei etwa 450 MHz. 5(c) zeigt einen gemessenen Eingangswiderstand des Nicht-PG-Designs, mit unterdrückten Hohlraumresonanzen in seinem Stoppband. Sein Eingangswiderstand übersteigt jedoch den Widerstand der festen PG-Ebenen bei niedrigeren Frequenzen. Die Prüfplatinen enthielten keine Entkoppelungskondensatoren, die einen Teil der Probleme mit Koppelung und erhöhtem Widerstand bei diesen niedrigeren Frequenzen behandeln können.
-
Das Design der Nicht-PG-Ebenen kann beispielsweise von einer oder mehr der Platinengröße, Portplatzierung, Segmenttrennung, Segmentgröße und IR-Abfallüberlegungen abhängen.
-
A. Platinengröße
-
Eine beispielhafte rechteckige Platine in Größe 5 cm × 2 cm wird, wie in einer 3D-Sicht in 6(a) dargestellt, mit Spannungsversorgungsebene 400 und Erdungsebene 420 betrachtet. Dieses Design enthält 2x1-PG-Segmente und daher wird die Isolierung durch ein einzelnes Isolierungssegment bereitgestellt. Die entstehende Isolierungsebene (dargestellt in 6(d)) ist jedoch ähnlich wie die der größeren 2 × 2 Platine in 4(a) bis (d). Anders als bei konventionellen Designs, die mehrere Einheitenzellen verlangen, um hohe Grade der Isolierung zu erreichen, zeigt dieses Beispiel, dass ein einziges isolierendes P- und G-Segment bereits effektiv ist, um das Spannungsversorgungsebenenrauschen auszufiltern. 6(b) zeigt eine Draufsicht der Platine, während 6(c) die Erdungsebene 420 alleine zeigt. Es sollte verstanden werden, dass verschiedene andere Platinengrößen und Formen ähnlich verwendet werden können. Die Platinengrößen, die hierin beschrieben sind, werden zusammen mit der Anzahl der Segmente rein beispielhaft bereitgestellt und sind nicht als einschränkend zu betrachten.
-
B. Portplatzierung
-
Eine größere Platine in Größe 8 cm × 5 cm mit 3 × 2 PG-Segmenten wird, wie in 7(a) dargestellt, mit Spannungsversorgungsebene 400 und Erdungsebene 420 betrachtet. 7(b) zeigt eine Draufsicht der Platine, während 7(c) die Erdungsebene 420 alleine zeigt. Eine hohe Isolierung wird unter verschiedenen PG-Segmenten erreicht. Die Anfangsfrequenz des Stoppbands ist geringer, wen die Ports weiter voneinander entfernt sind. In diesem Fall wird die Verbindung durch mehrere P- und G-Segmente erreicht. Die gemessene Abstandsfrequenz des Stoppbands war für verschiedene Portplatzierungen ähnlich, wie in 7(d) dargestellt, und in der logarithmischen Skala aufgetragen, um dies bei geringeren Frequenzen in 7(e) klar darzustellen.
-
C. Segmenttrennung
-
Es kann eine absichtliche Spalte zwischen den P- und G-Segmenten in dem Nicht-PG-Design geben, wie in der Draufsicht in 4(b) zu sehen ist, um eine parasitische Spaltkapazität von den Spannungsversorgungs- zu den Erdungsebenen zu verringern. Um die Auswirkung dieser Spaltkapazität zu untersuchen, wird in 8(a) bis 8(c) ein dichtes Design betrachtet, in dem die Spalten entfernt wurden. 8(a) zeigt eine 3D-Sicht der Spannungsversorgungsebene 400 und Erdungsebene 420, während 8(b) eine Draufsicht zeigt und 8(c) die Erdungsebene 420 alleine zeigt. Die Ergebnisse weisen darauf hin, dass die Spalten-Kapazität nur eine Auswirkung auf diese Einschaltfrequenz des Stoppbands hat, wie in der Simulation von 8(d) dargestellt.
-
D. Segmentgröße
-
Die Länge der isolierenden PP- und GG-Segmente kann bei Bedarf verkürzt werden. Ein modifiziertes Design mit kleineren Segmenten wird in 9(a) bis 9(c) betrachtet, wo die Gesamtgröße der Platine durch die kürzeren Isolierungssegmente auf 4,2 cm x 4,2 cm verringert wurde. 9(a) zeigt eine 3D-Sicht der Spannungsversorgungsebene 400 and Erdungsebene 420. 9(b) zeigt eine Draufsicht, während 9(c) die Erdungsebene 420 alleine zeigt. Die Länge der Isolierungsabschnitte wirkt sich vornehmlich auf die Einschaltfrequenz des Stoppbands aus, wie in der Simulation von 9(d) dargestellt.
-
E. Geringer IR-Abfall
-
Der geringste IR-Abfall würde für massive PG-Ebenen erreicht. Durch die Ausschnitte in den P- und G-Segmenten kann ihr IR-Abfall sich im Vergleich mit den massiven PG-Ebenen verdoppeln, bei denen ein dichtes Design angenommen und das „Current Crowding“ vernachlässigt wird. Diese Erhöhung ist jedoch möglicherweise weniger bedeutend als der IR-Abfall durch elektromagnetische Bandspaltenstrukturen oder Spannungsversorgungsinseln, die schmale P-Segmente verlangen. Um den IR-Abfall weiter zu verringern, werden PP- und GG-Segmente (oder jede andere Anzahl von Lagen) wie in 10(a) bis 10(c) statt der P- und G-Segmente wie in 4(a) bis (d) dargestellt verwendet. 10(a) zeigt eine 3D-Sicht verschiedener PP- und GG-Segmente aus der oberen Lage 1000 und der unteren Lage 1020. Die Ebenen in den PP- und GG-Segmenten können etwa miteinander unter Verwendung einer beliebigen Anzahl von Vias 1010 kurzgeschlossen werden. Dies stellt einen parallelen Strompfad für Gleichströme bereit, der hilft, dass der IR-Abfall sich dem von massiven PG-Ebenen annähert, und die Wirkungen von Viawiderstand und Current Crowding vernachlässigt. 10(b) zeigt eine Draufsicht, die eine obere Lage 1000 mit Spannungsversorgungssegmenten P enthält, die die Erdungssegmente G umgeben, während 10(c) eine untere Lage 1020 zeigt, die vier kleine Patches für die Spannungsversorgung P unter Erdungspatches G enthält. So verbinden die Vias 1010 P-Ebenensegmente auf verschiedenen Lagen und/oder G-Ebenensegmente auf verschiedenen Lagen, um mehrlagige Isolierungssegmente (in diesem Beispiel PP- oder GG-Segmente) zu bilden. P- und G-Segmente sollten sich nicht berühren oder miteinander verbinden, was zu einem Kurzschluss der Spannungsversorgung mit der Erdung führen würde.
-
Wie hierin angemerkt, ist die Form und das Design solcher Ebenen, Segmente und Patches rein beispielhaft, und verschiedene andere Designs und Kombinationen davon können innerhalb des Umfangs der Offenbarung umgesetzt werden. Das Vorhandensein dieser Vias 1010 und PP- und GG-Ebenensegmente beeinflusst nicht die Hochfrequenzleistung wie in der Simulation aus 10(d) zu sehen, die die Einschaltfrequenz des Stoppbands in Vergleich mit der Verwendung von P- und G-Segmenten zeigt.
-
11 ist ein beispielhaftes Ablaufdiagramm, das ein Verfahren zum Zusammensetzen eines Spannungsverteilungsnetzes für mehrere integrierte Schaltungen illustriert. Wie in 11 gezeigt, werden in Schritt 1100 Spannungsversorgungs- und Erdungssegmente der Spannungsversorgungs- und Erdungsebenen überlappt, um die PG-Segmente zu formen. Nach bestimmten Ausführungsformen kann beispielsweise jede IC auf einer Multichipplatine auf den überlappenden PG-Segmenten platziert sein. Von Schritt 1100 aus geht der Prozess auf Schritt 1110 weiter, wo mindestens ein Abschnitt von mindestens einer der Spannungsversorgungs- und Erdungsebenen geformt wird, sodass Nicht-PG-Ebenensegmente geformt werden. Wie hierin beschrieben, kann jedes überlappende PG-Segment durch mindestens ein Nicht-PG-Segment getrennt werden. Ein Nicht-PG-Segment kann einfach ein P- oder G-Segment sein oder kann ein mehrlagiges Segment sein, wie etwa ein PP- oder GG-Segment (oder jede andere Anzahl von Lagen).
-
Gemäß Schritt 1120 werden im Fall der Umsetzung von mehrlagigen Isolierungssegmenten unter Verwendung einer beliebigen Anzahl von Vias 1010 Spannungsversorgungsebenensegmente miteinander kurzgeschlossen und Erdungsebenensegmente miteinander kurzgeschlossen. Dieses Kurzschließen stellt einen parallelen Strompfad für Gleichströme bereit, wodurch der IR-Abfall verbessert wird, ohne sich auf die Hochfrequenzleistung auszuwirken. Optional kann in Schritt 1130 jedes mehrlagige P-Segment von jedem mehrlagigen G-Segment durch einen Spalt mit einer wählbaren und vorgegebenen Dicke getrennt werden.
-
Natürlich ist die Reihenfolge der beispielhaften Verfahrensschritte nur eine mögliche Reihenfolge, und ein gewöhnlicher Fachmann auf dem Gebiet würde erkennen, dass die Durchführung der Schritte in jeder Kombination und jeder Reihenfolge innerhalb des Umfangs der vorliegenden Offenbarung ausgeführt werden kann. Jede konventionelle Hardware, Maschine, Prozessoren oder Systeme für die Zusammensetzung eines solchen Spannungsverteilungsnetzes auf einem Chippaket für die Platine kann beispielsweise automatisch umgesetzt werden, um die hierin beschriebenen Funktionen auszuführen.
-
Die hierin beschriebenen Ausführungsformen stellen hervorragende Isolierungsstufen und Bandbreiten unter Verwendung von Nicht-PG-Ebenen bereit. Die hierin beschriebenen Ansätze überwinden einige der größten Nachteile bestehender Ansätze für Gigahertz-Spannungsversorgungsintegrität, da es nicht notwendig ist, schmale Spannungsversorgungsebenenbrücken zu verwenden, um den IR-Abfall zu verringern, und Rücklaufpfaddiskontinuitäten zu verursachen. Die Isolierung von Gigahertzrauschkoppelung durch das Spannungsverteilungsnetz wurde für verschiedene Designoptionen beobachtet, was einen robusten Designansatz anzeigt, der keine komplexe elektromagnetische Analyse verlangt. Die Segmentierung der PG-Ebenen unter Verwendung der Ansätze hierin kann ein lokalisiertes Spannungsverteilungsnetzdesign erlauben, die aktuelle Spannungsverteilungsnetzdesignverfahren radikal vereinfacht.
-
Die hierin beschriebenen Verfahren können als Software zusammengesetzt und durch einen Allzweckcomputer ausgeführt werden. Beispielsweise kann ein solcher Allzweckcomputer eine Steuereinheit/einen Controller oder eine zentrale Prozessoreinheit („CPU“) enthalten, der/die mit einem Speicher, EPROM, und Steuerhardware gekoppelt ist. Die CPU kann ein programmierbarer Prozessor sein, der konfiguriert ist, die Funktion des Computers und seiner Bestandteile zu steuern. Beispielsweise kann die CPU ein Mikrocontroller („MCU“), ein Mehrzweckhardwareprozessor, ein digitaler Signalprozessor („DSP“), eine anwendungsspezifische integrierte Schaltung („ASIC“), ein feldprogrammierbarer Gatearray („FPGA“) oder eine andere programmierbare Logikvorrichtung, ein diskretes Gate oder eine Transistorlogik, diskrete Hardwarekomponenten oder eine Kombination daraus sein, die entworfen sind, die hierin beschriebenen Funktionen auszuführen. Ein Allzweckprozessor kann ein Mikroprozessor sein, aber alternativ kann der Prozessor auch jeder Prozessor, Controller oder Mikrocontroller sein. Ein Prozessor kann auch als eine Kombination aus Rechnervorrichtungen umgesetzt sein, beispielsweise als eine Kombination eines DSP und eines Mikroprozessors, mehrerer Mikroprozessoren, eines oder mehr Mikroprozessoren in Verbindung mit einem DSP-Kern oder einer anderen solchen Konfiguration. Solche Operationen können beispielsweise durch einen Speicher vor Ort oder extern gespeichert und/oder ausgeführt werden.
-
Wenn dies auch nicht speziell dargestellt ist, kann der allgemeine Computer weitere Hardware enthalten und Software, die typisch für Computersysteme sind (z. B. Spannungsversorgung, Kühlung, Betriebssystem) ist wünschenswert. In anderen Umsetzungen können verschiedene Konfigurationen eines Computers verwendet werden (z. B. verschiedene Bus- oder Speicherkonfigurationen oder eine Multiprozessorkonfiguration). Einige Umsetzungen enthalten ein oder mehr Computerprogramme, die durch einen programmierbaren Prozessor oder Computer ausgeführt werden. Allgemein kann jeder Computer einen oder mehr Prozessoren, ein oder mehr Datenspeicherkomponenten (z. B. flüchtige oder nichtflüchtige Speichermodule und persistente optische und magnetische Speichervorrichtungen wie Festplatten und Floppydiskettenlaufwerke, CD-ROM-Laufwerke und Magnetbandlaufwerke), eine oder mehr Eingabevorrichtungen (z. B: Mäuse und Tastaturen), und eine oder mehr Ausgabevorrichtungen (z. B. Anzeigekonsolen und Drucker) enthalten.
-
Während die Erfindung in Bezug auf verschiedene Ausführungsformen beschrieben wurde, erkennt ein Fachmann auf dem Gebiet, dass die Erfindung nicht auf die beschriebenen Ausführungsformen beschränkt ist, und mit Modifizierungen und Änderungen praktiziert werden kann. Insbesondere kann die Offenbarung bezüglich Hardware und Materialien modifiziert werden, die verwendet werden, um die hierin beschriebene Vorrichtung zu formen. Alle konventionell oder anders bekannten Materialien können im Umfang der vorlegenden Offenbarung umgesetzt werden. Die Beschreibung wird daher als illustrativ statt einschränkend betrachtet.