JP7422542B2 - 局在的配電ネットワーク設計のための重なり合わない電源/グランドプレーン - Google Patents
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Description
本発明は、国立科学財団によって授与された賞番号1408637の下で政府の支援を受けてなされた。政府は本発明において、一定の権利を有する。
本出願は、2016年12月15日に出願された「局在的配電ネットワーク設計のための重なり合わない電源/グランドプレーン」という名称の以前に提出された仮出願62/434,414の出願日を請求する;その内容は参照により本明細書に組み込まれる。
図6Aの3D斜視図に示すように、電源プレーン400及びグランドプレーン420を有する5cm×2cmのサイズの例示的な長方形サイズの基板が考慮される。この設計は2×1のPGセグメントを含み、従って、単一の隔離されたセグメントによってアイソレーションが提供される。しかしながら、(図6Dに示す)結果として得られるアイソレーションレベルは、図4A~図4Dにおけるより大きい2×2の基板と同様である。高レベルのアイソレーションを達成するために複数のユニットセルを必要とする従来の設計とは異なり、この例は、単一の隔離されたP及びGセグメントが電源プレーンノイズをフィルタリングするために既に有効であることを論証する。図6Bは基板の上面図を示し、図6Cはグランドプレーン420のみを示す。様々な他の基板サイズ及び形状も同様に採用できることを理解されたい。本明細書に記載されている基板サイズは、セグメントの数と共に、例示目的にのみ提供されており、限定することを意図するものではない。
図7Aに示すように、電源プレーン400及びグランドプレーン420を有して、3×2のPGセグメントを有する8cm×5cmのサイズのより大きな基板が考慮される。図7Bは基板の上面図を示し、図7Cはグランドプレーン420のみを示す。様々なPGセグメント間で高いアイソレーションが達成される。阻止帯域のオンセット周波数は、ポートが互いにさらに離れている場合に小さくなる。この場合、複数のP及びGセグメントを介して接続が達成される。阻止帯域の測定されたオフセット周波数は、図7Dに示すように異なるポート位置に対して同様であり、図7Eでは、明確性のためにより低い周波数において対数目盛でプロットされた。
図4Cの上面図から分かるように、電源プレーンからグランドプレーンまでの寄生ギャップ容量を低減するために、no-PG設計においてPセグメントとGセグメントとの間に意図的なギャップが存在することがある。このギャップ容量の影響を調べるために、図8A~図8Cにおいて、ギャップが除去されている隙間のない(tight)設計を検討する。図8Aは電源プレーン400及びグランドプレーン420の3D斜視図を示し、図8Bは上面図を示し、図8Cはグランドプレーン420のみを示す。その結果は、図8Dのシミュレーションに示すように、ギャップ容量が阻止帯域のオンセット周波数にのみ影響を与えることを示唆している。
隔離されたPP及びGGセグメントの長さは、必要に応じてさらに短くすることができる。より小さなセグメントを有する変更された設計は、図9A~図9Cにおいて考慮され、ここでは、より短く隔離されたセグメントにより、基板の全体サイズが4.2cm×4.2cmに縮小されている。図9Aは、電源プレーン400及びグランドプレーン420の3D斜視図を示す。図9Bは上面図を示し、図9Cはグランドプレーン420のみを示す。図9Dのシミュレーションに示すように、隔離された部分の長さは主に、阻止帯域のオンセット周波数に影響を与える。
最も低いIRドロップは、中実PGプレーンに対して達成される。P及びGセグメントのカットアウトのために、それらのIRドロップは、隙間のない設計を想定して電流密集(current crowding)を無視すると、中実PGプレーンと比較して倍増する可能性がある。しかしながら、この増加は、狭いPセグメントを必要とする電磁バンドギャップ構造又は電源島によるIRドロップほど顕著ではない可能性がある。IRドロップをさらに低減するために、図4A~図4DにおけるP及びGセグメントの代わりに、図10A~図10CのようにPP及びGGセグメント(又は任意の他の数の層)を使用することができる。図10Aは、上部層1000及び底部層1020から作られた様々なPP及びGGセグメントの3D斜視図を示す。例えば、PP及びGGセグメント内のプレーンは、任意の数のビア1010を使用して互いに短絡させることができる。これは、DC電流のための並列電流経路を提供し、ビア抵抗及び電流密集効果を無視した場合にIRドロップが中実PGプレーンのそれに近づく手助けをする。図10Bは、グランドセグメントGを取り囲む電源セグメントPを有する上部層1000を含む上面図を示し、図10Cは、グランドパッチG間で電源Pに対する4つの小さなパッチを含む底部層1020を示す。こうして、ビア1010は、異なる層上のPプレーンセグメント及び/又は異なる層上のGプレーンセグメントを接続して、多層の隔離されたセグメント(この例では、PP又はGGセグメント)を形成する。P及びGのセグメントは互いに接触又は接続すべきではないが、そのことは、電源のグランドへの短絡を引き起こす可能性がある。
420 グランドプレーン
1000 上部層
1100 ビア
1200 底部層
Claims (8)
- 複数の集積回路(IC)用の配電ネットワークを含む、配電のための装置であって、
前記配電ネットワークは、複数の重なり合う電源/グランド(PG)プレーンセグメントと、1つ又は複数の重なり合わないPG(no-PG)プレーンセグメントと、を含み、
それぞれの重なり合うPGプレーンセグメントは、少なくとも1つのno-PGプレーンセグメントによって、別の重なり合うPGプレーンセグメントから分離されており、
前記1つ又は複数のno-PGプレーンセグメントのそれぞれは、電源(P)プレーンセグメント、グランド(G)プレーンセグメント、多層電源(P)プレーンセグメント、又は多層グランド(G)プレーンセグメント、の少なくとも1つであり、
前記多層電源(P)プレーンセグメントは、何れのPGプレーンのグランド基準も有さず、前記多層グランド(G)プレーンセグメントは、何れのPGプレーンの電源基準も有さない、装置。 - 各Pプレーンセグメントは、寄生ギャップ容量を低減するために、所定のギャップによって各Gプレーンセグメントから分離されている、請求項1に記載の装置。
- 少なくとも1つの前記多層Pプレーンセグメント内の電源プレーンは、直流用の並列電流経路を提供するために、複数のビアを使用して互いに短絡される、請求項1に記載の装置。
- 少なくとも1つの前記多層Gプレーンセグメント内のグランドプレーンは、直流用の並列電流経路を提供するために、複数のビアを使用して互いに短絡される、請求項1に記載の装置。
- それぞれの多層Pプレーンセグメントは、寄生ギャップ容量を低減するために、所定のギャップによってそれぞれの多層Gプレーンセグメントから分離されている、請求項1に記載の装置。
- 各ICは、重なり合うPGプレーンセグメント上に組み立てられる、請求項1に記載の装置。
- プリント回路基板である、請求項1に記載の装置。
- チップパッケージである、請求項1に記載の装置。
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