JP5567658B2 - オンチップ遅波構造体、その製造方法および設計構造 - Google Patents

Description

本発明は、多重導体遅波構造回線経路に関し、さらに具体的には、対地静電容量構造を有する多重並行信号経路を用いたオンチップ遅波構造体、その製造方法および設計構造に関する。

近年、ミリ波領域における通信およびレーダへのアプリケーションを目的とした、受動回路の実装への新たな関心がみられる。例えば、受動部品が、ＲＦおよびそれより高い動作周波数において回路の速度および周波数の範囲を制限することが認識されている。しかして、波長が１０ｍｍより短い（すなわち、シリコン・チップ上の信号に対するミリ波または１２ＧＨｚを超える）周波数において、相互接続での信号遅延を、一般的な集積回路設計の計算要素に入れることができる。しかしながら、周波数がミリ波帯の下端に向け低下しマイクロ波帯に入ると、受動回路の設計は、サイズに関して次第に難度が増してくる。かかる問題を克服する一つのやり方は、デバイスに遅波構造体を組み込むことである。

遅波構造体は、位相配列レーダ・システム、アナログ整合素子、無線通信システム、およびミリ波受動デバイスに対する信号遅延経路に使われている。基本的には、かかる構造体は、単位長あたりの高い静電容量およびインダクタンスを低い抵抗で現出することができる。これは、高品質狭バンドマイクロ波の帯域パス・フィルタおよび他のオンチップ受動素子が必要なアプリケーションに有益であり得る。

従来式の遅波構造体では、最上部の単一の導体が絶縁体（通常、二酸化ケイ素）上に配置され、金属接地プレーンに取り付けられる。さらに具体的には、従来式の遅波構造体においては、遅波構造に厚い金属層上の単一の経路が使われ、ラインと交差する接地されたまたは浮遊状の直交金属が、インダクタンスに大きな影響を与えることなく静電容量の増加をもたらす。最上部レベルでは、スケーリング問題に起因して、導体信号経路が非常に大きくなり、例えば幅１８ミクロン、４ミクロン以上の厚さとなる。また、従来式のアプリケーションでは、導体信号経路が、接地プレーンの上方１２ミクロン以上に垂直に隔てられることがある。この伝送線路は単純ではあるが、単位長あたりの静電容量を最大化することなく、サイズを低減することもない。

従って、当技術分野で前述の欠陥および制限を克服することが求められている。

本発明のある態様において、遅波構造体は、ほぼ並行配列に配置された複数の導体信号経路を含む。該構造体は、複数の導体信号経路の下方に置かれ複数の導体信号経路に対しほぼ直交して配置された、第一対地静電容量ラインまたはライン群をさらに含む。第二対地静電容量ラインまたはライン群は、複数の導体信号経路の上方に置かれ、複数の導体信号経路に対しほぼ直交して配置される。接地プレーンは第一および第二対地静電容量ラインまたはライン群を接地する。

本発明の別の態様において、遅波構造体は、接地プレーンと、ほぼ並行配列に配置されたセグメントを有する第一対地静電容量ラインとを含む。第一対地静電容量ラインは接地プレーンに接地される。第二対地静電容量ラインは、ほぼ並行配列に配置されたセグメントを有し、接地プレーンに接地される。複数の導体信号経路が、第一対地静電容量ラインと第二対地静電容量ラインとの間に配置される。複数の導体信号経路は、第一対地静電容量ラインおよび第二対地静電容量ラインと直交して、並行配列に配置される。複数の静電容量シールドが、複数の導体信号経路の各々の間に配置され、第一対地静電容量ラインおよび第二対地静電容量ラインと、対応する位置で接続される。

本発明の別の態様において、遅波構造体を製造する方法は、接地プレーンの上方の絶縁体材料中に下側対地静電容量ラインを形成するステップと、絶縁体材料中の前記下側対地静電容量ラインの上方に、ほぼ並行配列に複数の導体信号経路を形成するステップであって、複数の導体信号経路は下側対地静電容量ラインにほぼ直交して形成される、複数の導体信号経路を形成するステップと、絶縁体材料中の複数の導体信号経路の上方に、上側対地静電容量ラインを形成するステップであって、上側対地静電容量ラインは複数の導体信号経路にほぼ直交して形成される、上側対地静電容量ラインを形成するステップと、を含む。

本発明の別の態様において、マシン可読媒体中に具現された、集積回路の設計、製造、または試験を行うための設計構造が提供される。本設計構造は、本発明の構造体もしくは方法またはその両方を含む。

言及される複数の図面を本発明の典型的実施形態の非限定的事例として使い、以下に、これらを参照しながら本発明を詳細に説明する。

図１ａは、本発明の態様による、単層多重導体信号経路を示す。図１ｂは、本発明の態様による、単一個の導体を示す。 本発明の態様による、単層多重導体信号経路の底面を示す。 本発明の態様による、単層多重導体信号経路の部分構造を示す。 本発明の態様による、図２の単層多重導体信号経路の拡大図を示す。 本発明の態様による、多層多重導体信号経路を示す。 従来式の構造体を、本発明の態様による単層多重導体信号経路と比較した、静電容量のグラフを示す。 本発明の態様による、単層多重導体信号経路と多層多重導体信号経路とを比較した、静電容量のグラフを示す。 本発明の態様による、単層多重導体信号経路と多層多重導体信号経路とを比較した、インダクタンスのグラフを示す。 半導体の設計、製造、もしくは試験またはこれらの組み合わせに使われる設計プロセスの流れ図を示す。

本発明は、多重導体遅波構造回線経路に関し、さらに具体的には、対地静電容量構造を有する多重並行（またはほぼ並行）信号経路を用いるオンチップ遅波構造体、該オンチップ構造体の製造方法、およびその設計構造に関する。さらに具体的には、本発明は、従来式システムの一つの厚い導体と対照的に、並行な（またはほぼ並行な）離間された多重導体を含む多重導体遅波構造回線経路を有する、オンチップ構造体を含む。有利には、多重並行信号経路を備えたオンチップ遅波構造体は、単位長あたりの静電容量と遅波構造の遅延を大きく増やしながら、許容可能な単位長あたりの抵抗を維持する。

諸実施形態において、本発明の構造体は、側方静電容量スタブ・シールドに連結された直交する頂部および底部の静電容量シールドを有する多重の小さな金属信号ラインを包含する。本発明の構造は、しかして、インダクタンスを低減することなく、最大化された静電容量を提供する。多重の小さな金属信号ラインは、有利には、下方のＢＥＯＬレベル（例、Ｍ２、Ｍ３、Ｍ４など、なお、一連の金属レベルＭ１、Ｍ２などは、シリコン・レベルに最も近い位置から始まり上に向かってそれぞれ配置される）上に配置することができ、（例えば、幅、厚さ、および間隔などが）より小さなラインを使用できる利点を有する。本発明の構造は、いくつかあるアプリケーションの中でも、特にＲＦＣＭＯＳ／ＢｉＣＭＯＳ技術における増幅器整合素子または遅延ラインなど、マイクロ波およびミリ波（ＭＭＷ：ｍｉｌｌｉｍｅｔｅｒ ｗａｖｅ）受動素子設計によく適している。

図１ａは、本発明の態様による単層多重導体信号経路を示す。具体的には、単層多重導体信号経路構造体は、全体が参照番号１０として示され、例えばＭ１レベルなど低いレベルにおいて複数の導体信号経路１２の単一層を包含するが、当業者は、本発明が複数の導体信号経路の多重の層を（図５に関連して説明するように、相異なる金属レベルに関連付けて）包含できることを十分理解すべきである。諸実施形態において、複数の導体信号経路１２は、接地プレーン１４の上方に並行に（またはほぼ並行に）配置されるが、接地プレーンは、最上部レベルの導体信号経路１２の上方とすることもできる。接地プレーン１４は、約５０ミクロン幅で、厚さは、例えば約０．２ミクロン〜約４．０ミクロンまでのさまざまな厚さとすることができる。

図１ａをさらに参照すると、本発明の諸実施形態において、構造体１０は９本の導体信号経路１２を備えて示されているが、本発明では、特定の技術もしくは構造のレベルまたはその両方に対する所望の静電容量もしくは抵抗またはその両方に応じて、これより多いまたは少ない導体信号経路１２も意図されている。従来式の単一信号経路と対照的に、導体信号経路１２の数が多いほど大きな静電容量と低い抵抗が得られる。また、信号ラインの数は、インダクタンスに大きな影響は与えないであろう。本発明の諸実施形態において、導体信号経路１２は、例えば銅またはアルミニウムなど任意の金属導体とすることができる。

当業者なら当然のことながら、静電容量は導体信号経路間の距離に反比例する。然る故に、この構造体の静電容量を増大し、しかしてその遅延度を増大する、すなわち構造体を低速化するためには、導体信号経路１２をできるだけ密に詰めるのが有利である。例えば、導体信号経路１２を、配線工程（ＢＥＯＬ：ｂａｃｋ ｅｎｄ ｏｆ ｔｈｅ ｌｉｎｅ ）プロセスの過程で形成される構造の低部または底部レベルに、相互に約０．２ミクロンの距離に配置し、これにより構造の密度しかして静電容量を大幅に増大することが可能である。有益には、構造体の抵抗は増加せず、すなわち低値に留まり、しかしてオンチップ構造体のパフォーマンス向上に寄与する。

もっと上の金属レベルでは、間隔は、約０．４ミクロン〜約２．５ミクロンの範囲をとれるように意図されている。さらなる他の実施形態において、例えば、当該技術のＭ７レベルなど、より上のレベルでは、間隔は約４ミクロン幅とすることができる。（これは、最高レベルだけに単一の導体経路を有し、単位長あたりさらに低い静電容量をもたらす従来式の構造体とは対照的である。）ただし、本明細書に記載する間隔または距離は例示的な距離であって、本発明では他の距離も意図されていることを理解すべきである。また、有利には、導体信号経路１２の間の距離は、より新しい技術に対しても寸法設定することができる。

図１ａにさらに示されるように、導体信号経路１２は、下側対地静電容量ライン（群）（シールド）１６と上側対地静電容量ライン（群）（シールド）１８との間に配置される。下側対地静電容量ライン１６および上側対地静電容量ライン１８は、それぞれビア構造２０および２２によって、接地プレーン１４に電気的に接地されている。ビア構造２０、２２は、下側対地静電容量ライン１６および上側対地静電容量ライン１８と全く同様に、例えば、アルミニウムまたは銅など任意の金属とすることができる。一つの実施形態において、下側対地静電容量ライン１６および上側対地静電容量ライン１８の各々は、単一ラインで蛇行形状に配置されるが、ただし、これは、本発明を限定する特質とみなすべきでない。例えば、下側対地静電容量ライン１６および上側対地静電容量ライン１８は、多重の並行交差信号ラインとすることができる。

構造体の静電容量を増大するために、導体信号経路１２は、下側対地静電容量ライン１６および上側対地静電容量ライン１８と直交して配置される。この配列は、インダクタンス（「Ｌ」）に影響を与えずに、遅波構造体の静電容量（「Ｃ」）を増すことになる。さらなる実施形態において、遅波構造体１０の静電容量（「Ｃ」）の増加を最大化するために、導体信号経路１２、下側対地静電容量ライン１６および上側対地静電容量ライン１８の密度は最大化されるべきである。また、当業者なら理解すべきように、構造１２、１６、１８、２０、および２２は、例えば酸化物またはｌｏｗＫ誘電体などの絶縁体層２４内に形成する（埋め込む）ことができる。絶縁体層２４は、構造的な支持を提供することはもとより、例えば、下側対地静電容量ライン１６および上側対地静電容量ライン１８が、導体信号経路１２と短絡しないことを確実にすることになる。

図１ｂは、本発明の態様による、単一個の導体信号経路１２を示す。諸実施形態において、導体信号経路１２の幅は、特定のアプリケーションおよび金属レベルの如何によって、約０．０５ミクロン〜１０ミクロン、さらに望ましくは、約０．１ミクロン〜約４ミクロンの範囲とすることができる。通常、例えば、下側の金属レベルの導体信号経路１２の厚さは、約０．０５ミクロン〜約０．４ミクロンとすることができ、一つの実施形態においては約０．３２ミクロンとすることができる。上側の金属層上の導体信号経路１２には、より厚い（より幅広の）プロフィールを持たせることになり、金属層の如何によって、約４ミクロン〜約１０ミクロンの範囲となろう。また、信号導体１２には、それらの間で約０．０５ミクロンの間隔にすることができる。ただし、他の寸法も本発明の意図範囲である。

図２は、本発明の態様による、単層多重導体信号経路の下面を示す。具体的には、図２は、接地プレーン１４を除いた、図１の単層多重導体信号経路構造体１０を示す。この図では、導体信号経路１２が、下側対地静電容量ライン１６と上側対地静電容量ライン１８との間に配置されているのが見られる。導体信号経路１２は、単一層として示され、下側対地静電容量ライン１６および上側対地静電容量ライン１８とは垂直方向に隔てられている。静電容量シールドまたはスタブ２６は、ビアを介して下側対地静電容量ライン１６と上側対地静電容量ライン１８とに接続される。理解しておくべきこととして、諸実施形態において、静電容量シールドまたはスタブ２６は導体信号経路１２の各々の間に配置され、下側対地静電容量ライン１６および上側対地静電容量ライン１８の各々に接続される。静電容量シールドまたはスタブ２６は絶縁体層２４内に形成され、導体信号経路１２の地面に対する側方容量を増加させるように設計される。

図３は、本発明の態様による、単層多重導体信号経路の部分構造を示す。この図は、下側対地静電容量ライン１６を除いた、図２の構造を示す。図３で明瞭に分かるように、静電容量シールドまたはスタブ２６は、諸実施形態において、導体信号経路１２の各々の間に配置され、上側対地静電容量ライン１８および下側対地静電容量ライン１６（図示せず）の各々に接続される。静電容量シールドまたはスタブ２６の厚さは約０．３２ミクロンとすることができるが、本発明は他の寸法も意図している。例えば、静電容量シールドまたはスタブ２６の厚さを約０．１ミクロン〜約４ミクロンの範囲とできるようにも意図されている。また、静電容量シールドまたはスタブ２６の幅を変化させることができ、諸実施形態において、金属レベル層に応じ、約０．２ミクロン〜約１０ミクロンの範囲とすることができる。多重導体信号経路１２、直交するライン１６、１８、および静電容量シールドまたはスタブ２６の組み合わせは、遅波構造体の単位長あたりの静電容量を大きく増加させ、これにより、従来式の遅波構造体よりもずっと遅い構造体が得られる。

図４は、本発明の態様による、図２の単相多重導体信号経路の拡大図を示す。さらに具体的には、図４は、静電容量シールドまたはスタブ２６の間の導体信号経路１２を示す。また、静電容量シールドまたはスタブ２６は、下側対地静電容量ライン１６と上側対地静電容量ライン１８との間に配置され、それらとの間をビア構造２８で隔てられている。ビア構造２８は、例えば、絶縁体層内に埋め込まれまたは形成され、本発明の構造体に使用するのに適した任意の金属材料とすることができる。また、導体信号経路１２が、下側対地静電容量ライン１６と上側対地静電容量ライン１８との間に配置されているのも示されている。

諸実施形態において、静電容量シールドまたはスタブ２６は、導体信号経路１２にできるだけ近接して配置され、導体信号経路１２はできるだけ密に詰められる。このような仕方で、本発明の構造体は、構造体を通る信号伝搬を遅延させるために、静電容量を増大させることができる。例えば、静電容量シールドまたはスタブ２６と導体信号経路１２との間の間隔は約０．０５ミクロンとすることができる。上方の金属レベル層においては、この間隔は、例えば約０．２ミクロン〜約４ミクロンの範囲とすることができる。また、諸実施形態において、導体信号経路１２と、下側対地静電容量ライン１６および上側対地静電容量ライン１８との間の間隔は約０．０５ミクロンである。ただし、当業者は、この間隔は、例えば、導体信号経路１２の寸法、導体信号経路１２が在置された金属層、静電容量シールドまたはスタブ２６の寸法などといったファクタに応じて変えることが可能なのを理解すべきである。

図５は、本発明の態様および従来型の構造による、多層多重導体信号経路を示す。さらに具体的には、図５は２つのレベルの導体信号経路１２ａおよび１２ｂを示す。ただし、本発明は、諸実施形態において、導体信号経路のさらなる追加層も意図している。例えば、技術の状態によっては、８つ以上の導体ＢＥＯＬレベルをチップ上に配置することができる。諸実施形態において、導体信号経路１２ａおよび１２ｂは並行に整列されているが、相互に対し位置をずらすこともできる。前述のように、各導体信号経路の寸法はレベルによって変えることができ、通常は上方の配線レベルほど大きな寸法にする。

導体信号経路１２ａおよび１２ｂは並行に配置され、それぞれの対地静電容量ライン１６、１８ａおよび１８ｂによって相互に隔てられている。諸実施形態において、対地静電容量ライン１６、１８ａおよび１８ｂは、導体信号経路１２ａおよび１２ｂと直交し、各レベルの導体信号経路の各々の間で静電容量シールドまたはスタブ２６によって隔てられている。

当業者は、この構造体の全体的なインダクタンスは、導体信号経路のレベルの数によって大きく変化しないことを認識すべきである。すなわち、一つ、二つなどの導体信号経路のレベルに対し、インダクタンスは同一であり得る。そうであれば、本発明の各種実施形態のインダクタンスは、導体信号経路層の数に関わらず、同一またはほぼ同一に留まることになる。また、有利には、該構造体の静電容量は、導体信号経路のために使われた層の数に比例して増加することになる。例えば、図５に示された構造は、図１ａに示された構造の２倍の静電容量を有することになろう。従って、この構造体の静電容量を増大するには、導体信号経路をできるだけ密に詰めるのが有利であり、これにより増大した信号遅延が提供される（例えば、構造を通る信号伝搬を遅くする）。

前述の構造体は、従来式のリソグラフィおよびエッチング・プロセスを用いて作製することができる。例えば、金属層は、誘電体層または絶縁体層にリソグラフィおよびエッチング・プロセスを施した後、任意の従来式の金属堆積プロセスを用いて堆積することができる。具体的には、下側対地静電容量ライン、複数の導体信号経路、および上側対地静電容量ラインの形成ステップは、一つ以上の開口を形成するためレジストを露光するステップと、トレンチを形成するため絶縁体材料をエッチングするステップと、トレンチ内に金属を堆積するステップとを包含する。従来式構造体の金属ラインは、従来式プロセスを用いて形成することができ、本明細書でさらなる説明をする必要はない。

図６は、従来式の遅波構造体を、本発明の態様による単層多重導体信号経路遅波構造体と比較した、静電容量のグラフを示す。このグラフに示されるように、図１ａの単層多重導体遅波信号経路は、例えば、約１８ミクロンの幅と４ミクロンの厚さとを持つ単一の頂部単一信号層を有する従来式の遅波構造体と比較して、約２１倍の単位長あたり静電容量の向上を示す。

図７は、本発明の態様による、単層多重導体信号経路遅波構造体と多層多重導体信号経路遅波構造体とを比較した、静電容量のグラフを示す。このグラフに示されるように、図５の多層多重導体遅波信号経路構造体は、例えば図１ａに示された単層遅波構造体に比べ、約２倍の単位長あたり静電容量の増加を示す。静電容量の増加は、同一厚さの導体信号経路の３つ以上のレベルに対してもそれに比例することになろう。

図８は、本発明の態様による、単層多重導体信号経路遅波構造体と多層多重導体信号経路遅波構造体とを比較した、インダクタンスのグラフを示す。このグラフに示されるように、図５の多層多重導体遅波信号経路構造体は、例えば図１ａに示された単層遅波構造体と同じ単位長あたりのインダクタンスを示す。

しかして、前述のように、導体信号経路の層の数は、遅波構造体のインダクタンスにさしたる影響は与えないが、静電容量は大きく増加させることになる。然るが故に、本発明の構造体は、これらがずっと高い単位長あたり静電容量を有するので、従来式の遅波構造体よりもはるかに遅くなる。また、抵抗は導体の数に反比例するので、多重導体の多重の配線層を用いることによって抵抗はさらに低減される。すなわち、信号を多くのより小さな信号ラインに分割することによって、従来式の単一の厚い金属ラインの代わりに、多重の薄い金属ライン（導体信号経路）を用い、しかして単位長あたりの静電容量を飛躍的に増加することができる。

図９は、望ましくは設計プロセス９１０によって処理されるインプット設計構造９２０を含め、かかる複数の設計構造を示す。設計構造９２０は、設計プロセス９１０によって生成、処理されて、ハードウエア・デバイスと論理的に等しい機能的表現を生成する論理シミュレーション設計構造とすることができる。設計構造９２０には、さらにあるいは上記に換えて、設計プロセス９１０によって処理されたときハードウエア・デバイスの物理的構造の機能的表現を生成する、データもしくはプログラム命令、またはその両方を含めることができる。機能的なもしくは構造的な設計特質またはその両方の現出を行うかどうかにかかわらず、設計構造９２０は、例えばコア開発者／設計者によって実装された、電子的コンピュータ支援設計（ＥＣＡＤ：ｅｌｅｃｔｒｏｎｉｃ ｃｏｍｐｕｔｅｒ−ａｉｄｅｄ ｄｅｓｉｇｎ）を用いて生成することができる。設計構造９２０は、マシン可読のデータ送信、ゲート・アレイ、または記憶媒体に符号化された場合、設計プロセス９１０内の一つ以上のハードウエア・モジュールもしくはソフトウエア・モジュールまたはこれらの両方によって、アクセスされて処理され、図１〜５に示されるような、電子コンポーネント、回路、電子または論理モジュール、装置、デバイス、またはシステムをシミュレートするか、または別途機能的に現出させることができる。しかして、設計構造９２０には、設計またはシミュレーション・データ処理システムで処理されたとき、ハードウエア論理設計の回路または他のレベルを機能的にシミュレートまたは別途現出させる、人間可読もしくはマシン可読またはその両方のソース・コード、コンパイル済み構造、および、コンピュータ実行可能コード構造を包含する、ファイルまたは他のデータ構造を含めることができる。かかるデータ構造には、Ｖｅｒｉｌｏｇ（Ｒ）およびＶＨＤＬなどの低レベルのＨＤＬ設計言語もしくはＣまたはＣ＋＋などの、より高度なレベルの設計言語またはその両方に適合するもしくはこれらと両立するまたはその両方の、ハードウエア記述言語（ＨＤＬ：ｈａｒｄｗａｒｅ−ｄｅｓｃｒｉｐｔｉｏｎ ｌａｎｇｕａｇｅ）設計エンティティまたは他のデータ構造を包含させることができる。

設計プロセス９１０は、望ましくは、図１〜５に示されたコンポーネント、回路、デバイス、または論理構造の設計／シミュレーションの機能的同等物を合成、変換、または別途に処理し、設計構造９２０などの設計構造を包含可能なネットリスト９８０を生成するための、ハードウエア・モジュールもしくはソフトウエア・モジュールまたはその両方を使用しこれらを組み込む。ネットリスト９８０には、例えば、集積回路設計中の他のエレメントおよび回路への接続を記載した、配線、個別コンポーネント、論理ゲート、制御回路、Ｉ／Ｏデバイス、モデルなどのリストを表す、コンパイル済みのまたは別途処理されたデータ構造を含めることができる。ネットリスト９８０は、デバイスに対する設計仕様およびパラメータに応じ、ネットリスト９８０が一回以上再編成される反復プロセスを使って編成される。ネットリスト９８０は、本明細書に記載する他の設計構造の種類とともに、マシン可読データ記憶媒体に記録、またはプログラム可能ゲート・アレイにプログラムすることができる。この媒体は、磁気または光ディスク・ドライブなどの不揮発性記憶媒体、プログラム可能ゲート・アレイ、コンパクト・フラッシュ、または他のフラッシュ・メモリとすることができる。追加または代替として、該媒体は、システムまたはキャッシュ・メモリ、バッファ・スペースとしてもよいし、データ・パケットをインターネットを介して送信し中間で格納することが可能な電気的または光学的伝導性デバイスおよび材料としてもよいし、あるいは他のネットワーク利用に適した手段としてもよい。

設計プロセス９１０には、ネットリスト９８０を含むさまざまな入力データ構造の種類を処理するための、ハードウエアおよびソフトウエア・モジュールを包含させることができる。かかるデータ構造の種類は、例えばライブラリ・エレメント９３０内に在置し、これに、所与の製造技術（例、各種技術ノード、３２ｎｍ、４５ｎｍ、９０ｎｍなど）のための、モデル、レイアウト、および記号的表現を含めて、一連のよく使われるエレメント、回路、およびデバイスを包含させることができる。これらデータ構造の種類には、設計仕様９４０と、特性設定データ９５０と、検証データ９６０と、設計ルール９７０と、インプット試験パターン、アウトプット試験結果および他の試験情報を含めればよい試験データ・ファイル９８５とをさらに包含させることができる。設計プロセス９１０には、例えば、ストレス解析、熱解析、機械的事象シミュレーション、鋳込み、モールド、および金型プレス形成などの作業に対する工程シミュレーションなどの標準的な機械設計プロセスをさらに包含させることができる。機械的設計の当業者は、本発明の範囲および思想から逸脱することなく、設計プロセス９１０において用いることが可能な機械設計ツールおよびアプリケーションの範囲は十分理解できよう。また、設計プロセス９１０には、タイミング解析、検証、設計ルール・チェック、配置配線オペレーションなど、標準の回路設計プロセスを遂行するためのモジュールを包含させることができる。

設計プロセス９１０は、任意の追加的機械設計またはデータ（適用される場合）に加え、図示のサポート・データ構造の一部または全てと一緒に、設計構造９２０を処理して第二設計構造９９０を生成するための、ＨＤＬコンパイラおよびシミュレーション・モデル構築ツールなどのロジックおよび物理的設計のツールを使用し組み込む。設計構造９９０は、機械的デバイスおよび構造のデータの交換に使われるデータ・フォーマット（例、ＩＧＥＳ、ＤＸＦ、Ｐａｒａｓｏｌｉｄ（Ｒ）ＸＴ、ＪＴ、ＤＲＧによって、またはかかる機械的設計構造を格納またはレンダリングするために適した他の任意のフォーマットによって格納された情報）で、記憶媒体またはプログラム可能ゲート・アレイに在置される。設計構造９９０は、望ましくは設計構造９２０と同様に、送信またはデータ記憶媒体上に在置されていて、ＥＣＡＤシステムによって処理されたとき、図１〜５に示された本発明の実施形態の一つ以上と論理的にまたは別途機能的に同等な形態を生成する、一つ以上のファイル、データ構造、あるいは他のコンピュータ符号化のデータまたは命令を含む。一つの実施形態において、設計構造９９０には、図１〜５に示されたデバイスを機能的にシミュレートする、コンパイル済みの実行可能なＨＤＬシミュレーション・モデルを含めることができる。

また、設計構造９９０は、集積回路のレイアウト・データの交換に使われるデータ・フォーマットもしくは記号的データ・フォーマット（例、ＧＤＳＩＩ（ＧＤＳ２）、ＧＬ１、ＯＡＳＩＳ（Ｒ）、マップ・ファイル、または、かかる設計データ構造を格納するために適した他の任意のフォーマット）またはその両方を用いることができる。設計構造９９０には、例えば、記号的データ、マップ・ファイル、試験データ・ファイル、設計コンテント・ファイル、製造データ、レイアウト・パラメータ、配線、金属のレベル、ビア、形状、製造ラインを回送するデータ、および、前述し図１〜５に示したデバイスまたは構造を産生するため、製造者または他の設計者／開発者によって必要とされる任意の他のデータなどの情報を含めることができる。次いで、設計構造９９０は、ステージ９９５に進み、そこでは、例えば、設計構造９９０はテープアウトに進み、製造にリリースされたり、マスク事業所にリリースされたり、別の設計事業所に送付されたり、顧客に送り返されたりする。

前述の方法もしくは設計構造またはその両方は、集積回路チップの作製に用いられる。得られた集積回路チップは、作製者によって、ベア・ダイとして生ウエハの形（すなわち、複数の未パッケージ・チップを有する単一のウエハ）で、またはパッケージされた形で流通させることができる。後者の場合、チップは、（マザーボードまたは他のより高次レベルのキャリヤに取り付けるためのリードを有するプラスチック・キャリヤなどの）単一チップ・パッケージ中に、または（表面相互接続または埋め込み相互接続のいずれかまたは両方を有するセラミック・キャリヤなどの）マルチ・チップ・パッケージ中に搭載される。いずれの場合でも、次いでチップは、（ａ）マザーボードなどの中間製品または（ｂ）最終製品のいずれかの一部として、他のチップ、個別回路エレメント、もしくは他の信号処理デバイス、またはこれらの組み合わせとともに統合される。最終製品は、集積回路チップを包含する任意の製品であり得る。

本明細書で用いられる用語は、特定の実施形態を説明する目的だけのためのものであり、本発明を限定することは意図していない。本明細書で用いられる、単数形「ある（ａ、ａｎ）」、および「前記、該（ｔｈｅ）」は、文脈上明確に示されているものを除き、複数形も同じように含むことが意図されている。さらに、本明細書で用いられる「含む（ｃｏｍｐｒｉｓｅ）」もしくは「含んでいる（ｃｏｍｐｒｉｓｉｎｇ）」またはその両方は、述べられた機能、完全体、ステップ、オペレーション、エレメント、もしくはコンポーネント、またはこれらの組み合わせの存在を特定するが、一つ以上の他の機能、完全体、ステップ、オペレーション、エレメント、コンポーネント、もしくはこれらの群、またはこれらの組み合わせの存在または追加を排除するものではない。

添付の請求項中に全ての手段またはステップ・プラス・ファンクション・エレメントに対応する構造、材料、処置および同等物が在るのであれば、それらには、明確に請求されている他の請求エレメントと組み合わせて該機能を遂行するための、一切の構造、材料または処置を含めることが意図されている。本発明の記述は、例示および説明目的で提示されたもので、網羅的であることも、本発明を開示した形態に限定することも意図されていない。当業者には、本発明の範囲および精神から逸脱しない多くの変更および変形が明らかであろう。これら実施形態は、本発明の原理および実際的な応用を最善に説明し、他の当業者が、意図する特定の用途に適したさまざまな変更を加えたさまざまな実施形態のため、本発明を理解できるよう選択し説明したものである。

Claims (17)

1. 並行配列に配置された複数の導体信号経路と、
   前記複数の導体信号経路の下方に置かれ、前記複数の導体信号経路に対し直交して配置された、第一対地静電容量ラインまたはライン群と、
   前記複数の導体信号経路の上方に置かれ、前記複数の導体信号経路に対し直交して配置された、第二対地静電容量ラインまたはライン群と、
   前記第一および第二対地静電容量ラインまたはライン群を接地する接地プレーンと、
   を含み、
   前記第一および第二対地静電容量ラインまたはライン群は、各々蛇行形状に配置された単一ラインである、
   遅波構造体。
2. 前記遅波構造体は複数の静電容量シールドをさらに含み、各シールドが、前記複数の導体信号経路の各々の間に配置され、それぞれ前記第一および第二対地静電容量ラインまたはライン群の各々に複数の位置で接続されている、請求項１に記載の遅波構造体。
3. 前記静電容量シールドは、０．２ミクロン〜１０ミクロン範囲の幅とともに０．１ミクロン〜４ミクロン範囲の厚さを有する、請求項２に記載の遅波構造体。
4. 前記静電容量シールドと前記複数の導体信号経路との間の間隔は、０．０５ミクロン〜４ミクロンである、請求項２に記載の遅波構造体。
5. 前記複数の導体信号経路と前記第一および第二対地静電容量ラインまたはライン群の各々との間の間隔は０．０５ミクロンである、請求項１に記載の遅波構造体。
6. 前記複数の導体信号経路は下側の金属層レベルに配置される、請求項１に記載の遅波構造体。
7. 前記複数の導体信号経路は、厚さが０．０５ミクロン〜０．４ミクロンの範囲にある、請求項１に記載の遅波構造体。
8. 前記複数の導体信号経路は、０．１ミクロン〜４ミクロンの範囲の幅を有する、請求項１に記載の遅波構造体。
9. 並行配列に配置され、前記第二対地静電容量ラインまたライン群の上方かつ第三対地静電容量ラインまたはライン群の下方に配置された、第二の複数の導体信号経路をさらに含み、前記第二および第三対地静電容量ラインまたはライン群は、前記複数の導体信号経路に対し直交して配置される、請求項１に記載の遅波構造体。
10. 前記第一対地静電容量ラインまたはライン群および前記第二対地静電容量ラインまたはライン群は、並行配列に配置される、請求項１に記載の遅波構造体。
11. 前記複数の導体信号経路、前記第一対地静電容量ラインまたはライン群、および前記第二対地静電容量ラインまたはライン群は、絶縁体材料中に埋め込まれる、請求項１に記載の遅波構造体。
12. 接地プレーンと、
    並行配列に配置されたセグメントを有する第一対地静電容量ラインであって、前記第一対地静電容量ラインは前記接地プレーンに接地される、前記第一対地静電容量ラインと、
    並行配列に配置されたセグメントを有する第二対地静電容量ラインであって、前記第二対地静電容量ラインは前記接地プレーンに設置される、前記第二対地静電容量ラインと、
    前記第一対地静電容量ラインと前記第二対地静電容量ラインとの間に配置された複数の導体信号経路であって、前記複数の導体信号経路は並行配列で、前記第一対地静電容量ラインおよび前記第二対地静電容量ラインとは直交して配置される、前記複数の導体信号経路と、
    前記複数の導体信号経路の各々の間に配置され、対応する位置で前記第一対地静電容量ラインおよび前記第二対地静電容量ラインに接続される、複数の静電容量シールドと、
    を含み
    前記第一および第二対地静電容量ラインまたはライン群は、各々蛇行形状に配置された単一ラインである、
    遅波構造体。
13. 前記静電容量シールドと前記複数の導体信号経路との間の間隔は０．０５ミクロン〜４ミクロンである、請求項１２に記載の遅波構造体。
14. 前記複数の導体信号経路と前記第一および第二対地静電容量ラインの各々との間の間隔は０．０５ミクロンである、請求項１３に記載の遅波構造体。
15. 並行配列に、前記第二対地静電容量ラインの上方かつ第三対地静電容量ラインの下方に配置された、第二の複数の導体信号経路をさらに含み、前記第二および第三対地静電容量ラインは、前記複数の導体信号経路に対し直交して配置される、請求項１２に記載の遅波構造体。
16. 前記第一対地静電容量ラインおよび前記第二対地静電容量ラインは、並行配列に配置される、請求項１２に記載の遅波構造体。
17. 前記複数の導体信号経路、前記第一対地静電容量ライン、および前記第二対地静電容量ラインは、絶縁体材料中に埋め込まれる、請求項１２に記載の遅波構造体。

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