JP2020502826A

JP2020502826A - 局在的配電ネットワーク設計のための重なり合わない電源／グランドプレーン

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Publication number: JP2020502826A
Application number: JP2019553161A
Authority: JP
Inventors: アリフ・エーゲ・エンジン; ジェラルド・アギーレ; クラウス−ディエター・ラング; イワン・ンディプ
Original assignee: サン・ディエゴ・ステート・ユニバーシティ・リサーチ・ファンデーション
Priority date: 2016-12-15
Filing date: 2017-12-14
Publication date: 2020-01-23
Anticipated expiration: 2037-12-14
Also published as: DE112017006314B4; JP7422542B2; US11330699B2; US20210153341A1; CN110192437A; DE112017006314T5; JP2023024490A; WO2018112279A1

Abstract

本明細書に記載の実施形態は、配電ネットワークのための方法及び装置に関する。本装置は、複数の集積回路（ＩＣ）用の配電ネットワークを含むことができる。実施形態によれば、この配電ネットワークは、複数の重なり合う電源／グランド（ＰＧ）プレーンセグメントと、１つ又は複数の重なり合わない（ｎｏ−ＰＧ）プレーンセグメントと、を含む。それぞれの重なり合うＰＧプレーンセグメントは、少なくとも１つのｎｏ−ＰＧプレーンセグメントによって、別の重なり合うＰＧプレーンセグメントから分離されている。ｎｏ−ＰＧプレーンセグメントは、何れのＰＧプレーンのグランド基準も有さない多層電源（Ｐ）プレーンセグメントと、何れのＰＧプレーンの電源基準も有さない多層グランド（Ｇ）プレーンセグメントと、の少なくとも１つを含むことができる。

Description

［連邦政府による資金提供を受けた研究又は開発についての記述］
本発明は、国立科学財団によって授与された賞番号１４０８６３７の下で政府の支援を受けてなされた。政府は本発明において、一定の権利を有する。

［関連出願］
本出願は、２０１６年１２月１５日に出願された「局在的配電ネットワーク設計のための重なり合わない電源／グランドプレーン」という名称の以前に提出された仮出願６２／４３４，４１４の出願日を請求する；その内容は参照により本明細書に組み込まれる。

本発明の実施形態は、チップパッケージ及び基板（ｂｏａｒｄ）における電源及びグランドプレーンの分野に関する；より具体的には、配電ネットワーク設計における電源プレーンノイズの抑制のための重なり合わない電源／グランドプレーンに関する。

チップパッケージ及びプリント回路基板は、２つの主な側面において、パワーインテグリティを改善するために電源／グランド（ＰＧ）プレーンを利用する：それらはチップ端子から電源への低抵抗（すなわち低ＩＲドロップ）接続を提供する；また、それらは低いインダクタンスを提供する。ＩＲドロップを制御するために、厚い金属を有するスタックアップにおいて多数のＰＧ層を使用することができる。より高い周波数では、ＰＧ層が交互に積層されている場合、同じＰＧプレーンがオフチップのデカップリングコンデンサへの低インダクタンス接続を提供することもできる。多くのパッケージ及び基板のスタックアップでは、従って、ＰＧプレーンに交互に幾つかの層を割り当てるのが一般的な方法である。

しかしながら、ＰＧプレーンの低ＩＲドロップ及び低インダクタンス特性は、必ずしも高周波数で低インピーダンスを提供するわけではない。ＰＧプレーンは、それらがデカップリングコンデンサと相互作用するとき又はそれらのサイズが波長の半分を超える場合に、望ましくない反共振を引き起こす。この高いインピーダンスは特に、ミックスドシグナル基板、高速Ｉ／Ｏ、及び電磁両立性にとって問題になる。そのようなノイズを制御することは、より速いコンピュータシステム及び小型のタブレット／電話を可能にする。一般的な背景は、「電磁バンドギャップ構造合成のためのシステム及び方法（ＳｙｓｔｅｍｓａｎｄＭｅｔｈｏｄｓｆｏｒＥｌｅｃｔｒｏｍａｇｎｅｔｉｃＢａｎｄＧａｐＳｔｒｕｃｔｕｒｅＳｙｎｔｈｅｓｉｓ）」という名称の特許文献１に見出すことができ、その全体は参照により本明細書に組み入れられる。

典型的な４層基板のスタックアップを図１に示す。オフチップのデカップリングコンデンサの低インダクタンス接続のためには、狭い間隔のＰＧプレーンが望ましい。従って、局所的にマルチチップ基板上の各ＩＣは、従来の交互のＰＧ層の上に配置されると推測される。しかしながら、この層のスタックアップ内のＰＧプレーンは平行板導波路として振る舞い、そして、特に反共振周波数で、基板全体にわたる全体的なスイッチングノイズの伝播を可能にする。

ミックスドシグナル基板において、敏感なアナログ／ＲＦ回路は、スイッチングノイズからの高レベルのアイソレーションを必要とする可能性がある。高速Ｉ／Ｏは、ＰＧプレーンを介して全体的に結合されたクロストークノイズを経験することがある。最後に、ＰＧプレーンからのエッジ放射は、電磁干渉の主な原因の１つである。これらの場合におけるスイッチングノイズの結合は、配電ネットワークの伝達インピーダンスに依存する。

スイッチングノイズを制御するための１つの従来の解決策は、デカップリングコンデンサに基づくが、それは、ギガヘルツ周波数領域におけるそれらのインダクタンスにより無効になる。従って、電源島（ｐｏｗｅｒｉｓｌａｎｄ）／群島（ａｒｃｈｉｐｅｌａｇｏ）又は電磁バンドギャップ構造などの特別なパターン化された電源プレーンが伝達インピーダンスを低減するために使用されてきた。これらの設計は、狭い誘導ブリッジにより接続された電源プレーン上に容量性パッチを生成することによって、ローパスフィルタ応答を提供する。しかしながら、これらの狭いブリッジは、ＰＧプレーンのＩＲドロップを大幅に増加させ、電源プレーンにおけるスリットをまたぐ必要があるＩ／Ｏに対してシグナルインテグリティの問題をもたらす。

別の手法は、ディスクリートデカップリングコンデンサに対する分散型の代替物として４分の１波長の共振器を使用することに基づいている。設計周波数において、共振器はＰＧプレーン間にＡＣ短絡を作り出す。そして、そのような共振器のアレイを電気的に短い間隔で配置して、仮想グランドフェンスを作り出すことができる。この帯域阻止（ｂａｎｄｓｔｏｐ）型のフィルタは主に、４分の１波長の共振器の性質により、狭帯域システムに適している。

米国特許第８，０６０，４５７号

本明細書に記載の実施形態は、例えば複雑な電磁分析を必要とせずに、チップパッケージ又はプリント回路基板上の配電ネットワークを介してギガヘルツノイズ結合のアイソレーションを提供することに関する。

本明細書に記載の一実施形態は、配電のための装置に関する。本装置は、複数の集積回路（ＩＣ）用の配電ネットワークを含むことができる。実施形態によれば、配電ネットワークは、複数の重なり合う電源／グランド（ＰＧ）プレーンセグメントと、１つ又は複数の重なり合わないＰＧ（ｎｏ−ＰＧ）プレーンセグメントと、を含む。それぞれの重なり合うＰＧプレーンセグメントは、少なくとも１つのｎｏ−ＰＧプレーンセグメントによって、別の重なり合うＰＧプレーンセグメントから分離されている。ｎｏ−ＰＧプレーンセグメントは、何れのＰＧプレーンのグランド基準（ｒｅｆｅｒｅｎｃｅ）も有さない多層電源（Ｐ）プレーンセグメントと、何れのＰＧプレーンの電源基準も有さない多層グランド（Ｇ）プレーンセグメントと、の少なくとも１つを含むことができる。

別の実施形態は、複数のＩＣ用の配電ネットワークを組み立てる方法に関する。本方法は、電源及びグランドプレーンの複数のＰＧプレーンセグメントを重ね合わせることを含むことができる。本方法はさらに、電源及びグランドプレーンの少なくとも１つの少なくとも一部分を、１つ又は複数のｎｏ−ＰＧプレーンセグメントを形成するように形成して、それぞれの重なり合うＰＧプレーンセグメントが少なくとも１つのｎｏ−ＰＧプレーンセグメントによって別の重なり合うＰＧプレーンセグメントから分離されるようにすることを含むことができる。ｎｏ−ＰＧプレーンセグメントは、何れのＰＧプレーンのグランド基準も有さない多層Ｐプレーンセグメントと、何れのＰＧプレーンの電源基準も有さない多層Ｇプレーンセグメントと、の少なくとも１つを含むことができる。

特定の実施形態において、本方法は、直流用の並列電流経路を提供するために複数のビアを使用して少なくとも１つの多層Ｐプレーンセグメント内の電源プレーンを互いに短絡させること、及び／又は、直流用の並列電流経路を提供するために複数のビアを使用して少なくとも１つの多層Ｇプレーンセグメント内のグランドプレーンを互いに短絡させることを含むことができる。本方法はさらに、寄生ギャップ容量を低減するために所定のギャップによって各多層Ｇプレーンセグメントから各多層Ｐプレーンセグメントを分離することを含むことができる。

さらに別の実施形態は、１つ又は複数のプロセッサによって実行されたときに本明細書に記載の様々な機能的方法ステップを実行するための命令をその上に記憶する、一時的又は非一時的媒体に関する。

以下の詳細な説明及び図面に照らして、様々な他の特徴及び利点が当業者には明らかになるであろう。

本明細書に組み込まれてその一部を形成する添付の図面は、本開示の幾つかの態様を例示しており、その記述と共に本開示の原理を説明するのに役立つ。

例示的実施形態による、典型的な４層基板における従来のＰＧ層を示す図である。例示的実施形態による、電源／電源（ＰＰ）又はグランド／グランド（ＧＧ）層として設計された例示的なｎｏ−ＰＧ層を示す図である。例示的実施形態による、ＰＰ及びＧＧセグメントによって互いに隔離された（ｉｓｏｌａｔｅｄ）３×２のＰＧセグメントを有する例示的なレイアウトを示す図である。例示的実施形態による、ｎｏ−ＰＧプレーンセグメントを有する例示的な基板の３Ｄ図である。例示的実施形態による、図４Ａの基板の上面図である。例示的実施形態による、図４Ａの基板のグランドプレーンを示す図である。例示的実施形態による、Ｐ及びＧセグメントを用いて互いに隔離された２×２のＰＧセグメントを有する図４Ａの基板に対応するレイアウト分割を示す図である。例示的実施形態による、ｎｏ−ＰＧプレーン設計に対するハードウェア相関についてのシミュレーションを示す図である。例示的実施形態による、図５Ａにプロットした測定値をシミュレーションデータなしで、対数目盛で示す図である。例示的実施形態による、図５Ａで測定されたｎｏ−ＰＧ設計の測定された入力インピーダンスを示す図である。例示的実施形態による、ｎｏ−ＰＧプレーンセグメントを有する例示的な基板の３Ｄ図である。例示的実施形態による、図６Ａの基板の上面図である。例示的実施形態による、図６Ａの基板のグランドプレーンを示す図である。例示的実施形態による、２×２及び２×１のＰＧセグメントを有する基板の測定されたアイソレーションレベルのグラフである。例示的実施形態による、ｎｏ−ＰＧプレーンセグメントを有する例示的な基板の３Ｄ図である。例示的実施形態による、図７Ａの基板の上面図である。例示的実施形態による、図７Ａの基板のグランドプレーンを示す図である。例示的実施形態による、２×２のＰＧセグメント及び様々なポート位置を有する基板の測定されたアイソレーションレベルのグラフである。例示的実施形態による、対数目盛での図７Ｄの測定値のグラフである。例示的実施形態による、ｎｏ−ＰＧプレーンセグメントを有する例示的な基板の３Ｄ図である。例示的実施形態による、図８Ａの基板の上面図である。例示的実施形態による、図８Ａの基板のグランドプレーンを示す図である。例示的実施形態による、測定された阻止帯域のグラフである。例示的実施形態による、ｎｏ−ＰＧプレーンセグメントを有する例示的な基板の３Ｄ図である。例示的実施形態による、図９Ａの基板の上面図である。例示的実施形態による、図９Ａの基板のグランドプレーンを示す図である。例示的実施形態による、測定された阻止帯域のグラフである。例示的実施形態による、ビアを有する多層ｎｏ−ＰＧプレーンセグメントを有する例示的な基板の３Ｄ図である。例示的実施形態による、図１０Ａの基板の上面図である。例示的実施形態による、図１０Ａの基板の底面を示す図である。例示的実施形態による、測定された阻止帯域のグラフである。例示的実施形態による、複数の集積回路用の配電ネットワークを組み立てる方法を示す例示的なフローチャートである。

以下の説明では、多数の具体的な詳細が述べられている。しかしながら、本発明の実施形態はこれらの具体的な詳細なしに実施され得ることが理解される。他の例では、この説明の理解を不明瞭にしないために、よく知られている回路、構造、及び技法は詳細には示されていない。当業者であれば、含まれる説明により、過度の実験をすることなく適切な機能を実装することができるだろう。

本明細書中の「一実施形態」、「実施形態」、「例示的実施形態」などへの言及は、説明された実施形態が特定の特徴、構造、又は特性を含み得るが、あらゆる実施形態が特定の特徴、構造、又は特性を必ずしも含まなくてもよいことを示す。さらに、そのような表現は、必ずしも同じ実施形態を参照しているわけではない。さらに、特定の特徴、構造、又は特性が実施形態に関連して説明される場合、明示的に説明されているか又はされていない他の実施形態に関連してそのような特徴、構造、又は特性を実施することは当業者の知識の範囲内であると提示されている。

以下の説明及び特許請求の範囲では、「結合された（ｃｏｕｐｌｅｄ）」及び「接続された（ｃｏｎｎｅｃｔｅｄ）」との用語をそれらの派生語と共に使用することがある。これらの用語は互いに同義語として意図されていないことを理解されたい。「結合された」は、互いに直接的に物理的又は電気的接触していてもいなくてもよい２つ以上の要素が互いに協働又は相互作用することを示すために使用される。「接続された」は、互いに結合されている２つ以上の要素間の伝達（ｃｏｍｍｕｎｉｃａｔｉｏｎ）の確立を示すために使用される。

下記の実施形態は、当業者が実施形態を実施することを可能にするための情報を表し、実施形態を実施する最良の形態を例示する。添付の図面に照らして以下の説明を読むことで、当業者は本開示の概念を理解し、本明細書では特に言及されていないこれらの概念の用途を認識するであろう。これらの概念及び用途は本開示の範囲内にあることを理解されたい。

本明細書に記載されるのは、ギガヘルツ電源プレーンノイズのフィルタリングのための重なり合わないＰＧ（ｎｏ−ＰＧ）プレーン設計方法論である。この手法は、チップパッケージ又は基板上で全体的にスイッチングノイズの結合を直接制御する。その設計手順により、広帯域のアイソレーションを得ることができる。基板上の各ＩＣの配電ネットワークを局所的に設計するために、従来の交互ＰＧ層を利用することができる。配電ネットワークは、最終的なノイズアイソレーションを提供するｎｏ−ＰＧプレーンを使用して互いに接続され得る。提示されたｎｏ−ＰＧプレーン設計方法論は、ＩＲドロップを増加させる狭い誘導ブリッジを回避しながら、電源プレーンノイズの広帯域フィルタリングを提供する。

図２は、例示的実施形態による、平行板電流を実質的に排除するＰＧ層の例示的なスタックアップを示す。ここで、スタックアップ内の電源／電源（ＰＰ）及びグランド／グランド（ＧＧ）セグメントは、ＰＰ又はＧＧプレーンの形態でｎｏ−ＰＧプレーンセグメントを生成し、スイッチングノイズを全体的にフィルタリングする。この実施形態において、ＰＰ及びＧＧセグメントは、レイアウトにおけるＤＣ接続性を維持しながら、ＰＧセグメント間の隔離された要素として機能するために使用される。次に、図３に示すような、低ＩＲドロップで相互接続されているが高周波数では互いに隔離された３×２のＰＧセグメントが存在する例示的なレイアウトを見ることができる。特定の実施形態によれば、次いで、例示的なレイアウト内の２つの空の正方形などの任意の小さなギャップを、ＰＰ又はＧＧセグメントで充填することができる。単一のＰＧプレーン対が例示されているが、当業者には理解されるように、本開示の範囲から逸脱することなく、実質的に同様の設計手法を任意の数のＰＧ層を有する設計に拡張することができる。

ｎｏ−ＰＧプレーンの性能を実証するために、図４Ａ〜図４Ｄに示すように、２層基板を設計することができる。図４Ａは、３Ｄ視点からの、ｎｏ−ＰＧプレーンを有する例示的な液晶ポリマー（ＬＣＰ）基板を示す。当然のことながら、ＬＣＰ基板が１つの特定の例示的な材料として説明されているが、任意の他の適切な材料を同様に利用することができる。この例示的実施形態において、電源プレーン４００は、（図４Ｃに図示された）グランドプレーン４２０の上に積層されている。図４Ｂは基板の上面図を示す。対応するレイアウト分割が図４Ｄに示されており、それは、Ｐ及びＧセグメントを使用して互いに隔離されたＰＧセグメントを含む。この例示的な基板は、Ｐ及びＧセグメントと相互接続された２×２のＰＧセグメントを含む。この例示的な設計では、概念を容易に視覚化することができるように、Ｐ及びＧセグメントが好まれた。隔離されたＰ及びＧセグメントは、低いＩＲドロップを維持するためにビアを使用して、それぞれＰＰ及びＧＧセグメント（又はＰＰＰ又はＧＧＧセグメントなどの任意の数のｎｏ−ＰＧ層）に拡張することができる。

実用的な基板設計において、ＰＧプレーンは任意の形状にすることができ、カットアウト又はビアホールを含むことができる。そのような任意のプレーン形状に対して、隔離されたセグメントにおけるＰＧプレーンの重なりを回避することによって、同じ設計原理を同様に適用することができる。図４Ａ〜図４Ｄに示す正方形の設計は例示目的のみのためであり、当業者は任意の設計又は形状が同様に実施され得ることを理解するであろう。

伝送ラインのシグナルインテグリティも考慮する必要がある。カット領域の上をまたぐ伝送ラインには、リターンパスの不連続性があるかもしれない。しかしながら、この問題は、狭いブリッジを必要とする電磁バンドギャップ構造又は電源島ほど深刻ではない。本明細書に記載されている幅広いＰ及びＧセグメントは、隔離されたセグメントを横切って走る伝送ラインに対する連続的な幅広いリターンパスを可能にすることができる。本明細書に記載されているスタックアップの１つの興味深い態様は、ＰＰ及びＧＧセグメントを隔離することによる伝送ラインのビア遷移である。従来のＰＧセグメントとは異なり、両方の伝送ラインが同じ電圧プレーンを基準にしているため、電流リターンパスの不連続性は小さくなる。

図５Ａ〜図５Ｃは、図４Ａ〜図４Ｄのｎｏ−ＰＧプレーン設計での様々なシミュレーションを示す。このテスト例によると、基板の合計サイズは５ｃｍ×５ｃｍである。マイクロプローブを使用して、３ｍｍ厚のプレキシガラスを使用して基板を測定チャックから隔離することにより、測定を行った。シミュレーションは、アイソレーション帯域の幅に対するオンセット周波数及びオフセット周波数を正確に予測する。

図５Ａは、ｎｏ−ＰＧプレーンに対するハードウェア相関についてのシミュレーションを示す。ｎｏ−ＰＧ設計では、測定値は０．６〜８ＧＨｚで５０ｄＢ以上のアイソレーションを示し、中実（ｓｏｌｉｄ）ＰＧプレーンで構成されるベースラインのケースの高レベルの結合を排除する。アイソレーションに対するこの帯域幅は優れており、典型的には、電源島／群島、電磁バンドギャップ構造、又は仮想グランドフェンスなどの既存の手法では達成できない。図５Ｂは、明確性のためにシミュレーションデータなしでプロットされた同じ測定値を、対数目盛で示す。アイソレーション周波数帯域外では、図５Ｂに示すように、結合が実際に増加する可能性がある。この例示的実施形態によれば、ｎｏ−ＰＧのケースが中実ＰＧプレーンよりも高いアイソレーションを有する場合のクロスオーバーは、約４５０ＭＨｚで発生する。図５Ｃは、その阻止帯域において抑制されたキャビティ共振を有する、ｎｏ−ＰＧ設計の測定された入力インピーダンスを示す。しかしながら、その入力インピーダンスは、低周波数において中実ＰＧプレーンのインピーダンスを超える。テスト基板は、これらの低い周波数でのカップリング及び増加したインピーダンスの問題の幾つかに対処することができるデカップリングコンデンサを含まなかった。

ｎｏ−ＰＧプレーンの設計は、例えば、基板サイズ、ポート位置、セグメント離隔、セグメントサイズ、及びＩＲドロップの考慮事項のうちの任意の１つ又は複数に依存し得る。

［Ａ．基板サイズ］
図６Ａの３Ｄ斜視図に示すように、電源プレーン４００及びグランドプレーン４２０を有する５ｃｍ×２ｃｍのサイズの例示的な長方形サイズの基板が考慮される。この設計は２×１のＰＧセグメントを含み、従って、単一の隔離されたセグメントによってアイソレーションが提供される。しかしながら、（図６Ｄに示す）結果として得られるアイソレーションレベルは、図４Ａ〜図４Ｄにおけるより大きい２×２の基板と同様である。高レベルのアイソレーションを達成するために複数のユニットセルを必要とする従来の設計とは異なり、この例は、単一の隔離されたＰ及びＧセグメントが電源プレーンノイズをフィルタリングするために既に有効であることを論証する。図６Ｂは基板の上面図を示し、図６Ｃはグランドプレーン４２０のみを示す。様々な他の基板サイズ及び形状も同様に採用できることを理解されたい。本明細書に記載されている基板サイズは、セグメントの数と共に、例示目的にのみ提供されており、限定することを意図するものではない。

［Ｂ．ポート位置］
図７Ａに示すように、電源プレーン４００及びグランドプレーン４２０を有して、３×２のＰＧセグメントを有する８ｃｍ×５ｃｍのサイズのより大きな基板が考慮される。図７Ｂは基板の上面図を示し、図７Ｃはグランドプレーン４２０のみを示す。様々なＰＧセグメント間で高いアイソレーションが達成される。阻止帯域のオンセット周波数は、ポートが互いにさらに離れている場合に小さくなる。この場合、複数のＰ及びＧセグメントを介して接続が達成される。阻止帯域の測定されたオフセット周波数は、図７Ｄに示すように異なるポート位置に対して同様であり、図７Ｅでは、明確性のためにより低い周波数において対数目盛でプロットされた。

［Ｃ．セグメント分離］
図４Ｃの上面図から分かるように、電源プレーンからグランドプレーンまでの寄生ギャップ容量を低減するために、ｎｏ−ＰＧ設計においてＰセグメントとＧセグメントとの間に意図的なギャップが存在することがある。このギャップ容量の影響を調べるために、図８Ａ〜図８Ｃにおいて、ギャップが除去されている隙間のない（ｔｉｇｈｔ）設計を検討する。図８Ａは電源プレーン４００及びグランドプレーン４２０の３Ｄ斜視図を示し、図８Ｂは上面図を示し、図８Ｃはグランドプレーン４２０のみを示す。その結果は、図８Ｄのシミュレーションに示すように、ギャップ容量が阻止帯域のオンセット周波数にのみ影響を与えることを示唆している。

［Ｄ．セグメントサイズ］
隔離されたＰＰ及びＧＧセグメントの長さは、必要に応じてさらに短くすることができる。より小さなセグメントを有する変更された設計は、図９Ａ〜図９Ｃにおいて考慮され、ここでは、より短く隔離されたセグメントにより、基板の全体サイズが４．２ｃｍ×４．２ｃｍに縮小されている。図９Ａは、電源プレーン４００及びグランドプレーン４２０の３Ｄ斜視図を示す。図９Ｂは上面図を示し、図９Ｃはグランドプレーン４２０のみを示す。図９Ｄのシミュレーションに示すように、隔離された部分の長さは主に、阻止帯域のオンセット周波数に影響を与える。

［Ｅ．低ＩＲドロップ］
最も低いＩＲドロップは、中実ＰＧプレーンに対して達成される。Ｐ及びＧセグメントのカットアウトのために、それらのＩＲドロップは、隙間のない設計を想定して電流密集（ｃｕｒｒｅｎｔｃｒｏｗｄｉｎｇ）を無視すると、中実ＰＧプレーンと比較して倍増する可能性がある。しかしながら、この増加は、狭いＰセグメントを必要とする電磁バンドギャップ構造又は電源島によるＩＲドロップほど顕著ではない可能性がある。ＩＲドロップをさらに低減するために、図４Ａ〜図４ＤにおけるＰ及びＧセグメントの代わりに、図１０Ａ〜図１０ＣのようにＰＰ及びＧＧセグメント（又は任意の他の数の層）を使用することができる。図１０Ａは、上部層１０００及び底部層１０２０から作られた様々なＰＰ及びＧＧセグメントの３Ｄ斜視図を示す。例えば、ＰＰ及びＧＧセグメント内のプレーンは、任意の数のビア１０１０を使用して互いに短絡させることができる。これは、ＤＣ電流のための並列電流経路を提供し、ビア抵抗及び電流密集効果を無視した場合にＩＲドロップが中実ＰＧプレーンのそれに近づく手助けをする。図１０Ｂは、グランドセグメントＧを取り囲む電源セグメントＰを有する上部層１０００を含む上面図を示し、図１０Ｃは、グランドパッチＧ間で電源Ｐに対する４つの小さなパッチを含む底部層１０２０を示す。こうして、ビア１０１０は、異なる層上のＰプレーンセグメント及び／又は異なる層上のＧプレーンセグメントを接続して、多層の隔離されたセグメント（この例では、ＰＰ又はＧＧセグメント）を形成する。Ｐ及びＧのセグメントは互いに接触又は接続すべきではないが、そのことは、電源のグランドへの短絡を引き起こす可能性がある。

本明細書で述べたように、そのようなプレーン、セグメント及びパッチの形状及び設計は単なる例示であり、様々な他の設計及びそれらの組み合わせも本開示の範囲内で実施することができる。Ｐ及びＧセグメントを使用することと比較して、阻止帯域のオンセット周波数を示す図１０Ｄのシミュレーションに示すように、これらのビア１０１０並びにＰＰ及びＧＧプレーンセグメントの存在は、高周波性能に影響を及ぼさない。

図１１は、複数の集積回路用の配電ネットワークを組み立てる方法を示す例示的なフローチャートである。図１１に示すように、ステップ１１００で、電源及びグランドプレーンの電源及びグランドセグメントを重ね合わせて、ＰＧセグメントを形成する。特定の実施形態によれば、例えばマルチチップ基板上の各ＩＣは、重なり合うＰＧセグメント上に配置することができる。ステップ１１００から、プロセスはステップ１１１０に進み、そこで、電源及びグランドプレーンの少なくとも１つの少なくとも一部分が、ｎｏ−ＰＧプレーンセグメントが形成されるように形成される。本明細書に記載したように、それぞれの重なり合うＰＧセグメントは、少なくとも１つのｎｏ−ＰＧセグメントによって分離することができる。ｎｏ−ＰＧセグメントは、単純にＰ又はＧセグメントとすることができ、あるいは、ＰＰ又はＧＧセグメント（又は任意の他の数の層）などの多層セグメントとすることができる。

任意選択で、ステップ１１２０において、多層アイソレーションセグメントを実装する場合、任意の数のビア１０１０を使用して、電源プレーンセグメントを互いに短絡させることができ、グランドプレーンセグメントを互いに短絡させることができる。この短絡は、ＤＣ電流のための並列電流経路を提供し、それにより、高周波性能に影響を及ぼすことなくＩＲドロップを改善する。任意選択で、ステップ１１３０において、各多層Ｐセグメントは、選択可能かつ所定の厚さのギャップによって、各多層Ｇセグメントから分離することができる。

当然のことながら、例示的な方法ステップの順序は単に１つの可能な順序であり、当業者であれば、本開示の範囲内で任意の組み合わせ及び任意の順序でステップを実行することができることを認識するであろう。例えば、プリント回路基板用のチップパッケージ上にそのような配電ネットワークを自動的に組み立てるための任意の従来のハードウェア、機械、プロセッサ又はシステムは、本明細書に記載される機能を実行するために実装され得、参照により組み込まれる。

本明細書に記載の実施形態は、ｎｏ−ＰＧプレーンを使用して優れたアイソレーションレベル及び帯域幅を提供する。本明細書に記載の手法は、ＩＲドロップを増大させてリターンパスの不連続性を引き起こす狭い電源プレーンブリッジを有することが必要とされないため、ギガヘルツのパワーインテグリティのための既存の手法の主な欠点の幾つかを克服する。配電ネットワークを介したギガヘルツノイズ結合のアイソレーションは、様々な設計オプションに対して観察されており、複雑な電磁解析を必要としない堅牢な設計手法を示している。本明細書の手法を使用してＰＧプレーンをセグメント化することは、局所的配電ネットワーク設計を可能にし、現在の配電ネットワーク設計プロセスを根本的に単純化することができる。

本明細書に記載の方法は、ソフトウェアとして実装され、汎用コンピュータによって実行され得る。例えば、そのような汎用コンピュータは、メモリ、ＥＰＲＯＭ、及び制御ハードウェアと結合された制御ユニット／コントローラ又は中央処理ユニット（「ＣＰＵ」）を含むことができる。ＣＰＵは、コンピュータ及びその構成要素の動作を制御するように構成されたプログラム可能なプロセッサとすることができる。例えば、ＣＰＵは、マイクロコントローラ（「ＭＣＵ」）、汎用ハードウェアプロセッサ、デジタルシグナルプロセッサ（「ＤＳＰ」）、特定用途向け集積回路（「ＡＳＩＣ」）、フィールドプログラマブルゲートアレイ（「ＦＰＧＡ」）又は他のプログラマブルロジックデバイス、ディスクリートゲート又はトランジスタロジック、ディスクリートハードウェアコンポーネント、又は本明細書に記載された機能を実行するように設計されたそれらの任意の組み合わせであってもよい。汎用プロセッサは、マイクロプロセッサとすることができるが、代替として、プロセッサは、任意のプロセッサ、コントローラ、又はマイクロコントローラとすることができる。プロセッサはまた、コンピューティングデバイスの組み合わせ、例えば、ＤＳＰとマイクロプロセッサとの組み合わせ、複数のマイクロプロセッサ、ＤＳＰコアと組み合わされた１つ又は複数のマイクロプロセッサ、又は任意の他のそのような構成として実装することができる。そのような動作は、例えば、オンサイト又はリモートメモリによって記憶及び／又は実行されてもよい。

具体的には示されていないが、一般的なコンピュータは、コンピュータシステムに典型的な追加のハードウェア及びソフトウェア（例えば、電力、冷却、オペレーティングシステム）を含むことが望ましい。他の実装形態では、異なる構成のコンピュータ（例えば、異なるバス又は記憶構成又はマルチプロセッサ構成）を使用することができる。幾つかの実装形態は、プログラマブルプロセッサ又はコンピュータによって実行される１つ又は複数のコンピュータプログラムを含む。一般に、各コンピュータは、１つ又は複数のプロセッサ、１つ又は複数のデータ記憶構成要素（例えば、揮発性又は不揮発性メモリモジュール、並びに、ハード及びフロッピーディスクドライブ、ＣＤ−ＲＯＭドライブ、及び磁気テープデバイスなどの持続性の光学及び磁気記憶デバイス）、１つ又は複数の入力デバイス（マウスやキーボードなど）、及び１つ又は複数の出力デバイス（ディスプレイコンソール及びプリンタなど）を含んでもよい。

本発明を幾つかの実施形態に関して説明してきたが、当業者は、本発明に記載された実施形態に限定されず、添付の特許請求の範囲の精神及び範囲内で修正及び変更を加えて実施できることを認識するであろう。特に、本開示は、本明細書に記載の装置を形成するために使用されるハードウェア及び材料に関して修正することができる。本開示の範囲内で、任意の従来の又は他の既知の材料を実装することができる。本説明は従って、限定的ではなく例示的と見なされるべきである。

４００電源プレーン
４２０グランドプレーン
１０００上部層
１１００ビア
１２００底部層

Claims

複数の集積回路（ＩＣ）用の配電ネットワークを含む、配電のための装置であって、
前記配電ネットワークは、複数の重なり合う電源／グランド（ＰＧ）プレーンセグメントと、１つ又は複数の重なり合わないＰＧ（ｎｏ−ＰＧ）プレーンセグメントと、を含み、
それぞれの重なり合うＰＧプレーンセグメントは、少なくとも１つのｎｏ−ＰＧプレーンセグメントによって、別の重なり合うＰＧプレーンセグメントから分離されている、装置。
前記少なくとも１つのｎｏ−ＰＧプレーンセグメントのそれぞれは、電源（Ｐ）プレーンセグメント又はグランド（Ｇ）プレーンセグメントを含む、請求項１に記載の装置。
各Ｐプレーンセグメントは、寄生ギャップ容量を低減するために、所定のギャップによって各Ｇプレーンセグメントから分離されている、請求項２に記載の装置。
前記１つ又は複数のｎｏ−ＰＧプレーンセグメントは、何れのＰＧプレーンのグランド基準も有さない多層電源（Ｐ）プレーンセグメントと、何れのＰＧプレーンの電源基準も有さない多層グランド（Ｇ）プレーンセグメントと、の少なくとも１つを含む、請求項１に記載の装置。
少なくとも１つの前記多層Ｐプレーンセグメント内の電源プレーンは、直流用の並列電流経路を提供するために、複数のビアを使用して互いに短絡される、請求項４に記載の装置。
少なくとも１つの前記多層Ｇプレーンセグメント内のグランドプレーンは、直流用の並列電流経路を提供するために、複数のビアを使用して互いに短絡される、請求項４に記載の装置。
それぞれの多層Ｐプレーンセグメントは、寄生ギャップ容量を低減するために、所定のギャップによってそれぞれの多層Ｇプレーンセグメントから分離されている、請求項４に記載の装置。
各ＩＣは、重なり合うＰＧプレーンセグメント上に組み立てられる、請求項１に記載の装置。
プリント回路基板である、請求項１に記載の装置。
チップパッケージである、請求項１に記載の装置。
複数の集積回路（ＩＣ）用の配電ネットワークを組み立てる方法であって、
電源及びグランドプレーンの複数の電源／グランド（ＰＧ）プレーンセグメントを重ね合わせることと、
前記電源及びグランドプレーンの少なくとも１つの少なくとも一部分を、１つ又は複数の重なり合わないＰＧ（ｎｏ−ＰＧ）プレーンセグメントを形成するように形成して、それぞれの重なり合うＰＧプレーンセグメントが少なくとも１つのｎｏ−ＰＧプレーンセグメントによって別の重なり合うＰＧプレーンセグメントから分離されるようにすることと、
を含む、方法。
前記少なくとも１つのｎｏ−ＰＧプレーンセグメントのそれぞれは、電源（Ｐ）プレーンセグメント又はグランド（Ｇ）プレーンセグメントを含む、請求項１１に記載の方法。
各Ｐプレーンセグメントは、寄生ギャップ容量を低減するために、所定のギャップによって各Ｇプレーンセグメントから分離されている、請求項１２に記載の方法。
前記１つ又は複数のｎｏ−ＰＧプレーンセグメントは、何れのＰＧプレーンのグランド基準も有さない多層電源（Ｐ）プレーンセグメントと、何れのＰＧプレーンの電源基準も有さない多層グランド（Ｇ）プレーンセグメントと、の少なくとも１つを含む、請求項１１に記載の方法。
直流用の並列電流経路を提供するために、複数のビアを使用して、少なくとも１つの前記多層Ｐプレーンセグメント内の電源プレーンを互いに短絡させること
をさらに含む、請求項１４に記載の方法。
直流用の並列電流経路を提供するために、複数のビアを使用して、少なくとも１つの前記多層Ｇプレーンセグメント内のグランドプレーンを互いに短絡させること
をさらに含む、請求項１４に記載の方法。
寄生ギャップ容量を低減するために、所定のギャップによって、それぞれの多層Ｐプレーンセグメントをそれぞれの多層Ｇプレーンセグメントから分離させること
をさらに含む、請求項１４に記載の方法。
各ＩＣは、重なり合うＰＧプレーンセグメント上に組み立てられる、請求項１１に記載の方法。
前記１つ又は複数のｎｏ−ＰＧプレーンセグメントを形成することは、１つ又は複数の基板サイズ、１つ又は複数のポート位置、プレーン及びグランドセグメントの離隔距離、ｎｏ−ＰＧプレーンセグメントの所望の長さ、及びＩＲドロップに基づいて、電源及び／又はグランドプレーンのどの部分がｎｏ−ＰＧプレーンセグメントのための位置であるかを決定することを含む、請求項１１に記載の方法。
前記配電ネットワークは、プリント回路基板上に組み立てられる、請求項１１に記載の方法。
前記配電ネットワークは、チップパッケージ上に組み立てられる、請求項１１に記載の方法。
１つ又は複数のプロセッサによって実行されたときに請求項１１〜２１の何れか１項に記載の方法を実行するための命令をその上に記憶する、非一時的又は一時的コンピュータ可読媒体。