KR101570904B1 - 반도체 장치 및 반도체 장치의 설계 방법 - Google Patents
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Abstract
본 발명은 신호의 지연 시간의 변동을 방지함으로써 스큐를 저감시킬 수 있는 반도체 장치를 제공하는 것을 목적으로 한다.
반도체 장치는, 반도체 기판 상에 형성된 제1 배선층으로 형성되고, 제1 방향으로 배치된 제1 신호선(508)과, 상기 제1 배선층으로 형성되고, 상기 제1 방향으로, 상기 제1 신호선을 사이에 두고 양측에 배치되며, 제1 고정 전위가 부여된 제1및 제2 실드선(509, 510)과, 상기 반도체 기판 상에 형성된 제2 배선층으로 형성되고, 제1 배선 폭 및 제1 배선 간격으로, 상기 제1 방향에 대하여 대략 직교하는 제2 방향으로, 상기 제1 신호선 및 상기 제1 및 제2 실드선의 각각과 일부가 중첩되도록 배치되며, 상기 제1 고정 전위가 부여된 복수의 제3 실드선(701)을 갖는다.
반도체 장치는, 반도체 기판 상에 형성된 제1 배선층으로 형성되고, 제1 방향으로 배치된 제1 신호선(508)과, 상기 제1 배선층으로 형성되고, 상기 제1 방향으로, 상기 제1 신호선을 사이에 두고 양측에 배치되며, 제1 고정 전위가 부여된 제1및 제2 실드선(509, 510)과, 상기 반도체 기판 상에 형성된 제2 배선층으로 형성되고, 제1 배선 폭 및 제1 배선 간격으로, 상기 제1 방향에 대하여 대략 직교하는 제2 방향으로, 상기 제1 신호선 및 상기 제1 및 제2 실드선의 각각과 일부가 중첩되도록 배치되며, 상기 제1 고정 전위가 부여된 복수의 제3 실드선(701)을 갖는다.
Description
본 발명은, 반도체 장치 및 반도체 장치의 설계 방법에 관한 것이다.
클록 신호를 필요로 하는 복수의 회로를 갖는 반도체 집적 회로 장치가 알려져 있다(예컨대, 특허문헌 1 참조). 반도체 집적 회로 장치에는, 펄스 발생기 및 클록 드라이버로부터의 클록 간선과, 전원 및 그라운드선과, 클록 간선용 실드 배선과, 복수의 회로가 배치되어 있다. 또한, 반도체 집적 회로 장치에는, 장치의 구성 요소 각각의 배치 관계가 정해진 룰을 만족하고 있는지의 여부를 판정하여 얻어진 판정 결과에 따라, 클록 지선과 클록 지선용 실드 배선이 배치되고, 클록 지선용 실드 배선과, 전원 또는 그라운드선 중 어느 하나가 교차하는 영역에 양자를 접속하기 위한 접속 수단이 배치되어 있다.
또한, 하나의 층에 설치된 클록 신호를 전파하기 위한 클록 배선과, 하나의 층에 클록 배선을 따라 그 양측에 설치된 한 쌍의 동층(同層) 실드 배선과, 하나의 층의 하층 및 상층 또는 이들 중 어느 하나의 층에 클록 배선 및 한 쌍의 실드 배선을 따라 설치된 인접층 실드 배선을 포함하는 클록 배선 구조가 알려져 있다(예컨대, 특허문헌 2 참조).
또한, 클록 배선과, 클록 배선과 동층에서, 클록 배선을 따라 그 양측에 설치된 한 쌍의 제1 실드 배선과, 클록 배선과 절연층을 통한 상이한 층에서, 클록 배선 및 한 쌍의 제1 실드 배선이 대향하는 영역을 덮도록 설치된 제2 실드 배선을 갖는 배선 구조가 알려져 있다(예컨대, 특허문헌 3 참조). 그 배선 구조는, 한 쌍의 전극이 절연층을 통해 대향 배치된 MIM 용량을 가지며, MIM 용량의 한 쌍의 전극 중 적어도 하나가, 제2 실드 배선과 동층에 설치되어 있다.
클록 트리에 의해, 복수의 클록 신호선을 배치하고, 동일한 클록 신호를 분배하는 경우에, 복수의 클록 신호선의 용량이 상이하면, 분배한 복수의 클록 신호의 타이밍에 편차가 생겨, 클록 스큐(skew)가 발생해 버린다.
본 발명의 목적은, 신호의 지연 시간의 변동을 방지함으로써 스큐를 저감시킬 수 있는 반도체 장치 및 반도체 장치의 설계 방법을 제공하는 것이다.
반도체 장치는, 반도체 기판 상에 형성된 제1 배선층에서 형성되고, 제1 방향으로 배치된 제1 신호선과, 상기 제1 배선층에서 형성되고, 상기 제1 방향으로, 상기 제1 신호선을 사이에 두고 양측에 배치되며, 제1 고정 전위가 부여된 제1 및 제2 실드선과, 상기 반도체 기판 상에 형성된 제2 배선층에서 형성되고, 제1 배선 폭 및 제1 배선 간격으로, 상기 제1 방향에 대하여 대략 직교하는 제2 방향으로, 상기 제1 신호선 및 상기 제1 및 제2 실드선의 각각과 일부가 중첩되도록 배치되며, 상기 제1 고정 전위가 부여된 복수의 제3 실드선을 갖는다.
복수의 제3 실드선을 설치하는 것에 의해, 제1 신호선의 신호의 지연 시간의 변동을 방지하고, 스큐를 저감하여, 크로스토크를 저감시킬 수 있다.
도 1은 클록 트리의 구성예를 도시하는 도면.
도 2는 H 트리의 등장(等長) 배선에 의한 클록 트리의 예를 도시하는 도면.
도 3은 클록 신호선을 포함하는 배선층의 예를 도시하는 배선층의 단면도.
도 4는 H 트리에 대하여 사이드 실드선을 설치한 도면.
도 5는 신호선 및 실드선을 갖는 반도체 장치의 예를 도시하는 배선층의 평면도.
도 6은 도 5의 반도체 장치에 대하여 실드선을 설치하는 예를 도시하는 도면.
도 7은 도 5의 반도체 장치에 대하여 제3 실드선을 설치한 배선층의 평면도.
도 8은 도 5의 반도체 장치의 배선층의 사시도.
도 9는 도 7의 반도체 장치의 배선층의 사시도.
도 10은 도 3의 반도체 장치에 대하여 제3 실드선을 추가한 배선층의 단면도.
도 11은 반도체 장치의 설계를 행하는 설계 장치를 구성하는 컴퓨터의 하드웨어 구성예를 도시하는 블록도.
도 12는 도 11의 설계 장치의 설계 방법의 처리예를 도시하는 흐름도.
도 13은 도 5에 배선 그리드가 추가된 도면.
도 14는 배선층의 평면도.
도 15는 배선층의 평면도.
도 16은 도 13의 반도체 장치에 대하여 제2 신호선의 폭이 큰 경우의 배선층의 평면도.
도 17은 배선층의 평면도.
도 18은 배선층의 평면도.
도 19는 도 20의 반도체 장치의 타이밍 해석에 의해 타이밍 위반의 결과가 얻어진 경우의 처리예를 도시하는 흐름도.
도 20은 배선층의 평면도.
도 21은 배선층의 평면도.
도 22는 배선층의 평면도.
도 23은 배선층의 평면도.
도 24는 다른 실시형태에 의한 반도체 장치의 설계 방법의 처리예를 도시하는 흐름도.
도 25는 배선층의 평면도.
도 26은 배선층의 평면도.
도 27은 배선층의 평면도.
도 28은 배선층의 평면도.
도 29는 배선층의 평면도.
도 30은 배선층의 평면도.
도 31은 배선층의 평면도.
도 32는 배선층의 평면도.
도 33은 배선층의 평면도.
도 2는 H 트리의 등장(等長) 배선에 의한 클록 트리의 예를 도시하는 도면.
도 3은 클록 신호선을 포함하는 배선층의 예를 도시하는 배선층의 단면도.
도 4는 H 트리에 대하여 사이드 실드선을 설치한 도면.
도 5는 신호선 및 실드선을 갖는 반도체 장치의 예를 도시하는 배선층의 평면도.
도 6은 도 5의 반도체 장치에 대하여 실드선을 설치하는 예를 도시하는 도면.
도 7은 도 5의 반도체 장치에 대하여 제3 실드선을 설치한 배선층의 평면도.
도 8은 도 5의 반도체 장치의 배선층의 사시도.
도 9는 도 7의 반도체 장치의 배선층의 사시도.
도 10은 도 3의 반도체 장치에 대하여 제3 실드선을 추가한 배선층의 단면도.
도 11은 반도체 장치의 설계를 행하는 설계 장치를 구성하는 컴퓨터의 하드웨어 구성예를 도시하는 블록도.
도 12는 도 11의 설계 장치의 설계 방법의 처리예를 도시하는 흐름도.
도 13은 도 5에 배선 그리드가 추가된 도면.
도 14는 배선층의 평면도.
도 15는 배선층의 평면도.
도 16은 도 13의 반도체 장치에 대하여 제2 신호선의 폭이 큰 경우의 배선층의 평면도.
도 17은 배선층의 평면도.
도 18은 배선층의 평면도.
도 19는 도 20의 반도체 장치의 타이밍 해석에 의해 타이밍 위반의 결과가 얻어진 경우의 처리예를 도시하는 흐름도.
도 20은 배선층의 평면도.
도 21은 배선층의 평면도.
도 22는 배선층의 평면도.
도 23은 배선층의 평면도.
도 24는 다른 실시형태에 의한 반도체 장치의 설계 방법의 처리예를 도시하는 흐름도.
도 25는 배선층의 평면도.
도 26은 배선층의 평면도.
도 27은 배선층의 평면도.
도 28은 배선층의 평면도.
도 29는 배선층의 평면도.
도 30은 배선층의 평면도.
도 31은 배선층의 평면도.
도 32는 배선층의 평면도.
도 33은 배선층의 평면도.
도 1은, 클록 트리의 구성예를 도시하는 도면이다. 드라이버(101a 및 101b)는, 각각 동일한 클록 신호를 증폭하여, 클록 신호선(103a 및 103b)을 통해, 리시버(102a 및 102b)에 출력한다. 이것에 의해, 동일한 클록 신호를 복수의 리시버(102a 및 102b)에 분배할 수 있다. 분배된 클록 신호는, 플립플롭 또는 래치 회로의 동기 신호로서 이용된다. 예컨대 드라이버(101a 및 101b)는 버퍼이며, 리시버(102a 및 102b)는 플립플롭 또는 래치 회로이다. 클록 신호를 분배함에 있어서, 동기 설계에서는, 드라이버(101a)로부터 리시버(102a)까지의 클록 도달 지연 시간과, 드라이버(101b)로부터 리시버(102b)까지의 클록 도달 지연 시간의 차(클록 스큐)를 작게 해야 한다.
그러나, 클록 신호선(103a 및 103b)은, 주위의 레이아웃 패턴에 의해, 동층이나 상하층의 인접 배선과의 접합 용량이 상이한 것에 의해, 리시버(102a 및 102b)에의 클록 도달 지연 시간에 변동이 생긴다. 또한, 제조 공정에서, 주변 패턴 등에 의해, 막 두께나 배선 폭 등 제조상의 변동이 발생하여, 클록 도달 지연 시간에 변동을 발생시킨다.
정적 타이밍 해석(STA: static timing analysis)에서는, 지연 시간은, 이하의 성분으로 나눠 계산된다.
지연 시간=(셀의 지연 시간)+(배선의 지연 시간)+(크로스토크 지연 시간)
셀의 지연 시간은, 입력 파형의 에지의 기울기 및 출력의 부하 용량의 함수이다. 배선의 지연 시간은, 배선 저항 및 배선 용량(대(對) 접지(earth) 용량과 배선간 용량)의 함수이다. 크로스토크 지연 시간은, 배선간 용량 및 드라이버 강도의 함수이다.
여기서, 클록 신호선(103a)의 셀의 지연 시간을 T1a, 클록 신호선(103b)의 셀의 지연 시간을 T1b, 클록 신호선(103a)의 배선의 지연 시간을 T2a, 클록 신호선(103b)의 배선의 지연 시간을 T2b, 클록 신호선(103a)의 크로스토크 지연 시간을 T3a, 클록 신호선(103b)의 크로스토크 지연 시간을 T3b로 한다. 이 때, 클록 신호선(103a 및 103b)간의 스큐는 이하의 식으로 표시된다.
스큐=(셀의 지연 시간의 차)+(배선의 지연 시간의 차)+(크로스토크 지연 시간의 차)
=(T1a-T1b)+(T2a-T2b)+(T3a-T3b)
따라서, 각각의 요소의 지연 시간의 차를 작게 함으로써, 스큐를 작게 할 수 있다.
이론적으로는, 클록 신호선(103a)의 길이(104a)와 클록 신호선(103b)의 길이(104b)를 동등하게 함으로써, 클록 신호선(103a 및 103b)의 저항 및 용량이 동등해져, 스큐를 저감시킬 수 있다.
도 2는, H 트리의 등장 배선에 의한 클록 트리의 예를 도시하는 도면이다. H 트리는, 복수의 드라이버(101) 및 클록 신호선(103)에 의해 구성된다. 클록 신호는, 중앙의 드라이버(101)로부터 발신되어, 복수의 클록 신호에 분배된다. 배선 토폴로지를 동등하게 하고, 대응하는 클록 신호선(103)을 같은 길이로 함으로써, 클록 스큐를 작게 할 수 있다. 이것에 의해, 각각의 클록 신호선(103)의 배선 저항과 용량의 차가 작아져, 배선 지연 시간의 차와 셀 지연 시간의 차가 개선되고, 클록 스큐가 개선된다. 배선 저항은, 배선 패턴을 맞춤으로써 제조상의 변동을 제외하면, 대략 저항값을 맞출 수 있다.
도 3은, 도 1에 대응하여, 클록 신호선을 포함하는 배선층의 예를 도시하는 배선층의 단면도이다. 클록 신호선(103a 및 103b)은, N층에 설치된다. N-1층은, N층의 아래층이다. N-2층은, N-1층의 아래층이다. 클록 신호선(103a) 아래의 N-1층 및 N-2층에는, 신호선(105a)이 설치된다. 클록 신호선(103b) 아래의 N-1층 및 N-2층에는, 신호선(105b)이 설치된다. 신호선(105a)의 패턴과 신호선(105b)의 패턴은 상이하다. 따라서, 클록 신호선(103a)과 신호선(105a) 사이의 배선간 용량과, 클록 신호선(103b)과 신호선(105b) 사이의 배선간 용량은 상이하기 때문에, 클록 신호선(103a 및 103b)간의 스큐가 발생한다. 이 때문에 스큐를 저감시키기 위해서는, 신호선(105a)의 패턴과 신호선(105b)의 패턴이 동등해지는 것이 바람직하다.
도 4는, H 트리(도 2)에 대하여 사이드 실드선(401)을 설치한 도면이다. 클록 신호선(103)에 대하여, 동층에서, 클록 신호선(103)의 양측에 실드선(401)을 부설함으로써, 동층에서 발생하는 용량을 맞추는 동시에, 크로스토크를 경감시킬 수 있다.
도 5는 신호선 및 실드선을 갖는 반도체 장치의 예를 도시하는 배선층의 평면도이며, 도 8은 도 5의 반도체 장치의 배선층의 사시도이다. 제2 배선층(N-1층)은 제1 배선층(N층) 아래의 배선층이며, 제3 배선층(N-2층)은 제2 배선층(N-1층) 아래의 배선층이다. 제1∼제3 배선층은, 각각 절연층에 의해 분리되어 있다.
제1 신호선(508)은, 반도체 기판 상에 형성된 제1 배선층(N층)으로 형성되고, 제1 방향(도면의 상하 방향)으로 배치되어 있다. 제1 실드선(509) 및 제2 실드선(510)은, 제1 배선층(N층)으로 형성되고, 제1 방향으로, 제1 신호선(508)을 사이에 두고 양측에 배치되며, 제1 고정 전위(그라운드 전위 또는 전원 전위)가 부여된다. 실드선(509 및 510)을 설치하는 것에 의해, 도 4와 마찬가지로, 제1 신호선(508)의 용량을 일정값으로 하여 스큐를 저감하고, 제1 신호선(508)의 양측으로부터의 크로스토크를 저감시킬 수 있다.
신호선(501∼504)은, 서로 콘택트(비아)에 의해 접속되어 있다. 신호선(502 및 504)은, 제1 배선층(N층)이며, 제1 방향으로 배치되어 있다. 신호선(501 및 503)은, 제2 배선층(N-1층)이며, 제2 방향(도면의 좌우 방향)으로 배치되어 있다. 제2 방향은, 제1 방향에 대하여 대략 직교하는 방향이다.
신호선(505∼507)은, 서로 콘택트(비아)에 의해 접속되어 있다. 신호선(506)은, 제1 배선층(N층)이며, 제1 방향으로 배치되어 있다. 신호선(505 및 507)은, 제2 배선층(N-1층)이며, 제2 방향으로 배치되어 있다. 신호선(801)(도 8)은, 제3 배선층(N-2)층이며, 제1 방향으로 배치되어 있다.
제1 배선층(N층)은, 우선 배선 방향이 제1 방향이며, 제1 방향을 따라 연장되는 배선(502, 504, 506, 508∼510)이 설치된다. 제2 배선층(N-1층)은, 우선 배선 방향이 제2 방향이며, 제2 방향을 따라 연장되는 배선(501, 503, 505, 507)이 설치된다. 제3 배선층(N-2층)은, 우선 배선 방향이 제1 방향이며, 제1 방향을 따라 연장되는 배선(801)(도 8)이 설치된다. 이상과 같이, 제1∼제3 배선층의 우선 배선 방향은, 상하 방향에 대하여, 제1 방향과 제2 방향이 교대로 교체된다. 배선(501∼510)은, 최상층에서는 알루미늄이 이용되고, 최상층 이외의 층에서는 구리가 이용된다.
제2 신호선(503 및 507)은, 제2 배선층(N-1층)이며, 제2 방향으로, 제1 신호선(508), 제1 실드선(509) 및 제2 실드선(510)의 각각과 일부가 중첩되도록 배치되어 있다.
도 6은, 도 5의 반도체 장치에 대하여 실드선(601)을 설치하는 예를 도시하는 도면이다. 전술한 바와 같이, 스큐를 저감하기 위해서는, 도 3의 신호선(105a)의 패턴과 신호선(105b)의 패턴을 동등하게 하는 것이 바람직하다. 그래서, 제1 신호선(508) 아래의 제2 배선층(N-1층)에 있어서, 제1 신호선(508)과 동일한 제1 방향으로, 실드선(601)을 설치하는 것이 바람직하다. 그러나, 제2 배선층(N-1층)은, 우선 배선 방향이 제2 방향이며, 실드선(601)의 제1 방향은 비(非)우선 배선 방향이다. 따라서, 제2 배선층(N-1층)이며, 비우선 배선 방향인 제1 방향의 실드선(601)을 설치하면, 제2 방향의 제2 신호선(503)이 절단되어 버려, 배선성을 현저히 저하시키는 문제가 생긴다.
도 7은 도 5의 반도체 장치에 대하여 제3 실드선(701)을 설치한 배선층의 평면도이고, 도 9는 도 7의 반도체 장치의 배선층의 사시도이며, 도 8의 반도체 장치에 대하여 제3 실드선(701)이 추가되어 있다. 복수의 제3 실드선(701)은, 반도체 기판 상에 형성된 제2 배선층(N-1층)으로 형성되고, 제1 배선 폭 및 제1 배선 간격으로, 제1 방향에 대하여 대략 직교하는 제2 방향(도 7의 좌우 방향)으로, 제1 신호선(508), 제1 실드선(509) 및 제2 실드선(510)의 각각과 일부가 중첩되도록 배치되며, 제1 고정 전위(그라운드 전위 또는 전원 전위)가 부여된다. 또한, 복수의 제3 실드선(701)은, 제1 실드선(509) 및/또는 제2 실드선(510)과 콘택트(비아)(901)에 의해 접속되어 있다. 제1 신호선(508)에 대하여, 제1 실드선(509), 제2 실드선(510), 제3 실드선(701) 및 제2 신호선(503, 507)은, 사다리(래더)형의 형상을 갖는다. 제3 실드선(701) 및 제2 신호선(503, 507)은, 제1 배선 폭 및 제1 배선 간격으로 배치되기 때문에, 제1 신호선(508)의 용량을 일정값으로 하여 스큐를 저감하고, 제1 신호선(508)의 하층으로부터의 크로스토크를 저감시킬 수 있다. 제2 배선층(N-1층)에 있어서, 제2 신호선(503 및 507)이 없는 부분에, 제3 실드선(701)을 추가함으로써, 배선 패턴의 균일성을 유지할 수 있다.
도 10은, 도 7 및 도 9와 마찬가지로, 도 3의 반도체 장치에 대하여 제3 실드선(701)을 추가한 배선층의 단면도이다. 클록 신호선(103a 및 103b)은, 도 7 및 도 9의 제1 신호선(508)에 대응한다.
클록 신호선(103a) 아래의 제2 배선층(N-1층)에는, 제3 실드선(701) 및 신호선(105a)이 제1 배선 폭 및 제1 배선 간격으로 배치되어 있다. 제3 실드선(701)을 설치함으로써, 클록 신호선(103a)은, 용량이 일정값이 되어, 제3 배선층(N-2층)의 신호선(105a)으로부터의 크로스토크를 저감시킬 수 있다.
클록 신호선(103b) 아래의 제2 배선층(N-1층)에는, 제3 실드선(701) 및 신호선(105b)이 제1 배선 폭 및 제1 배선 간격으로 배치되어 있다. 제3 실드선(701)을 설치함으로써, 클록 신호선(103b)은, 용량이 일정값이 되어, 제3 배선층(N-2층)의 신호선(105b)으로부터의 크로스토크를 저감시킬 수 있다.
클록 신호선(103a) 아래의 제2 배선층(N-1층)의 배선(105a, 701)의 패턴과, 클록 신호선(103b) 아래의 제2 배선층(N-1층)의 배선(105b, 701)의 패턴이 동등해지기 때문에, 클록 배선(103a)의 용량과 클록 배선(103b)의 용량이 대략 동일해진다. 이것에 의해, 클록 신호선(103a)의 지연 시간과 클록 배선(103b)의 지연 시간이 거의 동일해져, 클록 신호(103a 및 103b) 간의 스큐를 저감시킬 수 있다.
또한, 상기에서는, 제1 신호선(508) 아래의 층을 예로 설명했지만, 제1 신호선(508) 위의 층도, 아래의 층과 마찬가지다.
도 11은, 반도체 장치의 설계를 행하는 설계 장치를 구성하는 컴퓨터의 하드웨어 구성예를 도시하는 블록도이다. 이 설계 장치는, CAD(computer-aided design)에 의해, 반도체 장치의 설계 데이터를 생성할 수 있다.
버스(1101)에는, 중앙 처리 장치(CPU)(1102), ROM(1103), RAM(1104), 네트워크 인터페이스(1105), 입력 장치(1106), 출력 장치(1107) 및 외부 기억 장치(1108)가 접속되어 있다.
CPU(1102)는, 데이터의 처리 및 연산을 행하고, 버스(1101)를 통해 접속된 상기의 구성 유닛을 제어하는 것이다. ROM(1103)에는, 미리 부트 프로그램이 기억되어 있고, 이 부트 프로그램을 CPU(1102)가 실행함으로써, 컴퓨터가 기동한다. 외부 기억 장치(1108)에 컴퓨터 프로그램이 기억되어 있고, 그 컴퓨터 프로그램이 RAM(1104)에 복사되며, CPU(1102)에 의해 실행된다. 이 컴퓨터는, 컴퓨터 프로그램을 실행함으로써, 후술하는 도 12의 설계 처리 등을 행할 수 있다.
외부 기억 장치(1108)는, 예컨대 하드디스크 기억 장치 등이며, 전원을 꺼도 기억 내용이 사라지지 않는다. 외부 기억 장치(1108)는, 컴퓨터 프로그램, 설계 데이터 등을 기록매체에 기록하거나, 기록매체로부터 컴퓨터 프로그램 등을 판독할 수 있다.
네트워크 인터페이스(1105)는, 네트워크에 대하여 컴퓨터 프로그램 및 설계 데이터 등을 입출력할 수 있다. 입력 장치(1106)는, 예컨대 키보드 및 포인팅 디바이스(마우스) 등이며, 각종 지정 또는 입력 등을 행할 수 있다. 출력 장치(1107)는, 디스플레이 및 프린터 등이며, 표시 또는 인쇄할 수 있다.
본 실시형태는, 컴퓨터가 프로그램을 실행하는 것에 의해 실현할 수 있다. 또한, 프로그램을 컴퓨터에 공급하기 위한 수단, 예컨대 이러한 프로그램을 기록한 CD-ROM 등의 컴퓨터 판독 가능한 기록매체도 본 발명의 실시형태로서 적용할 수 있다. 또한, 상기한 프로그램을 기록한 컴퓨터 판독 가능한 기록매체 등의 컴퓨터 프로그램 프로덕트도 본 발명의 실시형태로서 적용할 수 있다. 상기 프로그램, 기록매체 및 컴퓨터 프로그램 프로덕트는, 본 발명의 범주에 포함된다. 기록매체로서는, 예컨대 플렉시블 디스크, 하드 디스크, 광 디스크, 광자기 디스크, CD-ROM, 자기테이프, 불휘발성의 메모리 카드, ROM 등을 이용할 수 있다.
도 12는, 도 11의 설계 장치의 설계 방법의 처리예를 도시하는 흐름도이다. 설계 장치는, 도 7 및 도 9의 반도체 장치의 설계 처리를 행하고, 설계 데이터를 생성하여 외부 기억 장치(1108)에 기억한다. 도 13은, 도 5에 배선 그리드(1300)가 추가된 도면이다. 배선 그리드(1300)는, 제2 배선층(N-1층)에서의 설계룰상의 최소배선 간격을 나타내는 그리드이다.
우선, 단계 S1201에서, 설계 장치는, 도 13에 도시하는 바와 같이, 제1 배선층(N층)이며, 제1 방향으로, 제1 신호선(클록 신호선)(508)을 배치한다. 예컨대 설계 장치는, 도 2의 H 트리와 같은 등(等)토폴로지 배선의 클록 신호선(103)을 배치한다. 다음에, 설계 장치는, 제1 배선층(N층)이며, 제1 방향으로, 제1 신호선(508)을 사이에 두고 양측에 제1 실드선(509) 및 제2 실드선(510)을 배치한다.
다음에, 단계 S1202에서, 설계 장치는, 도 13에 도시하는 바와 같이, 신호선(501∼507)을 배치한다. 신호선(502, 504 및 506)은, 제1 배선층(N층)이며, 제1 방향으로 배치된다. 신호선(501, 503, 505 및 507)은, 제2 배선층(N-1층)이며, 제2 방향으로 배치된다. 제2 신호선(503 및 507)은, 제1 신호선(508), 제1 실드선(509)및 제2 실드선(510)의 각각과 일부가 중첩된다.
다음에, 단계 S1203에서, 설계 장치는, 복수의 제1 신호선(클록 신호선) 중 대상이 되는 제1 신호선(클록 신호선)(508)을 순차 하나씩 선택한다. 예컨대 도 13의 제1 신호선(클록 신호선)(508)이 선택된다.
다음에, 단계 S1204에서, 설계 장치는, 대상이 되는 제1 신호선(클록 신호선)(508) 위의 N+1층 및 아래의 N-1층의 배선 그리드(1300)와, 대상이 되는 제1 신호선(클록 신호선)(508)과의 교점을 순차 하나씩 선택한다. 예컨대 우선, 도 13의 최상의 배선 그리드선(1300)과 제1 신호선(클록 배선)(508)과의 교점이 선택된다.
다음에, 단계 S1205에서, 설계 장치는, 선택된 교점에 제3 실드선(701)을 추가할 수 있는지의 여부를 체크한다. 예컨대 도 13의 최상의 배선 그리드선(1300)과 제1 신호선(클록 배선)(508)과의 교점에는, 제2 신호선(503)이 배치되어 있기 때문에, 제3 실드선(701)을 추가할 수 없다고 판정한다. 추가할 수 없으면 단계 S1207로 진행하고, 추가할 수 있으면 단계 S1206으로 진행한다.
단계 S1207에서, 설계 장치는, 모든 교점의 체크를 종료했는지의 여부를 판정한다. 종료되어 있지 않으면 단계 S1204로 되돌아가고, 종료되어 있으면 단계 S1208로 진행한다.
다음에, 단계 S1204로 되돌아가, 설계 장치는, 도 13의 위에서 2번째의 배선 그리드(1300)와 제1 신호선(클록 신호선)(508)과의 교점을 선택한다. 다음에, 단계 S1205에서, 설계 장치는, 그 교점에는 제2 신호선(507)이 배치되어 있기 때문에, 제3 실드선(701)을 추가할 수 없다고 판정한다.
다음에, 단계 S1204로 되돌아가, 설계 장치는, 도 13의 위에서 3번째의 배선 그리드(1300)와 제1 신호선(클록 신호선)(508)과의 교점을 선택한다. 다음에, 단계 S1205에서, 설계 장치는, 그 교점에는 제2 신호선이 배치되어 있지 않기 때문에, 제3 실드선(701)을 추가할 수 있다고 판정하고, 단계 S1206으로 진행한다.
단계 S1206에서, 설계 장치는, 도 14에 도시하는 바와 같이, 제2 배선층(N-1층)이며, 그 교점에서 제2 방향으로 제3 실드선(701a)을 배치하고, 제3 실드선(701a)을 콘택트에 의해 제1 실드선(509) 및 제2 실드선(510)에 접속한다.
다음에, 단계 S1204로 되돌아가, 설계 장치는, 도 14의 위에서 4번째의 배선 그리드(1300)와 제1 신호선(클록 신호선)(508)과의 교점을 선택한다. 다음에, 단계 S1205에서, 설계 장치는, 그 교점에는 제2 신호선이 배치되어 있지 않기 때문에, 제3 실드선(701)을 추가할 수 있다고 판정하고, 단계 S1206으로 진행한다.
단계 S1206에서, 설계 장치는, 도 15에 도시하는 바와 같이, 제2 배선층(N-1층)이며, 그 교점에서 제2 방향으로 제3 실드선(701b)을 배치하고, 제3 실드선(701b)을 콘택트에 의해 제1 실드선(509) 및 제2 실드선(510)에 접속한다.
다음에, 단계 S1207에서, 설계 장치는, 모든 교점의 체크가 종료되었다고 판정되면, 단계 S1208로 진행한다. 단계 S1208에서, 설계 장치는, 모든 제1 신호선(클록 신호선)의 체크가 완료되었는지의 여부를 판정한다. 완료되어 있지 않으면, 단계 S1203으로 되돌아가, 다음의 제1 신호선(클록 신호선)을 선택하고, 상기 처리를 반복한다. 종료되어 있으면, 도 12의 처리를 종료한다.
이상과 같이, 설계 장치는, 배선 그리드(1300) 상에서, 제2 신호선이 배치되어 있지 않은 영역에 제3 실드선(701)을 배치한다.
도 16은, 도 13의 반도체 장치에 대하여 제2 신호선(507)의 폭이 큰 경우의 배선층의 평면도이다. 이 경우, 도 16의 위에서 3번째의 배선 그리드(1300)상에, 제3 실드선(701)을 설치하고자 하면, 그 제3 실드선(701)과 제2 신호선(507)의 간격이 너무 좁아져, 설계 룰을 만족시키지 않아, 제3 실드선(701)을 배치할 수 없다.
이 경우, 도 17에 도시하는 바와 같이, 제2 신호선(507)에 대하여, 설계 룰을 만족시키는 제1 배선 간격(1701)으로, 제3 실드선(701a)을 배치한다. 그 후, 도 18에 도시하는 바와 같이, 제3 실드선(701a)에 대하여, 제1 배선 간격(1701)으로, 제3 실드선(701b)을 배치한다. 이상에 의해, 제3 실드선(701a 및 701b)은, 제1 배선 폭 및 제1 배선 간격(1701)으로 배치된다.
또한, 제2 신호선(507)이 배선 그리드(1300) 상에 없는 경우도, 도 17 및 도 18과 마찬가지로, 제1 배선 간격(1701)으로, 제3 실드선(701a 및 701b)을 배치하면 된다.
도 19는, 도 20의 반도체 장치의 타이밍 해석에 의해 타이밍 위반의 결과가 얻어진 경우의 처리예를 도시하는 흐름도이다. 그 경우, 타이밍 위반을 해소하기 위해, 도 19의 처리에 의해, 클록 신호선 및/또는 신호선을 수정해야 한다.
도 20은, 도 15의 반도체 장치에 대하여, 신호선(501∼507) 대신에, 신호선(2001∼2003)을 설치한 도면이다. 신호선(2001∼2003)은, 콘택트에 의해 서로 접속되어 있다. 신호선(2001)은, 제3 배선층(N-2층)이며, 제1 방향으로 배치되어 있다. 신호선(2002)은, 제2 배선층(N-1층)이며, 제2 방향으로 배치되어 있다. 신호선(2003)은, 제1 배선층(N층)이며, 제1 방향으로 배치되어 있다. 제2 신호선(2002)은, 제1 신호선(508), 제1 실드선(509) 및 제2 실드선(510)의 각각과 일부가 중첩되어 있다. 제3 실드선(701)은, 배선 그리드(1300)와 제1 신호선(508)과의 교점에서, 제2 신호선(2002)이 없는 영역에 배치된다.
도 19의 단계 S1901에서, 설계 장치는, 도 20의 반도체 장치에서 모든 제3 실드선(701)을 삭제하고, 도 21의 반도체 장치의 배선층을 생성한다.
다음에, 단계 S1902에서, 설계 장치는, 타이밍 위반을 해소하도록, 도 21의 반도체 장치의 논리 설계 데이터를 수정한다.
다음에, 단계 S1903에서, 설계 장치는, 상기 논리 설계 데이터의 수정에 따라, 레이아웃 설계에 의해, 배선을 수정한다. 예컨대 설계 장치는, 도 22에 도시하는 바와 같이, 제2 배선층(N-1층)이며, 제2 방향으로 신호선(2201)을 배치한다.
다음에, 단계 S1904에서, 설계 장치는, 도 23에 도시하는 바와 같이, 제3 실드선(701)의 삽입 처리를 행한다. 단계 S1904의 처리는, 도 12의 처리와 동일한 처리이다. 예컨대 설계 장치는, 배선 그리드(1300)와 제1 신호선(508)과의 교점에서, 제2 신호선(2201 및 2002)이 배치되어 있지 않은 영역에 제3 실드선(701)을 배치하고, 제3 실드선(701)을 콘택트에 의해 제1 실드선(509) 및 제2 실드선(510)에 접속한다. 이상으로, 도 19의 처리를 종료한다.
도 24는, 다른 실시형태에 의한 반도체 장치의 설계 방법의 처리예를 도시하는 흐름도이고, 도 12의 흐름도에 대하여 단계 S2401이 추가되어 있다. 이하, 도 24의 처리가 도 12의 처리와 상이한 점을 설명한다. 도 24의 처리는, 도 12의 처리에 대하여, 배선의 균일성을 더 향상시킬 수 있다.
단계 S1201에서, 설계 장치는, 도 25에 도시하는 바와 같이, 제1 신호선(508), 제1 실드선(509) 및 제2 실드선(510)을 배치한다.
다음에, 단계 S2401에서, 설계 장치는, 도 25에 도시하는 바와 같이, 배선 그리드(1300)상에서 1 그리드 간격으로, 제2 배선층(N-1층)이며, 제2 방향으로 제3 실드선(701a)을 배치하고, 제3 실드선(701a)을 콘택트에 의해 제1 실드선(509) 및 제2 실드선(510)에 접속한다.
다음에, 단계 S1202에서, 설계 장치는, 도 26에 도시하는 바와 같이, 신호선(2001∼2003)을 배치한다.
다음에, 단계 S1203∼S1205를 통해, 단계 S1206으로 진행하고, 설계 장치는, 도 27에 도시하는 바와 같이, 배선 그리드(1300)와 제1 신호선(508)과의 교점에서, 배선(2002, 701a)이 배치되어 있지 않은 영역에, 제2 배선층(N-1층)이며, 제2 방향으로 제3 실드선(701b)을 배치한다. 그 외 처리는, 도 12의 처리와 같다.
본 실시형태에서는, 신호선(2001∼2003)의 배선 전에 1 그리드 간격으로 제3 실드선(701a)을 배치한다. 이것에 의해, 제1 신호선(508) 아래의 제2 배선층(N-1층)의 제2 신호선(2002)의 배치를 빈 영역에 유도한다. 다음에, 신호선(2001∼2003)을 배치한다. 그 후, 배선 그리드(1300)와 제1 신호선(508)과의 교점에서, 배선(2002, 701a)이 배치되지 않은 영역에, 제3 실드선(701b)을 배치한다. 이것에 의해, 제1 신호선(508) 아래의 제2 배선층(N-1층)의 배선을 균일하게 유지할 수 있다. 또한 단계 S2401에서는 1 그리드 간격으로 제3 실드선(701a)을 배치하는 예를 설명했지만, 이하, N(자연수) 그리드 간격으로 제3 실드선(701a)을 배치하는 예를 설명한다.
우선, 도 28∼도 30을 참조하면서, 도 29와 같이, 제2 신호선(2902)이 배선 그리드(1300) 밖에 배치되는 경우를 설명한다.
단계 S1201에서, 설계 장치는, 도 28에 도시하는 바와 같이, 제1 신호선(508), 제1 실드선(509) 및 제2 실드선(510)을 배치한다.
다음에, 단계 S2401에서, 설계 장치는, 배선 그리드(1300)상에서, 2 그리드 간격으로 제3 실드선(701a)을 배치한다.
다음에, 단계 S1202에서, 설계 장치는, 도 29에 도시하는 바와 같이, 신호선(2901∼2903)을 배치한다. 제2 신호선(2902)은, 배선 그리드(1300) 밖에 배치된다.
다음에, 단계 S1205에서, 설계 장치는, 도 29의 위에서 2번째의 배선 그리드(1300) 및 3번째의 배선 그리드(1300)는, 제2 신호선(2902)과의 간격이 너무 좁아, 설계 룰을 만족시키지 않기 때문에, 제3 실드 배선(701)을 추가할 수 없다고 판단한다. 또한, 설계 장치는, 도 29의 위에서 첫 번째 및 4번째의 배선 그리드(1300)에는, 제3 실드선(701a)이 배치되어 있기 때문에, 제3 실드선(701)을 추가할 수 없다고 판단한다.
다음에, 단계 S1206에서, 설계 장치는, 도 30의 위에서 5번째 및 6번째의 배선 그리드(1300)상에, 제3 실드선(701b)을 추가한다. 이상과 같이, 제3 실드선(701a 및 701b)을 배치함으로써, 스큐 및 크로스토크를 저감시킬 수 있다.
다음에, 도 31∼도 33을 참조하면서, 도 32와 같이, 큰폭의 제2 신호선(3202)이 배치되는 경우를 설명한다.
단계 S1201에서, 설계 장치는, 도 31에 도시하는 바와 같이, 제1 신호선(508), 제1 실드선(509) 및 제2 실드선(510)을 배치한다.
다음에, 단계 S2401에서, 설계 장치는, 배선 그리드(1300)상에서, 3 그리드 간격으로 제3 실드선(701a)을 배치한다.
다음에, 단계 S1202에서, 설계 장치는, 도 32에 도시하는 바와 같이, 신호선(3201∼3203)을 배치한다. 제2 신호선(3202)은, 제1 배선 폭보다 큰폭을 갖는다.
다음에, 단계 S1205에서, 설계 장치는, 도 32의 위에서 2번째 및 4번째의 배선 그리드(1300)는, 제2 신호선(3202)과의 간격이 너무 좁아, 설계 룰을 만족시키지 않기 때문에, 제3 실드 배선(701)을 추가할 수 없다고 판단한다. 또한, 설계 장치는, 도 32의 위에서 첫번째, 3번째 및 5번째의 배선 그리드(1300)에는, 배선(701a 및 3202)이 배치되어 있기 때문에, 제3 실드선(701)을 추가할 수 없다고 판단한다.
다음에, 단계 S1206에서, 설계 장치는, 도 33의 위에서 6번째의 배선 그리드(1300)상에, 제3 실드선(701b)을 추가한다. 이상과 같이, 제3 실드선(701a 및 701b)을 배치함으로써, 스큐 및 크로스토크를 저감시킬 수 있다.
상기 여러 가지의 실시형태에 의하면, 제1 신호선(508)의 하층 및/또는 상층에 제3 실드선(701)을 추가함으로써, 용량의 균일성이 높아져, 크로스토크를 저감시킬 수 있다. 그 결과, 제1 신호선(508)의 클록 신호의 지연 시간의 변동을 저감할 수 있어, 스큐를 작게 할 수 있다.
상기 여러 가지의 실시형태에서는, 배선층을 늘리지 않고, 제1 신호선(508)의 주변 레이아웃 패턴을 균일화함으로써, 인접 배선 용량의 균일화를 도모하고, 결과적으로 클록 스큐를 작게 할 수 있다. 구체적으로는, 상하층의 신호선의 배선성을 악화시키지 않고, 제1 신호선(508)의 용량을 균일하게 하여, 2층 하층 및/또는 2층 상층의 배선으로부터의 크로스토크의 영향을 작게 할 수 있다.
또한, 상기 실시형태는, 모두 본 발명을 실시함에 있어서의 구체화의 예를 나타낸 것에 지나지 않고, 이들에 의해 본 발명의 기술적 범위가 한정적으로 해석되어서는 안 되는 것이다. 즉, 본 발명은 그 기술 사상, 또는 그 주요한 특징으로부터 일탈하지 않고, 여러 가지 형태로 실시할 수 있다.
501∼507: 신호선, 508: 제1 신호선, 509: 제1 실드선, 510: 제2 실드선, 701: 제3 실드선
Claims (11)
- 삭제
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- 컴퓨터에 의해 실행되는 반도체 장치의 설계 방법에 있어서,
제1 배선층에서, 제1 방향으로, 제1 신호선을 사이에 두고 양측에 제1 및 제2 실드선을 상기 컴퓨터로 배치하는 단계;
제2 배선층에서, 미리 결정된 배선 폭 및 미리 결정된 배선 간격으로, 상기 제1 방향에 대하여 직교하는 제2 방향으로, 상기 제1 신호선과 상기 제1 및 제2 실드선의 각각과 일부가 교차하는 복수의 배선 그리드 영역을 상기 컴퓨터로 설정하는 단계;
상기 컴퓨터에 의해 설정되는 제2 신호선이 상기 배선 그리드 영역에 존재하는 지를 상기 컴퓨터로 검출하는 단계;
상기 배선 그리드 영역 중에서 상기 컴퓨터에 의해 상기 제2 신호선의 존재가 검출되지 않은 부분에 제3 실드선을 상기 컴퓨터로 배치하는 단계; 및
상기 컴퓨터에 의해 배치된 상기 제3 실드선과 상기 제1 및 제2 실드선을 비아들(vias)을 사용하여 상기 컴퓨터로 접속시키는 단계
를 포함하는 반도체 장치의 설계 방법. - 컴퓨터에 의해 실행되는 반도체 장치의 설계 방법에 있어서,
제1 배선층에서, 제1 방향으로, 제1 신호선을 사이에 두고 양측에 제1 및 제2 실드선을 상기 컴퓨터로 배치하는 단계;
제2 배선층에서, 미리 결정된 배선 폭 및 미리 결정된 배선 간격으로, 상기 제1 방향에 대하여 직교하는 제2 방향으로, 상기 제1 신호선과 상기 제1 및 제2 실드선의 각각과 일부가 교차하는 복수의 배선 그리드 영역을 상기 컴퓨터로 설정하는 단계;
상기 컴퓨터에 의해 설정되는 제2 신호선이 상기 배선 그리드 영역에 존재하는 지를 상기 컴퓨터로 검출하는 단계;
상기 배선 그리드 영역 중에서 상기 컴퓨터에 의해 상기 제2 신호선의 존재가 검출되지 않은 부분에 제3 실드선을 상기 컴퓨터로 배치하는 단계;
상기 컴퓨터에 의해 배치된 상기 제3 실드선과 상기 제1 및 제2 실드선을 비아들(vias)을 사용하여 상기 컴퓨터로 접속시키는 단계;
상기 반도체 장치의 타이밍 해석(timing analysis)에 의해 타이밍 위반인 경우에, 상기 제3 실드선을 상기 컴퓨터로 삭제하는 단계;
상기 타이밍 위반을 해소하기 위해서, 상기 제2 배선층에서, 상기 제2 방향으로 제3 신호선을 상기 컴퓨터로 배치하는 단계;
상기 제2 신호선 또는 상기 제3 신호선이 상기 배선 그리드 영역에 존재하는 지를 상기 컴퓨터로 검출하는 단계;
상기 배선 그리드 영역 중에서 상기 컴퓨터에 의해 상기 제2 신호선 및 상기 제3 신호선 중 어느 것의 존재도 검출되지 않은 부분에 제4 실드선을 상기 컴퓨터로 배치하는 단계; 및
상기 배선 그리드 영역에 배치한 상기 제4 실드선과 상기 제1 및 제2 실드선을 비아들을 사용하여 상기 컴퓨터로 접속시키는 단계
를 포함하는 반도체 장치의 설계 방법. - 컴퓨터에 의해 실행되는 반도체 장치의 설계 방법에 있어서,
제1 배선층에서, 제1 방향으로, 제1 신호선을 사이에 두고 양측에 제1 및 제2 실드선을 상기 컴퓨터로 배치하는 단계;
제2 배선층에서, 미리 결정된 배선 폭 및 미리 결정된 배선 간격으로, 상기 제1 방향에 대하여 직교하는 제2 방향으로, 상기 제1 신호선과 상기 제1 및 제2 실드선의 각각과 일부가 교차하는 복수의 배선 그리드 영역을 상기 컴퓨터로 설정하는 단계;
n개 간격의 배선 그리드 영역에 제3 실드선을 상기 컴퓨터로 배치하는 단계;
상기 제2 배선층에서, 상기 제2 방향으로 제2 신호선을 상기 컴퓨터로 배치하는 단계;
상기 제2 신호선 또는 상기 제3 실드선이 상기 배선 그리드 영역에 존재하는 지를 상기 컴퓨터로 검출하는 단계; 및
상기 배선 그리드 영역 중에서 상기 컴퓨터에 의해 상기 제2 신호선 및 상기 제3 실드선 중 어느 것의 존재도 검출되지 않은 부분에 제4 실드선을 상기 컴퓨터로 배치하는 단계
를 포함하는 반도체 장치의 설계 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JPJP-P-2012-219592 | 2012-10-01 | ||
| JP2012219592A JP6044240B2 (ja) | 2012-10-01 | 2012-10-01 | 半導体装置及び半導体装置の設計方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20140043273A KR20140043273A (ko) | 2014-04-09 |
| KR101570904B1 true KR101570904B1 (ko) | 2015-11-20 |
Family
ID=50386535
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020130103324A KR101570904B1 (ko) | 2012-10-01 | 2013-08-29 | 반도체 장치 및 반도체 장치의 설계 방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US9087171B2 (ko) |
| JP (1) | JP6044240B2 (ko) |
| KR (1) | KR101570904B1 (ko) |
| CN (2) | CN103715169B (ko) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7063589B2 (ja) * | 2017-12-04 | 2022-05-09 | 矢崎総業株式会社 | 車両用の回路体 |
| TWI660587B (zh) * | 2018-07-30 | 2019-05-21 | 瑞昱半導體股份有限公司 | 具有分時及分頻啟動機制的時脈產生系統及方法 |
| CN111209714B (zh) * | 2020-01-14 | 2023-09-15 | 飞腾信息技术有限公司 | 片上系统敏感信号线的时序优化装置 |
| US11113443B1 (en) | 2020-06-12 | 2021-09-07 | Taiwan Semiconductor Manufacturing Co., Ltd. | Integrated circuit with thicker metal lines on lower metallization layer |
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| CN114360432A (zh) * | 2022-02-18 | 2022-04-15 | Tcl华星光电技术有限公司 | 阵列基板及显示面板 |
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Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP3251421B2 (ja) * | 1994-04-11 | 2002-01-28 | 株式会社日立製作所 | 半導体集積回路 |
| JPH10189746A (ja) * | 1996-12-27 | 1998-07-21 | Oki Electric Ind Co Ltd | Ｌｓｉ論理回路の配線レイアウト方法 |
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| JP3498674B2 (ja) | 2000-04-26 | 2004-02-16 | 日本電気株式会社 | 半導体集積回路装置及びクロック配線方法並びに記録媒体 |
| JP3599017B2 (ja) | 2001-11-20 | 2004-12-08 | 日本電気株式会社 | クロック伝搬遅延時間の調整方法 |
| JP2007306290A (ja) * | 2006-05-11 | 2007-11-22 | Univ Of Tokyo | 伝送線路 |
| JP2009218526A (ja) | 2008-03-13 | 2009-09-24 | Nec Electronics Corp | クロック配線構造、半導体装置、及び半導体装置の製造方法 |
| JP2010130412A (ja) * | 2008-11-28 | 2010-06-10 | Renesas Technology Corp | 半導体集積回路 |
-
2012
- 2012-10-01 JP JP2012219592A patent/JP6044240B2/ja active Active
-
2013
- 2013-08-29 KR KR1020130103324A patent/KR101570904B1/ko active IP Right Grant
- 2013-09-23 CN CN201310443327.1A patent/CN103715169B/zh not_active Expired - Fee Related
- 2013-09-23 US US14/034,080 patent/US9087171B2/en not_active Expired - Fee Related
- 2013-09-23 CN CN201710480609.7A patent/CN107273623B/zh not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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| WO2007077623A1 (ja) * | 2006-01-04 | 2007-07-12 | Fujitsu Limited | 半導体集積回路におけるシールド線の配置方法、半導体集積回路の設計装置、及び半導体集積回路の設計プログラム |
| JP2009200217A (ja) * | 2008-02-21 | 2009-09-03 | Nec Corp | 半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN103715169A (zh) | 2014-04-09 |
| US9087171B2 (en) | 2015-07-21 |
| CN107273623A (zh) | 2017-10-20 |
| CN103715169B (zh) | 2017-07-25 |
| KR20140043273A (ko) | 2014-04-09 |
| JP2014072491A (ja) | 2014-04-21 |
| CN107273623B (zh) | 2020-08-11 |
| JP6044240B2 (ja) | 2016-12-14 |
| US20140096101A1 (en) | 2014-04-03 |
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Legal Events
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| AMND | Amendment | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| AMND | Amendment | ||
| N231 | Notification of change of applicant | ||
| X701 | Decision to grant (after re-examination) | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
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