CN104051360A - 半导体器件及布局设计系统 - Google Patents

Abstract

本公开涉及半导体器件及布局设计系统。在包括含有多个密封环的密封环区的半导体器件中，该多个密封环经由桥接图形按相等的间距彼此耦接，桥接图形的不当局部重定位会降低半导体器件的可靠性。半导体器件具有含有按第一间距间隔开的预定数量的桥接图形的第一分组以及含有按第一间距间隔开的预定数量的桥接图形的第二分组，第二分组位于与第一分组相距第二间距之处。第二间距大于第一间距。

Description

半导体器件及布局设计系统

相关申请的交叉引用

在2013年3月12日提交的日本专利申请No.2013-049046的公开内容，包括说明书、附图和摘要，通过引用的方式全文并入本文。

技术领域

本发明涉及具有保护区的半导体器件以及布局设计系统。

背景技术

水分在半导体器件（以下，可以称为半导体芯片）的划片表面进入等会不利地影响在半导体芯片上的电路元件和布线层。这样的水分进入常常发生于包括由低介电常数的绝缘材料制成的层间绝缘层的半导体芯片上。而且，在半导体芯片上的电路元件和布线会因在半导体芯片上的划片或树脂成型期间出现于层间绝缘层上的裂纹而断裂。

日本未经审查的专利公开No.2006-210648公开了包括覆盖于半导体基板之上的元件形成区以及形成于元件形成区周围的密封环区的半导体器件。密封环区包括具有布线的布线层以及具有数行狭缝通孔（slitvia）的通孔层。

如日本未经审查的专利公开No.2006-210648所公开的，形成于元件形成区周围的作为元件形成区的保护区的典型的密封环区包括：包含狭缝通孔和布线层的多个密封环。该多个密封环能够以较高的可靠性抑制水分进入元件形成区内以及裂纹出现于层间绝缘层上。

该多个密封环每个都具有垂直于狭缝通孔和布线层的延伸方向而形成的多个桥接图形（bridge pattern）。像密封环一样，桥接图形通过狭缝通孔和布线层来配置。桥接图形的狭缝通孔和布线层与密封环的狭缝通孔和布线层耦接。狭缝通孔和布线层在密封环的内部和外部是彼此相对的。由桥接图形耦接的密封环提高了密封环区的机械强度。

发明内容

密封环区的布局设计通过根据设计规则结合某些基本单元数据块而获得。包括桥接图形的预定数量的基本单元按预定的间距来布置，从而形成在半导体芯片上的密封环之间的桥接图形。即使是在按照相同的设计规则做出的设计中，元件形成区和密封环区的尺寸也会在半导体芯片之间不同。如果桥接图形在半导体芯片的尺寸改变时无法按相等的间距均匀地间隔开，则需要局部改变桥接图形之间的距离。这种改变通过局部地改变在含有桥接图形的基本单元之间的间距来调整。

如果含有桥接图形的基本单元按照不适合的方式进行局部重定位，则密封环区的机械强度降低。这会降低半导体芯片的可靠性。其他问题和新特征将参考本说明书的描述和附图来阐明。

根据一种实施例，半导体器件包括形成于半导体基板之上的电路设计区以及布置于电路设计区周围的密封环区。密封环区具有第一密封环角部单元和第二密封环角部单元、与各自的第一及第二密封环角部单元耦接的第一密封环和第二密封环，以及与第一及第二密封环耦接的多个第一桥接图形。第一桥接图形具有第一分组和第二分组，第一分组邻接于第一密封环角部单元并且包括按第一间距间隔开的预定数量的第一桥接图形，而第二分组位于与第一分组相距第二间距之处并且包括按第一间距间隔开的预定数量的第一桥接图形。第二间距大于第一间距。

根据该实施例，与密封环耦接的桥接图形的位置被调整于芯片周围且于芯片的中心附近，从而在保持密封环区的机械强度的同时完成半导体器件。

附图说明

图1是根据第一实施例的半导体器件的示意图；

图2是设置于根据第一实施例的半导体器件中的密封环区的平面图；

图3A至3C是示出设置于根据第一实施例的半导体器件中的密封环边缘单元的平面图和截面图；

图4A和4B是设置于根据第一实施例的半导体器件中的桥间距调整单元的平面图和截面图；

图5A和5B是设置于根据第一实施例的半导体器件中的密封环角部单元的平面图；

图6是设置于根据第一实施例的半导体器件中的密封环区的平面图；

图7A和7B是设置于根据第一实施例的半导体器件中的密封环区的截面图；

图8是根据该实施例的密封环/裂纹扩展防止布局生成系统的示意图；

图9是由根据该实施例的密封环/裂纹扩展防止布局生成系统生成的芯片单元数据的示意图；

图10是示出由根据该实施例的密封环/裂纹扩展防止布局生成系统生成密封环区的步骤的流程图；

图11示出了在为图10中的生成密封环区的步骤所必需的主要区域的矩形坐标与主要区域之间的距离之间的关系；

图12是在密封环角部单元之间的间距的说明图，该间距在图10的步骤S6中计算出；

图13示出了基于在图10的步骤S8中的处理而布置于密封环角部单元之间的预定数量的密封环边缘单元的布局；

图14示出了基于在图10的步骤S9中的处理而布置于密封环角部单元之间的第一密封环边缘单元分组和第二密封环边缘单元分组的布局；

图15示出了基于在图10的步骤S9中的处理而布置的密封间距调整单元分组的布局；

图16是示出在根据该实施例的密封环/裂纹扩展防止布局生成系统中生成密封环区的步骤S9的修改的流程图；

图17是根据第二实施例的半导体器件的示意图；

图18是示出在图8的密封环/裂纹扩展防止布局生成系统中生成设置于图17的半导体器件内的密封环区的步骤的流程图；

图19示出了设置于图17的半导体器件内的主要区域的矩形坐标以及在主要区域之间的距离与表文件描述之间的关系；

图20是根据第三实施例的半导体器件的示意图；

图21A至21C是设置于图20的半导体器件内的裂纹扩展防止区的平面图和截面图；

图22是示出在根据该实施例的密封环/裂纹扩展防止布局生成系统中生成裂纹扩展防止区的步骤的流程图；

图23是根据第四实施例的半导体器件的示意图；

图24是设置于图23的半导体器件内的密封环区和裂纹扩展防止区的平面图；以及

图25是根据第五实施例的半导体器件的示意图。

具体实施方式

实施例将在下文参照附图来描述。本发明并非总是限定于在实施例中所描述的数字和数量，除非另有规定。在实施例的附图中，相同的引用符号和引用数字指示相同的部分或等同部分。在实施例的描述中，由相同的引用符号指示的部分可以不重复解释。

<根据第一实施例的半导体器件>

参照图1，以下将描述根据第一实施例的半导体器件1的配置。

在下面的解释中，在桥接图形br之间的间距指示在桥接图形br之间的中心距离，除非另有规定。

半导体器件1包括电路设计区1D、密封环区SR以及芯片外围部分11、12、13和14（以下将称为芯片外围部分11至14，在其他配置要求中同样如此）。电路设计区1D包括各种功能块、输入/输出部分和键合焊盘。密封环区SR包括密封环角部单元SC1至SC4以及密封环边缘Se1至Se4。芯片外围部分11至14指示通过划片切割的半导体器件1的切割侧面。

密封环角部单元SC1至SC4在结构上是相同的并且沿不同的方向取向，取决于密封环角部单元的位置。例如，如果密封环角部单元SC1布置于半导体器件1的左下角，则密封环角部单元SC2至SC4从密封环角部单元SC1的取向起顺时针依次旋转90°。在图1中，在矩形的中心部分的代表密封环角部单元SC1至SC4的箭头指示密封环角部单元SC1至SC4的取向。在本说明书中，在用作基本单元的密封环角部单元SC1上的布局数据表示为密封环角部单元SC。

在密封环区SR内的密封环边缘Se1包括布置于密封环角部单元SC1与密封环角部单元SC4之间的多个密封环边缘单元SE以及至少一个桥间距调整单元SF。

在密封环区SR内的密封环边缘Se2包括布置于密封环角部单元SC1与密封环角部单元SC2之间的多个密封环边缘单元SE。

在密封环区SR内的密封环边缘Se3包括布置于密封环角部单元SC2与密封环角部单元SC3之间的多个密封环边缘单元SE以及至少一个桥间距调整单元SF。

在密封环区SR内的密封环边缘Se4包括布置于密封环角部单元SC3与密封环角部单元SC4之间的多个密封环边缘单元SE。在密封环边缘Se1至Se4内的密封环边缘单元SE的数量以及桥间距调整单元SF的数量可任选地设置，取决于半导体器件1的尺寸及设计规则。

在密封环边缘Se1至Se4上的密封环边缘单元SE和桥间距调整单元SF针对各自的密封环边缘Se1至Se4而沿不同的方向取向。例如，密封环边缘单元SE在密封环边缘Se2上的取向相对密封环边缘单元SE在密封环边缘Se1上的取向顺时钟旋转90°。密封环边缘单元SE或桥间距调整单元SF在密封环边缘Se3和Se4上的旋转角如同在密封环边缘Se2上那样来设定。

参照图2，以下将讨论设置于根据第一实施例的半导体器件1内的密封环区SR的平面图。

如上所述，密封环区SR包括密封环角部单元SC1至SC4以及密封环边缘Se1至Se4。如图2所示，密封环边缘Se1包括第一密封环边缘单元分组Gse1、第二密封环边缘单元分组Gse2及桥间距调整单元分组Gsf。如同后面将描述的，密封环区SR包括多个布线层以及用于耦接不同的布线层的通孔。图2示出了布线层之一以及与该布线层耦接的通孔的平面图形。

第一密封环边缘单元分组Gse1邻接于密封环角部单元SC1而布置。第一密封环边缘单元分组Gse1包括沿着芯片外围部分11而彼此邻接布置的密封环边缘单元SE。布置于第一密封环边缘单元分组Gse1的左端的密封环边缘单元SE邻接于密封环角部单元SC1而布置。

第二密封环边缘单元分组Gse2邻接于密封环角部单元SC4而布置。第二密封环边缘单元分组Gse2包括沿着芯片外围部分11而彼此邻接布置的密封环边缘单元SE。布置于第二密封环边缘单元分组Gse2的右端的密封环边缘单元SE邻接于密封环角部单元SC4而布置。

桥间距调整单元分组Gsf被布置于布置于第一密封环边缘单元分组Gse1的右端的密封环边缘单元SE与布置于第二密封环边缘单元分组Gse2的左端的密封环边缘单元SE之间。桥间距调整单元分组Gsf包括至少一个桥间距调整单元SF。

桥间距调整单元SF按预定的间距布置于第一密封环边缘单元分组Gse1与第二密封环边缘单元分组Gse2之间。在这种情况下，桥间距调整单元SF之一可以部分地上覆于密封环边缘单元SE之上。“上覆（overlie）”意指在布局数据之上的布置。在半导体器件1内的布线图形等通过对相应的布局数据执行或运算（OR）来形成。

密封环区SR包括在电路设计区1D周围的八个密封环sr1至sr8。密封环sr1至sr8经由桥接图形br彼此耦接。因此，在密封环区SR中，介于密封环sr1至sr8之间的区域由桥接图形br划分成小的区域。这种结构有助于机械强度更高的且防潮性更高的密封环区SR。

以下将描述桥接图形br的局部重定位的必要性。

桥间距调整单元分组Gsf被布置于第一密封环边缘单元分组Gse1与第二密封环边缘单元分组Gse2之间。如果密封环边缘Se1的长度是密封环边缘单元SE的宽度wse的整数倍，则密封环边缘Se1仅包括密封环边缘单元SE。在这种情况下，在密封环边缘Se1内的桥接图形br按照满足设计规则的预定间距均匀间隔开。

如果密封环边缘Se1的长度不是密封环边缘单元SE的宽度wse的整数倍，则桥接图形br无法进行局部布置。桥间距调整单元分组Gsf对应于桥接图形br无法布置的区域。

桥接图形br无法被布置，因为桥接图形br的布置违反了半导体器件1的设计规则。特别地，相邻的桥接图形br的布线层和通孔按照比由设计规则指定的最小值小的间距间隔开。因而，布置于桥间距调整单元分组Gsf内的桥间距调整单元SF不具有桥接图形br，而是仅具有密封环sr1至sr8的某些部分的图形。

在桥间距调整单元SF的区域附近，桥接图形br按照比其他部分的间距更大的间距来间隔开。这降低了密封环区SR的机械强度。

在半导体器件1的角部附近的密封环sr1至sr8易受由划片或树脂成型引起的应力影响。因而，为在角部及其附近的密封环sr1至sr8添加的桥接图形br在设计规则下合意地按最小间距均等地间隔开。在例如半导体器件1的芯片外围部分11的中心周围的密封环sr1至sr8与在半导体器件1的角部附近的密封环相比较不容易受由划片或树脂成型引起的应力影响。因而，桥间距调整单元SF合意地布置于例如芯片外围部分11的中心附近。

以下将讨论在局部重定位的桥接图形br之间的间距。

在包含于密封环区SR内的桥接图形br当中，布置于与第一密封环边缘单元分组Gse1对应的区域内的桥接图形br的间距等于密封环边缘单元SE的宽度wse，即，所布置的密封环边缘单元SE的间距。类似地，布置于与第二密封环边缘单元分组Gse2对应的区域内的桥接图形br的间距按宽度wse来设定。

桥间距调整单元分组Gsf具有没有桥接图形br的桥间距调整单元SF。因此，在密封环区SR中，与桥间距调整单元分组Gsf对应的区域不具有桥接图形br。因而，如果局部区域由于密封环边缘Se1的长度与密封环边缘单元的宽度wse之间的关系而无法含有桥接图形br，则不含有桥接图形br的区域被设置于芯片外围部分11的中心附近。

涉及桥接图形br的局部重定位的密封环区SR的特征被认为是桥接图形br之间的间距。如图2所示，在第一密封环边缘单元分组Gse1中，桥接图形br按照与密封环边缘单元SE的宽度wse相等的间距间隔开。换言之，在邻接于密封环角部单元SC1而布置的第一密封环边缘单元分组Gse1中，预定数量的桥接图形br按第一间距ds1（=wse）间隔开。

布置于桥间距调整单元分组Gsf的相对两侧的桥接图形br按第二间距ds2间隔开。第二间距ds2基本上等于按间距ds1布置于桥间距调整单元分组Gsf之上的桥间距调整单元SF的宽度之和。

换言之，间距ds1和间距ds2具有下列关系：

ds1<ds2

因而，桥接图形br被局部重定位，即，在桥接图形br之间的间距在芯片外围部分11的中心附近增大。

在密封环区SR内的桥接图形br优选地是考虑到在包含于密封环角部单元SC1内的桥接图形br与布置于第一密封环边缘单元分组Gse1的左端的桥接图形br之间的间距ds3而布置的。换言之，间距ds3优选地被设定为小于在设置于芯片外围部分11的中心附近的桥接图形br之间的间距ds2（ds3<ds2）。更优选地，间距ds3等于间距ds1（ds3=ds1）。

参照图3A至3C，以下将讨论设置于根据第一实施例的半导体器件1中的密封环边缘单元SE的平面图和截面图。

密封环边缘单元SE包括形成于半导体基板（未示出）之上的布线层M1至M6以及与布线层耦接的通孔V12至V56。通孔V12至V56被嵌入于层间绝缘层（未示出）内。

图3A是设置于密封环边缘单元SE内的布线层M1至M4和通孔V12至V45的平面图。布线层M1至M4和通孔V12至V45在平面图中是形状相同的。八个水平图形配置了密封环sr1至sr8的某些部分。七个垂直图形配置了桥接图形br。wse表示密封环边缘单元SE的宽度，而hse表示密封环边缘单元SE的高度。

图3B是设置于密封环边缘单元SE内的布线层M5和M6及通孔V56的平面图。三个宽布线图形指示在平面图中形状相同的布线层M5和M6。两个窄布线图形指示布线层M5的形状。宽布线图形形成于各自由布线层M1至M4配置的且被直接布置于布线图形之下的两个密封环之上。窄布线图形在平面图中与密封环重叠。密封环包括布线层M1至M4并且被直接布置于布线图形之下。宽布线图形和窄布线图形总体配置了密封环sr1至sr8的某些部分。

图3C是沿密封环边缘单元SE的Y11-Y11’截取的截面图。

布线层M1和M2、布线层M2和M3、布线层M3和M4、布线层M4和M5以及布线层M5和M6分别经由通孔V12、通孔V23、通孔V34、通孔V45和通孔V56来耦接。布线层M6和通孔V56的形状具有被设定为比下方的布线层M1至M5和通孔V12至V45的尺寸大的最小尺寸。

参照图4A和4B，以下将讨论设置于根据第一实施例的半导体器件1内的桥间距调整单元SF的平面图和截面图。

图4A是设置于桥间距调整单元SF内的布线层M1至M4和通孔V12至V45的平面图。布线层M1至M4和通孔V12至V45在平面图中是形状相同的。八个水平图形配置了密封环sr1至sr8的某些部分。桥间距调整单元SF具有宽度wsf，并且桥间距调整单元SF的高度如同密封环边缘单元SE那样设定为hse。

与密封环边缘单元SE不一样，桥间距调整单元SF不具有桥接图形br。如上所述，桥间距调整单元分组Gsf包括邻接于彼此而布置的桥间距调整单元SF。如果第一密封环边缘单元分组Gse1和第二密封环边缘单元分组Gse2按照不是桥间距调整单元SF的宽度wsf的整数倍的间距间隔开，则与小数部分的值对应的间距促使桥间距调整单元SF部分地“上覆于”布置于第二密封环边缘单元分组Gse2的左端的密封环边缘单元SE之上。

参照图5A和5B，以下将讨论设置于根据第一实施例的半导体器件1内的密封环角部单元SC的平面图。

图5A是设置于密封环角部单元SC内的布线层M1至M4和通孔V12至V45的平面图。布线层M1至M4和通孔V12至V45在平面图中是形状相同的。具有角部的八个图形配置了密封环sr1至sr8的某些部分。桥接图形br垂直于密封环的方向而布置于密封环sr1和sr8当中。

图5B是设置于密封环角部单元SC内的布线层M5和M6及通孔V56的平面图。三个宽布线图形指示在平面图中是形状相同的布线层M5和M6。两个窄布线图形指示布线层M5的形状。宽布线图形形成于各自由布线层M1至M4配置的且被直接布置于布线图形之下的两个密封环之上。窄布线图形被形成以便在平面图中上覆于由布线层M1至M4配置的且直接布置于布线图形之下的密封环之上。宽布线图形和窄布线图形总体配置了密封环sr1至sr8的某些部分。密封环角部单元SC具有宽度wsc和高度hsc。

图5A和5B示出了密封环角部单元SC的实例。在半导体器件1的角部的密封环的形状在考虑到例如施加于角部的应力或层间绝缘层的特性的情况下被正确地设置。

参照图6，以下将讨论设置于根据第一实施例的半导体器件1内的密封环区SR的平面图。

图6是图2所示的半导体器件1的左下部分的放大平面图。第一密封环边缘单元分组Gse1邻接于密封环角部单元SC1而布置。桥间距调整单元分组Gsf被布置于第一密封环边缘单元分组Gse1与第二密封环边缘单元分组Gse2之间。两个桥间距调整单元SF布置于图6所示的桥间距调整单元分组Gsf中。桥间距调整单元SF邻接于彼此而布置。右侧的桥间距调整单元SF部分覆盖于布置于第二密封环边缘单元分组Gse2的左端的密封环边缘单元SE之上。

参照图7A和7B，以下将讨论设置于根据第一实施例的半导体器件1内的密封环区SR的截面图。

图7A是沿图6所示的密封环区SR的直线X11-X11’截取的截面图。换言之，图7A示出了布置于图6所示的密封环sr1和sr2之间的桥接图形br的截面图。桥接图形br包括布线层M1至M4以及形状相同的通孔V12至V34。为了避免附图的复杂性，省略了布线层M5和M6及通孔V45和V46（参见图3A至3C）。

在第一密封环边缘单元分组Gse1中，桥接图形br按照间距ds1，即，按照与密封环边缘单元SE的宽度wse相等的间距间隔开。在图7A中，在布线层M4之间的中心距离被定义为桥接图形br的间距。

桥接图形br按照具有比间距ds1更大的值的间距ds2间隔开，桥间距调整单元分组Gsf介于桥接图形br之间。在间距ds2与间距ds1之间的差异基本上等于桥间距调整单元SF的宽度wsf之和。

关于在密封环角部单元SC1与第一密封环边缘单元分组Gse1之间的边界区而彼此相对的桥接图形br按照间距ds3间隔开。间距ds3优选地小于间距ds2。间距ds3和间距ds1更优选为彼此相等。

图7B是沿图6所示的密封环区SR直线X21-X21’截取的截面图。换言之，图7B示出了图6所示的密封环sr1的截面。可从截面图了解到，密封环sr1被配置为由布线层M1至M4和通孔V12至V34的导电材料制成的“墙壁（wall）”。桥接图形（未示出）像密封环sr1一样被配置。

局部定位于半导体器件1内的桥接图形br具有下列作用：

机械应力由施加于半导体器件1的芯片角部的应力施加于密封环区SR。密封环区SR包括像多个层和桥接图形br一样包围着电路设计区1D的密封环sr1至sr8。为了增加密封环区的机械强度，桥接图形br在设计规则下合意地按照预定的相等间距间隔开。但是，密封环区SR的数据结构可能需要桥接图形br的局部定位（间距的增大）。

在根据第一实施例的半导体器件1中，局部定位的桥接图形br位于芯片外围部分11至14的中心周围，除了芯片角部。这给半导体器件1提供了高可靠性，同时保持在芯片角部的密封环区SR的机械强度，并且促进密封环区SR的布局设计。

<密封环/裂纹扩展防止布局生成系统>

参照图8，以下将描述根据该实施例的密封环/裂纹扩展防止布局生成系统8的配置。

密封环/裂纹扩展防止布局生成系统8生成包围着设置于半导体器件1内的电路设计区1D的密封环区SR。

密封环/裂纹扩展防止布局生成系统8基于执行参数8a、表文件8b及构件数据文件8c来输出芯片单元数据9和执行结果列表10。

执行参数8a包括为生成密封环区SR所需的设计数据的文件名、电路设计区1D的文件名以及半导体器件1的芯片尺寸。表文件8b是用于指定关于配置密封环区SR的单元以及单元的布局规范的信息的文件。这些文件是为半导体器件1的各自的制造工艺规范准备的。构件数据文件8c含有关于配置密封环区SR的单元的布局数据。

芯片单元数据9是通过例如将密封环区SR添加至电路设计区1D而获得的数据。执行结果列表10包括密封环/裂纹扩展防止布局生成系统8的执行日志和执行参数描述文件。

参照图9，以下将描述由密封环/裂纹扩展防止布局生成系统8生成的芯片单元数据9的配置。

芯片单元数据9包括电路设计区1D的布局数据9a、密封环区SR的布局数据9b以及其他数据9c。电路设计区1D的布局数据9a具有层次结构。例如，用于电路单元A的数据9a1包括用于电路单元B的数据9a11以及用于电路单元C的数据9a12。

参照图10和图11至15，以下将描述密封环/裂纹扩展防止布局生成系统8的处理步骤。

图10示出了用于通过密封环/裂纹扩展防止布局生成系统8来生成密封环区SR的步骤S1至S9。

图11示出了为图10中的生成步骤所需的主要区域的矩形坐标与在主要区域之间的距离之间的关系。

图12示出了在密封环角部单元SC之间的间距s1。间距s1在图10的步骤S6中进行计算。

图13示出了基于在图10的步骤S8中的处理而布置于密封环角部单元SC之间的预定数量的密封环边缘单元SE的布局。

图14示出了基于在图10的步骤S9中的处理而布置于密封环角部单元SC之间的第一密封环边缘单元分组Gse1和第二密封环边缘单元分组Gse2的布局。

图15示出了基于在图10的步骤S9中的处理而布置的桥间距调整单元分组Gsf的布局。

在图8中的密封环/裂纹扩展防止布局生成系统8执行图10的处理步骤S1至S9。

（步骤S1）

用于所使用的工艺规范的表文件被根据为半导体器件1的每个制造工艺规范准备的表文件8b来指定。

（步骤S2）

关于所使用的密封环角部单元SC、所使用的密封环边缘单元SE及所使用的桥间距调整单元SF的单元名称/单元尺寸/布设间距的信息基于有关包含于步骤S1所指定的表文件中的密封环数据设计规则块的描述而被输入到密封环/裂纹扩展防止布局生成系统8。

而且，距离Ws和距离St基于有关密封环数据设计规则块的描述而被输入到密封环/裂纹扩展防止布局生成系统8（参见图11）。距离Ws是从半导体器件1的划片线中心（由矩形坐标Psc0和Psc1定义的四个边）到密封环区SR的外围（由矩形坐标Pse0和Pse1定义的四个边）的距离（未示出）。距离St是从电路设计区1D（由矩形坐标Pd0和Pd1定义的四个边）到密封环区SR的外围的距离。

（步骤S3）

电路设计区1D的文件名及尺寸借助于图形用户界面（GUI）作为执行参数8a输入到密封环/裂纹扩展防止布局生成系统8。电路设计区1D的左下角坐标Pd0（Xb0，Yb0）和右上角坐标Pd1（Xb1，Yb1）作为电路设计区1D的尺寸来输入（参见图11）。

（步骤S4）

密封环区SR的矩形坐标Pse0（Xsb0，Ysb0）和Pse1（Xsb1，Ysb1）通过下列等式基于距离St及电路设计区1D的矩形坐标来确定（参见图11）：

Xsb0=Xb0-St

Ysb0=Yb0-St

Xsb1=Xb1+St

Ysb1=Yb1+St

而且，在划片线中心之间的沿X方向的距离Wsx以及沿Y方向的距离Wsy通过下列等式来确定（参见图11）：

Wsx=（Xsb1-Xsb0）+（Ws*2）

Wsy=（Ysb1-Ysb0）+（Ws*2）

其中“*”意指乘法。

（步骤S5）

密封环角部单元SC被布置于密封环区SR的每个角上。在密封环区SR的四个角上的坐标基于坐标Pse0和Pse1来确定（参见图11）。

（步骤S6）

在密封环角部单元SC之间的间距s1通过下列等式来确定（参见图11和12），并且然后值nse通过将间距s1除以密封环边缘单元SE的宽度wse来算出。图12示出了在密封环区SR的左下方的和右下方的密封环角部单元SC之间的间距s1的计算。

w0=Xsb1-Xsb0

s1=w0-（wsc+hsc）

nse=s1/wse

其中“/”意指除法。

（步骤S7）

确定所除得的值nse是仅为商（s1/wse可整除）还是具有商和余数（s1/wse不可整除）。

（步骤S8）

如果所除得的值nse仅为商，如图13所示，则Ne（商）组（array）密封环边缘单元SE邻接于彼此而布置于密封环角部单元SC之间。布设间距按照密封环边缘单元SE的宽度wse来设定。

（步骤S9）

如果所除得的值nse具有商和余数，如图14所示，则第一密封环边缘单元分组Gse1和第二密封环边缘单元分组Gse2布置于密封环角部单元SC之间。第一密封环边缘单元分组Gse1包括以与宽度wse相等的间距布置的Ne1组密封环边缘单元SE，而第二密封环边缘单元分组Gse2包括以与宽度wse相等的间距布置的Ne2组密封环边缘单元SE。

Ne1和Ne2被设定如下：

Ne1=floor（floor（Ne）/2）…等式1

Ne2=ceil（floor（Ne/2））…等式2

其中“floor”和“ceil”分别代表下取整函数（floor function）和上取整函数（ceiling function）。如等式1和2所示，第一密封环边缘单元分组Gse1和第二密封环边缘单元分组Gse2含有数量几乎相等的密封环边缘单元SE。

第一密封环边缘单元分组Gse1和第二密封环边缘单元分组Gse2邻接于各自的密封环角部单元SC而布置。在第一密封环边缘单元分组Gse1与第二密封环边缘单元分组Gse2之间的区域（距离s2）按照桥接图形br的局部定位区域来设定。

如图15所示，具有距离s2的桥接图形br的局部定位区域含有桥间距调整单元分组Gsf。桥间距调整单元分组Gsf包括按照与宽度wsf相等的间距布置的Nf1组桥间距调整单元SF。宽度wsf是桥间距调整单元SF的宽度。Nf1被设定如下：

Nf1=ceil（s2/wsf）

由于在等式1和2中所含有的值几乎彼此相等（Ne2-Ne1=1），因而桥间距调整单元分组Gsf基本上布置于密封环角部单元SC之间的中心。

有关布置于桥间距调整单元分组Gsf的右端的桥间距调整单元SF的数据可以与有关布置于第二密封环边缘单元分组Gse2的左端的密封环边缘单元SE的数据部分重叠。数据的重叠允许半导体器件1具有各种电路设计区和芯片尺寸，以促进桥接图形br在形状相同的桥间距调整单元SF中的局部定位。

密封环/裂纹扩展防止布局生成系统8具有下列作用：

密封环/裂纹扩展防止布局生成系统8基于电路设计区1D在表文件8b中的数据范围及距离St来确定密封环区SR的形成区。而且，划片线中心基于相对于密封环区SR的形成区的距离Ws来确定。因此，密封环区SR的布局得以容易地确定。而且，密封环区SR的形成区不取决于划片线的结构。

密封环/裂纹扩展防止布局生成系统8首先将密封环角部单元SC布置于密封环区SR的每个角部。然后，第一密封环边缘单元分组Gse1和第二密封环边缘单元分组Gse2被布置为邻接布置于密封环区SR的外围的两端的密封环角部单元SC。桥间距调整单元分组Gsf然后被布置于第一密封环边缘单元分组Gse1与第二密封环边缘单元分组Gse2之间。因而，桥接图形br被局部定位于芯片外围部分11至14的中心附近，保持密封环区SR的机械强度。

参照图16，以下将描述在密封环/裂纹扩展防止布局生成系统8中生成密封环区SR的步骤S9的修改。

步骤S91在下列方面不同于图10中的步骤S9：在图16的步骤S7中，如果s1/wse（=nse）不可整除，则包括密封环边缘单元SE组的密封环边缘单元分组Gse1和Gse2被布置为邻接密封环角部单元SC1。组数在考虑到最小间距ad的情况下于步骤S91中确定。

特别地，在步骤S91中，间距s1被设定为“间距s1–ad”，并且然后通过将间距s1的值除以密封环边缘单元SE的宽度wse所获得的值的商被确定。在步骤S9中，在等式1和2中的商Ne以（s1-ad）/wse的商来代替，并且然后Ne1和Ne2被再次计算。包括重新算得的Ne1及Ne2组密封环边缘单元SE的第一及第二密封环边缘单元分组Gse1和Gse2被布置于密封环角部单元SC之间（参见图14和15）。

Ne1和Ne2是在考虑到于设计规则下设定的最小间距ad的情况下计算出的，由此避免由密封环边缘单元SE在桥接图形br的局部定位区（在图14中的具有距离s2的区域）内的布局引起的设计规则违反。

用于执行步骤S91的密封环/裂纹扩展防止布局生成系统8具有下列作用：

在密封环/裂纹扩展防止布局生成系统8的步骤S9中，所布置的密封环边缘单元SE的数量按照通过将在密封环角部单元之间的距离s1（用作被除数）除以密封环边缘单元SE的宽度（wse）而获得的商来设定。如果除法结果具有余数，则在桥接图形br之间的间距在与余数对应的密封环区SR中会违反设计规则。在这种情况下，密封环区SR需要被重新设计。

在步骤S91（即，步骤S9的修改）中，考虑到最小间距ad而在密封环角部单元之间设定的距离（s1-ad）被设定为被除数。因此，即使通过被除数的除数获得的除法结果具有余数，在桥接图形br之间的间距在与余数对应的密封环区SR中也满足设计规则。因而，密封环区SR不需要被重新设计。

<根据第二实施例的半导体器件>

参照图17，以下将描述根据第二实施例的半导体器件2的配置。

半导体器件2包括电路设计区2D、密封环区SRa、密封环区SRb及芯片外围部分21至24。电路设计区2D和芯片外围部分21至24与在图1中的根据第一实施例的半导体器件1的那些是相同的，并且因而关于它们的解释被省略。

电路设计区2D由密封环区SRa和密封环区SRb包围着。密封环区SRa包括沿相差90°的不同方向取向的四个密封环角部单元SCa以及布置于密封环角部单元SCa当中的密封环边缘Se1a至Se4a。密封环边缘Se1a至Se4a包括可任选设置的密封环边缘单元SEa和桥间距调整单元SFa。

密封环边缘Se1a包括第一密封环边缘单元Gse1a、第二密封环边缘单元Gse2a及桥间距调整单元Gsfa。密封环边缘Se2a至Se4a在配置上与密封环边缘Se1a相同。

密封环区SRb包括沿相差90°的不同方向取向的四个密封环角部单元SCb以及布置于密封环角部单元SCb当中的密封环边缘Se1b至Se4b。密封环边缘Se1b至Se4b包括可任选设置的密封环边缘单元SEb和桥间距调整单元SFb。

密封环边缘Se1b包括第一密封环边缘单元分组Gse1b、第二密封环边缘单元分组Gse2b及桥间距调整单元分组Gsfb。密封环边缘Se2b至Se4b在配置上与密封环边缘Se1b相同。

参照图18和19，以下将描述在密封环/裂纹扩展防止布局生成系统8中生成密封环区SRa和密封环区SRb的步骤。

图18是示出在根据图8的实施例的密封环/裂纹扩展防止布局生成系统8中生成密封环区SRa和密封环区SRb的步骤的流程图。

图19是设置于根据第二实施例的半导体器件2中的主要区域的矩形坐标以及在主要区域之间的距离与包含于表文件8b内的密封环数据设计规则块之间的关系的说明图。

在图8中的密封环/裂纹扩展防止布局生成系统8执行图18所示的下列步骤S21至S30。

（步骤S21）

所使用的工艺规范的表文件被根据为半导体器件2的每个制造工艺规范准备的表文件8b来指定。

（步骤S22）

基于关于包含于步骤S21所指定的表文件中的密封环数据设计规则块的集合的描述，密封环/裂纹扩展防止布局生成系统8接收有关在密封环数据设计规则块的集合中使用的密封环角部单元SCa/SCb、密封环边缘单元SEa/SEb及桥间距调整单元SFa/SFb的单元名称/单元尺寸/布设间距的信息。如图19所示，关于密封环数据设计规则块的描述包括有关内密封环区SRa（内密封环）和外密封环区SRb（外密封环）的位置的信息。

而且，基于关于密封环数据设计规则块的集合的描述，距离Ws、距离Sta及距离Stb被输入到密封环/裂纹扩展防止布局生成系统8。如图19所示，距离Ws是从半导体器件1的划片线中心（由矩形坐标Psc0和Psc1定义的四个边）到最外面的密封环区SRb的外围（由矩形坐标Pse0b和Pse1b定义的四个边）的距离。距离Sta是从电路设计区2D到密封环区Sra的外围（由矩形坐标Pse0a和Pse1a定义的四个边）的距离。距离Stb是从电路设计区2D到密封环区SRb的外围（由矩形坐标Pse0b和Pse1b定义的四个边）的距离。

（步骤S23）

电路设计区2D的文件名称和尺寸借助于图形用户界面（GUI）而作为执行参数8a输入到密封环/裂纹扩展防止布局生成系统8。电路设计区2D的左下角坐标Pd0（Xb0，Yb0）和右上角坐标Pd1（Xb1，Yb1）被作为电路设计区2D的尺寸来输入（参见图19）。

（步骤S24）

密封环区SRa的矩形坐标、密封环区SRb的矩形坐标、在划片中心之间沿X方向的距离Wsx以及沿Y方向的距离Wsy基于在包含于步骤S22所读出的表文件8b中的密封环数据设计规则块来计算（参见图19）。

密封环区SRa的矩形坐标Pse0a（Xsb0a，Ysb0a）和Pse1a（Xsb1a，Ysb1a）通过下列等式来确定（参见图19）：

Xsb0a=Xb0-Sta

Ysb0a=Yb0-Sta

Xsb1a=Xb1+Sta

Ysb1a=Yb1+Sta

密封环区SRb的矩形坐标Pse0b（Xsb0b，Ysb0b）和Pse1b（Xsb1b，Ysb1b）通过下列等式来确定（参见图19）：

Xsb0b=Xb0-Stb

Ysb0b=Yb0-Stb

Xsb1b=Xb1+Stb

Ysb1b=Yb1+Stb

在图19的表文件8b中，距离Sta的值由描述“category2“INNER”33.0…”设定为33.0μm。基于该描述，密封环区SRa在密封环区SRa的外围与电路设计区2D之间为距离Sta的情况下定位。同样地，距离Stb的值基于描述“category2“OUTER”76.0…”而设定为76.0μm。基于该描述，密封环区SRb在密封环区SRb的外围与电路设计区2D之间为距离Stb的情况下定位。

在划片线中心之间的沿X方向的距离Wsx以及沿Y方向的距离Wsy通过下列等式来确定（参见图19）：

Wsx=（Xsb1b-Xsb0b）+（Ws*2）

Wsy=（Ysb1b-Ysb0b）+（Ws*2）

其中“*”意指乘法。

图19示出了由密封环区SRa和密封环区SRb包围的电路设计区2D的结构实例以及用于描述该配置的表文件8b的实例。根据表文件8b，电路设计区2D能够容易地由多个密封环所包围。在其中电路设计区2D由n个密封环区包围的配置中，假定从电路设计区2D到密封环区的外围的距离被设定为St_1，St_2，…，及St_n。

电路设计区2D的以及在电路设计区2D的最外面的外围上的密封环区的矩形坐标Pse0_max（Xsb0_max，Ysb0_max）和Pse1_max（Xsb1_max，Ysb1_max）由下列等式来确定：

Xsb0_max=Xb0-St_max

Ysb0_max=Yb0-St_max

Xsb1_max=Xb1+St_max

Ysb1_max=Yb1+St_max

其中距离St_max是距离St_1至St_n中的最大值。

在划片线中心之间的沿X方向的距离Wsx以及沿Y方向的距离Wsy通过下列等式来确定（参见图19）：

Wsx=（Xsb1_max-Xsb0_max）+（Ws*2）

Wsy=（Ysb1_max-Ysb0_max）+（Ws*2）

该处理能够容易地确定在具有多个密封环区的半导体器件的划片中心之间的距离。

（步骤S25）

密封环角部单元SCa被布置于密封环区SR的每个角上。在密封环区SRa的四个角上的坐标基于坐标Pse0a和Pse1a来确定。密封环角部单元SCb被布置于密封环区SRb的每个角上。密封环区SRb的四个角的坐标基于坐标Pse0b和Pse1b来确定（图19）。

（步骤S26）

在设置于密封环区SRa内的密封环角部单元SCa之间的间距s1a被除以密封环边缘单元SEa的宽度wsea，以计算出所除得的值nsea。同样地，在设置于密封环区SRb内的密封环角部单元SCb之间的距离s1b被除以密封环边缘单元SEb的宽度wseb，以计算出所除得的值nseb。

（步骤S27）

确定所除得的值nsea是仅具有商（s1a/wsea可整除）还是具有商和余数（s1a/wsea不可整除）。类似地，确定所除得的值nseb是仅具有商（s1b/wseb可整除）还是具有商和余数（s1b/wseb不可整除）。

（步骤S28）

如果所除得的值nsea仅具有商，则Nea（商）组密封环边缘单元SEa邻接于彼此而布置于密封环角部单元SCa之间。布设间距被设定为密封环边缘单元SEa的宽度wsea。类似地，如果所除得的值nse仅具有商，则Neb（商）组密封环边缘单元SEb邻接于彼此而布置于密封环角部单元SCb之间。布设间距被设定为密封环边缘单元SEb的宽度wseb。

（步骤S29）

如果所除得的值nsea具有商和余数，则所布置的密封环边缘单元SEa的组数在考虑到最小间距ad的情况下来确定。包括预定数量的密封环边缘单元SEa的密封环边缘单元分组Gse1a和Gse2a邻接于密封环角部单元SCa而布置。类似地，如果所除得的值nseb具有商和余数，则包括若干组密封环边缘单元SEb的密封环边缘单元分组Gse1b和Gse2b邻接于角部单元SCb而布置（图17）。组数在考虑到最小间距ad的情况下来确定。布置于密封环边缘单元分组Gse1a内的密封环边缘单元SEa的组数等于在根据该实施例的密封环/裂纹扩展防止布局生成系统8中生成密封环区SR的步骤S91中的组数，并且因而关于它们的解释被省略。

在图17中的密封环区SRa和密封环区SRb包括布置于芯片外围部分21至24的中心附近的桥间距调整单元分组Gsfa和桥间距调整单元分组Gsfb。因此，桥间距调整单元分组Gsfa和桥间距调整单元分组Gsfb相互紧靠着。桥间距调整单元分组Gsfa和Gsfb可以沿着芯片外围部分21至24在相反的方向上移位。

在生成多层密封环区时，密封环/裂纹扩展防止布局生成系统8具有下列作用：

根据该实施例的密封环/裂纹扩展防止布局生成系统8基于电路设计区2D在表文件8b中的数据范围、距离Sta及距离Stb来确定密封环区SRa和密封环区SRb的形成区。而且，划片线中心基于相对于密封环区SRb的形成区的距离Ws来确定。

用于配置密封环区SRa/SRb的各种各样的单元数据（包括SCa/SCb、SEa/SEb/及SFa/SFb）的布设坐标基于距离Sta和距离Stb的设定值来确定。在表文件8b中，有关布置于密封环区SRa和密封环区SRb内的各种各样的单元数据的信息被描述为密封环数据设计规则块。

密封环/裂纹扩展防止布局生成系统8基于表文件8b来生成多层密封环区SRa/SRb。在所生成的密封环区SRa/SRb中，桥接图形br被局部定位于芯片外围部分21至24的中心附近。因此，能够容易地设计多个密封环区，为半导体器件提供更高的防潮性。

<根据第三实施例的半导体器件>

参照图20，以下将描述根据第三实施例的半导体器件3的配置。

在下面的解释中，在虚拟图形DMY1之间的间距指示在虚拟图形DMY1之间的中心距离，除非另有规定。

半导体器件3包括电路设计区3D、裂纹扩展防止区CR以及芯片外围部分31至34。电路设计区3D的尺寸由矩形坐标Pd0和Pd1设定。裂纹扩展防止区CR的外围由矩形坐标Pce0和Pce1设定。在电路设计区3D与裂纹扩展防止区CR的外围之间的距离被设定为距离Ct。电路设计区3D和芯片外围部分31至34与设置于根据前述实施例的半导体器件中的电路设计区及芯片外围部分相同，并且因而关于它们的解释被省略。

裂纹扩展防止区CR包括布置于半导体器件3的角部附近的四个裂纹扩展防止角部单元CC，以及裂纹扩展防止边缘Ce1至Ce4。裂纹扩展防止区CR被布置用于防止出现于半导体器件3的芯片外围部分31至34的层间绝缘层或布线层上的裂纹扩展到电路设计区3D。

裂纹扩展防止边缘Ce1包括第一裂纹扩展防止边缘单元分组Gce1、第二裂纹扩展防止边缘单元分组Gce2以及虚拟间距调整单元分组Gcf。

第一裂纹扩展防止边缘单元分组Gce1邻接于位于半导体器件3的左下角的裂纹扩展防止角部单元CC而布置。第一裂纹扩展防止边缘单元分组Gce1包括彼此相邻地沿着芯片外围部分31而布置的多个裂纹扩展防止边缘单元CE。在第一裂纹扩展防止边缘单元分组Gce1的左端的裂纹扩展防止边缘单元CE邻接于裂纹扩展防止角部单元CC而布置。

第二裂纹扩展防止边缘单元分组Gce2邻接于位于半导体器件3的右下角的裂纹扩展防止角部单元CC而布置。第二裂纹扩展防止边缘单元分组Gce2包括彼此相邻地沿着芯片外围部分31而布置的多个裂纹扩展防止边缘单元CE。在第二裂纹扩展防止边缘单元分组Gce2的右端的裂纹扩展防止边缘单元CE邻接于裂纹扩展防止角部单元CC而布置。

虚拟间距调整单元分组Gcf被布置在布置于第一裂纹扩展防止边缘单元分组Gce1的右端的裂纹扩展防止边缘单元CE与布置于第二裂纹扩展防止边缘单元分组Gce2的左端的裂纹扩展防止边缘单元CE之间。虚拟间距调整单元分组Gcf包括至少一个虚拟间距调整单元CF。

虚拟间距调整单元CF按预定的间距布置于第一裂纹扩展防止边缘单元分组Gce1与第二裂纹扩展防止边缘单元分组Gce2之间。在这种情况下，虚拟间距调整单元CF之一可以部分覆盖于裂纹扩展防止边缘单元CE之上。在图20中，虚拟间距调整单元分组Gcf包括两个虚拟间距调整单元CF。右侧的虚拟间距调整单元CF部分覆盖于右侧的裂纹扩展防止边缘单元CE之上。

参照图21A至21C，以下将描述设置于根据第三实施例的半导体器件3中的裂纹扩展防止区CR的配置。

图21A是半导体器件3的裂纹扩展防止边缘Ce1的平面图。如上所述，裂纹扩展防止边缘Ce1包括第一裂纹扩展防止边缘单元分组Gce1、第二裂纹扩展防止边缘单元分组Gce2及虚拟间距调整单元分组Gcf。

第一裂纹扩展防止边缘单元分组Gce1包括裂纹扩展防止边缘单元CE，每个都具有宽度wce和高度hce。裂纹扩展防止边缘单元CE包括四个虚拟图形DMY1和虚拟图形DMY2。在图21A至21C中，图形的宽度和高度是水平长度和垂直长度。

在裂纹扩展防止边缘单元CE中，在虚拟图形DMY1之间的中心距离被设定为沿水平方向（阵列的取向）的以及沿垂直方向的第一间距dc1。而且，在邻接的裂纹扩展防止边缘单元CE的虚拟图形DMY1之间的中心距离同样被设定为第一间距dc1。例如，使虚拟图形DMY1成形为像具有在设计规则下的边长的方形一样。虚拟图形DMY2具有宽度wce和高度hce。典型地，虚拟图形DMY2的高度以及在虚拟图形DMY2与虚拟图形DMY1之间的间距两者都等于虚拟图形DMY1的边长。

因而，虚拟图形DMY1在第一裂纹扩展防止边缘单元分组Gce1中按第一间距dc1均等地间隔开。虚拟图形DMY2被沿着芯片外围部分31连续地设置。虚拟图形DMY1在第二裂纹扩展防止边缘单元分组Gce2中的布局与在第一裂纹扩展防止边缘单元分组Gce1中的布局相同。

虚拟间距调整单元分组Gcf被布置于第一裂纹扩展防止边缘单元分组Gce1与第二裂纹扩展防止边缘单元分组Gce2之间。如果裂纹扩展防止边缘Ce1的长度是裂纹扩展防止边缘单元CE的宽度wce的整数倍，则虚拟间距调整单元分组Gcf不被布置于裂纹扩展防止边缘Ce1上，并且因而裂纹扩展防止边缘Ce1仅包括裂纹扩展防止边缘单元CE。在这种情况下，裂纹扩展防止边缘单元分组Gce1包括按照第一间距dc1沿垂直及水平方向布置的一组虚拟图形DMY1，以及沿水平方向连续形成的虚拟图形DMY2。

如果裂纹扩展防止边缘Ce1的长度是裂纹扩展防止边缘单元CE的宽度wce的整数倍，则裂纹扩展防止边缘单元CE无法进行局部布置。这是因为：如果裂纹扩展防止边缘单元CE被布置于这样的区域内，则在虚拟图形DMY1之间的间距小于在设计规则下指定的最小间距。

虚拟间距调整单元分组Gcf被布置于无法含有裂纹扩展防止边缘单元CE的区域内。在图21A至21C的实例中，虚拟间距调整单元分组Gcf包括两个虚拟间距调整单元CF。虚拟间距调整单元CF被设定为具有宽度wcf和高度hcf的数据区。虚拟间距调整单元CF具有虚拟图形DMY3，但不具有虚拟图形DMY1。具有宽度wcf的虚拟图形DMY3与虚拟图形DMY2一样高。宽度wcf被设定为小于裂纹扩展防止边缘单元CE的宽度wce（wcf<wce）。

在虚拟间距调整单元分组Gcf的左端的虚拟间距调整单元CF被布置为邻接于在第一裂纹扩展防止边缘单元分组Gce1的右端的裂纹扩展防止边缘单元CE。有关布置于虚拟间距调整单元分组Gcf的右端的虚拟间距调整单元CF的数据与有关布置于第二裂纹扩展防止边缘单元分组Gce2的左端的裂纹扩展防止边缘单元CE的数据部分重叠。数据区的重叠允许具有单个宽度的虚拟间距调整单元CF以形成裂纹扩展防止区CR，即使该区域无法含有裂纹扩展防止边缘单元CE并且宽度可变。

如图21A所示，第一裂纹扩展防止边缘单元分组Gce1和第二裂纹扩展防止边缘单元分组Gce2包括按照第一间距dc1均等地间隔开的虚拟图形DMY1，然而在虚拟间距调整单元分组Gcf的相对两侧的虚拟图形DMY1按照第二间距dc2间隔开。第二间距dc2等于通过将取决于所布置的具有宽度wcf的虚拟间距调整单元CF的数量的宽度加上第一间距dc1而获得的值。换言之，第一间距dc1和第二间距ds2具有下列关系：

dc1<dc2

因而，在虚拟图形DMY1之间的间距在芯片外围部分31的中心附近局部增加。

虚拟图形DMY1在考虑到包含于裂纹扩展防止角部单元CC内的虚拟图形DMY1与包含于第一裂纹扩展防止边缘单元分组Gce1内的虚拟图形DMY1之间的第三间距dc3的情况下被合意地布置于裂纹扩展防止区CR内。换言之，第三间距dc3被优选地设定为小于在芯片外围部分31的中心附近的虚拟图形DMY1之间的第二间距dc2（dc3<dc2）。第三间距dc3更优选地等于第一间距dc1（dc3=dc1）。

参照图21B和21C，以下将描述半导体器件3的裂纹扩展防止边缘Ce1的截面图。

图21B是包含于裂纹扩展防止边缘单元CE和虚拟间距调整单元CF内的虚拟图形DMY2和虚拟图形DMY3的沿直线X22-X22’截取的截面图。虚拟图形DMY2包括沿垂直方向形成的布线层M1至M4以及与布线层耦接的通孔V12至V34。虚拟图形DMY2和虚拟图形DMY3形成于裂纹扩展防止边缘Ce1之上。

图21C是裂纹扩展防止边缘单元CE的沿直线Y22-Y22’截取的截面图。两个虚拟图形DMY1和虚拟图形DMY2每个都包括沿垂直方向形成的布线层M1至M4和通孔V12至V34。在图21C中，虚拟间距调整单元CF在沿着与Y22-Y22’相同的方向截取的截面中于中心处以及于单元的右侧不具有布线层M1至M4和通孔V12至V34（未示出）。

局部定位于半导体器件3内的虚拟图形DMY1具有下列作用：

机械应力由施加于半导体器件3的芯片角部的应力施加于裂纹扩展防止区SR。裂纹扩展防止区CR在设计规则下合意地按照预定的相等间距间隔开。但是，裂纹扩展防止区CR的数据结构可能需要虚拟图形DMY1的局部定位（间距的增大）。

在根据第三实施例的半导体器件3中，局部定位的虚拟图形DMY1位于芯片外围部分31至44的中心周围，而不是芯片角部。这抑制了裂纹从裂纹扩展防止角部单元CC扩展到电路设计区3D，这些裂纹出现于例如芯片角部附近的层间绝缘层。因而，半导体器件3具有较高的可靠性。

参照图8及20至22，以下将描述在密封环/裂纹扩展防止布局生成系统8中生成裂纹扩展防止区CR的步骤。

图8示出了密封环/裂纹扩展防止布局生成系统8的配置。

密封环/裂纹扩展防止布局生成系统8基于执行参数8a、表文件8b及构件数据文件8c来输出芯片单元数据9和执行结果列表10。

执行参数8a包括为生成裂纹扩展防止区CR所需的设计数据的文件名、电路设计区3D的文件名以及半导体器件3的芯片尺寸。表文件8b是用于指定有关配置裂纹扩展防止区CR的单元以及单元的布局规范的信息的文件。这些文件是为半导体器件3的各自的制造工艺规范准备的。构件数据文件8c含有有关配置裂纹扩展防止区CR的单元的布局数据。

图22示出了借助于密封环/裂纹扩展防止布局生成系统8来生成裂纹扩展防止区CR的步骤S31至S39。

芯片单元数据9是通过将例如裂纹扩展防止区CR添加至电路设计区3D而获得的数据。执行结果列表10包括密封环/裂纹扩展防止布局生成系统8的执行日志和执行参数描述文件（参见图8）。

在图8中的密封环/裂纹扩展防止布局生成系统8执行在图22中的处理步骤S31至S39。

（步骤S31）

所使用的工艺规范的表文件根据为半导体器件3的每个制造工艺规范准备的表文件8b来指定。

（步骤S32）

有关所使用的裂纹扩展防止角部单元CC、所使用的裂纹扩展防止边缘单元CE及所使用的虚拟间距调整单元CF的单元名称/单元尺寸/布设间距信息基于关于包含于步骤S31所指定的表文件中的裂纹扩展防止数据设计规则块的描述而被输入到密封环/裂纹扩展防止布局生成系统8。

而且，距离Wc和距离Ct基于关于裂纹扩展防止数据设计规则块的描述而被输入到密封环/裂纹扩展防止布局生成系统8（参见图20）。距离Wc是从半导体器件3的划片线中心（由矩形坐标Psc0和Psc1定义的四个边）到裂纹扩展防止区CR的外围（由矩形坐标Pse0和Pse1定义的四个边）的距离（未示出）。距离Ct是从电路设计区3D（由矩形坐标Pd0和Pd1定义的四个边）到裂纹扩展防止区CR的外围的距离（参见图20）。

（步骤S33）

电路设计区3D的文件名称和尺寸借助于图形用户界面（GUI）作为执行参数8a输入到密封环/裂纹扩展防止布局生成系统8。电路设计区3D的左下角坐标Pd0（Xb0，Yb0）和右上角坐标Pd1（Xb1，Yb1）作为电路设计区3D的尺寸来输入（参见图20）。

（步骤S34）

裂纹扩展防止区CR的矩形坐标Pce0和Pce1基于距离Ct和电路设计区3D的矩形坐标来确定（参见图20）。而且，在划片线中心之间的沿X方向的距离Wcx以及沿Y方向的距离Wcy被确定（未示出）。

（步骤S35）

裂纹扩展防止角部单元CC被布置于裂纹扩展防止区CR的每个角上。在裂纹扩展防止区CR的四个角上的坐标基于坐标Pce0和Pce1来确定（参见图20）。

（步骤S36）

在裂纹扩展防止角部单元CC之间的间距c1被确定（参见图21），并且然后值nce通过将间距c1除以裂纹扩展防止边缘单元CE的宽度wce来计算出（未示出）。

（步骤S37）

确定所除得的值nce是仅具有商（c1/wce可整除）还是具有商和余数（c1/wce不可整除）。

（步骤S38）

如果所除得的值nce仅具有商，则Nc（商）组裂纹扩展防止边缘单元CE邻接于彼此而布置于裂纹扩展防止角部单元CC之间。布设间距被设定为裂纹扩展防止边缘单元CE的宽度wce。

（步骤S39）

如果所除得的值nce具有商和余数，如图21所示，则第一裂纹扩展防止边缘单元分组Gce1和第二裂纹扩展防止边缘单元分组Gce2被布置于裂纹扩展防止角部单元CC之间。第一裂纹扩展防止边缘单元分组Gce1包括按照与宽度wce相等的间距布置的Nc1组裂纹扩展防止边缘单元CE，而第二裂纹扩展防止边缘单元分组Gce2包括按照与宽度wce相等的间距布置的Nc2组裂纹扩展防止边缘单元CE。

Nc1和Nc2被设定如下：

Nc1=floor（floor（Nc）/2）…等式31

Nc2=ceil（floor（Nc/2））…等式32

其中“floor”和“ceil”分别代表下取整函数和上取整函数。

第一裂纹扩展防止边缘单元分组Gce1和第二裂纹扩展防止边缘单元分组Gce2邻接于各自的裂纹扩展防止角部单元CC而布置。在第一裂纹扩展防止边缘单元分组Gce1与第二裂纹扩展防止边缘单元分组Gce2之间的区域（间距c2）被设定为虚拟图形DMY1的局部定位区（参见图21A至21C）。

按照间距c2间隔开的虚拟图形DMY1的局部定位区含有虚拟间距调整单元分组Gcf。虚拟间距调整单元分组Gcf包括按照与宽度wcf相等的间距布置的Ncf1组虚拟间距调整单元CF。宽度wcf是虚拟间距调整单元CF的宽度。Ncf1被设定如下：

Ncf1=ceil（c2/wcf）

其中符号“/”指示除法。

在布置于虚拟间距调整单元分组Gcf的右端的虚拟间距调整单元CF上的数据可以与在布置于第二裂纹扩展防止边缘单元分组Gce2的左端的裂纹扩展防止边缘单元CE上的数据部分重叠。数据的重叠使得具有各种电路设计区和芯片尺寸的半导体器件3能够促进虚拟图形DMY1在形状相同的虚拟间距调整单元CF中的局部定位。

密封环/裂纹扩展防止布局生成系统8具有下列作用:

密封环/裂纹扩展防止布局生成系统8基于电路设计区3D在表文件8b中的数据范围和距离Ct来确定裂纹扩展防止区CR的形成区。而且，划片线中心基于相对于裂纹扩展防止区CR的形成区的距离Wc来确定。因此，裂纹扩展防止区CR的布局容易确定。而且，裂纹扩展防止区CR的形成区不取决于划片线的结构。

密封环/裂纹扩展防止布局生成系统8首先将裂纹扩展防止角部单元CC布置于裂纹扩展防止区CR的每个角上。然后，第一裂纹扩展防止边缘单元分组Gce1和第二裂纹扩展防止边缘单元分组Gce2被布置为邻接布置于裂纹扩展防止区CR的外围的两端的裂纹扩展防止角部单元CC。虚拟间距调整单元分组Gcf然后被布置于第一裂纹扩展防止边缘单元分组Gce1与第二裂纹扩展防止边缘单元分组Gce2之间。因而，虚拟图形DMY1被局部定位于芯片外围部分31等的中心附近，从而允许半导体器件3的角部附近的应力抑制裂纹扩展防止区CR的机械性断裂。

<根据第四实施例的半导体器件>

参照图23，下面将描述根据第四实施例的半导体器件4的配置。

根据第四实施例的半导体器件4包括形成于电路设计区4D和裂纹扩展防止区CR周围的密封环区SR。密封环区SR包括布置于电路设计区4D的角部附近的四个密封环角部单元SC，以及密封环边缘Se1至Se4。裂纹扩展防止区CR包括布置于密封环区SR之外的四个裂纹扩展防止角部单元CC，以及裂纹扩展防止边缘Ce1至Ce4。密封环区SR和裂纹扩展防止区CR在配置上与根据第一实施例的半导体器件1以及根据第三实施例的半导体器件3的那些密封环区SR和裂纹扩展防止区CR相同，并且因而关于它们的解释被省略。

参照图24，下面将讨论设置于根据第四实施例的半导体器件4内的密封环区SR和裂纹扩展防止区CR的平面图。

图24是在图23所示的半导体器件4的芯片外围部分41和芯片外围部分42附近的平面图。密封环区SR形成于电路设计区4D周围，而裂纹扩展防止区CR形成于密封环区SR周围。在图24中的密封环区SR在配置上与在图2中的密封环区SR相同。在图24中的裂纹扩展防止区CR在配置上与在图24中的裂纹扩展防止区CR相同。

在图23中的密封环区SR和裂纹扩展防止区CR由图8所示的密封环/裂纹扩展防止布局生成系统8生成。

密封环/裂纹扩展防止布局生成系统8基于关于包含于所读出的表文件中的表文件8b的描述来设定在电路设计区4D与密封环区SR之间的距离St以及在电路设计区4D与裂纹扩展防止区CR之间的距离Ct。用于配置密封环区SR和裂纹扩展防止区CR的单元（SC/SE/SR和CC/CE/CF）位于由距离St和距离Ct指定的位置。

桥间距调整单元SF和虚拟间距调整单元CF分别布置于桥间距调整单元分组Gsf和虚拟间距调整单元分组Gcf内。因而，桥接图形br和虚拟图形DMY1被局部重定位于半导体器件4的芯片外围部分41和42及芯片外围部分43和44的中心附近（参见图24）。

在图23中的密封环区SR和裂纹扩展防止区CR包括布置于芯片外围部分41至44的中心附近的桥间距调整单元分组Gsf和虚拟间距调整单元分组Gcf。因此，桥间距调整单元分组Gsf和虚拟间距调整单元分组Gcf相互紧靠着。桥间距调整单元分组Gsf和虚拟间距调整单元分组Gcf可以任选地沿着芯片外围部分41至44在相反的方向上移位。

在生成多层密封环区和多层裂纹扩展防止区时，密封环/裂纹扩展防止布局生成系统8具有下列作用：

根据该实施例的密封环/裂纹扩展防止布局生成系统8基于电路设计区4D在表文件8b中的数据范围、距离St及距离Ct来确定密封环区SR的形成区和裂纹扩展防止区CR。

用于配置密封环区SR和裂纹扩展防止区CR的各种各样的单元数据（包括SC/SE/SF和CC/CE/CF）的布设坐标基于距离St和距离Ct的设定值来确定。在表文件8b中，有关布置于密封环区SR和裂纹扩展防止区CR内的各种各样的单元数据的信息被描述为密封环数据设计规则块。

密封环/裂纹扩展防止布局生成系统8基于表文件8b的描述来生成包围着电路设计区4D的密封环区SR和裂纹扩展防止区CR。在所生成的密封环区SR和所生成的裂纹扩展防止区CR中，桥接图形br和虚拟图形DMY1被局部定位于芯片外围部分21至24的中心附近。因此，能够容易地设计多个密封环区/裂纹扩展防止区，从而给半导体器件提供更高的防潮性。

<根据第五实施例的半导体器件>

参照图25，以下将描述根据第五实施例的半导体器件5的配置。

在根据第一实施例的半导体器件1中，例如，单个桥间距调整单元分组Gsf被布置于密封环边缘Se1的中心附近（图1）。类似地，在第三实施例中，例如，单个虚拟间距调整单元分组Gcf被布置于裂纹扩展防止边缘Ce1的中心附近（图20）。换言之，在该实例中，桥接图形br和虚拟图形DMY1被局部定位于单个密封环边缘和单个裂纹扩展防止边缘各自上的点。但是，桥接图形br和虚拟图形DMY1可以局部定位于在单个密封环边缘和单个裂纹扩展防止边缘上的多个点。

图25是包括在电路设计区5D周围的密封环区SR或裂纹扩展防止区CR的半导体器件5的平面图。在其中密封环区SR被形成的情形中，密封环边缘Se1至Se4和四个密封环角部单元SC被布置于电路设计区5D周围。在其中裂纹扩展防止区CR被形成的情形中，裂纹扩展防止边缘Ce1至Ce4和四个裂纹扩展防止角部单元CC形成于电路设计区5D周围。

密封环边缘Se2/裂纹扩展防止边缘Ce2包括密封环边缘单元分组Gse21至Gse23/裂纹扩展防止边缘单元分组Gce21至Gce23以及桥间距调整单元分组Gsf21和Gsf22/虚拟间距调整单元分组Gcf21和Gcf22。密封环边缘Se4/裂纹扩展防止边缘Ce4在配置上与密封环边缘Se2/裂纹扩展防止边缘Ce2相同。

密封环边缘Se1和裂纹扩展防止边缘Ce1在配置上与在图1中的半导体器件1以及在图20中的半导体器件3的那些相同。

在半导体器件5中，密封环边缘Se2包括邻接于密封环角部单元SC布置于左下角的密封环边缘单元分组Gse21，以及邻接于密封环角部单元SC布置于左上角的密封环边缘单元分组Gse23。密封环边缘单元分组Gse22被布置于密封环边缘单元分组Gse21与密封环边缘单元分组Gse23之间。

桥间距调整单元分组Gsf21被布置于密封环边缘单元分组Gse21与密封环边缘单元分组Gse22之间，而桥间距调整单元分组Gsf22被布置于密封环边缘单元分组Gse22与密封环边缘单元分组Gse23之间。换言之，桥接图形按照分散的方式局部重定位于多个点。这相比于单个重定位区而抑制了在多个重定位区内的的桥接图形之间的间距的增加，从而提高密封环区SR的可靠性。

类似地，在裂纹扩展防止边缘Ce2上，虚拟图形按照分散的方式局部重定位于多个点。这相比于单个重定位区而抑制了在多个重定位区内的桥接图形之间的间距的增加，从而提高半导体器件5的可靠性。换言之，裂纹扩展防止区CR防止在芯片外围部分51至54上的裂纹扩展到半导体器件5之内。

<实施例的修改>

设置于根据第一实施例的半导体器件1中的桥接图形br与多个密封环sr1至sr8耦接，从而有助于提高密封环区SR的机械强度。因而，按照预定的间距间隔开的桥接图形br优选地成形为具有对抗从沿着芯片外围部分扩展的密封环施加于半导体器件芯片的应力的更高的机械强度。

在例如根据第三实施例的半导体器件3中的虚拟图形DMY1被布置用于防止出现于层间绝缘层或布线层内的裂纹延伸到半导体器件的内区域。裂纹由施加于半导体器件的芯片外围部分的应力造成。以该配置，在平面图中的虚拟图形DMY1的形状并不限定于方形，并且因而可以是具有裂纹扩展防止功能的任何形状。

例如，在根据第一实施例的半导体器件1中，桥接图形br通过布置不含有桥接图形br的桥间距调整单元SF进行局部定位（图2）。换言之，在桥接图形br之间的间距被局部增大，以便避免产生违反设计规则的桥接图形br。局部增大的间距可以根据含有桥接图形br的密封环边缘单元SE的设计来随便设定。

在这种情况下，另加的桥接图形br可以按照比不含有密封环边缘单元SE的区域（即，局部定位区）的那些间距（在图2中的间距ds1）大的间距来布置。附加布置的桥接图形br抑制了密封环区SR的机械强度的降低。同样地，在其中虚拟图形DMY1局部定位于例如根据第三实施例的半导体器件3内的情形中，另加的虚拟图形DMY1可以按照比虚拟图形DMY1的间距（第一间距dc1）大的间距来布置。

应当注意，根据所有方面的所公开的实施例只是示例性的，且并不限定本发明。本发明的范围并非意指由上述解释所界定，而是由权利要求的范围所界定，并且所有改变均意指落入权利要求的范围及等同物的意义和范围。

Claims (20)

1.一种半导体器件，包括：

形成于半导体基板之上的电路设计区；以及

布置于所述电路设计区周围的密封环区，

所述密封环区包括：

第一密封环角部单元和第二密封环角部单元；

与所述第一及第二密封环角部单元耦接的第一密封环和第二密封环；以及

与所述第一及第二密封环耦接的多个第一桥接图形，

所述第一桥接图形具有邻接于所述第一密封环角部单元且包括按第一间距间隔开的预定数量的所述第一桥接图形的第一分组以及位于与所述第一分组相距第二间距之处且包括按所述第一间距间隔开的预定数量的所述第一桥接图形的第二分组，并且

所述第二间距大于所述第一间距。

2.根据权利要求1所述的半导体器件，

其中所述第一密封环角部单元包括与所述第一密封环及所述第二密封环耦接的第二桥接图形，

其中所述第二桥接图形位于与邻接于所述第二桥接图形而布置的所述第一分组的所述第一桥接图形相距第三间距之处，并且

其中所述第三间距小于所述第二间距。

3.根据权利要求2所述的半导体器件，其中所述第三间距等于所述第一间距。

4.根据权利要求1所述的半导体器件，

其中所述第一桥接图形还包括布置于所述第二分组与所述第二密封环角部单元之间的第三分组，

其中所述第三分组包括按照所述第一间距间隔开的且位于与所述第二分组相距第四间距之处的预定数量的所述第一桥接图形，并且

其中所述第四间距大于所述第一间距。

5.根据权利要求1所述的半导体器件，其中在所述第一密封环角部单元与所述第二密封环角部单元之间的所述第一密封环和所述第二密封环平行于所述半导体基板的一边。

6.根据权利要求5所述的半导体器件，其中所述第一密封环、所述第二密封环、所述第一桥接图形及所述第二桥接图形由布线层和通孔来形成。

7.根据权利要求1所述的半导体器件，其中所述第二间距、所述第三间距及所述第四间距是邻接的第一桥接图形的中心距离。

8.一种半导体器件，包括：

形成于半导体基板之上的电路设计区；以及

布置于所述电路设计区周围的裂纹扩展防止区，

所述裂纹扩展防止区包括：

第一裂纹扩展防止角部单元和第二裂纹扩展防止角部单元；以及

布置于所述第一裂纹扩展防止角部单元与所述第二裂纹扩展防止角部单元之间的多个第一虚拟图形，

所述第一虚拟图形具有邻接于所述第一裂纹扩展防止角部单元且包括按第一间距间隔开的预定数量的所述第一虚拟图形的第一分组以及位于与所述第一分组相距第二间距之处且包括按所述第一间距间隔开的预定数量的所述第一虚拟图形的第二分组，并且

所述第二间距大于所述第一间距。

9.根据权利要求8所述的半导体器件，

其中所述第一裂纹扩展防止角部单元包括邻接于所述第一分组的所述虚拟图形而布置的第二虚拟图形，

其中所述第二虚拟图形位于与邻接于所述第二虚拟图形而布置的所述第一分组的所述第一虚拟图形相距第三间距之处，并且

其中所述第三间距小于所述第二间距。

10.根据权利要求9所述的半导体器件，其中所述第三间距等于所述第一间距。

11.根据权利要求8所述的半导体器件，

其中所述第一虚拟图形还包括布置于所述第二分组与所述第二裂纹扩展防止角部单元之间的第三分组，

其中所述第三分组包括按照所述第一间距间隔开的且位于与所述第二分组相距第四间距之处的所述预定数量的所述第一虚拟图形，并且

其中所述第四间距大于所述第一间距。

12.根据权利要求8所述的半导体器件，其中所述第一虚拟图形和所述第二虚拟图形平行于所述半导体基板的一边。

13.根据权利要求12所述的半导体器件，其中所述第一虚拟图形和所述第二虚拟图形通过布线层和通孔来形成。

14.根据权利要求8所述的半导体器件，其中所述第二间距、所述第三间距及所述第四间距是所述邻接的第一虚拟图形或第二虚拟图形的中心距离。

15.一种用于半导体器件的布局设计系统，所述半导体器件具有在电路设计区周围的第一保护区，所述布局设计系统基于执行参数、表文件及构件数据文件，

其中在所述第一保护区内的第一角部单元、第一边缘单元、第一间距调整单元、第一间距以及第一保护区的间距基于在所述表文件所描述的保护区数据设计块中的描述来读出，

其中所述第一保护区的矩形坐标基于设定为所述执行参数和所述第一保护区的所述间距的所述电路设计区的矩形坐标来设定，

其中所述第一角部单元布置于所述第一保护区的每个角上，

其中含有按所述第一间距间隔开的预定数量的所述第一边缘单元的第一边缘单元分组以及含有按所述第一间距间隔开的预定数量的所述第一边缘单元的第二边缘单元分组基于通过以所述第一角部单元之间的距离作为被除数以及以所述第一间距作为除数所获得的除法结果的商而布置于所述第一角部单元之间，并且

其中具有比所述第一间距小的宽度的所述第一间距调整单元基于所述除法结果的余数而布置于所述第一边缘单元分组与所述第二边缘单元分组之间。

16.根据权利要求15所述的布局设计系统，其中所述被除数通过从在所述第一角部单元之间的所述距离中减去最小间距来确定。

17.根据权利要求15所述的布局设计系统，

其中在第二保护区内的第二角部单元、第二边缘单元、第二间距调整单元、第二间距以及第二保护区的间距基于在所述表文件所描述的所述保护区数据设计块中的描述而进一步读出，

其中包围着所述第一保护区的所述第二保护区的矩形坐标基于设定为所述执行参数和所述第二保护区的所述间距的所述电路设计区的矩形坐标来设定，

其中所述第二角部单元被布置于所述第二保护区的每个角上，

其中含有按所述第二间距间隔开的预定数量的所述第二边缘单元的第三边缘单元分组以及含有按所述第二间距间隔开的预定数量的所述第二边缘单元的第四边缘单元分组基于通过以所述第二角部单元之间的距离作为被除数以及以所述第二间距作为除数所获得的除法结果的商而布置于所述第二角部单元之间，并且

其中具有比所述第二间距小的宽度的所述第二间距调整单元基于所述除法结果的余数而布置于所述第三边缘单元分组与所述第四边缘单元分组之间。

18.根据权利要求17所述的布局设计系统，其中所述被除数通过从所述第二角部单元之间的所述距离中减去最小间距来确定。

19.根据权利要求15所述的布局设计系统，其中所述第一间距调整单元布置于所述半导体器件的外围的中心附近。

20.根据权利要求17所述的布局设计系统，其中所述第二间距调整单元布置于所述半导体器件的外围的中心附近。