JP2013225709A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】層間絶縁膜のクラックに起因するシールリングの破壊が生じにくい半導体装置およびその製造方法を提供する。
【解決手段】第１の積層体ＬＢ１は第１の機械的強度を有する第１の層間絶縁膜ＩＤ１ａ〜ＩＤ１ｄを含む。第２の積層体ＬＢ２は第１の機械的強度よりも大きな機械的強度を有する第２の層間絶縁膜ＩＤ２ａ，ＩＤ２ｂを含む。第１の領域Ｒａ１は第１の積層体ＬＢ１内に設けられた第１の金属層Ｌ１とビアＶ１とを有する。第２の領域Ｒａ２は第２の積層体ＬＢ２内に設けられた第２の金属層Ｌ２とビアＶ２とを有する。第２の領域Ｒａ２は、平面視において第１の領域Ｒａ１の少なくとも一部と重なり合い、かつ第１の領域Ｒａ１とビアによって接続されておらず、かつ第１の領域Ｒａ１との間に第２の層間絶縁膜ＩＤ２ａを挟んでいる。
【選択図】図１６

Description

本発明は、半導体装置およびその製造方法に関し、特に、チップ領域を囲むシールリングを有する半導体装置およびその製造方法に関するものである。

半導体装置には、電気回路が形成されたチップ領域に水が浸入することを防止するために、平面視においてチップ領域を取り囲むように設けられたシールリング領域を有するものがある。シールリング領域は、基板上において基板の厚み方向に延びるように形成されたシールリングを有している。このシールリングが水に対する防護壁として機能することにより、チップ領域に水が浸入することが抑制される。

このシールリングが半導体装置の製造の際のダイシング工程において破壊されてしまうことがある。この破壊現象について順を追って説明する。まずダイシングに起因して基板の端部にチッピングが生じる。このチッピングを起点として、基板上に設けられた層間絶縁膜にクラックが進行していく。このクラックがシールリングに達するとシールリングの破壊が生じる。この破壊が生じると、チップ領域へ水が浸入しやすくなるので、半導体装置の信頼性が低下してしまうという問題が生じる。

この問題は、ｌｏｗ−ｋ材料やＵＬＫ(Ultra Low-k)材料などからなる低誘電率膜が寄生容量低減のために層間絶縁膜として用いられる場合、より発生しやすくなる。なぜならばｌｏｗ−ｋ材料やＵＬＫ材料は機械的強度が小さいので、よりクラックが生じやすいからである。たとえば機械的強度の指標としてヤング率を用いると、一般的な層間絶縁膜（非ｌｏｗ−ｋ膜）の材料であるＳｉＯ（酸化シリコン）のヤング率が７５ＧＰａ程度であるのに対して、ｌｏｗ−ｋ材料のひとつである有機シリカガラスのヤング率は、１０ＧＰａ〜２５ＧＰａ程度である。また、いっそうの低誘電率化のために多孔質化された材料であるＵＬＫ材料は、さらに小さいヤング率を有している。このため、低誘電率膜を用いた半導体装置においては、クラックに起因するシールリングの破壊の問題がより生じやすくなる。

また、半導体装置において、低誘電率膜材料からなる一の層間絶縁膜の上に、より機械的強度が大きい他の層間絶縁膜が配された構成がしばしば用いられる。この場合、一の層間絶縁膜を伸展するクラックは、より大きな機械的強度を有する他の層間絶縁膜へは侵入しにくい。このためクラックは、半導体装置の上方に抜けにくく、半導体装置内を基板面内方向に沿って進行しやすくなる。この結果、クラックがシールリングに到達することでシールリングが破壊される可能性がより高くなる。

上記のように層間絶縁膜のクラックは半導体装置の信頼性に悪影響を与え得ることから、クラックの発生を抑制する技術が提案されている。たとえば特開２００４−１５３０１５号公報（特許文献１）において、ガードリング（シールリング）の周りにダミーパターン形成領域を設けることが提案されている。このダミーパターン形成領域は、平面視における複数箇所の各々において複数のダミーパターンを有している。この複数のダミーパターンは、厚さ方向に沿って配列されており、かつ厚み方向に沿ったビア接続により一体化されている。この公報によれば、ビア接続によりダミーパターン近傍の層間絶縁膜を補強することができるので、層間絶縁膜にクラックが生じることが防止される、とされている。

特開２００４−１５３０１５号公報（第１−３図）

上記公報の技術は、層間絶縁膜にクラックが生じることを防止しようとする技術である。しかしながらダイシング工程においては大きな応力が発生する頻度が少なからずあるため、たとえ上記公報の技術が適用されても、層間絶縁膜にクラックが発生することを十分に防ぐことは困難である。

そして、いったんクラックが発生すると、このクラックは、層間絶縁膜のうち補強された部分を縫うように伸展し得る。すなわち、このクラックは、ビアで一体化されたダミーパターンを避けて伸展し、最終的にシールリングに到達し得る。この結果、シールリングが破壊されることがあるという課題がある。

本発明は、上記の課題を鑑みてなされたものであり、その目的は、層間絶縁膜のクラックに起因するシールリングの破壊が生じにくい半導体装置およびその製造方法を提供することである。

一実施の形態によれば、半導体装置は、チップ領域と、平面視においてチップ領域を囲むシールリング領域と、平面視においてシールリング領域の外周を囲む外側領域とを備えている。上記外側領域は、半導体基板と、半導体基板の上に設けられた、第１の誘電率を有する第１の層間絶縁膜を含む第１の積層体と、第１の積層体の上に設けられた、第１の誘電率よりも大きな第２の誘電率を有する第２の層間絶縁膜を含む第２の積層体と、平面視において互いに重なり合うように第１の積層体内に設けられた複数の第１の金属層を含む複数の第１の金属領域と、平面視において互いに重なり合うように第２の積層体内に設けられた複数の第２の金属層を含む複数の第２の金属領域とを含む。上記複数の第２の金属領域は、平面視において、列および行の配列で配置されている。上記列および行の配列は、平面視においてシールリング領域の隣り合う部分に実質的に平行に延在する少なくとも４つの列を含んでいる。平面視において、少なくとも４つの列の第１の列はシールリング領域にもっとも近く、少なくとも４つの列の第４の列は、シールリング領域からもっとも遠く、少なくとも４つの列の第２および第３の列は第１および第４の列の間に存在しており、第２の列は第１の列により近く、第３の列は第４の列により近い。上記列および行の配列はさらに、第１〜第４の列から延在する複数の行を含んでおり、行はシールリング領域の隣り合う部分に垂直な線に対して傾斜している。

他の実施の形態によれば、半導体装置は、半導体基板と、半導体基板の上に形成されるチップ領域と、平面視において半導体基板の上に形成されるチップ領域を囲むシールリング領域と、平面視において半導体基板の上に形成されるシールリング領域の外周を囲む外側領域と、外側領域において半導体基板の上に設けられた、第１の誘電率を有する第１の層間絶縁膜を含む第１の絶縁層と、外側領域において第１の絶縁層の上に設けられた、第１の誘電率よりも大きな第２の誘電率を有する第２の層間絶縁膜を含む第２の絶縁層と、第１の絶縁層内に設けられる少なくとも１つの第１の金属層を含む複数の第１の金属領域と、少なくとも１つの第２の金属層を含む複数の第２の金属領域とを備えている。上記複数の第２の金属領域は、シールリング領域の隣り合う部分に実質的に平行に延在する複数の列に配置されており、直接隣り合う列における第２の金属領域同士は平面視において互いに対して千鳥状になっている。

さらに他の実施の形態によれば、半導体装置は、半導体基板と、半導体基板の上に形成されるチップ領域と、平面視において半導体基板の上に形成されるチップ領域を囲むシールリング領域と、平面視において半導体基板の上に形成されるシールリング領域の外周を囲む外側領域と、外側領域において半導体基板の上に設けられた、第１の誘電率を有する第１の層間絶縁膜を含む第１の絶縁層と、外側領域において第１の絶縁層の上に設けられた、第１の誘電率よりも大きな第２の誘電率を有する第２の層間絶縁膜を含む第２の絶縁層と、第１の絶縁層内に設けられる少なくとも１つの第１の金属層を含む複数の第１の金属領域と、少なくとも１つの第２の金属層を含む複数の第２の金属領域とを備えた半導体装置である。上記複数の第２の金属領域は、平面視において、列および行の配列で配置されている。上記列および行の配列は、平面視においてシールリング領域の隣り合う部分に実質的に平行に延在する少なくとも４つの列を含んでいる。平面視において、少なくとも４つの列の第１の列はシールリング領域にもっとも近く、少なくとも４つの列の第４の列は、シールリング領域からもっとも遠く、少なくとも４つの列の第２および第３の列は第１および第４の列の間に存在しており、第２の列は第１の列により近く、第３の列は第４の列により近い。上記列および行の配列はさらに、第１〜第４の列から延在する複数の行を含んでおり、行はシールリング領域の隣り合う部分に垂直な線に対して傾斜している。

本実施の形態の一の局面にしたがう半導体装置は、チップ領域と、平面視においてチップ領域を囲むシールリング領域と、平面視においてシールリング領域の外周を囲むダミー領域とを有する半導体装置である。ダミー領域は、半導体基板と、第１および第２の積層体と、少なくとも１つの第１の領域と、少なくとも１つの第２の領域とを含んでいる。第１の積層体は、半導体基板の上に設けられており、第１の機械的強度を有する第１の層間絶縁膜を含む。第２の積層体は、第１の積層体の上に設けられており、第１の機械的強度よりも大きな機械的強度を有する第２の層間絶縁膜を含む。第１の領域は、平面視において互いに重なり合うように第１の積層体内に設けられた複数の第１の金属層と、複数の第１の金属層を互いに接続するビアとを有している。第２の領域は、平面視において互いに重なり合うように第２の積層体内に設けられた複数の第２の金属層と、複数の第２の金属層を互いに接続するビアとを有している。第２の領域は、平面視において第１の領域の少なくとも一部と重なり合い、かつ第１の領域とビアによって接続されておらず、かつ第１の領域との間に第２の層間絶縁膜を挟んでいる。

本実施の形態の他の局面にしたがう半導体装置は、チップ領域と、平面視においてチップ領域を囲むシールリング領域と、平面視においてシールリング領域の外周を囲むダミー領域とを有する半導体装置である。ダミー領域は、半導体基板と、第１および第２の積層体と、少なくとも１つの第１の領域と、少なくとも１つの第２の領域とを含んでいる。第１の積層体は、半導体基板の上に設けられており、第１の機械的強度を有する第１の層間絶縁膜を含む。第２の積層体は、第１の積層体の上に設けられており、第１の機械的強度よりも大きな機械的強度を有する第２の層間絶縁膜を含む。第１の領域は、平面視において互いに重なり合うように第１の積層体内に設けられた複数の第１の金属層を有している。第２の領域は、平面視において互いに重なり合うように第２の積層体内に設けられた複数の第２の金属層を有している。第２の領域は平面視において、第１の領域の一部と重なり合い、かつシールリング領域から離れるように第１の領域の位置からずれた位置に設けられている。

本実施の形態の一の局面にしたがう半導体装置の製造方法は、以下の工程を有している。

チップ領域と、平面視においてチップ領域を囲むシールリング領域と、平面視においてシールリング領域の外周を囲むダミー領域とを含むウエハが形成される。ダミー領域の外周に沿ってウエハが切断される。このダミー領域は、半導体基板と、第１および第２の積層体と、第１および第２の領域とを含む。第１の積層体は、半導体基板の上に設けられており、第１の機械的強度を有する第１の層間絶縁膜を含む。第２の積層体は、第１の積層体の上に設けられており、第１の機械的強度よりも大きな機械的強度を有する第２の層間絶縁膜を含む。第１の領域は、平面視において互いに重なり合うように第１の積層体内に設けられた複数の第１の金属層と、複数の第１の金属層を互いに接続するビアとを有している。第２の領域は、平面視において互いに重なり合うように第２の積層体内に設けられた複数の第２の金属層と、複数の第２の金属層を互いに接続するビアとを有している。第２の領域は、平面視において第１の領域の少なくとも一部と重なり合い、かつ第１の領域とビアによって接続されておらず、かつ第１の領域との間に第２の層間絶縁膜を挟んでいる。

本実施の形態の他の局面にしたがう半導体装置の製造方法は、以下の工程を有している。

チップ領域と、チップ領域を囲むシールリング領域と、シールリング領域の外周を囲むダミー領域とを含むウエハが形成される。ダミー領域の外周に沿ってウエハが切断される。このダミー領域は、半導体基板と、第１および第２の積層体と、第１および第２の領域とを含む。第１の積層体は、半導体基板の上に設けられており、第１の機械的強度を有する第１の層間絶縁膜を含む。第２の積層体は、第１の積層体の上に設けられており、第１の機械的強度よりも大きな機械的強度を有する第２の層間絶縁膜を含む。第１の領域は、平面視において互いに重なり合うように第１の積層体内に設けられた複数の第１の金属層を有している。第２の領域は、平面視において互いに重なり合うように第２の積層体内に設けられた複数の第２の金属層を有している。第２の領域は平面視において、第１の領域の一部と重なり合い、かつシールリング領域から離れるように第１の領域の位置からずれた位置に設けられている。

本実施の形態の一の局面にしたがう半導体装置によれば、第２の積層体の一部において、第１および第２の領域の間に第２の層間絶縁膜を含む絶縁膜が挟まれている部分が形成される。この部分は、第１および第２の領域の間に挟まれているために小さな膜厚を有しており、かつビア接続による補強がなされていない。したがってこの部分は、第２の積層体において局所的にクラックが入りやすい部分となる。このクラックが入りやすい部分の存在により、機械的強度の小さい第１の層間絶縁膜を有する第１の積層体から、機械的強度の大きい第２の層間絶縁膜を有する第２の積層体へと、クラックが伸展やすくなる。すなわちクラックが上方に向かって伸展しやすくなるので、クラックがシールリングに達する前に半導体装置の上方に抜けやすくなる。よってクラックによるシールリング破壊の発生が抑制されるので、信頼性の高い半導体装置が得られる。

本実施の形態の他の局面にしたがう半導体装置によれば、平面視において、第１および第２の領域の間に挟まれた部分の上側を閉塞する第２の領域が、シールリングから離れるように第１の領域の位置からずれた位置に設けられている。このため、この挟まれた部分を伸展したクラックは、よりシールリング領域から離れた位置において、第２の領域により遮られることなく上方に向かうことができる。これによりクラックがシールリングに達する前に半導体装置の上方に抜けやすくなる。よってクラックによるシールリング破壊の発生が抑制されるので、信頼性の高い半導体装置が得られる。

本発明の実施の形態１における半導体装置の平面レイアウトを概略的に示す図である。 図１のＩＩ−ＩＩ線に沿った概略的な断面図である。 図２においてクラックが発生した場合の様子を概略的に示す断面図である。 図２のＩＶ−ＩＶ線に沿った概略的な断面図である。 図４のＶ−Ｖ線に沿った概略的な断面図である。 図４のＶＩ−ＶＩ線に沿った概略的な断面図である。 図４のＶＩＩ−ＶＩＩ線に沿った概略的な断面図である。 本発明の実施の形態１における半導体装置の層間絶縁膜内に設けられた金属層の平面レイアウトを示す概略図である。 本発明の実施の形態１における半導体装置の第１の積層体内に設けられた第１の領域の平面レイアウトを示す概略図である。 本発明の実施の形態１における半導体装置の第２の積層体内に設けられた第２の領域の平面レイアウトを示す概略図である。 本発明の実施の形態１における半導体装置の第３の積層体内に設けられた第３の領域の平面レイアウトを示す概略図である。 図５の第２の領域の周辺の拡大図である。 本発明の実施の形態１における半導体装置の製造方法に用いられるウエハの平面レイアウトを示す概略図である。 本発明の実施の形態１における半導体装置の製造方法のダイシング工程の様子を概略的示す部分断面図である。 一般的な半導体装置におけるクラックの伸展経路を説明するための概略的な部分断面図である。 本発明の実施の形態１における半導体装置におけるクラックの伸展経路の一例を概略的に示す部分断面図である。 比較例における半導体装置の構成を概略的に示す部分断面図である。 図１７のＸＶＩＩＩ−ＸＶＩＩＩ線に沿った概略的な断面図と、平面視におけるクラックの伸展経路とが重ね合わされた図である。 本発明の実施の形態２における半導体装置の構成を概略的に示す部分断面図である。 図１９のＸＸ−ＸＸ線に沿った概略的な断面図である。 図２０のＸＸＩ−ＸＸＩ線に沿った概略的な断面図である。 図２０のＸＸＩＩ−ＸＸＩＩ線に沿った概略的な断面図である。 図２０のＸＸＩＩＩ−ＸＸＩＩＩ線に沿った概略的な断面図である。 本発明の実施の形態２における半導体装置におけるクラックの伸展経路の一例を概略的に示す部分断面図である。 本発明の実施の形態３における半導体装置の構成を概略的に示す部分断面図である。 本発明の実施の形態３における半導体装置の構成を概略的に示す部分断面図である。 本発明の実施の形態３における半導体装置の構成を概略的に示す部分断面図である。 本発明の実施の形態３における半導体装置におけるクラックの伸展経路の一例を概略的に示す部分断面図である。 本発明の実施の形態４における半導体装置の構成を概略的に示す部分断面図である。 図２９のＸＸＸ−ＸＸＸ線に沿った概略的な断面図である。 図２９のＸＸＸＩ−ＸＸＸＩ線に沿った概略的な断面図である。 図２９のＸＸＸＩＩ−ＸＸＸＩＩ線に沿った概略的な断面図である。 本発明の実施の形態４における半導体装置におけるクラックの伸展経路の一例を概略的に示す部分断面図である。 本発明の実施の形態５における半導体装置の構成を概略的に示す部分断面図である。 図３４のＸＸＸＶ−ＸＸＸＶ線に沿った概略的な断面図である。 図３４のＸＸＸＶＩ−ＸＸＸＶＩ線に沿った概略的な断面図である。 図３４のＸＸＸＶＩＩ−ＸＸＸＶＩＩ線に沿った概略的な断面図である。 本発明の実施の形態６における半導体装置の構成を概略的に示す部分断面図である。 本発明の実施の形態６における半導体装置の構成を概略的に示す部分断面図である。 本発明の実施の形態６における半導体装置の構成を概略的に示す部分断面図である。 本発明の実施の形態７における半導体装置の構成を概略的に示す部分断面図である。 図４１のＸＬＩＩ−ＸＬＩＩ線に沿った概略的な断面図である。 図４１のＸＬＩＩＩ−ＸＬＩＩＩ線に沿った概略的な断面図である。 図４１のＸＬＩＶ−ＸＬＩＶ線に沿った概略的な断面図である。 本発明の実施の形態８における半導体装置の構成を概略的に示す部分断面図である。 図４５のＸＬＶＩ−ＸＬＶＩ線に沿った概略的な断面図である。 図４５のＸＬＶＩＩ−ＸＬＶＩＩ線に沿った概略的な断面図である。 図４５のＸＬＶＩＩＩ−ＸＬＶＩＩＩ線に沿った概略的な断面図である。 本発明の実施の形態９における半導体装置の構成を概略的に示す部分断面図である。 図４９のＬ−Ｌ線に沿った概略的な断面図である。 図４９のＬＩ−ＬＩ線に沿った概略的な断面図である。 図４９のＬＩＩ−ＬＩＩ線に沿った概略的な断面図である。

以下、本発明の実施の形態について図に基づいて説明する。
（実施の形態１）
はじめに本実施の形態の半導体装置の概略的な構成について、図１〜図３を参照して説明する。

図１は、本発明の実施の形態１における半導体装置の平面レイアウトを概略的に示す図である。図１を参照して、本実施の形態の半導体装置ＳＤ１は平面レイアウトとして、チップ領域ＣＲと、シールリング領域ＳＲと、ダミー領域ＤＲとを有している。シールリング領域ＳＲは平面視においてチップ領域ＣＲを囲んでいる。ダミー領域ＤＲは平面視においてシールリング領域ＳＲの外周を囲んでいる。ダミー領域ＤＲの外周側面は、ダイシング工程における切断面であるダイシング面ＤＳである。

図２は、図１のＩＩ−ＩＩ線に沿った概略的な断面図である。図２を参照して、半導体装置ＳＤ１は、半導体基板ＳＢと、半導体素子７１と、素子分離絶縁膜７２と、絶縁膜７３，７５，７６と、コンタクト７４と、配線７７と、保護膜７８と、層Ｍ１〜Ｍ９とを有している。チップ領域ＣＲにおいて、半導体基板ＳＢ上に、ソース／ドレイン領域７０を有する半導体素子７１が形成されている。なお保護膜７８はシリコンナイトライドで形成されている。コンタクト７４は、絶縁膜７３を貫通するように形成されている。絶縁膜７３およびコンタクト７４の上に、層Ｍ１〜Ｍ９が順に設けられている。層Ｍ１〜Ｍ９の各々は、金属部と絶縁体部とを有している。層Ｍ１〜Ｍ９により、チップ領域ＣＲにおいて半導体素子７１を含む電気回路が構成され、シールリング領域ＳＲにおいてシールリングＳＬが構成されている。さらにシールリングＳＬと平行して延在し、シールリングＳＬを取り囲むような形態で、絶縁膜７６を露出するように保護膜７８に設けられた開口部ＯＰが設けられている。この開口部ＯＰは、半導体装置ＳＤ１がパッケージに封止される際に、レジンなどの封止材料の応力が硬い保護膜７８を伝わってシールリングＳＬや配線７７に達することにより破壊が生じるのを防止するものである。さらにこの開口部ＯＰは、製造時のダイシング工程において保護膜７８が切断される際に、ダイシングに関する応力が硬い保護膜７８を伝わってシールリングＳＬや配線７７に達することにより破壊が生じるのを防止するものでもある。

図３は、図２においてクラックが発生した場合の様子を概略的に示す断面図である。図３を参照して、半導体装置ＳＤ１は、製造時のダイシング工程に起因して、チッピングＴＰおよびクラックＣＫを有している場合がある。チッピングＴＰは半導体基板ＳＢの側面における欠けである。クラックＣＫは、チッピングＴＰを起点としてダミー領域ＤＲ内において半導体装置ＳＤ１の上方側（保護膜７８側）に抜けている。すなわちクラックＣＫは、ダミー領域ＤＲ内にのみ発生しており、シールリング領域ＳＲ内に設けられたシールリングＳＬには到達していない。このためシールリングＳＬは、クラックＣＫによる損傷を受けておらず、チップ領域ＣＲへの水の浸入を防止する機能を維持している。これにより半導体装置ＳＤ１は高い信頼性を有している。

次に半導体装置ＳＤ１の構成について、より詳しく説明する。
主に図２および図５を参照して、半導体装置ＳＤ１の配線構造の設計において、多層配線構造をなす層Ｍ１〜Ｍ９は、層Ｍ１からなる部分と、層Ｍ２〜Ｍ５からなる部分と、層Ｍ６、Ｍ７からなる部分と、層Ｍ８、Ｍ９からなる部分とに区分されて取り扱われている。そして各部分ごとに層間絶縁膜の材料や寸法ルールが選択されている。

層Ｍ１における絶縁体部である層間絶縁膜ＩＤ０は、ＳｉＯなどの非ｌｏｗｋ材料、またはＳｉＯＣなどのｌｏｗ−ｋ材料から形成されている。層Ｍ１はチップ領域ＣＲにおいて、半導体素子７１を含む基本的な回路を構成するためのローカル配線としての機能を有している。また層Ｍ１はシールリング領域ＳＲにおいて、シールリングＳＬの一部をなす金属部を有している。また層Ｍ１はダミー領域ＤＲにおいて金属層Ｌ０を有している。金属層Ｌ０は層間絶縁膜ＩＤ０内にシングルダマシン法により形成されている。金属層Ｌ０の平面レイアウトは、図８に示すように、１辺が長さＬＷ０の正方形状である。長さＬＷ０は、たとえば１．５μｍである。

層Ｍ２〜Ｍ５は、第１の積層体ＬＢ１を絶縁体部として有している。第１の積層体ＬＢ１は、エッチングストッパ膜ＥＳ１ａと、第１の層間絶縁膜ＩＤ１ａと、キャップ膜ＣＰ１ａと、エッチングストッパ膜ＥＳ１ｂと、第１の層間絶縁膜ＩＤ１ｂと、キャップ膜ＣＰ１ｂと、エッチングストッパ膜ＥＳ１ｃと、第１の層間絶縁膜ＩＤ１ｃと、キャップ膜ＣＰ１ｃと、エッチングストッパ膜ＥＳ１ｄと、第１の層間絶縁膜ＩＤ１ｄと、キャップ膜ＣＰ１ｄとが順に積層された積層体である。第１の層間絶縁膜ＩＤ１ａ〜ＩＤ１ｄの材料は、層間絶縁膜ＩＤ０の材料に比して、より小さい比誘電率と、より小さい機械的強度とを有するＵＬＫ材料である。エッチングストッパ膜ＥＳ１ａ〜ＥＳ１ｄは、ＳｉＣＯ／ＳｉＣＮ積層材料からなる。キャップ膜ＣＰ１ａ〜ＣＰ１ｄの材料はＳｉＯＣである。

また層Ｍ２〜Ｍ５は、デュアルダマシン法により形成された金属部を有している。この金属部は、チップ領域ＣＲにおいて、ローカル配線上の中間配線としての機能を有している。またこの金属部は、シールリング領域ＳＲにおいて、シールリングＳＬの一部をなしている。またこの金属部は、ダミー領域ＤＲにおいて、第１の積層体ＬＢ１内に設けられた第１の領域Ｒａ１をなしている。

第１の領域Ｒａ１は、平面視において互いに重なり合うように第１の積層体ＬＢ１内に設けられた複数の第１の金属層Ｌ１と、複数の第１の金属層Ｌ１を互いに接続するビアＶ１とを有している。第１の領域Ｒａ１の平面レイアウトは、図９に示すように、第１の金属層Ｌ１に対応する１辺の長さＬＷ１の正方形状と、ビアＶ１に対応する１辺の長さＬＶ１の正方形状とからなる。ビアＶ１に対応する正方形状は、第１の金属層Ｌ１に対応する正方形状の外周部に沿って複数配列されている。長さＬＷ１は、長さＬＷ０（図８）と等しく、たとえば１．５μｍである。また、たとえば図中、長さＳＶ１＝０．１２μｍ、長さＳＷ１＝０．０５μｍである。平面視においてビアＶ1は第１の金属層Ｌ1の４つの辺に沿って第１の金属層Ｌ１周辺に配置されている（以下、この配置をビアＶ１周辺配置と呼ぶ）。

層Ｍ６、Ｍ７は、第２の積層体ＬＢ２を絶縁体部として有している。第２の積層体ＬＢ２は、エッチングストッパ膜ＥＳ２ａと、第２の層間絶縁膜ＩＤ２ａと、エッチングストッパ膜ＥＳ２ｂと、第２の層間絶縁膜ＩＤ２ｂとが順に積層された積層体である。第２の層間絶縁膜ＩＤ２ａ、ＩＤ２ｂの材料は、第１の層間絶縁膜ＩＤ１ａ〜ＩＤ１ｄをなすＵＬＫ材料に比して、より大きい比誘電率と、より大きい機械的強度とを有するｌｏｗ−ｋ材料であり、たとえばＳｉＯＣである。エッチングストッパ膜ＥＳ２ａ、ＥＳ２ｂは、ＳｉＣＯ／ＳｉＣＮ積層材料からなる。

また層Ｍ６、Ｍ７は、デュアルダマシン法により形成された金属部を有している。この金属部は、チップ領域ＣＲにおいて、中間配線上の第１セミグローバル配線としての機能を有している。またこの金属部は、シールリング領域ＳＲにおいて、シールリングＳＬの一部をなしている。またこの金属部は、ダミー領域ＤＲにおいて、第２の積層体ＬＢ２内に設けられた第２の領域Ｒａ２をなしている。

第２の領域Ｒａ２は、平面視において互いに重なり合うように第２の積層体ＬＢ２内に設けられた複数の第２の金属層Ｌ２と、複数の第２の金属層Ｌ２を互いに接続するビアＶ２とを有している。第２の領域Ｒａ２の平面レイアウトは、図１０に示すように、第２の金属層Ｌ２に対応する１辺の長さＬＷ２の正方形状と、ビアＶ２に対応する１辺の長さＬＶ２の正方形状とからなる。ビアＶ２に対応する正方形状は、第２の金属層Ｌ２に対応する正方形状の外周部に沿って複数配列されている。長さＬＷ２は、長さＬＷ０（図８）およびＬＷ１（図９）の各々と等しく、たとえば１．５μｍである。また、たとえば図中、長さＳＶ２＝０．１８μｍ、長さＳＷ２＝０．０６５μｍである。平面視においてビアV２は第２の金属層Ｌ２の４つの辺に沿って第２の金属層Ｌ２周辺に配置されている（以下、この配置をビアＶ２周辺配置と呼ぶ）。

また第２の領域Ｒａ２は、平面視において第１の領域Ｒａ１と重なり合っている。また第２の領域Ｒａ２は、第１の領域Ｒａ１とビアによって接続されておらず、かつ第１の領域Ｒａ１との間に第２の層間絶縁膜ＩＤ２ａを挟んでいる。

層Ｍ８、Ｍ９は、第３の積層体ＬＢ３を絶縁体部として有している。第３の積層体ＬＢ３は、エッチングストッパ膜ＥＳ３ａと、第３の層間絶縁膜ＩＤ３ａと、エッチングストッパ膜ＥＳ３ｂと、第３の層間絶縁膜ＩＤ３ｂと、エッチングストッパ膜ＥＳ３ｃと、第３の層間絶縁膜ＩＤ３ｃと、エッチングストッパ膜ＥＳ３ｄと、第３の層間絶縁膜ＩＤ３ｄとが順に積層された積層体である。第３の層間絶縁膜ＩＤ３ａ〜ＩＤ３ｄの材料は、第２の層間絶縁膜ＩＤ２ａ、ＩＤ２ｂをなすｌｏｗ−ｋ材料に比して、より大きい比誘電率と、より大きい機械的強度とを有する非ｌｏｗ−ｋ材料であり、たとえばＳｉＯである。エッチングストッパ膜ＥＳ３ａ〜ＥＳ３ｄは、ＳｉＣＯ／ＳｉＣＮ積層材料ないしはＳｉＣＮ単層材料からなる。

また層Ｍ８、Ｍ９は、デュアルダマシン法により形成された金属部を有している。この金属部は、チップ領域ＣＲにおいて、第１セミグローバル配線上の第２セミグローバル配線としての機能を有している。またこの金属部は、シールリング領域ＳＲにおいて、シールリングＳＬの一部をなしている。またこの金属部は、ダミー領域ＤＲにおいて、第３の積層体ＬＢ３内に設けられた第３の領域Ｒａ３をなしている。

第３の領域Ｒａ３は、平面視において互いに重なり合うように第３の積層体ＬＢ３内に設けられた複数の第３の金属層Ｌ３と、複数の第３の金属層Ｌ３を互いに接続するビアＶ３とを有している。第３の領域Ｒａ３の平面レイアウトは、図１１に示すように、第３の金属層Ｌ３に対応する１辺の長さＬＷ３の正方形状と、ビアＶ３に対応する１辺の長さＬＶ３の正方形状とからなる。ビアＶ３に対応する正方形状は、第３の金属層Ｌ３に対応する正方形状の外周部に沿って複数配列されている。長さＬＷ３は、長さＬＷ０〜ＬＷ２（図８〜図１０）の各々と等しく、たとえば１．５μｍである。また、たとえば図中、長さＳＶ３＝０．６８μｍ、長さＳＷ３＝０．５μｍである。平面視においてビアＶ３は第３の金属層Ｌ３の４つの辺に沿って第３の金属層Ｌ３周辺に配置されている（以下、この配置をビアＶ３周辺配置と呼ぶ）。

また第３の領域Ｒａ３は、平面視において第２の領域Ｒａ２と重なり合っている。また第３の領域Ｒａ３は、第２の領域Ｒａ２とビアによって接続されておらず、かつ第２の領域Ｒａ２との間に第３の層間絶縁膜ＩＤ３ａを挟んでいる。

主に図４を参照して、第３の領域Ｒａ３は平面視において、ダミー領域ＤＲにおいて３０％以上５０％以下の占有面積を有し、かつ１平方μｍ以上４平方μｍ以下の面積のパターンを有している。第１の領域Ｒａ１および第２の領域Ｒａ２の各々も、同様の占有面積と、同様の面積のパターンとを有している。

また第３の領域Ｒａ３は平面視において、規則的に配列されている。シールリングＳＬの延在方向に沿った方向に関しては、第３の領域Ｒａ３は同一間隔で直線状に配列されている。またシールリングＳＬの延在方向に直交する方向（図４の横方向）に関しては、第３の領域Ｒａ３は同一間隔で千鳥状に配列されている。言い換えると、隣り合う列に形成された第３の領域Ｒａ３は互いに所定のピッチずれて形成されている、更に言い換えると第３の領域Ｒａ３は平面視で複数の列に沿って配置されており、隣り合う列に配置された第３の領域Ｒａ３は交互に配置されることにより千鳥配置となっている。これによりシールリングＳＬの延在方向に直交する方向に沿ってシールリングＳＬとダイシング面ＤＳとが層間絶縁膜により直線的に繋がってしまうことが避けられている。第１の領域Ｒａ１および第２の領域Ｒａ２の各々も、同様に配列されている。

なお層Ｍ１〜Ｍ９の各々が有する金属部は、底面部および側面部に位置するバリアメタル部と、このバリアメタル部に覆われたＣｕ（銅）部とを有している。たとえば第２の領域Ｒａ２は、図１２に示すように、バリアメタル部ＢＭａ、ＢＭｂと、Ｃｕ部ＣＬａ、ＣＬｂとを有している。

また、開口部ＯＰの直下の第１の領域Ｒａ１、第２の領域Ｒａ２および第３の領域Ｒａ３は形成されなくてもよい。それにより、後に説明するチッピングＴＰに起因する層間絶縁膜の剥がれの状態を自動外観検査装置で観察することが容易となる。すなわち不良の解析が容易になるという効果がある。

次に半導体装置ＳＤ１の製造方法について説明する。
図１３は、本発明の実施の形態１における半導体装置の製造方法に用いられるウエハの平面レイアウトを概略的に示す図である。図１３を参照して、まず通常のウエハプロセス工程によってウエハＷＦが形成される。ウエハＷＦは、平面レイアウトにおいて、複数の半導体装置ＳＤ１と、切断領域ＲＲとを有している。各半導体装置ＳＤ１は、平面レイアウトにおいて、チップ領域ＣＲと、チップ領域ＣＲを囲むシールリング領域ＳＲと、シールリング領域ＳＲの外周を囲むダミー領域ＤＲとを有している。

図１４は、本発明の実施の形態１における半導体装置の製造方法のダイシング工程の様子を概略的示す部分断面図である。図１４を参照して、ダイシングブレードＤＢが切断領域ＲＲに押し当てられることにより、ダミー領域ＤＲの外周に沿ってウエハＷＦが切断される。このダイシング工程により、ウエハＷＦから切り出された半導体装置ＳＤ１が得られる。

次にダイシング工程において生じ得るクラックの伸展経路について詳しく説明する。
はじめにクラックの伸展経路の一般論について説明する。図１５は、一般的な半導体装置におけるクラックの伸展経路を説明するための概略的な部分断面図である。

図１５を参照して、一般的な半導体装置ＳＤＯは、半導体基板ＳＢと、半導体基板ＳＢ上に形成された絶縁膜ＦＬと、絶縁膜ＦＬ内に形成されたシールリングＳＬとを有している。この半導体装置ＳＤＯの製造方法のダイシング工程において、半導体基板ＳＢのダイシング面ＤＳ側にチッピングＴＰが生じることがある。すると、このチッピングＴＰを起点として、上方に向かってクラックが伸展するような応力が絶縁膜ＦＬに加わる。この応力により生じる絶縁膜ＦＬのクラックは、クラックの初期段階においては、クラックＣＫ１、クラックＣＫ２、およびクラックＣＫ３の３種類に区分される。

クラックＣＫ１は、半導体基板ＳＢのほぼ真上に伸展しようとするクラックである。クラックＣＫ１はシールリング領域ＳＲに近づくことなく伸展するので、シールリングＳＬが破壊される原因とはならない。一方、クラックＣＫ３は、ダミー領域ＤＲを斜め上方に通過してシールリング領域ＳＲに向かおうとするクラックである。クラックＣＫ３はシールリングＳＬに達してこれを破壊する可能性がある。

またクラックＣＫ２は、ダミー領域ＤＲのみを斜め上方に通過して半導体装置ＳＤＯから抜けようとするクラックである。このようなクラックは、絶縁膜ＦＬがおおよそ均一な機械的強度を有している場合は、初期段階の針路を維持し、ダミー領域ＤＲのみを斜め上方に通過して半導体装置ＳＤＯから抜ける。しかし絶縁膜ＦＬが上方ほど機械的強度が大きくなるような積層構造を有している場合、クラックが上方に向かうことが途中で妨げられて、シールリングＳＬに向かう針路を有するクラックＣＫ２Ｖ（図中破線矢印）に変化することがある。このような積層構造としては、たとえばＵＬＫ材料からなる膜の上にｌｏｗ−ｋ材料からなる膜が積層された構造や、ｌｏｗ−ｋ材料からなる膜上に非ｌｏｗ−ｋ材料からなる膜が積層された構造などがある。このような積層構造を有する半導体装置においては、クラックＣＫ２ＶによりシールリングＳＬが破壊される可能性がある。

次に半導体装置ＳＤ１に対してクラックＣＫ２（図１５）を発生させようとする応力が加わった場合における、実際のクラックの伸展経路の一例について説明する。仮に第１の領域Ｒａ１〜第３の領域Ｒａ３が設けられていないと仮定すると、第１の積層体ＬＢ１と第２の積層体ＬＢ２との間、あるいは第２の積層体ＬＢ２と第３の積層体ＬＢ３との間において、クラックＣＫがクラックＣＫ２Ｖ（図１５）のように変化し、このクラックＣＫ２ＶがシールリングＳＬに達する可能性がある。しかしながら本実施の形態においては、クラックは、シールリングＳＬに達する前に半導体装置ＳＤ１の上方へと抜けるように誘導される。以下にこのクラックの伸展経路について詳しく説明する。

図１６を参照して、矢印ａにて、初期段階としてクラックは、層間絶縁膜ＩＤ０、エッチングストッパ膜ＥＳ１ａ、および第１の層間絶縁膜ＩＤ１ａを通過して第１の領域Ｒａ１の底面に達する。

矢印ｂにて、クラックの進路は、第１の領域Ｒａ１の底面に沿った横方向の向きに変化する。なぜならばクラックは、金属からなるために大きな機械的強度を有する第１の領域Ｒａ１中へ伸展することができず、第１の領域Ｒａ１と第１の層間絶縁膜ＩＤ１ａとの界面を伸展するためである。またこの界面は金属と絶縁体との界面であるため密着強度が小さい。この密着強度の小ささのために、クラックは、よりいっそうこの界面を伸展しようとする。

矢印ｃにて、第１の領域Ｒａ１の底面を通過し終えたクラックの針路は、応力状態の上で本来の針路である斜め上方向（図１５のクラックＣＫ２の方向）に戻る。そしてキャップ膜ＣＰ１ａ、エッチングストッパ膜ＥＳ１ｂ、第１の層間絶縁膜ＩＤ１ｂ、キャップ膜ＣＰ１ｂ、エッチングストッパ膜ＥＳ１ｃ、第１の層間絶縁膜ＩＤ１ｃ、キャップ膜ＣＰ１ｃ、エッチングストッパ膜ＥＳ１ｄ、第１の層間絶縁膜ＩＤ１ｄ、およびキャップ膜ＣＰ１ｄを通過して、第２の積層体ＬＢ２の底面に達する。ここで、矢印ｃのすぐシールリングＳＬ側（図中の左側）に位置する第１の領域Ｒａ１が有する複数の第１の金属層Ｌ１の間をクラックが通過する可能性は小さくされている。なぜならば、互いに対向する１対の第１の金属層Ｌ１の間の領域は、ビアＶ１により補強されているのでクラックが生じにくいためである。

矢印ｄにて、クラックの進路は、第１の積層体ＬＢ１と第２の積層体ＬＢ２との界面に沿った横方向の向きに変化する。すなわちクラックは図中の上方向に伸展しにくい。この理由は、矢印ｄの上方の領域は、絶縁膜の厚みが厚く、かつ材料特性上の機械的強度が大きいためである。また上記界面は第１の領域Ｒａ１を形成するためのデュアルダマシン法におけるＣＭＰ(Chemical Mechanical Polishing)面であることから、界面強度が比較的
小さい。このためクラックは、よりいっそうこの界面を伸展しようとする。

矢印ｅにて、第１の領域Ｒａ１と第２の領域Ｒａ２とにより挟まれた領域において、クラックは第２の積層体ＬＢ２内へと伸展する。これは、第１の領域Ｒａ１と第２の領域Ｒａ２とにより挟まれた領域において絶縁膜の厚みが小さくなっているので、クラックが生じやすくなっているからである。第２の積層体ＬＢ２内へ侵入したクラックの針路は、応力状態の上で本来の針路である斜め上方向（図１５のクラックＣＫ２の方向）に戻る。そしてクラックは、エッチングストッパ膜ＥＳ２ａと第２の層間絶縁膜ＩＤ２ａとを通過して、第２の領域Ｒａ２の底面に達する。

矢印ｆ〜ｉにて、上記の矢印ｂ〜ｅと同様に、クラックが伸展する。
矢印ｊ、ｋにて、上記の矢印ｂ、ｃと同様に、クラックが伸展する。すなわち、クラックはシールリング領域ＳＲに到達することなくダミー領域ＤＲにおいて半導体装置ＳＤ１の上方へと抜ける。この結果、半導体装置ＳＤ１にクラックＣＫ（図３）が形成される。

以上のように本実施の形態の半導体装置ＳＤ１に対してクラックＣＫ２（図１５）を発生させようとする応力が加わった場合、シールリングＳＬに到達するクラックＣＫ２Ｖ（図１５）の発生は防止され、代わりにダミー領域ＤＲ内において半導体装置ＳＤ１の上方に抜けるようなクラックＣＫ（図３）が発生する。またビアＶ１周辺配置、ビアＶ２周辺配置およびビアＶ３周辺配置により、第１〜第３の領域Ｒａ１〜Ｒａ３の内部にクラックが伸展しにくくなるために、より効果的に上部にクラックを逃がすことができる。

なお、半導体装置ＳＤ１に対してクラックＣＫ３（図１５）を発生させようとするような応力が加わった場合についても上記と同様である。

次に本実施の形態に対する比較例について説明する。
図１７は、比較例における半導体装置の構成を概略的に示す部分断面図である。図１７を参照して、比較例の半導体装置ＳＤＣは、金属部である領域ＲａＣを有している。領域ＲａＣは、第１の金属層Ｌ１０と、第１の領域Ｒａ１と、第２の領域Ｒａ２と、第３の領域Ｒａ３と、ビアＶ１Ｃ、Ｖ２Ｃ、Ｖ３Ｃとを有している。ビアＶ１Ｃ、Ｖ２Ｃ、Ｖ３Ｃにより、金属層Ｌ０と、第１の領域Ｒａ１と、第２の領域Ｒａ２と、第３の領域Ｒａ３とは一体化されている。このため領域ＲａＣは、クラックが入りにくい、ひとかたまりの領域となっている。

図１８は、図１７のＸＶＩＩＩ−ＸＶＩＩＩ線に沿った概略的な断面図と、平面視におけるクラックの伸展経路とが重ね合わされた図である。主に図１８を参照して、領域ＲａＣは、上記のようにクラックが入りにくい領域であり、かつ層間絶縁膜ＩＤ０および第１の積層体ＬＢ１〜第３の積層体ＬＢ３（図１７）を含む積層体ＬＢを厚み方向に貫くように形成されている。このため図中矢印で示すクラックは領域ＲａＣに侵入することができない。この結果、クラックは、領域ＲａＣを縫うようにして、領域ＲａＣよりもクラックが入りやすい積層体ＬＢ中を伸展することがある。そしてクラックはシールリングＳＬに達し、これを破壊することがある。

本実施の形態の半導体装置ＳＤ１によれば、図１６に示すように、第２の積層体ＬＢ２の一部において、第１の領域Ｒａ１および第２の領域Ｒａ２の間に、第２の層間絶縁膜ＩＤ２ａを含む絶縁膜が挟まれている部分（たとえば矢印ｅの周辺部分）が形成される。この部分は、第１の領域Ｒａ１および第２の領域Ｒａ２の間に挟まれているために、小さな膜厚を有している。またこの部分は、ビア接続による補強がなされていない。したがってこの部分は、第２の積層体ＬＢ２において局所的にクラックが入りやすい部分となる。このクラックが入りやすい部分の存在により、矢印ｅに示すように、機械的強度の小さい第１の層間絶縁膜ＩＤ１ａ〜ＩＤ１ｄを有する第１の積層体ＬＢ１から、機械的強度の大きい第２の層間絶縁膜ＩＤ２ａ、ＩＤ２ｂを有する第２の積層体ＬＢ２へと、クラックが伸展やすくなる。すなわちクラックが図中の上方に向かって伸展しやすくなるので、クラックがシールリングＳＬに達する前に半導体装置ＳＤ１の上方に抜けやすくなる。よってクラックによるシールリングＳＬの破壊が抑制されるので、信頼性の高い半導体装置ＳＤ１が得られる。

また、図４に示す第３の領域Ｒａ３と同様に、第１の領域Ｒａ１および第２の領域Ｒａ２の各々は平面視において、３０％以上５０％以下の面積を占めている。これにより、矢印ｃおよび矢印ｅ（図１６）の各々で示されるクラックが生じる領域がバランスよく確保されるので、図１６に示すようにクラックを半導体装置ＳＤ１の上方に導くことができる。

また、金属層Ｌ０、第１の領域Ｒａ１、第２の領域Ｒａ２、および第３の領域Ｒａ３（図８〜図１１）の各々は平面視において、１平方μｍ以上４平方μｍ以下の面積のパターンを有している。

ダイシング工程においてダイシングブレードＤＢ（図１４）での切断の際に、金属層Ｌ０、第１の領域Ｒａ１、第２の領域Ｒａ２、および第３の領域Ｒａ３が飛散された場合に上記面積が４平方μｍ以下である場合、この金属片の面積は、ダイシング工程において多量に用いられる砥粒の断面積と同程度であるため、この金属片にともなう実質的な悪影響はほとんど生じない。また上記面積が１平方μｍ未満であると、平面視において、矢印ｅ（図１６）のクラックを発生させるための領域の面積が不十分となり、クラックを上方に導く作用が小さくなってしまう。

一方で、この面積が４平方μｍを超えると、ダイシング工程においてダイシングブレードＤＢ（図１４）での切断の際に、ダイシング工程において多量に用いられる砥粒の断面積より大きいため、切断時に砥粒により実際に加工される面積が大きくなり、切断ばりの発生による半導体装置信頼性低下や、切断くずがブレードへ付着することによる切断不良を引き起こす要因となる。

また半導体装置ＳＤ１は、第１の層間絶縁膜ＩＤ１ａ〜ＩＤ１ｄ（図５）の機械的強度よりも大きな機械的強度を有する層間絶縁膜ＩＤ０（図５）を有している。これにより、層Ｍ１（図２）において、層Ｍ２〜Ｍ５（図２）よりも機械的強度の大きな層間絶縁膜材料が用いられる。これにより半導体装置ＳＤ１の設計上の理由で通常選択されるような層間絶縁膜材料の組み合わせを適用することができる。たとえば、層間絶縁膜ＩＤ０をｌｏｗ−ｋ材料により形成し、かつ第１の層間絶縁膜ＩＤ１ａ〜ＩＤ１ｄをＵＬＫ材料により形成することができる。または、たとえば、層間絶縁膜ＩＤ０を非ｌｏｗ−ｋ材料により形成し、かつ第１の層間絶縁膜ＩＤ１ａ〜ＩＤ１ｄをｌｏｗ−ｋ材料により形成することができる。

また本実施の形態の半導体装置ＳＤ１（図５）は、比較例の半導体装置ＳＤＣ（図１７）と異なり、ビアＶ１Ｃ、Ｖ２Ｃ、Ｖ３Ｃを有していない。よってビアＶ１Ｃ、Ｖ２Ｃ、Ｖ３Ｃに相当する分だけ半導体装置の設計作業が簡素化される。

また図４に示すように、シールリングＳＬの延在方向に直交する方向（図４の横方向）に関して、第３の領域Ｒａ３は千鳥状に配列されている。これにより、シールリングＳＬとダイシング面ＤＳとの間に、シールリングＳＬの延在方向に直交する方向（図中横方向）に沿って直線的であり、かつ第３の領域Ｒａ３の作用を受けないようなクラックが生じることが抑制される。第１の領域Ｒａ１および第２の領域Ｒａ２についても同様である。

（実施の形態２）
図１９は、本発明の実施の形態２における半導体装置の構成を概略的に示す部分断面図である。図２０は、図１９のＸＸ−ＸＸ線に沿った概略的な断面図である。図２１〜図２３のそれぞれは、図２０のＸＸＩ−ＸＸＩ線、ＸＸＩＩ−ＸＸＩＩ線、およびＸＸＩＩＩ−ＸＸＩＩＩ線に沿った概略的な断面図である。なお図２０〜２３のそれぞれの断面位置は、実施の形態１の図４〜図７に対応している。

主に図２０〜図２３を参照して、本実施の形態の半導体装置ＳＤ２は、半導体装置ＳＤ１（図５）の第１の領域Ｒａ１、第２の領域Ｒａ２、および第３の領域Ｒａ３のそれぞれの代わりに、第１の領域Ｒｂ１、第２の領域Ｒｂ２、および第３の領域Ｒｂ３を有している。第１の領域Ｒｂ１、第２の領域Ｒｂ２、および第３の領域Ｒｂ３の各々は、ビアを有していない。

第２の領域Ｒｂ２は平面視において、第１の領域Ｒｂ１の一部と重なり合い、かつシールリング領域ＳＲから離れるように第１の領域Ｒｂ１の位置からずれた位置に設けられている。また第３の領域Ｒｂ３は平面視において、第２の領域Ｒｂ２の一部と重なり合い、かつシールリング領域ＳＲから離れるように第２の領域Ｒｂ２の位置からずれた位置に設けられている。

なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。

図２４は、本発明の実施の形態２における半導体装置におけるクラックの伸展経路の一例を概略的に示す部分断面図である。なお図２４は、実施の形態１における図１６に相当する図である。

図２４を参照して、平面視において、第１の領域Ｒｂ１および第２の領域Ｒｂ２の間に挟まれた部分の上側を閉塞する第２の領域Ｒｂ２が、シールリングＳＬから離れるように第１の領域Ｒｂ１の位置からずれた位置に設けられている。このため、この挟まれた部分を伸展した矢印ｆのクラックは、よりシールリング領域ＳＲから離れた位置（図中右方の位置）において、第２の領域Ｒｂ２により遮られることなく上方に向かうことができる（矢印ｇ参照）。

同様に、平面視において、第２の領域Ｒｂ２および第３の領域Ｒｂ３の間に挟まれた部分の上側を閉塞する第３の領域Ｒｂ３が、シールリングＳＬから離れるように第２の領域Ｒｂ２の位置からずれた位置に設けられている。このため、この部分を伸展する矢印ｊのクラックは、よりシールリング領域ＳＲから離れた位置（図中右方の位置）において、第３の領域Ｒｂ３により遮られることなく上方に向かうことができる（矢印ｋ参照）。

したがって、平面視における第２の領域Ｒｂ２および第３の領域Ｒｂ３の各々の位置のずれがない場合に比して、クラックがシールリングＳＬに達する前に半導体装置ＳＤ２の上方に抜けやすくなる。よってクラックによるシールリングＳＬ破壊の発生が抑制されるので、信頼性の高い半導体装置ＳＤ２が得られる。

（実施の形態３）
図２５〜図２７の各々は、本発明の実施の形態３における半導体装置の構成を概略的に示す部分断面図である。なお図２５〜図２７のそれぞれの断面位置は、実施の形態２の図２１〜２３の断面位置に対応している。

主に図２５〜図２７を参照して、本実施の形態の半導体装置ＳＤ３は、実施の形態２における半導体装置ＳＤ２（図２１）の第１の領域Ｒｂ１、第２の領域Ｒｂ２、および第３の領域Ｒｂ３のそれぞれの代わりに、第１の領域Ｒａ１、第２の領域Ｒａ２、および第３の領域Ｒａ３を有している。

なお、上記以外の構成については、上述した実施の形態２の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。

図２８は、本発明の実施の形態３における半導体装置におけるクラックの伸展経路の一例を概略的に示す部分断面図である。なお図２８は、実施の形態２における図２４に相当する図である。

図２８を参照して、第１の領域Ｒａ１および第２の領域Ｒａ２の間に挟まれた部分の上側を閉塞する第２の領域Ｒａ２は、シールリングＳＬから離れるように第１の領域Ｒａ１の位置からずれた位置に設けられている。このため、この部分を伸展する矢印ｆのクラックは、よりシールリング領域ＳＲから離れた位置（図中右方の位置）において、第２の領域Ｒａ２により遮られることなく上方に向かうことができる（矢印ｇ参照）。

同様に第２の領域Ｒａ２および第３の領域Ｒａ３の間に挟まれた部分の上側を閉塞する第３の領域Ｒａ３は、シールリングＳＬから離れるように第２の領域Ｒａ２の位置からずれた位置に設けられている。このため、この部分を伸展する矢印ｊのクラックは、よりシールリング領域ＳＲから離れた位置（図中右方の位置）において、第３の領域Ｒａ３により遮られることなく上方に向かうことができる（矢印ｋ参照）。

したがって第２の領域Ｒａ２および第３の領域Ｒａ３の各々の位置のずれがない場合に比して、クラックがシールリングＳＬに達する前に半導体装置ＳＤ３の上方に抜けやすくなる。よってクラックによるシールリングＳＬ破壊の発生が抑制されるので、信頼性の高い半導体装置ＳＤ３が得られる。

また各第１の領域Ｒａ１が有する複数の第１の金属層Ｌ１はビアＶ１により互いに接続されている。これにより互いに対向する１対の第１の金属層Ｌ１の間の領域は、ビアＶ１による補強によりクラックが生じにくくなる。よって矢印ｃのすぐシールリングＳＬ側（図中の左側）に位置する第１の領域Ｒａ１が有する複数の第１の金属層Ｌ１の間をクラックが通過してしまう可能性が小さくなる。すなわち、矢印ｃで示すように、より確実にクラックを第１の積層体ＬＢ１の上端まで導くことができる。これにより、よりシールリング領域ＳＲから離れた位置（図中右方の位置）において、矢印ｅに示すように、第１の積層体ＬＢ１上の第２の積層体ＬＢ２内に伸展するクラックを発生させることができる。

また各第２の領域Ｒａ２が有する複数の第２の金属層Ｌ２はビアＶ２により互いに接続されている。これにより互いに対向する１対の第２の金属層Ｌ２の間の領域は、ビアＶ２による補強によりクラックが生じにくくなる。よって矢印ｇのすぐシールリングＳＬ側（図中の左側）に位置する第２の領域Ｒａ２が有する複数の第２の金属層Ｌ２の間をクラックが通過してしまう可能性が小さくなる。すなわち、矢印ｇで示すように、より確実にクラックを第２の積層体ＬＢ２の上端まで導くことができる。これにより、よりシールリング領域ＳＲから離れた位置（図中右方の位置）において、矢印ｉに示すように、第２の積層体ＬＢ２上の第３の積層体ＬＢ３内に伸展するクラックを発生させることができる。

また各第３の領域Ｒａ３が有する複数の第３の金属層Ｌ３はビアＶ３により互いに接続されている。これにより互いに対向する１対の第３の金属層Ｌ３の間の領域は、ビアＶ３による補強によりクラックが生じにくくなる。よって矢印ｋのすぐシールリングＳＬ側（図中の左側）に位置する第３の領域Ｒａ３が有する複数の第３の金属層Ｌ３の間をクラックが通過してしまう可能性が小さくなる。すなわち、矢印ｋで示すように、より確実にクラックを第３の積層体ＬＢ３の上端まで導くことができる。これにより、よりシールリング領域ＳＲから離れた位置（図中右方の位置）において、クラックを半導体装置ＳＤ３の上方に抜けさせることができる。

（実施の形態４）
図２９は、本発明の実施の形態４における半導体装置の構成を概略的に示す部分断面図である。図３０〜図３２のそれぞれは、図２９のＸＸＸ−ＸＸＸ線、ＸＸＸＩ−ＸＸＸＩ線、およびＸＸＸＩＩ−ＸＸＸＩＩ線に沿った概略的な断面図である。なお図２９〜３２のそれぞれの断面位置は、実施の形態１の図４〜図７に対応している。

主に図２９を参照して、本実施の形態の半導体装置ＳＤ４においては、シールリングＳＬの延在方向に直交する方向（図２９の横方向）に関して、第３の領域Ｒａ３の平面レイアウトは、原則、同一間隔で千鳥状に配列された個別パターンからなる。ただし破線ＤＣで区分された領域においては、図中二点鎖線で示すように、配列の中途で一部のパターンが欠落されており、この部分には第３の領域Ｒａ３は形成されていない。

また第１の領域Ｒａ１および第２の領域Ｒａ２の各々の平面レイアウトについても、上記の第３の領域Ｒａ３の平面レイアウトと同様である。

なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。

図３３は、本発明の実施の形態４における半導体装置におけるクラックの伸展経路の一例を概略的に示す部分断面図である。なお図３３は、実施の形態１における図１６に相当する図である。

主に図３３を参照して、本実施の形態においては、実施の形態１（図１６）に比して、矢印ｂ上の第１の領域Ｒａ１と、これに対してすぐシールリングＳＬ側（図中の左側）の第１の領域Ｒａ１との間隔が大きく離されている。すなわち、矢印ｂのクラックと、このクラックに対してシールリングＳＬ方向（図中の左方向）に離れて位置する第１の領域Ｒａ１の下面、すなわちクラックが生じやすい面との距離が十分に確保されている。これにより、矢印ｂのクラックがすぐシールリングＳＬ側（図中の左側）の第１の領域Ｒａ１の下面に伸展してしまうこと、すなわちクラックが矢印ｃの方向に代わって横方向に伸展してしまうことが抑制される。つまり矢印ｃで示すように、より確実にクラックを第１の積層体ＬＢ１の上端まで導くことができる。これにより、より確実にクラックを半導体装置ＳＤ４の上方に抜けさせることができる。

（実施の形態５）
図３４は、本発明の実施の形態５における半導体装置の構成を概略的に示す部分断面図である。図３５〜図３７のそれぞれは、図３４のＸＸＸＶ−ＸＸＸＶ線、ＸＸＸＶＩ−ＸＸＸＶＩ線、およびＸＸＸＶＩＩ−ＸＸＸＶＩＩ線に沿った概略的な断面図である。なお図３４〜３７のそれぞれの断面位置は、実施の形態２の図２０〜図２３に対応している。

主に図３４を参照して、シールリングＳＬの延在方向に直交する方向（図３４の横方向）に関して、第３の領域Ｒｂ３の平面レイアウトは、原則、同一間隔で千鳥状に配列された個別パターンからなる。ただし破線ＤＣで区画された領域で示すように、配列の中途で一部のパターンが欠落されており、この部分には第３の領域Ｒｂ３は形成されていない。

また第１の領域Ｒｂ１および第２の領域Ｒｂ２の各々の平面レイアウトについても、上記の第３の領域Ｒｂ３の平面レイアウトと同様に、配列の中途で一部のパターンが欠落されている。

なお、上記以外の構成については、上述した実施の形態２の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。

本実施の形態によれば、実施の形態４と同様に、破線ＤＣ（図３４）で区画された領域において、より確実にクラックを上方に導くことができる。これにより、より確実にクラックを半導体装置ＳＤ５の上方に抜けさせることができる。

（実施の形態６）
図３８〜図４０の各々は、本発明の実施の形態６における半導体装置の構成を概略的に示す部分断面図である。なお図３８〜４０のそれぞれの断面位置は、実施の形態５の図３５〜図３７に対応している。

主に図３８〜図４０を参照して、本実施の形態の半導体装置ＳＤ６は、実施の形態５における半導体装置ＳＤ５（図３５〜図３７）の第１の領域Ｒｂ１、第２の領域Ｒｂ２、および第３の領域Ｒｂ３のそれぞれの代わりに、第１の領域Ｒａ１、第２の領域Ｒａ２、および第３の領域Ｒａ３を有している。

なお、上記以外の構成については、上述した実施の形態５の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。

本実施の形態によれば、実施の形態５と同様の効果が得られる。
また各第１の領域Ｒａ１が有する複数の第１の金属層Ｌ１はビアＶ１により互いに接続されている。これにより互いに対向する１対の第１の金属層Ｌ１の間の領域は、ビアＶ１による補強によりクラックが生じにくくなる。よって第１の領域Ｒａ１が有する複数の第１の金属層Ｌ１の間をクラックが通過してしまう可能性が小さくなる。よって、より確実にクラックを第１の積層体ＬＢ１の上端まで導くことができる。

また各第２の領域Ｒａ２が有する複数の第２の金属層Ｌ２はビアＶ２により互いに接続されている。これにより互いに対向する１対の第２の金属層Ｌ２の間の領域は、ビアＶ２による補強によりクラックが生じにくくなる。よって第２の領域Ｒａ２が有する複数の第２の金属層Ｌ２の間をクラックが通過してしまう可能性が小さくなる。よって、より確実にクラックを第２の積層体ＬＢ２の上端まで導くことができる。

また各第３の領域Ｒａ３が有する複数の第３の金属層Ｌ３はビアＶ３により互いに接続されている。これにより互いに対向する１対の第３の金属層Ｌ３の間の領域は、ビアＶ３による補強によりクラックが生じにくくなる。よって第３の領域Ｒａ３が有する複数の第３の金属層Ｌ３の間をクラックが通過してしまう可能性が小さくなる。よって、より確実にクラックを第３の積層体ＬＢ３の上端まで導くことができる。これにより、よりシールリング領域ＳＲから離れた位置（図中右方の位置）において、クラックを半導体装置ＳＤ６の上方に抜けさせることができる。

（実施の形態７）
図４１は、本発明の実施の形態７における半導体装置の構成を概略的に示す部分断面図である。図４２〜図４５のそれぞれは、図４１のＸＬＩＩ−ＸＬＩＩ線、ＸＬＩＩＩ−ＸＬＩＩＩ線、およびＸＬＩＶ−ＸＬＩＶ線に沿った断面図である。なお図４１〜４５のそれぞれの断面位置は、実施の形態１の図４〜図７に対応している。

主に図４１を参照して、本実施の形態の半導体装置ＳＤ７においては、シールリングＳＬの延在方向に直交する方向（図４１の横方向）に関して、第３の領域Ｒａ３は２つごとの千鳥状に配列されている。

なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。

本実施の形態によれば、実施の形態１と同様に、シールリングＳＬとダイシング面ＤＳとの間に、シールリングＳＬの延在方向に直交する方向（図中横方向）に沿って直線的であり、かつ第３の領域Ｒａ３の作用を受けないようなクラックが生じることが抑制される。第１の領域Ｒａ１および第２の領域Ｒａ２についても同様である。

（実施の形態８）
図４５は、本発明の実施の形態８における半導体装置の構成を概略的に示す部分断面図である。図４６〜図４８のそれぞれは、図４５のＸＬＶＩ−ＸＬＶＩ線、ＸＬＶＩＩ−ＸＬＶＩＩ線、およびＸＬＶＩＩＩ−ＸＬＶＩＩＩ線に沿った概略的な断面図である。なお図４５〜４８のそれぞれの断面位置は、実施の形態７の図４１〜図４４に対応している。

主に図４５を参照して、本実施の形態の半導体装置ＳＤ８においては、シールリングＳＬの延在方向に直交する方向（図４５の横方向）に関して、第３の領域Ｒａ３の平面レイアウトは、原則、２つごとの千鳥状に配列された個別パターンからなる。ただし破線ＤＣで区画された領域においては、図中二点鎖線で示すように、配列の中途で一部のパターンが欠落されており、この部分には第３の領域Ｒａ３は形成されていない。また第１の領域Ｒａ１および第２の領域Ｒａ２の各々の平面レイアウトについても、上記の第３の領域Ｒａ３の平面レイアウトと同様に、配列の中途で一部のパターンが欠落されている。

なお、上記以外の構成については、上述した実施の形態７の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。

本実施の形態よれば、実施の形態７と同様の効果が得られる。また実施の形態４と同様に、破線ＤＣ（図４５）で区画された領域において、より確実にクラックを上方に導くことができる。これにより、より確実にクラックを半導体装置ＳＤ８の上方に抜けさせることができる。

（実施の形態９）
図４９は、本発明の実施の形態９における半導体装置の構成を概略的に示す部分断面図である。図５０〜図５２のそれぞれは、図４９のＬ−Ｌ線、ＬＩ−ＬＩ線、およびＬＩＩ−ＬＩＩ線に沿った概略的な断面図である。なお図４９〜５２のそれぞれの断面位置は、実施の形態１の図４〜図７に対応している。

主に図４９を参照して、本実施の形態の半導体装置ＳＤ９において、第３の領域Ｒａ３は、平面視において、シールリングＳＬの延在方向に交差する方向ＡＬに沿った配列と、方向ＡＬと角度ＴＨをなす方向に沿った配列とを有している。第１の領域Ｒａ１および第２の領域Ｒａ２の各々も、平面視において同様の配列を有している。

なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。

本実施の形態によれば、第１の領域Ｒａ１、第２の領域Ｒａ２、および第３の領域Ｒａ３の各々の配列は、方向ＡＬに対して角度ＴＨをなす方向に沿った配列を含んでいる。これにより、方向ＡＬに沿って伸展するクラックがダイシング面ＤＳから層間絶縁膜のみを経由して直線的にシールリングＳＬに達してしまうことが防止される。

上記の実施の形態３〜９における半導体装置ＳＤ３〜９は、実施の形態１、２における半導体装置ＳＤ１、ＳＤ２と同様に、絶縁膜７５、７６、配線７７、保護膜７８、開口部ＯＰ、層Ｍ１、および層Ｍ１よりも下側（半導体基板ＳＢ側）の構造を有している（実施の形態３〜９において図示せず）。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

本発明は、チップ領域を囲むシールリングを有する半導体装置およびその製造方法に特に有利に適用され得る。

ＢＭａ，ＢＭｂ バリアメタル部、ＣＫ，ＣＫ１〜ＣＫ３，ＣＫ２Ｖ クラック、ＣＬａ，ＣＬｂ Ｃｕ部、ＣＰ１ａ〜ＣＰ１ｄ キャップ膜、ＣＲ チップ領域、ＤＢ ダイシングブレード、ＤＲ ダミー領域、ＤＳ ダイシング面、ＥＳ１ａ〜ＥＳ１ｄ，ＥＳ２ａ，ＥＳ２ｂ，ＥＳ３ａ〜ＥＳ３ｄ エッチングストッパ膜、ＩＤ０ 層間絶縁膜、ＩＤ１ａ〜ＩＤ１ｄ 第１の層間絶縁膜、ＩＤ２ａ，ＩＤ２ｂ 第２の層間絶縁膜、ＩＤ３ａ〜ＩＤ３ｄ 第３の層間絶縁膜、Ｌ０ 金属層、Ｌ１ 第１の金属層、Ｌ２ 第２の金属層、Ｌ３ 第３の金属層、ＬＢ１ 第１の積層体、ＬＢ２ 第２の積層体、ＬＢ３ 第３の積層体、Ｍ１〜Ｍ９ 層、Ｒａ１，Ｒｂ１ 第１の領域、Ｒａ２，Ｒｂ２ 第２の領域、Ｒａ３，Ｒｂ３ 第３の領域、ＲＲ 切断領域、ＳＢ 半導体基板、ＳＤＣ，ＳＤＯ，ＳＤ１〜ＳＤ９ 半導体装置、ＳＬ シールリング、ＳＲ シールリング領域、ＴＰ チッピング、Ｖ１〜Ｖ３ ビア、ＷＦ ウエハ、７１ 半導体素子、７２ 素子分離絶縁膜、７３，７５，７６，７８ 絶縁膜、７４ コンタクト、７７ 配線、７８ 保護膜。

Claims (20)

1. チップ領域と、
   平面視において前記チップ領域を囲むシールリング領域と、
   平面視において前記シールリング領域の外周を囲む外側領域とを備えた半導体装置であって、
   前記外側領域は、
   半導体基板と、
   前記半導体基板の上に設けられた、第１の誘電率を有する第１の層間絶縁膜を含む第１の積層体と、
   前記第１の積層体の上に設けられた、前記第１の誘電率よりも大きな第２の誘電率を有する第２の層間絶縁膜を含む第２の積層体と、
   平面視において互いに重なり合うように前記第１の積層体内に設けられた複数の第１の金属層を含む複数の第１の金属領域と、
   平面視において互いに重なり合うように前記第２の積層体内に設けられた複数の第２の金属層を含む複数の第２の金属領域とを含み、
   前記複数の第２の金属領域は、平面視において、列および行の配列で配置されており、
   前記列および行の配列は、平面視において前記シールリング領域の隣り合う部分に実質的に平行に延在する少なくとも４つの列を含んでおり、平面視において、前記少なくとも４つの列の第１の列は前記シールリング領域にもっとも近く、前記少なくとも４つの列の第４の列は、前記シールリング領域からもっとも遠く、前記少なくとも４つの列の第２および第３の列は前記第１および第４の列の間に存在しており、前記第２の列は前記第１の列により近く、前記第３の列は前記第４の列により近く、
   前記列および行の配列はさらに、前記第１〜第４の列から延在する複数の行を含んでおり、前記行は前記シールリング領域の前記隣り合う部分に垂直な線に対して傾斜している、半導体装置。
2. 平面視において、前記第２の金属領域の各々は、前記第１の金属領域の各々の一部と重なり合うよう前記第１の金属領域の各々からずれた位置に設けられており、前記シールリング領域から離れている、請求項１に記載の半導体装置。
3. 前記第２の層間絶縁膜の一部は、前記第２の金属領域と前記第１の金属領域との間に挟まれる、請求項１に記載の半導体装置。
4. 前記第１の金属層は、平面視において互いに同一の形状となりつつ完全に重なり合うように配置され、前記第２の金属層も、平面視において互いに同一の形状となりつつ完全に重なり合うように配置されている、請求項１に記載の半導体装置。
5. 前記第１および第２の金属層の各々は、平面視において４つの辺を有する、請求項１に記載の半導体装置。
6. 前記第１および第２の金属領域の各々は平面視において、１平方μｍ以上４平方μｍ以下の面積のパターンを有する、請求項１に記載の半導体装置。
7. 半導体基板と、
   前記半導体基板の上に形成されるチップ領域と、
   平面視において前記半導体基板の上に形成される前記チップ領域を囲むシールリング領域と、
   平面視において前記半導体基板の上に形成される前記シールリング領域の外周を囲む外側領域と、
   前記外側領域において前記半導体基板の上に設けられた、第１の誘電率を有する第１の層間絶縁膜を含む第１の絶縁層と、
   前記外側領域において前記第１の絶縁層の上に設けられた、前記第１の誘電率よりも大きな第２の誘電率を有する第２の層間絶縁膜を含む第２の絶縁層と、
   前記第１の絶縁層内に設けられる少なくとも１つの第１の金属層を含む複数の第１の金属領域と、
   少なくとも１つの第２の金属層を含む複数の第２の金属領域とを備えた半導体装置であって、
   前記複数の第２の金属領域は、前記シールリング領域の隣り合う部分に実質的に平行に延在する複数の列に配置されており、直接隣り合う列における前記第２の金属領域同士は平面視において互いに対して千鳥状になっている、半導体装置。
8. 平面視において、前記第２の金属領域の各々は、前記第１の金属領域の各々の一部と重なり合うよう前記第１の金属領域の各々からずれた位置に設けられており、前記シールリング領域から離れている、請求項７に記載の半導体装置。
9. 前記第２の層間絶縁膜の一部は、前記第２の金属領域と前記第１の金属領域との間に挟まれる、請求項７に記載の半導体装置。
10. 前記第１の絶縁層は複数の第１の金属層を含み、前記複数の第１の金属層は、平面視において互いに同一の形状となりつつ完全に重なり合うように配置され、
    前記第２の絶縁層は複数の第２の金属層を含み、前記複数の第２の金属層も、平面視において互いに同一の形状となりつつ完全に重なり合うように配置されている、請求項７に記載の半導体装置。
11. 前記第１および第２の金属層の各々は、平面視において４つの辺を有する、請求項７に記載の半導体装置。
12. 前記第１および第２の金属領域の各々は平面視において、１平方μｍ以上４平方μｍ以下の面積のパターンを有する、請求項７に記載の半導体装置。
13. 前記列は平面視において、千鳥状に配置されるように互いに同じピッチずれている、請求項７に記載の半導体装置。
14. 半導体基板と、
    前記半導体基板の上に形成されるチップ領域と、
    平面視において前記半導体基板の上に形成される前記チップ領域を囲むシールリング領域と、
    平面視において前記半導体基板の上に形成される前記シールリング領域の外周を囲む外側領域と、
    前記外側領域において前記半導体基板の上に設けられた、第１の誘電率を有する第１の層間絶縁膜を含む第１の絶縁層と、
    前記外側領域において前記第１の絶縁層の上に設けられた、前記第１の誘電率よりも大きな第２の誘電率を有する第２の層間絶縁膜を含む第２の絶縁層と、
    前記第１の絶縁層内に設けられる少なくとも１つの第１の金属層を含む複数の第１の金属領域と、
    少なくとも１つの第２の金属層を含む複数の第２の金属領域とを備えた半導体装置であって、
    前記複数の第２の金属領域は、平面視において、列および行の配列で配置されており、
    前記列および行の配列は、平面視において前記シールリング領域の隣り合う部分に実質的に平行に延在する少なくとも４つの列を含んでおり、平面視において、前記少なくとも４つの列の第１の列は前記シールリング領域にもっとも近く、前記少なくとも４つの列の第４の列は、前記シールリング領域からもっとも遠く、前記少なくとも４つの列の第２および第３の列は前記第１および第４の列の間に存在しており、前記第２の列は前記第１の列により近く、前記第３の列は前記第４の列により近く、
    前記列および行の配列はさらに、前記第１〜第４の列から延在する複数の行を含んでおり、前記行は前記シールリング領域の前記隣り合う部分に垂直な線に対して傾斜している、半導体装置。
15. 平面視において、前記第２の金属領域の各々は、前記第１の金属領域の各々の一部と重なり合うよう前記第１の金属領域の各々からずれた位置に設けられており、前記シールリング領域から離れている、請求項１４に記載の半導体装置。
16. 前記第２の層間絶縁膜の一部は、前記第２の金属領域と前記第１の金属領域との間に挟まれる、請求項１４に記載の半導体装置。
17. 前記第１の絶縁層は複数の第１の金属層を含み、前記複数の第１の金属層は、平面視において互いに同一の形状となりつつ完全に重なり合うように配置され、
    前記第２の絶縁層は複数の第２の金属層を含み、前記複数の第２の金属層も、平面視において互いに同一の形状となりつつ完全に重なり合うように配置されている、請求項１４に記載の半導体装置。
18. 前記第１および第２の金属層の各々は、平面視において４つの辺を有する、請求項１４に記載の半導体装置。
19. 前記第１および第２の金属領域の各々は平面視において、１平方μｍ以上４平方μｍ以下の面積のパターンを有する、請求項１４に記載の半導体装置。
20. 前記列は平面視において、千鳥状に配置されるように互いに同じピッチずれている、請求項１４に記載の半導体装置。

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