JP4257013B2 - 半導体集積回路装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置に関し、特に、ＤＲＡＭ（Dynamic Random Access Memory）を有する半導体集積回路装置に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
半導体チップの外部から内部への水分等の侵入を防ぐために、半導体チップの外周部に配線で構成される２列のガードリングが設けられている。上下配線間に設けられる層間絶縁膜の界面を通しての水分等の侵入をガードリングによって防ぐ必要があるため、上記層間絶縁膜に形成され、半導体チップを１周する溝パターンに埋め込まれたプラグと、このプラグに接続され、同様に半導体チップを１周する上層配線とによってガードリングは構成される。
【０００３】
ガードリングに関しては、例えば丸善株式会社発行「ＶＬＳＩシステム設計」平成７年３月３０日発行、中澤喜三郎、中村宏著、Ｐ５６などに記載されている。
【０００４】
【発明が解決しようとする課題】
ところで、前記層間絶縁膜は、下層配線の凹凸を平滑化するために、ＳＯＧ（Spin On Glass ）膜を含む複数の絶縁膜を堆積した積層構造を成している。
【０００５】
しかしながら、本発明者が検討したところ、前記構造のガードリングを形成する際、プラグを埋め込む溝パターンの側壁に露出したＳＯＧ膜からの脱ガスによって上層配線の形成が阻害されて、ガードリングを構成する２列の配線間がショートするという問題が生ずることが見い出された。すなわち、上層配線を構成する金属膜、例えばアルミニウムをスパッタリング法で堆積する際にＳＯＧ膜で脱ガスが生じると、アルミニウム膜がはがれ、隣接する上層配線間がショートしてしまう。半導体チップの面積を縮小するためにガードリングを構成する配線を電源線として用いているため、ショートが生じた場合は、重大な電流不良となり歩留まりの低下を引き起こす。
【０００６】
このショートを回避するため、例えば最小ルールが0.５μｍにもかかわらず、上層配線間のスペースを1.６μｍ以上とし、かつ溝パターン間のスペースを４μｍ以上とするレイアウト上の制約が従来は設けられている。しかし、このレイアウト上の制約は、ガードリング部の面積の縮小を困難とするなどチップサイズの縮小の障害となり、半導体ウエハ単位のチップ取得数の増大を困難としている。さらに、次世代のデバイス設計ではレイアウトルールがさらに縮小されるが、ガードリング部にはデバイス設計で用いるレイアウトルールが適用できなくなるという問題も生ずる。
【０００７】
本発明の目的は、ガードリングを有する半導体集積回路装置の歩留まりを向上することのできる技術を提供することにある。
【０００８】
本発明の他の目的は、ガードリング部の面積を縮小することによって半導体チップのサイズを縮小することのできる技術を提供することにある。
【０００９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１０】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば次のとおりである。すなわち、
（１）本発明の半導体集積回路装置は、半導体基板上に第１の配線層が形成され、この第１の配線層上に第１の層間絶縁膜を介して第２の配線層が形成され、第２の配線層上にＳＯＧ膜を含む積層構造の第２の層間絶縁膜を介して第３の配線層が形成され、第１の配線層は、第１の層間絶縁膜に形成された第１開口部に埋め込まれた第１プラグを介して第２の配線層に接続され、第２の配線層は、第２の層間絶縁膜に形成された第２開口部に埋め込まれた第２プラグを介して第３の配線層に接続され、半導体基板の外周部に、上記第１の配線層、上記第１プラグ、上記第２の配線層、上記第２プラグおよび上記第３の配線層によって構成される少なくとも２列のガードリングを備えたガードリング部を有しており、ガードリング部における第１開口部が、外周部を１周する溝パターンで構成され、且つ第２開口部が、複数の分離された穴パターンまたは矩形パターンで構成されるものである。
（２）本発明の半導体集積回路装置は、上層配線と下層配線との間に、少なくとも１層がＳＯＧ膜で構成された積層構造の層間絶縁膜が形成され、上層配線は、層間絶縁膜に形成された開口部に埋め込まれたプラグを介して下層配線に接続され、半導体チップの外周部に、上記上層配線と上記プラグとによって構成される少なくとも２列のガードリングを備えたガードリング部を有しており、ガードリング部における開口部が、Ｓ字形状に近い複雑な矩形パターンで構成され、半導体チップの側面または斜め方向から見て上記開口部がオーバーラップするものである。
（３）本発明の半導体集積回路装置は、上層配線と下層配線との間に、少なくとも１層がＳＯＧ膜で構成された積層構造の層間絶縁膜が形成され、上層配線は、層間絶縁膜に形成された開口部に埋め込まれたプラグを介して下層配線に接続され、半導体チップの外周部に、上記上層配線と上記プラグと上記下層配線によって構成される少なくとも２列のガードリングを備えたガードリング部を有しており、ガードリング部に隣接して下層配線で構成されるダミー配線を設けるものである。
（４）本発明の半導体集積回路装置は、前記（３）記載の半導体集積回路装置において、前記ダミー配線が内部回路部に配置される前記上層配線層と同一層である配線の下に配置されるものである。
（５）本発明の半導体集積回路装置は、前記（３）または（４）記載の半導体集積回路装置において、前記ダミー配線がドットパターンであるものである。
（６）本発明の半導体集積回路装置は、上層配線と下層配線との間に、少なくとも１層がＳＯＧ膜で構成された積層構造の層間絶縁膜が形成され、上層配線は、層間絶縁膜に形成された開口部に埋め込まれたプラグを介して下層配線に接続され、半導体チップの外周部に、上記上層配線と上記プラグとによって構成される少なくとも２列のガードリングを備えたガードリング部を有しており、ガードリング部に隣接して下層配線で構成される複数のダミー配線が設けられ、少なくとも１つのダミー配線は、スクライブ領域に設けられているものである。
（７）本発明の半導体集積回路装置は、上層配線と下層配線との間に、少なくとも１層がＳＯＧ膜で構成された積層構造の層間絶縁膜が形成され、上層配線は、層間絶縁膜に形成された開口部に埋め込まれたプラグを介して下層配線に接続され、半導体チップの外周部に、上記上層配線と上記プラグとによって構成される少なくとも２列のガードリングを備えたガードリング部を有しており、ガードリング部に隣接して下層配線で構成される複数のダミー配線が設けられており、ガードリング部における開口部が、複数の分離された穴パターンまたは矩形パターンで構成されるものである。
【００１１】
上記した手段によれば、ガードリングの一部を構成するプラグが埋め込まれる開口部の形状を、分離されたパターンとすることで、開口部の側壁に露出するＳＯＧ量を低減することができる。これによって、ＳＯＧ膜からの脱ガス量が減少するので、ガードリングの他の一部を構成する上層配線のはがれが抑制されて、隣接するガードリング間のショートを回避することができる。さらに、上記ショートの回避によって、隣接するガードリング間のスペースを最小ルールとすることが可能となる。
【００１２】
また、上記した手段によれば、ガードリングに設けられた開口部が、半導体チップの側面または斜め方向から見てオーバーラップすることから、半導体チップの側面または斜め方向から内部への水分の侵入を防ぐことができる。
【００１３】
また、上記した手段によれば、ガードリング部に隣接してダミー配線を設けることによって、ガードリング部のＳＯＧ膜のたまり量が少なくなり、ＳＯＧ膜からの脱ガス量が減少するので、ガードリングの他の一部を構成する上層配線のはがれが抑制されて、隣接するガードリング間のショートを回避することができる。さらに、上記ダミー配線をスクライブ領域に配置することによって、半導体チップの面積の増大を抑えることが可能となる。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１５】
なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００１６】
（実施の形態１）
図１は、本発明の一実施の形態であるＤＲＡＭのガードリング部を示す平面レイアウト図であり、図２は、前記図１のＡ−Ａ′線における半導体基板の要部断面図である。ガードリング部は、第１のガードリングＧＬ1 と第２のガードリングＧＬ2 とが並走して、半導体チップの外周部に設けられている。
【００１７】
半導体基板１の主面上には、メモリセル選択用ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor ）とこれに直列に接続された情報蓄積用容量素子とによって構成される記憶部（メモリアレイ）、およびｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴとによって構成される周辺回路部が設けられているが、これらの図示は省略する。
【００１８】
第１層目の配線Ｍ1 は、接続孔２内に埋め込まれたプラグ３を介して、例えば周辺回路部のｎチャネル型ＭＩＳＦＥＴまたはｐチャネル型ＭＩＳＦＥＴのソース、ドレインを構成する半導体領域などに接続される。
【００１９】
第１層目の配線Ｍ1 は第１層間絶縁膜４で覆われ、さらにその上層を窒化シリコン膜５で覆っている。第１層間絶縁膜４は、例えばＴＥＯＳ酸化膜４ａ、ＳＯＧ膜４ｂおよびＴＥＯＳ酸化膜４ｃの積層膜とすることができる。ＴＥＯＳ酸化膜４ａ、４ｃは、テトラエトキシシラン（Tetra Ethyl Ortho Silicate；Ｓｉ（ＯＣ2 Ｈ5 ）4 ）とオゾン（Ｏ3 ）とをソースガスに用いたプラズマＣＶＤ（Chemical Vapor Deposition ）法によって堆積される。さらに、窒化シリコン膜５の上層には酸化シリコン膜６が形成されている。
【００２０】
第２層目の配線Ｍ2 は、接続孔７内に埋め込まれたプラグ８を介して第１層目の配線Ｍ1 に接続される。接続孔７は酸化シリコン膜６、窒化シリコン膜５および第１層間絶縁膜４を順次加工して形成される。プラグ８は、例えば窒化チタン膜８ａおよびタングステン膜８ｂの積層膜とすることができる。
【００２１】
第２層目の配線Ｍ2 は第２層間絶縁膜９で覆われ、さらにその上層に第３層目の配線Ｍ3 が形成されている。第２層間絶縁膜９は、例えばＴＥＯＳ酸化膜９ａ、ＳＯＧ膜９ｂおよびＴＥＯＳ酸化膜９ｃの積層膜とすることができる。
【００２２】
第３層目の配線Ｍ3 は、開口部１０内に埋め込まれたプラグ１１を介して第２層目の配線Ｍ2 に接続されており、第３層目の配線Ｍ3 とプラグ１１とによって、第１のガードリングＧＬ1 、第２のガードリングＧＬ2 が構成される。プラグ１１は、例えばチタン膜および窒化チタン膜の積層膜からなる接着層１１ａとＣＶＤ法によるタングステン膜１１ｂとの積層膜とすることができる。また、第３層目の配線Ｍ3 は、例えばチタン膜、窒化チタン膜、アルミニウム合金膜および窒化チタン膜の積層膜とすることができる。さらに、第３層目の配線Ｍ3 はＴＥＯＳ酸化膜１２で覆われている。
【００２３】
ここで、第１のガードリングＧＬ1 、第２のガードリングＧＬ2 の一部を構成するプラグ１１が埋め込まれる開口部１０を、複数の分離された穴パターンとする。これによって、開口部１０の側壁に露出するＳＯＧ量が低減してＳＯＧ膜９ｂからの脱ガス量が減少できるので、第３層目の配線Ｍ3 のはがれが抑制され、第１のガードリングＧＬ1 と第２のガードリングＧＬ2 とのショートを回避することができる。
【００２４】
さらに、ＳＯＧ膜９ｂからの脱ガスが起因の第１のガードリングＧＬ1 と第２のガードリングＧＬ2 とのショートを回避できることから、図３に示すように、第１のガードリングＧＬ1 と第２のガードリングＧＬ2 とのスペースを最小ルールとすることが可能となる。
【００２５】
例えば、最小ルールを0.５μｍとした場合、第１のガードリングＧＬ1 の一 部を構成する第３層目の配線Ｍ3 と第２のガードリングＧＬ2 の一部を構成する第３層目の配線Ｍ3 とのスペースＳ1 を、例えば従来の1.６μｍから0.５μｍまで縮小することができる。
【００２６】
次に、本実施の形態１の前記図２に示したガードリング部の製造方法を図４〜図６を用いて簡単に説明する。
【００２７】
まず、図４に示すように、半導体基板１上に、例えば酸化シリコン膜で構成された絶縁膜１３を形成する。この絶縁膜１３によって、例えば周辺回路部のｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴが覆われる。
【００２８】
次に、この絶縁膜１３をエッチングして、例えば周辺回路部のｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴのソース、ドレインを構成する半導体領域のそれぞれに達する接続孔２を形成する。次いで、この接続孔２の内部にプラグ３を形成した後、接続孔２の上部に第１層目の配線Ｍ1 を形成する。
【００２９】
プラグ３は、まず、接続孔２の内部および絶縁膜１３の上部にスパッタリング法で、例えば窒化チタン膜とタングステン膜とからなる積層膜を堆積した後、接続孔２の外部の上記積層膜をＣＭＰ（Chemical Mechanical Polishing ）法で除去することによって形成する。また、第１層目の配線Ｍ1 は、絶縁膜１３の上部にスパッタリング法で、例えばタングステン膜を堆積した後、フォトレジスト膜をマスクにしたドライエッチングで上記タングステン膜をパターニングすることによって形成する。
【００３０】
次に、図５に示すように、第１層目の配線Ｍ1 の上部を第１層間絶縁膜４で覆う。この第１層間絶縁膜４は、まず、テトラエトキシシランとオゾンとをソースガスに用いたプラズマＣＶＤ法でＴＥＯＳ酸化膜４ａを堆積し、次いでＳＯＧ膜４ｂをスピン塗布した後、半導体基板１を８００℃、１分程度熱処理してＳＯＧ膜４ｂをシンタリング（焼き締め）する。この後、テトラエトキシシランとオゾンとをソースガスに用いたプラズマＣＶＤ法でＴＥＯＳ酸化膜４ｃを堆積する。
【００３１】
次に、第１層間絶縁膜４の上部にＣＶＤ法で窒化シリコン膜５を堆積し、続いて窒化シリコン膜５の上部にＣＶＤ法で酸化シリコン膜６を堆積した後、フォトレジスト膜をマスクにして酸化シリコン膜６、窒化シリコン膜５および第１層間絶縁膜４を順次エッチングすることにより、第１層目の配線Ｍ1 の上部に接続孔７を形成する。
【００３２】
次に、接続孔７の内部および酸化シリコン膜５の上部にＣＶＤ法で窒化チタン膜８ａとタングステン膜８ｂとを順次堆積した後、接続孔７の外部のこれらの膜をエッチング、またはＣＭＰ法で除去することによって、接続孔７の内部にプラグ８を形成する。次に、酸化シリコン膜６の上部にスパッタリング法で、例えばチタン膜、アルミニウム合金膜、チタン膜および窒化チタン膜を順次堆積した後、フォトレジスト膜をマスクにしたドライエッチングでこれらの膜をパターニングすることによって、第２層目の配線Ｍ2 を形成する。
【００３３】
次に、図６に示すように、第２層目の配線Ｍ2 の上部を第２層間絶縁膜９で覆う。この第２層間絶縁膜９は、まず、テトラエトキシシランとオゾンとをソースガスに用いたプラズマＣＶＤ法でＴＥＯＳ酸化膜９ａを堆積し、次いでＳＯＧ膜９ｂをスピン塗布した後、半導体基板１を８００℃、１分程度熱処理してＳＯＧ膜９ｂをシンタリング（焼き締め）する。この後、テトラエトキシシランとオゾンとをソースガスに用いたプラズマＣＶＤ法でＴＥＯＳ酸化膜９ｃを堆積する。
【００３４】
次いで、フォトレジスト膜をマスクにして第２層間絶縁膜９をエッチングすることにより、第２層目の配線Ｍ2 の上部に複数の独立した穴パターンの開口部１０を形成する。この複数の開口部１０は、例えば半導体チップの外周部を１周して配置される。
【００３５】
次に、開口部１０の内部および第２層間絶縁膜９の上部にチタン膜およびチタンナイトライド膜の積層膜からなる接着層１１ａとＣＶＤ法でタングステン膜１１ｂとを順次堆積した後、開口部１０の外部のこれらの膜をエッチング、またはＣＭＰ法で除去することによって、開口部１０の内部にプラグ１１を形成する。次に、第２層間絶縁膜９の上部にスパッタリング法で、例えばチタン膜、窒化チタン膜、アルミニウム合金膜および窒化チタン膜を順次堆積した後、フォトレジスト膜をマスクにしたドライエッチングでこれらの膜をパターニングすることによって、開口部１０に接する第３層目の配線Ｍ3 を形成する。上記開口部１０の内部に埋め込まれたプラグ１１および第３層目の配線Ｍ3 によって第１のガードリングＧＬ1 、第２のガードリングＧＬ2 が構成される。
【００３６】
この後、第３層目の配線Ｍ3 の上部に、テトラエトキシシランとオゾンとをソースガスに用いたプラズマＣＶＤ法でＴＥＯＳ酸化膜１２を堆積することによって、前記図２に示したガードリング部が形成される。
【００３７】
図７〜図９に、本実施の形態１の変形例を示す。図には、第１のガードリングＧＬ1 を構成する第３層目の配線Ｍ3 とプラグ１１が埋め込まれた開口部１０の平面レイアウトのみを示す。
【００３８】
図７（ａ）、（ｂ）は、開口部１０の形状を、複数の分離された矩形パターンとするガードリング部を示す。半導体チップの側面から見て、第１のガードリングＧＬ1 の一部を構成するプラグ１１が埋め込まれた開口部１０と、第２のガードリングＧＬ2 の一部を構成するプラグ１１が埋め込まれた開口部１０がオーバーラップするように、これら開口部１０は配置される。
【００３９】
図７（ａ）は、第１のガードリングＧＬ1 と第２のガードリングＧＬ2 とのスペースを従来の1.６μｍとするものであり、（ｂ）は上記スペースを最小ルールの0.５μｍとするものである。
【００４０】
また、図８（ａ）、（ｂ）は、第１のガードリングＧＬ1 および第２のガードリングＧＬ2 に、それぞれ設けられた矩形パターンの開口部１０が第１の列（開口部１０ａ）と第２の列（開口部１０ｂ）とによって構成されたガードリング部を示す。さらに、半導体チップの側面から見てこれら開口部１０ａ、１０ｂがオーバーラップするように、第１の列の開口部１０ａと第２の列の開口部１０ｂとがずらして配置されている。第１の列の開口部１０ａと第２の列の開口部１０ｂとがずらして配置されていることから、半導体チップの側面から内部への水分の侵入を防止することができる。
【００４１】
図８（ａ）は、第１のガードリングＧＬ1 と第２のガードリングＧＬ2 とのスペースを従来の1.６μｍとするものであり、（ｂ）は上記スペースを最小ルールの0.５μｍとするものである。第１の列の開口部１０ａと第２の列の開口部１０ｂとの間にスペースを設ける必要があるが、最小ルールが適用されるので、例えば0.７５μｍ程度でもよい。
【００４２】
また、図９は開口部１０を、複数の分離されたＳ字形状に近い複雑な矩形パターンとするガードリング部を示す。開口部１０を複雑な矩形パターンとすることにより、半導体基板１の法線方向に対して角度をもって斜め方向から拡散侵入する水分を防止することができる。
【００４３】
このように、本実施の形態１によれば、第１のガードリングＧＬ1 および第２のガードリングＧＬ2 の一部を構成するプラグ１１が埋め込まれる開口部１０を、それぞれが分離された複数の穴パターンまたは矩形パターンとすることによって、開口部１０の側壁に露出するＳＯＧ量を低減することができる。これによって、ＳＯＧ膜からの脱ガス量が減少するので、第１のガードリングＧＬ1 および第２のガードリングＧＬ2 の他の一部を構成する第３層目の配線Ｍ3 のはがれが抑制されて、第１のガードリングＧＬ1 と第２のガードリングＧＬ2 とのショートを回避することができる。さらに、上記ショートの回避によって、第１のガードリングＧＬ1 と第２のガードリングＧＬ2 とのスペースを最小ルールとすることが可能となる。
【００４４】
また、半導体チップの側面から見て、第１のガードリングＧＬ1 に設けられた開口部１０と第２のガードリングＧＬ2 に設けられた開口部１０、あるいは第１のガードリングＧＬ1 または第２のガードリングＧＬ2 にそれぞれ設けられた第１の列の開口部１０ａと第２の列の開口部１０ｂとが、半導体チップの側面または斜め方向から見てオーバーラップすることから、半導体チップの側面または斜め方向から内部への水分の侵入を防止することができる。
【００４５】
（実施の形態２）
図１０は、本発明の他の実施の形態であるＤＲＡＭのガードリング部を示す平面レイアウト図であり、図１１は、前記図１０のＢ−Ｂ′線における半導体基板の要部断面図である。
【００４６】
第１のガードリングＧＬ1 、第２のガードリングＧＬ2 の一部を構成するプラグ１１が埋め込まれる開口部１０は、半導体チップの外周部を１周する溝パターンである。しかしながら、ガードリング部の開口部１０が形成される領域のＳＯＧ膜９ｂのたまり量が相対的に少なくなるように、第２層目の配線Ｍ2 によって構成されるダミー配線ＤＭがガードリング部に隣接して配置されている。これによって、ＳＯＧ膜９ｂからの脱ガス量が減少できるので、第３層目の配線Ｍ3 のはがれが抑制できて、第１のガードリングＧＬ1 と第２のガードリングＧＬ2 とのショートを回避することができる。
【００４７】
さらに、ＳＯＧ膜９ｂからの脱ガスが起因の第１のガードリングＧＬ1 と第２のガードリングＧＬ2 とのショートを回避できることから、第１のガードリングＧＬ1 と第２のガードリングＧＬ2 とのスペースを最小ルールとすることが可能となる。
【００４８】
図１０では、ダミー配線ＤＭをガードリング部の外側に配置したが、内側または内側と外側の両側に配置しても同様な効果が得られる。
【００４９】
さらに、上記ダミー配線ＤＭは、ガードリング部の外周に設けられるスクライブ領域に配置してもよく、これによって半導体チップの面積の増大を抑えることができる。
【００５０】
図１２は、第１のガードリングＧＬ1 、第２のガードリングＧＬ2 の一部を構成するプラグ１１が埋め込まれる開口部１０を半導体チップの外周部を１周する溝パターンで構成し、さらに、ガードリング部の内側に隣接して第１のダミー配線ＤＭ1 （第２層目の配線Ｍ2 ）を配置し、ガードリング部の外周に設けられたスクライブ領域に第２のダミー配線ＤＭ2 （第２層目の配線Ｍ2 ）を配置したレイアウト図を示す。
【００５１】
ガードリング部の周辺に第２層目の配線Ｍ2 で構成されるダミー配線ＤＭ1 、ＤＭ2 を敷き詰めることによって、ＳＯＧ膜９ｂのたまりを回避することができる。
【００５２】
なお、ガードリング部の面積を最小とするため、第１のガードリングＧＬ1 、第２のガードリングＧＬ2 の他の一部を構成する第３層目の配線Ｍ3 と、これらの下層に設けられる第２層目の配線Ｍ2 とは重ねてレイアウトされている。
【００５３】
図１３は、第１のガードリングＧＬ1 、第２のガードリングＧＬ2 の一部を構成するプラグ１１が埋め込まれる開口部１０を半導体チップの外周部を１周する溝パターンで構成し、内部回路部に設けられた第３層目の配線Ｍ3 とガードリング部に設けられた第３層目の配線Ｍ3 とを最小スペースで配置したレイアウト図を示す。
【００５４】
前記図１２と同様に、ガードリング部の外周に設けられたスクライブ領域に第２のダミー配線ＤＭ2 （第２層目の配線Ｍ2 ）が配置されており、さらにガードリング部の面積を最小とするため、第１のガードリングＧＬ1 、第２のガードリングＧＬ2 の他の一部を構成する第３層目の配線Ｍ3 と、これらの下層に設けられる第２層目の配線Ｍ2 とは重ねてレイアウトされる。
【００５５】
また、ガードリング部に隣接して第２層目の配線Ｍ2 が存在せず、第３層目の配線Ｍ3 のみが存在する場合は、内部回路部にダミー配線ＤＭ3 を配置することによってＳＯＧ膜９ｂのたまり量を相対的に少なくして、ガードリング部に設けられた第３層目の配線Ｍ3 と内部回路部を構成する第３層目の配線Ｍ3 とを最小スペースで配置するが、これによって、内部回路部とガードリング部とのスペースが削減できて、半導体チップの面積を縮小することができる。
【００５６】
図１４は、前記図１３と同様なガードリング部を有しているが、スクライブ領域に設けられたダミー配線ＤＭ2 および内部回路部に設けられたダミー配線ＤＭ3 をドットパターンとしたレイアウト図を示す。
【００５７】
ダミー配線ＤＭ2 、ＤＭ3 をドットパターンとすることにより、ＳＯＧ膜９ｂのたまり量が半導体チップの内外でほぼ均一となり、ＳＯＧ膜９ｂからの脱ガス量の減少が可能となる。
【００５８】
なお、本実施の形態２では、第１のガードリングＧＬ1 、第２のガードリングＧＬ2 の一部を構成するプラグ１１が埋め込まれる開口部１０は、半導体チップの外周部を１周する溝パターンとしたが、前記実施の形態１で示した分離された穴パターンまたは矩形パターンを用いてもよい。
【００５９】
このように、本実施の形態２によれば、ガードリング部に隣接してダミー配線ＤＭを設けることによって、ガードリング部の開口部１０が形成される領域のＳＯＧ膜９ｂのたまり量が相対的に少なくなる、これによって、ＳＯＧ膜９ｂからの脱ガス量が減少するので、第１のガードリングＧＬ1 および第２のガードリングＧＬ2 の他の一部を構成する第３層目の配線Ｍ3 のはがれが抑制されて、第１のガードリングＧＬ1 と第２のガードリングＧＬ2 とのショートを回避することができる。さらに、上記ショートの回避によって、ガードリング部を最小ルールでレイアウトすることが可能となる。また、ダミー配線ＤＭをスクライブ領域に配置することによって、半導体チップの面積の増大を抑えることができる。
【００６０】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００６１】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００６２】
本発明によれば、隣接するガードリング間のショートを回避することができる。また、半導体チップの側面または斜め方向から内部への水分の侵入を防止することができる。このため、半導体集積回路装置の歩留まりを向上することが可能となる。
【００６３】
さらに、前記ショートの回避によって、隣接するガードリンング間のスペースを最小ルールとすることができ、また、ダミー配線をスクライブ領域に配置することで半導体チップのサイズの縮小が可能となる。
【図面の簡単な説明】
【図１】本発明の一実施の形態であるＤＲＡＭのガードリング部を示す平面レイアウト図である。
【図２】前記図１のＡ−Ａ′線における半導体基板の要部断面図である。
【図３】本発明の一実施の形態であるＤＲＡＭのガードリング部の変形例を示す平面レイアウト図である。
【図４】本発明の一実施の形態であるＤＲＡＭのガードリング部の製造方法を示す半導体基板の要部断面図である。
【図５】本発明の一実施の形態であるＤＲＡＭのガードリング部の製造方法を示す半導体基板の要部断面図である。
【図６】本発明の一実施の形態であるＤＲＡＭのガードリング部の製造方法を示す半導体基板の要部断面図である。
【図７】本発明の一実施の形態であるＤＲＡＭのガードリング部の変形例を示す平面レイアウト図である。
【図８】本発明の一実施の形態であるＤＲＡＭのガードリング部の変形例を示す平面レイアウト図である。
【図９】本発明の一実施の形態であるＤＲＡＭのガードリング部の変形例を示す平面レイアウト図である。
【図１０】本発明の他の実施の形態であるＤＲＡＭのガードリング部を示す平面レイアウト図である。
【図１１】前記図１０のＢ−Ｂ′線における半導体基板の要部断面図である。
【図１２】本発明の他の実施の形態であるＤＲＡＭのガードリング部の変形例を示す平面レイアウト図である。
【図１３】本発明の他の実施の形態であるＤＲＡＭのガードリング部の変形例を示す平面レイアウト図である。
【図１４】本発明の他の実施の形態であるＤＲＡＭのガードリング部の変形例を示す平面レイアウト図である。
【符号の説明】
１ 半導体基板
２ 接続孔
３ プラグ
４ 第１層間絶縁膜
４ａ ＴＥＯＳ酸化膜
４ｂ ＳＯＧ膜
４ｃ ＴＥＯＳ酸化膜
５ 窒化シリコン膜
６ 酸化シリコン膜
７ 接続孔
８ プラグ
８ａ 窒化チタン膜
８ｂ タングステン膜
９ 第２層間絶縁膜
９ａ ＴＥＯＳ酸化膜
９ｂ ＳＯＧ膜
９ｃ ＴＥＯＳ酸化膜
１０ 開口部
１０ａ 開口部
１０ｂ 開口部
１１ プラグ
１１ａ 接着層
１１ｂ タングステン膜
１２ ＴＥＯＳ酸化膜
１３ 絶縁膜
Ｍ1 第１層目の配線
Ｍ2 第２層目の配線
Ｍ3 第３層目の配線
ＧＬ1 第１のガードリング
ＧＬ2 第２のガードリング
Ｓ1 スペース
ＤＭ ダミー配線
ＤＭ1 〜ＤＭ3 ダミー配線
【発明の属する技術分野】
本発明は、半導体集積回路装置に関し、特に、ＤＲＡＭ（Dynamic Random Access Memory）を有する半導体集積回路装置に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
半導体チップの外部から内部への水分等の侵入を防ぐために、半導体チップの外周部に配線で構成される２列のガードリングが設けられている。上下配線間に設けられる層間絶縁膜の界面を通しての水分等の侵入をガードリングによって防ぐ必要があるため、上記層間絶縁膜に形成され、半導体チップを１周する溝パターンに埋め込まれたプラグと、このプラグに接続され、同様に半導体チップを１周する上層配線とによってガードリングは構成される。
【０００３】
ガードリングに関しては、例えば丸善株式会社発行「ＶＬＳＩシステム設計」平成７年３月３０日発行、中澤喜三郎、中村宏著、Ｐ５６などに記載されている。
【０００４】
【発明が解決しようとする課題】
ところで、前記層間絶縁膜は、下層配線の凹凸を平滑化するために、ＳＯＧ（Spin On Glass ）膜を含む複数の絶縁膜を堆積した積層構造を成している。
【０００５】
しかしながら、本発明者が検討したところ、前記構造のガードリングを形成する際、プラグを埋め込む溝パターンの側壁に露出したＳＯＧ膜からの脱ガスによって上層配線の形成が阻害されて、ガードリングを構成する２列の配線間がショートするという問題が生ずることが見い出された。すなわち、上層配線を構成する金属膜、例えばアルミニウムをスパッタリング法で堆積する際にＳＯＧ膜で脱ガスが生じると、アルミニウム膜がはがれ、隣接する上層配線間がショートしてしまう。半導体チップの面積を縮小するためにガードリングを構成する配線を電源線として用いているため、ショートが生じた場合は、重大な電流不良となり歩留まりの低下を引き起こす。
【０００６】
このショートを回避するため、例えば最小ルールが0.５μｍにもかかわらず、上層配線間のスペースを1.６μｍ以上とし、かつ溝パターン間のスペースを４μｍ以上とするレイアウト上の制約が従来は設けられている。しかし、このレイアウト上の制約は、ガードリング部の面積の縮小を困難とするなどチップサイズの縮小の障害となり、半導体ウエハ単位のチップ取得数の増大を困難としている。さらに、次世代のデバイス設計ではレイアウトルールがさらに縮小されるが、ガードリング部にはデバイス設計で用いるレイアウトルールが適用できなくなるという問題も生ずる。
【０００７】
本発明の目的は、ガードリングを有する半導体集積回路装置の歩留まりを向上することのできる技術を提供することにある。
【０００８】
本発明の他の目的は、ガードリング部の面積を縮小することによって半導体チップのサイズを縮小することのできる技術を提供することにある。
【０００９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１０】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば次のとおりである。すなわち、
（１）本発明の半導体集積回路装置は、半導体基板上に第１の配線層が形成され、この第１の配線層上に第１の層間絶縁膜を介して第２の配線層が形成され、第２の配線層上にＳＯＧ膜を含む積層構造の第２の層間絶縁膜を介して第３の配線層が形成され、第１の配線層は、第１の層間絶縁膜に形成された第１開口部に埋め込まれた第１プラグを介して第２の配線層に接続され、第２の配線層は、第２の層間絶縁膜に形成された第２開口部に埋め込まれた第２プラグを介して第３の配線層に接続され、半導体基板の外周部に、上記第１の配線層、上記第１プラグ、上記第２の配線層、上記第２プラグおよび上記第３の配線層によって構成される少なくとも２列のガードリングを備えたガードリング部を有しており、ガードリング部における第１開口部が、外周部を１周する溝パターンで構成され、且つ第２開口部が、複数の分離された穴パターンまたは矩形パターンで構成されるものである。
（２）本発明の半導体集積回路装置は、上層配線と下層配線との間に、少なくとも１層がＳＯＧ膜で構成された積層構造の層間絶縁膜が形成され、上層配線は、層間絶縁膜に形成された開口部に埋め込まれたプラグを介して下層配線に接続され、半導体チップの外周部に、上記上層配線と上記プラグとによって構成される少なくとも２列のガードリングを備えたガードリング部を有しており、ガードリング部における開口部が、Ｓ字形状に近い複雑な矩形パターンで構成され、半導体チップの側面または斜め方向から見て上記開口部がオーバーラップするものである。
（３）本発明の半導体集積回路装置は、上層配線と下層配線との間に、少なくとも１層がＳＯＧ膜で構成された積層構造の層間絶縁膜が形成され、上層配線は、層間絶縁膜に形成された開口部に埋め込まれたプラグを介して下層配線に接続され、半導体チップの外周部に、上記上層配線と上記プラグと上記下層配線によって構成される少なくとも２列のガードリングを備えたガードリング部を有しており、ガードリング部に隣接して下層配線で構成されるダミー配線を設けるものである。
（４）本発明の半導体集積回路装置は、前記（３）記載の半導体集積回路装置において、前記ダミー配線が内部回路部に配置される前記上層配線層と同一層である配線の下に配置されるものである。
（５）本発明の半導体集積回路装置は、前記（３）または（４）記載の半導体集積回路装置において、前記ダミー配線がドットパターンであるものである。
（６）本発明の半導体集積回路装置は、上層配線と下層配線との間に、少なくとも１層がＳＯＧ膜で構成された積層構造の層間絶縁膜が形成され、上層配線は、層間絶縁膜に形成された開口部に埋め込まれたプラグを介して下層配線に接続され、半導体チップの外周部に、上記上層配線と上記プラグとによって構成される少なくとも２列のガードリングを備えたガードリング部を有しており、ガードリング部に隣接して下層配線で構成される複数のダミー配線が設けられ、少なくとも１つのダミー配線は、スクライブ領域に設けられているものである。
（７）本発明の半導体集積回路装置は、上層配線と下層配線との間に、少なくとも１層がＳＯＧ膜で構成された積層構造の層間絶縁膜が形成され、上層配線は、層間絶縁膜に形成された開口部に埋め込まれたプラグを介して下層配線に接続され、半導体チップの外周部に、上記上層配線と上記プラグとによって構成される少なくとも２列のガードリングを備えたガードリング部を有しており、ガードリング部に隣接して下層配線で構成される複数のダミー配線が設けられており、ガードリング部における開口部が、複数の分離された穴パターンまたは矩形パターンで構成されるものである。
【００１１】
上記した手段によれば、ガードリングの一部を構成するプラグが埋め込まれる開口部の形状を、分離されたパターンとすることで、開口部の側壁に露出するＳＯＧ量を低減することができる。これによって、ＳＯＧ膜からの脱ガス量が減少するので、ガードリングの他の一部を構成する上層配線のはがれが抑制されて、隣接するガードリング間のショートを回避することができる。さらに、上記ショートの回避によって、隣接するガードリング間のスペースを最小ルールとすることが可能となる。
【００１２】
また、上記した手段によれば、ガードリングに設けられた開口部が、半導体チップの側面または斜め方向から見てオーバーラップすることから、半導体チップの側面または斜め方向から内部への水分の侵入を防ぐことができる。
【００１３】
また、上記した手段によれば、ガードリング部に隣接してダミー配線を設けることによって、ガードリング部のＳＯＧ膜のたまり量が少なくなり、ＳＯＧ膜からの脱ガス量が減少するので、ガードリングの他の一部を構成する上層配線のはがれが抑制されて、隣接するガードリング間のショートを回避することができる。さらに、上記ダミー配線をスクライブ領域に配置することによって、半導体チップの面積の増大を抑えることが可能となる。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１５】
なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００１６】
（実施の形態１）
図１は、本発明の一実施の形態であるＤＲＡＭのガードリング部を示す平面レイアウト図であり、図２は、前記図１のＡ−Ａ′線における半導体基板の要部断面図である。ガードリング部は、第１のガードリングＧＬ1 と第２のガードリングＧＬ2 とが並走して、半導体チップの外周部に設けられている。
【００１７】
半導体基板１の主面上には、メモリセル選択用ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor ）とこれに直列に接続された情報蓄積用容量素子とによって構成される記憶部（メモリアレイ）、およびｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴとによって構成される周辺回路部が設けられているが、これらの図示は省略する。
【００１８】
第１層目の配線Ｍ1 は、接続孔２内に埋め込まれたプラグ３を介して、例えば周辺回路部のｎチャネル型ＭＩＳＦＥＴまたはｐチャネル型ＭＩＳＦＥＴのソース、ドレインを構成する半導体領域などに接続される。
【００１９】
第１層目の配線Ｍ1 は第１層間絶縁膜４で覆われ、さらにその上層を窒化シリコン膜５で覆っている。第１層間絶縁膜４は、例えばＴＥＯＳ酸化膜４ａ、ＳＯＧ膜４ｂおよびＴＥＯＳ酸化膜４ｃの積層膜とすることができる。ＴＥＯＳ酸化膜４ａ、４ｃは、テトラエトキシシラン（Tetra Ethyl Ortho Silicate；Ｓｉ（ＯＣ2 Ｈ5 ）4 ）とオゾン（Ｏ3 ）とをソースガスに用いたプラズマＣＶＤ（Chemical Vapor Deposition ）法によって堆積される。さらに、窒化シリコン膜５の上層には酸化シリコン膜６が形成されている。
【００２０】
第２層目の配線Ｍ2 は、接続孔７内に埋め込まれたプラグ８を介して第１層目の配線Ｍ1 に接続される。接続孔７は酸化シリコン膜６、窒化シリコン膜５および第１層間絶縁膜４を順次加工して形成される。プラグ８は、例えば窒化チタン膜８ａおよびタングステン膜８ｂの積層膜とすることができる。
【００２１】
第２層目の配線Ｍ2 は第２層間絶縁膜９で覆われ、さらにその上層に第３層目の配線Ｍ3 が形成されている。第２層間絶縁膜９は、例えばＴＥＯＳ酸化膜９ａ、ＳＯＧ膜９ｂおよびＴＥＯＳ酸化膜９ｃの積層膜とすることができる。
【００２２】
第３層目の配線Ｍ3 は、開口部１０内に埋め込まれたプラグ１１を介して第２層目の配線Ｍ2 に接続されており、第３層目の配線Ｍ3 とプラグ１１とによって、第１のガードリングＧＬ1 、第２のガードリングＧＬ2 が構成される。プラグ１１は、例えばチタン膜および窒化チタン膜の積層膜からなる接着層１１ａとＣＶＤ法によるタングステン膜１１ｂとの積層膜とすることができる。また、第３層目の配線Ｍ3 は、例えばチタン膜、窒化チタン膜、アルミニウム合金膜および窒化チタン膜の積層膜とすることができる。さらに、第３層目の配線Ｍ3 はＴＥＯＳ酸化膜１２で覆われている。
【００２３】
ここで、第１のガードリングＧＬ1 、第２のガードリングＧＬ2 の一部を構成するプラグ１１が埋め込まれる開口部１０を、複数の分離された穴パターンとする。これによって、開口部１０の側壁に露出するＳＯＧ量が低減してＳＯＧ膜９ｂからの脱ガス量が減少できるので、第３層目の配線Ｍ3 のはがれが抑制され、第１のガードリングＧＬ1 と第２のガードリングＧＬ2 とのショートを回避することができる。
【００２４】
さらに、ＳＯＧ膜９ｂからの脱ガスが起因の第１のガードリングＧＬ1 と第２のガードリングＧＬ2 とのショートを回避できることから、図３に示すように、第１のガードリングＧＬ1 と第２のガードリングＧＬ2 とのスペースを最小ルールとすることが可能となる。
【００２５】
例えば、最小ルールを0.５μｍとした場合、第１のガードリングＧＬ1 の一 部を構成する第３層目の配線Ｍ3 と第２のガードリングＧＬ2 の一部を構成する第３層目の配線Ｍ3 とのスペースＳ1 を、例えば従来の1.６μｍから0.５μｍまで縮小することができる。
【００２６】
次に、本実施の形態１の前記図２に示したガードリング部の製造方法を図４〜図６を用いて簡単に説明する。
【００２７】
まず、図４に示すように、半導体基板１上に、例えば酸化シリコン膜で構成された絶縁膜１３を形成する。この絶縁膜１３によって、例えば周辺回路部のｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴが覆われる。
【００２８】
次に、この絶縁膜１３をエッチングして、例えば周辺回路部のｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴのソース、ドレインを構成する半導体領域のそれぞれに達する接続孔２を形成する。次いで、この接続孔２の内部にプラグ３を形成した後、接続孔２の上部に第１層目の配線Ｍ1 を形成する。
【００２９】
プラグ３は、まず、接続孔２の内部および絶縁膜１３の上部にスパッタリング法で、例えば窒化チタン膜とタングステン膜とからなる積層膜を堆積した後、接続孔２の外部の上記積層膜をＣＭＰ（Chemical Mechanical Polishing ）法で除去することによって形成する。また、第１層目の配線Ｍ1 は、絶縁膜１３の上部にスパッタリング法で、例えばタングステン膜を堆積した後、フォトレジスト膜をマスクにしたドライエッチングで上記タングステン膜をパターニングすることによって形成する。
【００３０】
次に、図５に示すように、第１層目の配線Ｍ1 の上部を第１層間絶縁膜４で覆う。この第１層間絶縁膜４は、まず、テトラエトキシシランとオゾンとをソースガスに用いたプラズマＣＶＤ法でＴＥＯＳ酸化膜４ａを堆積し、次いでＳＯＧ膜４ｂをスピン塗布した後、半導体基板１を８００℃、１分程度熱処理してＳＯＧ膜４ｂをシンタリング（焼き締め）する。この後、テトラエトキシシランとオゾンとをソースガスに用いたプラズマＣＶＤ法でＴＥＯＳ酸化膜４ｃを堆積する。
【００３１】
次に、第１層間絶縁膜４の上部にＣＶＤ法で窒化シリコン膜５を堆積し、続いて窒化シリコン膜５の上部にＣＶＤ法で酸化シリコン膜６を堆積した後、フォトレジスト膜をマスクにして酸化シリコン膜６、窒化シリコン膜５および第１層間絶縁膜４を順次エッチングすることにより、第１層目の配線Ｍ1 の上部に接続孔７を形成する。
【００３２】
次に、接続孔７の内部および酸化シリコン膜５の上部にＣＶＤ法で窒化チタン膜８ａとタングステン膜８ｂとを順次堆積した後、接続孔７の外部のこれらの膜をエッチング、またはＣＭＰ法で除去することによって、接続孔７の内部にプラグ８を形成する。次に、酸化シリコン膜６の上部にスパッタリング法で、例えばチタン膜、アルミニウム合金膜、チタン膜および窒化チタン膜を順次堆積した後、フォトレジスト膜をマスクにしたドライエッチングでこれらの膜をパターニングすることによって、第２層目の配線Ｍ2 を形成する。
【００３３】
次に、図６に示すように、第２層目の配線Ｍ2 の上部を第２層間絶縁膜９で覆う。この第２層間絶縁膜９は、まず、テトラエトキシシランとオゾンとをソースガスに用いたプラズマＣＶＤ法でＴＥＯＳ酸化膜９ａを堆積し、次いでＳＯＧ膜９ｂをスピン塗布した後、半導体基板１を８００℃、１分程度熱処理してＳＯＧ膜９ｂをシンタリング（焼き締め）する。この後、テトラエトキシシランとオゾンとをソースガスに用いたプラズマＣＶＤ法でＴＥＯＳ酸化膜９ｃを堆積する。
【００３４】
次いで、フォトレジスト膜をマスクにして第２層間絶縁膜９をエッチングすることにより、第２層目の配線Ｍ2 の上部に複数の独立した穴パターンの開口部１０を形成する。この複数の開口部１０は、例えば半導体チップの外周部を１周して配置される。
【００３５】
次に、開口部１０の内部および第２層間絶縁膜９の上部にチタン膜およびチタンナイトライド膜の積層膜からなる接着層１１ａとＣＶＤ法でタングステン膜１１ｂとを順次堆積した後、開口部１０の外部のこれらの膜をエッチング、またはＣＭＰ法で除去することによって、開口部１０の内部にプラグ１１を形成する。次に、第２層間絶縁膜９の上部にスパッタリング法で、例えばチタン膜、窒化チタン膜、アルミニウム合金膜および窒化チタン膜を順次堆積した後、フォトレジスト膜をマスクにしたドライエッチングでこれらの膜をパターニングすることによって、開口部１０に接する第３層目の配線Ｍ3 を形成する。上記開口部１０の内部に埋め込まれたプラグ１１および第３層目の配線Ｍ3 によって第１のガードリングＧＬ1 、第２のガードリングＧＬ2 が構成される。
【００３６】
この後、第３層目の配線Ｍ3 の上部に、テトラエトキシシランとオゾンとをソースガスに用いたプラズマＣＶＤ法でＴＥＯＳ酸化膜１２を堆積することによって、前記図２に示したガードリング部が形成される。
【００３７】
図７〜図９に、本実施の形態１の変形例を示す。図には、第１のガードリングＧＬ1 を構成する第３層目の配線Ｍ3 とプラグ１１が埋め込まれた開口部１０の平面レイアウトのみを示す。
【００３８】
図７（ａ）、（ｂ）は、開口部１０の形状を、複数の分離された矩形パターンとするガードリング部を示す。半導体チップの側面から見て、第１のガードリングＧＬ1 の一部を構成するプラグ１１が埋め込まれた開口部１０と、第２のガードリングＧＬ2 の一部を構成するプラグ１１が埋め込まれた開口部１０がオーバーラップするように、これら開口部１０は配置される。
【００３９】
図７（ａ）は、第１のガードリングＧＬ1 と第２のガードリングＧＬ2 とのスペースを従来の1.６μｍとするものであり、（ｂ）は上記スペースを最小ルールの0.５μｍとするものである。
【００４０】
また、図８（ａ）、（ｂ）は、第１のガードリングＧＬ1 および第２のガードリングＧＬ2 に、それぞれ設けられた矩形パターンの開口部１０が第１の列（開口部１０ａ）と第２の列（開口部１０ｂ）とによって構成されたガードリング部を示す。さらに、半導体チップの側面から見てこれら開口部１０ａ、１０ｂがオーバーラップするように、第１の列の開口部１０ａと第２の列の開口部１０ｂとがずらして配置されている。第１の列の開口部１０ａと第２の列の開口部１０ｂとがずらして配置されていることから、半導体チップの側面から内部への水分の侵入を防止することができる。
【００４１】
図８（ａ）は、第１のガードリングＧＬ1 と第２のガードリングＧＬ2 とのスペースを従来の1.６μｍとするものであり、（ｂ）は上記スペースを最小ルールの0.５μｍとするものである。第１の列の開口部１０ａと第２の列の開口部１０ｂとの間にスペースを設ける必要があるが、最小ルールが適用されるので、例えば0.７５μｍ程度でもよい。
【００４２】
また、図９は開口部１０を、複数の分離されたＳ字形状に近い複雑な矩形パターンとするガードリング部を示す。開口部１０を複雑な矩形パターンとすることにより、半導体基板１の法線方向に対して角度をもって斜め方向から拡散侵入する水分を防止することができる。
【００４３】
このように、本実施の形態１によれば、第１のガードリングＧＬ1 および第２のガードリングＧＬ2 の一部を構成するプラグ１１が埋め込まれる開口部１０を、それぞれが分離された複数の穴パターンまたは矩形パターンとすることによって、開口部１０の側壁に露出するＳＯＧ量を低減することができる。これによって、ＳＯＧ膜からの脱ガス量が減少するので、第１のガードリングＧＬ1 および第２のガードリングＧＬ2 の他の一部を構成する第３層目の配線Ｍ3 のはがれが抑制されて、第１のガードリングＧＬ1 と第２のガードリングＧＬ2 とのショートを回避することができる。さらに、上記ショートの回避によって、第１のガードリングＧＬ1 と第２のガードリングＧＬ2 とのスペースを最小ルールとすることが可能となる。
【００４４】
また、半導体チップの側面から見て、第１のガードリングＧＬ1 に設けられた開口部１０と第２のガードリングＧＬ2 に設けられた開口部１０、あるいは第１のガードリングＧＬ1 または第２のガードリングＧＬ2 にそれぞれ設けられた第１の列の開口部１０ａと第２の列の開口部１０ｂとが、半導体チップの側面または斜め方向から見てオーバーラップすることから、半導体チップの側面または斜め方向から内部への水分の侵入を防止することができる。
【００４５】
（実施の形態２）
図１０は、本発明の他の実施の形態であるＤＲＡＭのガードリング部を示す平面レイアウト図であり、図１１は、前記図１０のＢ−Ｂ′線における半導体基板の要部断面図である。
【００４６】
第１のガードリングＧＬ1 、第２のガードリングＧＬ2 の一部を構成するプラグ１１が埋め込まれる開口部１０は、半導体チップの外周部を１周する溝パターンである。しかしながら、ガードリング部の開口部１０が形成される領域のＳＯＧ膜９ｂのたまり量が相対的に少なくなるように、第２層目の配線Ｍ2 によって構成されるダミー配線ＤＭがガードリング部に隣接して配置されている。これによって、ＳＯＧ膜９ｂからの脱ガス量が減少できるので、第３層目の配線Ｍ3 のはがれが抑制できて、第１のガードリングＧＬ1 と第２のガードリングＧＬ2 とのショートを回避することができる。
【００４７】
さらに、ＳＯＧ膜９ｂからの脱ガスが起因の第１のガードリングＧＬ1 と第２のガードリングＧＬ2 とのショートを回避できることから、第１のガードリングＧＬ1 と第２のガードリングＧＬ2 とのスペースを最小ルールとすることが可能となる。
【００４８】
図１０では、ダミー配線ＤＭをガードリング部の外側に配置したが、内側または内側と外側の両側に配置しても同様な効果が得られる。
【００４９】
さらに、上記ダミー配線ＤＭは、ガードリング部の外周に設けられるスクライブ領域に配置してもよく、これによって半導体チップの面積の増大を抑えることができる。
【００５０】
図１２は、第１のガードリングＧＬ1 、第２のガードリングＧＬ2 の一部を構成するプラグ１１が埋め込まれる開口部１０を半導体チップの外周部を１周する溝パターンで構成し、さらに、ガードリング部の内側に隣接して第１のダミー配線ＤＭ1 （第２層目の配線Ｍ2 ）を配置し、ガードリング部の外周に設けられたスクライブ領域に第２のダミー配線ＤＭ2 （第２層目の配線Ｍ2 ）を配置したレイアウト図を示す。
【００５１】
ガードリング部の周辺に第２層目の配線Ｍ2 で構成されるダミー配線ＤＭ1 、ＤＭ2 を敷き詰めることによって、ＳＯＧ膜９ｂのたまりを回避することができる。
【００５２】
なお、ガードリング部の面積を最小とするため、第１のガードリングＧＬ1 、第２のガードリングＧＬ2 の他の一部を構成する第３層目の配線Ｍ3 と、これらの下層に設けられる第２層目の配線Ｍ2 とは重ねてレイアウトされている。
【００５３】
図１３は、第１のガードリングＧＬ1 、第２のガードリングＧＬ2 の一部を構成するプラグ１１が埋め込まれる開口部１０を半導体チップの外周部を１周する溝パターンで構成し、内部回路部に設けられた第３層目の配線Ｍ3 とガードリング部に設けられた第３層目の配線Ｍ3 とを最小スペースで配置したレイアウト図を示す。
【００５４】
前記図１２と同様に、ガードリング部の外周に設けられたスクライブ領域に第２のダミー配線ＤＭ2 （第２層目の配線Ｍ2 ）が配置されており、さらにガードリング部の面積を最小とするため、第１のガードリングＧＬ1 、第２のガードリングＧＬ2 の他の一部を構成する第３層目の配線Ｍ3 と、これらの下層に設けられる第２層目の配線Ｍ2 とは重ねてレイアウトされる。
【００５５】
また、ガードリング部に隣接して第２層目の配線Ｍ2 が存在せず、第３層目の配線Ｍ3 のみが存在する場合は、内部回路部にダミー配線ＤＭ3 を配置することによってＳＯＧ膜９ｂのたまり量を相対的に少なくして、ガードリング部に設けられた第３層目の配線Ｍ3 と内部回路部を構成する第３層目の配線Ｍ3 とを最小スペースで配置するが、これによって、内部回路部とガードリング部とのスペースが削減できて、半導体チップの面積を縮小することができる。
【００５６】
図１４は、前記図１３と同様なガードリング部を有しているが、スクライブ領域に設けられたダミー配線ＤＭ2 および内部回路部に設けられたダミー配線ＤＭ3 をドットパターンとしたレイアウト図を示す。
【００５７】
ダミー配線ＤＭ2 、ＤＭ3 をドットパターンとすることにより、ＳＯＧ膜９ｂのたまり量が半導体チップの内外でほぼ均一となり、ＳＯＧ膜９ｂからの脱ガス量の減少が可能となる。
【００５８】
なお、本実施の形態２では、第１のガードリングＧＬ1 、第２のガードリングＧＬ2 の一部を構成するプラグ１１が埋め込まれる開口部１０は、半導体チップの外周部を１周する溝パターンとしたが、前記実施の形態１で示した分離された穴パターンまたは矩形パターンを用いてもよい。
【００５９】
このように、本実施の形態２によれば、ガードリング部に隣接してダミー配線ＤＭを設けることによって、ガードリング部の開口部１０が形成される領域のＳＯＧ膜９ｂのたまり量が相対的に少なくなる、これによって、ＳＯＧ膜９ｂからの脱ガス量が減少するので、第１のガードリングＧＬ1 および第２のガードリングＧＬ2 の他の一部を構成する第３層目の配線Ｍ3 のはがれが抑制されて、第１のガードリングＧＬ1 と第２のガードリングＧＬ2 とのショートを回避することができる。さらに、上記ショートの回避によって、ガードリング部を最小ルールでレイアウトすることが可能となる。また、ダミー配線ＤＭをスクライブ領域に配置することによって、半導体チップの面積の増大を抑えることができる。
【００６０】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００６１】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００６２】
本発明によれば、隣接するガードリング間のショートを回避することができる。また、半導体チップの側面または斜め方向から内部への水分の侵入を防止することができる。このため、半導体集積回路装置の歩留まりを向上することが可能となる。
【００６３】
さらに、前記ショートの回避によって、隣接するガードリンング間のスペースを最小ルールとすることができ、また、ダミー配線をスクライブ領域に配置することで半導体チップのサイズの縮小が可能となる。
【図面の簡単な説明】
【図１】本発明の一実施の形態であるＤＲＡＭのガードリング部を示す平面レイアウト図である。
【図２】前記図１のＡ−Ａ′線における半導体基板の要部断面図である。
【図３】本発明の一実施の形態であるＤＲＡＭのガードリング部の変形例を示す平面レイアウト図である。
【図４】本発明の一実施の形態であるＤＲＡＭのガードリング部の製造方法を示す半導体基板の要部断面図である。
【図５】本発明の一実施の形態であるＤＲＡＭのガードリング部の製造方法を示す半導体基板の要部断面図である。
【図６】本発明の一実施の形態であるＤＲＡＭのガードリング部の製造方法を示す半導体基板の要部断面図である。
【図７】本発明の一実施の形態であるＤＲＡＭのガードリング部の変形例を示す平面レイアウト図である。
【図８】本発明の一実施の形態であるＤＲＡＭのガードリング部の変形例を示す平面レイアウト図である。
【図９】本発明の一実施の形態であるＤＲＡＭのガードリング部の変形例を示す平面レイアウト図である。
【図１０】本発明の他の実施の形態であるＤＲＡＭのガードリング部を示す平面レイアウト図である。
【図１１】前記図１０のＢ−Ｂ′線における半導体基板の要部断面図である。
【図１２】本発明の他の実施の形態であるＤＲＡＭのガードリング部の変形例を示す平面レイアウト図である。
【図１３】本発明の他の実施の形態であるＤＲＡＭのガードリング部の変形例を示す平面レイアウト図である。
【図１４】本発明の他の実施の形態であるＤＲＡＭのガードリング部の変形例を示す平面レイアウト図である。
【符号の説明】
１ 半導体基板
２ 接続孔
３ プラグ
４ 第１層間絶縁膜
４ａ ＴＥＯＳ酸化膜
４ｂ ＳＯＧ膜
４ｃ ＴＥＯＳ酸化膜
５ 窒化シリコン膜
６ 酸化シリコン膜
７ 接続孔
８ プラグ
８ａ 窒化チタン膜
８ｂ タングステン膜
９ 第２層間絶縁膜
９ａ ＴＥＯＳ酸化膜
９ｂ ＳＯＧ膜
９ｃ ＴＥＯＳ酸化膜
１０ 開口部
１０ａ 開口部
１０ｂ 開口部
１１ プラグ
１１ａ 接着層
１１ｂ タングステン膜
１２ ＴＥＯＳ酸化膜
１３ 絶縁膜
Ｍ1 第１層目の配線
Ｍ2 第２層目の配線
Ｍ3 第３層目の配線
ＧＬ1 第１のガードリング
ＧＬ2 第２のガードリング
Ｓ1 スペース
ＤＭ ダミー配線
ＤＭ1 〜ＤＭ3 ダミー配線
Claims (7)
- 半導体基板上に第１の配線層が形成され、この第１の配線層上に第１の層間絶縁膜を介して第２の配線層が形成され、前記第２の配線層上にＳＯＧ膜を含む積層構造の第２の層間絶縁膜を介して第３の配線層が形成され、
前記第１の配線層は、前記第１の層間絶縁膜に形成された第１開口部に埋め込まれた第１プラグを介して前記第２の配線層に接続され、前記第２の配線層は、前記第２の層間絶縁膜に形成された第２開口部に埋め込まれた第２プラグを介して前記第３の配線層に接続され、前記半導体基板の外周部に、前記第１の配線層、前記第１プラグ、前記第２の配線層、前記第２プラグおよび前記第３の配線層によって構成される少なくとも２列のガードリングを備えたガードリング部を有する半導体集積回路装置であって、
前記ガードリング部における前記第１開口部が、前記外周部を１周する溝パターンで構成され、且つ前記第２開口部が、複数の分離された穴パターンまたは矩形パターンで構成されることを特徴とする半導体集積回路装置。 - 上層配線と下層配線との間に、少なくとも１層がＳＯＧ膜で構成された積層構造の層間絶縁膜が形成され、
前記上層配線は、前記層間絶縁膜に形成された開口部に埋め込まれたプラグを介して前記下層配線に接続され、
半導体チップの外周部に、前記上層配線と前記プラグとによって構成される少なくとも２列のガードリングを備えたガードリング部を有する半導体集積回路装置であって、
前記ガードリング部における前記開口部が、Ｓ字形状に近い複雑な矩形パターンで構成され、前記半導体チップの側面または斜め方向から見て前記開口部がオーバーラップしていることを特徴とする半導体集積回路装置。 - 上層配線と下層配線との間に、少なくとも１層がＳＯＧ膜で構成された積層構造の層間絶縁膜が形成され、
前記上層配線は、前記層間絶縁膜に形成された開口部に埋め込まれたプラグを介して前記下層配線に接続され、
半導体チップの外周部に、前記上層配線と前記プラグと前記下層配線によって構成される少なくとも２列のガードリングを備えたガードリング部を有する半導体集積回路装置であって、
前記ガードリング部に隣接して前記下層配線で構成されるダミー配線が設けられていることを特徴とする半導体集積回路装置。 - 請求項３記載の半導体集積回路装置において、
前記ダミー配線は、内部回路部に配置される前記上層配線層と同一層である配線の下に配置されることを特徴とする半導体集積回路装置。 - 請求項３または請求項４記載の半導体集積回路装置において、
前記ダミー配線は、ドットパターンであることを特徴とする半導体集積回路装置。 - 上層配線と下層配線との間に、少なくとも１層がＳＯＧ膜で構成された積層構造の層間絶縁膜が形成され、
前記上層配線は、前記層間絶縁膜に形成された開口部に埋め込まれたプラグを介して前記下層配線に接続され、
半導体チップの外周部に、前記上層配線と前記プラグとによって構成される少なくとも２列のガードリングを備えたガードリング部を有する半導体集積回路装置であって、
前記ガードリング部に隣接して前記下層配線で構成される複数のダミー配線が設けられており、少なくとも１つの前記ダミー配線は、スクライブ領域に設けられていることを特徴とする半導体集積回路装置。 - 上層配線と下層配線との間に、少なくとも１層がＳＯＧ膜で構成された積層構造の層間絶縁膜が形成され、
前記上層配線は、前記層間絶縁膜に形成された開口部に埋め込まれたプラグを介して前記下層配線に接続され、
半導体チップの外周部に、前記上層配線と前記プラグとによって構成される少なくとも２列のガードリングを備えたガードリング部を有する半導体集積回路装置であって、
前記ガードリング部に隣接して前記下層配線で構成される複数のダミー配線が設けられており、前記ガードリング部における開口部が、複数の分離された穴パターンまたは矩形パターンで構成されることを特徴とする半導体集積回路装置。
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