JP4307166B2

JP4307166B2 - 半導体装置の製造方法

Info

Publication number: JP4307166B2
Application number: JP2003189281A
Authority: JP
Inventors: 明初谷; 昌之河口
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2003-07-01
Filing date: 2003-07-01
Publication date: 2009-08-05
Anticipated expiration: 2016-08-30
Also published as: JP2005191020A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法、特に半導体装置の多層配線の微細化とプロセスの簡素化とを両立した半導体装置の多層配線の製造方法に関する。
【０００２】
【従来の技術】
半導体集積回路の分野では、基板上に形成した多数の素子を電極配線で相互接続することにより所望の回路網を形成している。電極配線の密度は即集積回路の集積度を左右する重要なファクターであり、集積度を上げるためには１層配線から２層配線、３層配線へと進化してきている。
【０００３】
多層の電極配線の構造を図７に示す。半導体層１の表面にＭＯＳ型、ＢＩＰ型等の素子を構成するための拡散領域２が形成され、半導体層１の表面をシリコン酸化膜３が被覆し、シリコン酸化膜３上を延在する１層目電極４がシリコン酸化膜３に形成したコンタクトホール５を介して拡散領域２の表面にコンタクトし、１層目電極４の上部を層間絶縁膜６が被覆し、層間絶縁膜６上を延在する２層目電極７が層間絶縁膜６に形成したスルーホール８を介して１層目電極とコンタクトするものである。配線層の数が増大しても基本的な構造は同じであり、層間絶縁膜６と電極とを順次積層することになる。
【０００４】
層間絶縁膜６としては、ＣＶＤ酸化膜、窒化膜などが用いられているが、高集積化が進んだときには、電極の被覆性（ステップカバレージ）が問題になり、層間絶縁膜６の平坦化の技術が不可欠になる。平坦化の技術として脚光を浴びているのがＳＯＧ（スピンオングラス膜）である。液状の素材をスピンオン塗布して形成するので、優れた段差被覆性を有する（例えば、特願平０７−１６６１６１号）。
【０００５】
【発明が解決しようとする課題】
しかしながら、ＳＯＧ膜は様々な理由から単体で層間絶縁膜を構成することができないので、他の絶縁膜との積層構造で層間絶縁膜を構成するのが一般的である。そのため１つの層間絶縁膜を形成するのに数回の工程を要してプロセスが複雑化する、複雑なプロセスを配線層の数だけ繰り返すことで更に複雑になる、という欠点があった。
【０００６】
【課題を解決するための手段】
本発明は、上述した従来の課題に鑑み成されたもので、第１の層間絶縁膜をＳＯＧ膜で形成して第２の配線層をドライエッチングで形成し、第２の層間絶縁膜をポリイミド絶縁膜で形成することで第３の配線層をウエットエッチングすることにより、簡単な工程で且つ高密度配線を実現する半導体装置の製造方法を提供する。
【０００７】
また、ＳＯＧ膜としてメチル基（−ＣＨ３）を持たない無機系として、有機系を用いるよりはプロセスを簡略化し、反面有機系より平坦化の面で劣る点は、第２の層間絶縁膜としてポリイミド絶縁膜を用い、第３の配線層をウエットエッチングで形成することにより簡単な工程で高密度配線を実現する。
【０００８】
【発明の実施の形態】
以下に本発明の製造方法の一実施の形態を図面を参照しながら詳細に説明する。
【０００９】
図１は本発明の製造方法を説明するための断面図である。同図において、１１はＰ型の半導体基板、１２は半導体基板１１の表面に形成したＮ型のエピタキシャル層、１３はＮ＋埋め込み層、１４はＰ＋分離領域、１５はＰ型又はＮ型の拡散領域である。分離領域１４で囲まれたエピタキシャル層１２には各々にトランジスタなどの回路素子が形成されている。
【００１０】
１６はエピタキシャル層１２表面を被覆するシリコン酸化膜で、ＣＶＤ酸化膜、熱酸化膜などからなる。酸化膜１６には拡散領域１５表面の一部を露出するコンタクトホールが設けられており、酸化膜１６上を延在する第１の電極配線１７が前記コンタクトホールを介して拡散領域１５表面にオーミックコンタクトする。
【００１１】
第１の電極配線１７の上部は第１の層間絶縁膜１８で被覆されている。第１の層間絶縁膜１８は膜厚が０．５μ程度のＴＥＯＳ（Tet raethyl orthosilicate)膜１９と、その上に形成したＳＯＧ膜２０と、更にその上に形成した膜厚０．５μ程度のＴＥＯＳ膜２１からなる。
【００１２】
ＳＯＧ膜としては、メチル基（−ＣＨ３）を有する有機系と、メチル基を持たない無機系とに分類され、有機系の方が膜厚を厚くして平坦化に優れると言うメリットを持つものの、レジスト除去工程におけるＯ２プラズマアッシングによりメチル基が分解してＣＯ２ガスが発生するため、プロセスが無機系に比べて煩雑になると言う特徴を持つ。ここでは無機系のＳＯＧ膜２０で構成した。
【００１３】
第１の層間絶縁膜１８には第１の電極配線１７の表面を露出するスルーホールが設けられており、第１の層間絶縁膜１８上を延在する第２の電極配線２２が前記スルーホールを介して第１の電極配線１７とコンタクトしている。
【００１４】
第２の電極配線２２の上部は第２の層間絶縁膜２３で被覆されている。第２の層間絶縁膜２３は、膜厚０．５μ程度のシリコン窒化膜２４と、膜厚２μ程度のポリイミド系絶縁膜２５からなる。
【００１５】
第２の層間絶縁膜２３には第２の電極配線２２の表面を露出するスルーホールが設けられており、第２の層間絶縁膜上を延在する第３の電極配線２６が前記スルーホールを介して第２の電極配線２２とコンタクトしている。
【００１６】
第３の電極配線２６の上部はパッシベーション皮膜として膜厚２μ程度のポリイミド系絶縁膜２７が被覆する。ポリイミド絶縁膜２７にはボンディングパッド部分の開口が設けられ、そして樹脂モールドされる。
【００１７】
図２から図６は図１の製造方法を説明するための断面図である。図２（Ａ）を参照して、各種拡散工程により回路素子を形成し、これらの工程で形成されたエピタキシャル層１２上の酸化膜１６にコンタクトホールを形成し、次いでアルミニウム・シリコンをスパッタ堆積し、上にレジストマスクを形成し、ＲＩＥ等の異方性手法によりアルミ材料をエッチングして第１の電極配線１７を形成する。
【００１８】
図２（Ｂ）を参照して、第１の電極配線１７の上を被覆するＴＥＯＳ膜１９をＣＶＤ法によって形成する。
【００１９】
図３（Ａ）を参照して、ＴＥＯＳ膜１９の上にＳＯＧ膜２０をスピンオンコートにより形成し、数百℃、数十分のベーキング処理により焼結する。ＳＯＧ膜１９は段差のある部分に厚く、段差のない平坦な部分で薄く被着して第１の電極配線１７の段差を緩和する。ＳＯＧ膜２０が有機系である場合、ベーキング後にエッチバックを行って平坦な部分に被着するＳＯＧ膜２０の膜厚を限りなく零に近づける。これは後で形成するスルーホールの側壁にＳＯＧ膜が露出しないようにするための処置である。無機系ではこの工程は必ずしも必要でなく省略できる。なお、前記ＣＯ２ガスの関係で有機系が１回で５０００Å程度まで厚塗りできるのに対し、無機系は１回で３０００Å程度が限度である。この為に平坦化の機能として無機系は有機系より劣ることになる。
【００２０】
図３（Ｂ）を参照して、ＳＯＧ膜２０の上に再度ＴＥＯＳ膜２１をＣＶＤ法によって形成する。ＴＥＯＳ膜１９／ＳＯＧ膜２０／ＴＥＯＳ膜２１が第１の層間絶縁膜１８となる。
【００２１】
図４（Ａ）を参照して、第１の層間絶縁膜１８の上にポジ型のホトレジスト膜を形成し、これをマスクにＲＩＥ手法によって第１の電極配線１７の一部を露出するスルーホール３０を形成する。その後ポジレジストを除去する為に先ずＲＩＥ工程でレジスト表面に形成されたダメージ層を除去するための酸素プラズマ処理を行い、次いでウェット処理で除去する。なお、有機系ＳＯＧ膜では内部のメチル基と酸素とが結合してＣＯ２ガスとなるため、メチル基が抜けた部分にクラックが生じる。無機系に比べて有機系のプロセスが複雑になる一因がここにある。
【００２２】
図４（Ｂ）を参照して、表面にアルミニウム・シリコンをスパッタ法で堆積し、これを異方性ドライエッチングすることで第２の電極配線２２を形成する。
【００２３】
図５（Ａ）を参照して、第２の電極配線２２の上にプラズマＣＶＤ法によりシリコン窒化膜２４を形成する。この窒化膜２４は、チップの耐湿性を補強する目的で設けたもので、軟質のポリイミド絶縁膜の上を被覆させることが困難であるので、ポリイミドで被覆する直前の位置に形成している。
【００２４】
図５（Ｂ）を参照して、シリコン窒化膜２４の上にスピンオン塗布法によりポリイミド絶縁膜２５を塗布し、ベーキング処理を行う。
【００２５】
図６（Ａ）を参照して、ポリイミド絶縁膜２５とシリコン窒化膜２４とを順にエッチングしてスルーホール３１を形成する。
【００２６】
図６（Ｂ）を参照して、スパッタ法によりアルミニウム材料を堆積し、これをエッチングすることにより第３の電極配線２６を形成する。下地がドライエッチングに耐えられないポリイミド絶縁膜２５であるのでウェット手法によってエッチングする。ウェット手法であるから第１、第２の電極配線１７、２２よりは低密度配線となる。
【００２７】
なお、バイポーラ型ＩＣでは、素子が電流駆動であるので高集積になるほど電極配線（電源ライン、接地ライン）の線幅を太くして電流容量を確保する必要がある。また、エレクトロマイグレーション対策としてもかなりの線幅が必要になる。そこで、第３の配線層２６を利用してチップ面積の数割を占める電極配線（電源ライン、接地ライン）と大信号ラインを形成し、第１と第２の配線層１７、２２を利用して小信号用の電極配線を形成する。このような設計ルールとすることにより、チップ全体の高密度配線を達成できる。
【００２８】
そして、パッシベーションとして全体を覆うようにポリイミド絶縁膜２７で被覆して図１の構造を得る。
【００２９】
以上に説明した本発明の多層配線構造の製造方法では、高密度配線が必要な下の配線層間の層間絶縁膜にＳＯＧ膜２０を用い、設計ルールが緩やかになる上の配線層間の層間絶縁膜にポリイミド絶縁膜を用いたので、全てをＳＯＧ膜で構成する場合よりプロセスを簡略化することができる。
【００３０】
また、ＳＯＧ膜２０として無機系を用いれば、有機系よりはプロセスを簡略化し且つ材料費などのコストダウンが可能である。無機系を用いることによる平坦化の劣化、特に第３の電極配線２６のステップカバレージは、第２の層間絶縁膜２３として平坦性に優れたポリイミド絶縁膜２４を用いることにより回避できる。
【００３１】
【発明の効果】
以上に説明した通り、本発明によればＳＯＧ膜２０を用いた層間絶縁膜と、ポリイミド絶縁膜を用いた層間絶縁膜とを組み合わせることにより、プロセスを簡略化すると共に、高密度配線が可能で、且つコストダウンが可能な多層配線構造の製造方法を提供できる利点を有する、
また、ＳＯＧ膜２０として無機系を用いれば、有機系よりはプロセスを簡略化し且つ材料費などのコストダウンが可能である。無機系を用いることによる平坦化の劣化、特に第３の電極配線２６のステップカバレージは、第２の層間絶縁膜２３として平坦性に優れたポリイミド絶縁膜２４を用いることにより回避できる。
【００３２】
そして、電流容量を確保するために線幅を大きくする配線（Ｖｃｃ、ＧＮＤなど）を第３の電極配線２６で構成し、それ以外の小信号の電極配線を第１と第２の電極配線１７、２２で構成することにより、全体の集積度を損なうことなくプロセスを簡略化できるものである。
【図面の簡単な説明】
【図１】本発明の製造方法を説明するための断面図である。
【図２】本発明の製造方法を説明するための断面図である。
【図３】本発明の製造方法を説明するための断面図である。
【図４】本発明の製造方法を説明するための断面図である。
【図５】本発明の製造方法を説明するための断面図である。
【図６】本発明の製造方法を説明するための断面図である。
【図７】従来例を説明するための断面図である。

Claims

半導体基板に回路素子を形成した後、その表面を酸化膜で被覆し、該酸化膜の上にドライエッチングにより形成され、小信号用の電極配線と成る第１の配線層を形成し、
前記第１の配線層上に第１のＴＥＯＳ膜を形成し、前記第１のＴＥＯＳ膜上にメチル基を持たない無機系のＳＯＧ膜を形成し、前記ＳＯＧ膜をエッチバックすることなく、前記ＳＯＧ膜上に第２のＴＥＯＳ膜を形成することで、第１の層間絶縁膜を形成し、
前記第１の層間絶縁膜の上にドライエッチングにより形成され、小信号用の電極配線と成る第２の配線層を形成し、
前記第２の配線層上にシリコン窒化膜を形成し、前記シリコン窒化膜上にポリイミド絶縁膜を形成することで、第２の層間絶縁膜を形成し、
前記第２の層間絶縁膜の上にウエットエッチングにより形成され、前記第１の配線層及び前記第２の配線層より線幅の太い、大信号用の電極配線と成る第３の配線層を形成することを特徴とする半導体装置の製造方法。
前記第３の配線層は、少なくとも電源配線又は接地配線に用いることを特徴とする請求項１に記載の半導体装置の製造方法。