KR100399862B1 - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR100399862B1
KR100399862B1 KR10-2001-7001910A KR20017001910A KR100399862B1 KR 100399862 B1 KR100399862 B1 KR 100399862B1 KR 20017001910 A KR20017001910 A KR 20017001910A KR 100399862 B1 KR100399862 B1 KR 100399862B1
Authority
KR
South Korea
Prior art keywords
wiring layer
insulating film
conductor plug
forming
conductive film
Prior art date
Application number
KR10-2001-7001910A
Other languages
English (en)
Other versions
KR20010053637A (ko
Inventor
히데노리 모찌즈끼
Original Assignee
아사히 가세이 마이크로시스템 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 아사히 가세이 마이크로시스템 가부시끼가이샤 filed Critical 아사히 가세이 마이크로시스템 가부시끼가이샤
Priority claimed from PCT/JP1999/003178 external-priority patent/WO2000077840A1/ja
Publication of KR20010053637A publication Critical patent/KR20010053637A/ko
Application granted granted Critical
Publication of KR100399862B1 publication Critical patent/KR100399862B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

게이트 전극(22)과 소스·드레인 영역(12)이 형성된 반도체 기판(1) 상에 절연막(3)을 형성한다. 절연막에 인접하는 게이트 전극과 소스·드레인 영역의 상면이 노출되도록 컨택트홀(41, 42)을 형성한다. 이들 컨택트홀 내에 도전체 플러그(61, 62)를 형성한다. 이들 도전체 플러그 및 절연막의 바로 위에 도전막을 형성한다. 도전막을 에칭하여 하층 배선(7)을 형성할 때 배선과 접속되지 않는 도전체 플러그(61) 상에는 도전막으로 이루어지는 피복체(8)를 동시에 형성한다. 이러한 방법에 의해 도전체 플러그(61)의 손상이 방지됨과 함께 제조에 필요한 공정수가 종래보다 적어진다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURE THEREOF}
LSI 등의 반도체 장치에 있어서의 고집적도화 및 고성능화의 진전에 따라 예를 들면 MOS형 트랜지스터에 있어서는, 게이트 전극이나 배선 구조의 설계에 여러가지의 고안이 실시되고 있다. 그 일례로서, SRAM(Static Randam Access Memory) 등에서는 게이트 전극과 소스·드레인 영역을 하나의 컨택트홀 내의 도전체 플러그로 행하는, 공유 컨택트 구조가 채용되어 있다.
도 3은 공유 컨택트 구조를 구비한 반도체 장치의 일례이다. 도 3의 A 부분에는 인접하는 게이트 전극(22) 및 소스·드레인 영역(12)의 상측에 걸치도록 절연막(3)에 컨택트홀이 개구되고, 컨택트홀 내에 텅스텐 등으로 이루어지는 도전체 플러그(61)가 형성되어 있다. 그리고, 도전체 플러그(61)에 의해 게이트 전극(22)과, 이것에 인접하는 소스·드레인 영역(12)이 접속되어 있다.
B 부분에는 상기 도전체 플러그(61)와 마찬가지로 하여 도전체 플러그(61)가형성되고, 그 바로 위에 도전체 플러그(15)가 형성되며, 또한 그 위에 2층 배선 구조의 하측 배선(7)이 형성되어 있다. 그리고, 이들 도전체 플러그(62)와 도전체 플러그(15)에 의해 하측 배선(7)과 게이트 전극(22)과 소스·드레인 영역(12)이 접속되어 있다.
즉, 도 3의 반도체 장치에서는, 절연막(3) 상에 하측 배선(7)용의 도전막을 직접 형성하면, 도전막을 에칭할 때 A 부분의 도전체 플러그(61)의 상면에 손상이 생기기 때문에 절연막(3) 상에 절연막(14)을 더 형성하고, 절연막(14) 상에 하측 배선(7)용의 도전막을 형성하고 있다. 도전체 플러그(15)는 절연막(14)에 형성되어 있다.
이와 같이, 도 3의 A 부분과 같은 공유 컨택트 구조를 구비한 반도체 장치에서는 하측 배선(7)의 형성 시에 도전체 플러그(61)의 상면의 손상을 방지할 목적으로 제조 공정수가 많아지고 있다. 그 때문에, 이러한 반도체 장치의 제조 방법에 있어서는 제조 공정수를 줄이는 것이 요구되고 있다.
본 발명의 과제는, 도 3의 A 부분과 같은 공유 컨택트 구조, 즉, 인접하는 도전층끼리를 접속하는 도전체 플러그 상에 배선의 접속이 없는 공유 컨택트 구조를 구비한 반도체 장치를, 상기 도전체 플러그의 손상이 생기지 않는 방법으로, 또한 종래보다 적은 공정수로 제조하는 것이다.
<발명의 개시>
본 발명은, 층간 절연막에 형성된 하나의 컨택트홀 내의 도전체 플러그에 의해 인접하는 도전층끼리가 접속되고, 상기 층간 절연막의 바로 위에 배선층이 형성되며, 배선층과 접속되어 있지 않은 상기 도전체 플러그의 상면은 상기 배선층으로부터 고립된 도전성의 피복체로 덮여 있는 것을 특징으로 하는 반도체 장치를 제공한다.
본 발명의 반도체 장치의 실시예로서, 상기 피복체는 상기 배선층용의 도전막에 대한 에칭에 의해 배선층과 동시에 형성된 것을 특징으로 하는 반도체 장치를 예로 들 수 있다.
본 발명의 반도체 장치의 실시예로서, 상기 도전체 플러그는 주로 텅스텐으로 이루어지며, 상기 피복체는 주로 알루미늄으로 이루어지는 것을 특징으로 하는 반도체 장치를 예로 들 수 있다.
본 발명의 반도체 장치의 실시예로서, 상기 피복체는 상면 전체가 절연막으로 덮여 있는 것을 특징으로 하는 반도체 장치를 예로 들 수 있다.
본 발명의 반도체 장치의 실시예로서, 상기 피복체로 덮여 있는 도전체 플러그는 MOS형 트랜지스터의 게이트 전극과 이것에 인접하는 소스, 드레인 영역을 접속하는 것을 특징으로 하는 반도체 장치를 예로 들 수 있다.
본 발명은 또한, 도전층끼리가 인접하여 형성되어 있는 부분을 포함하는 반도체 기판 상에 층간 절연막을 설치하고, 층간 절연막에 상기 양 도전층의 상면이 노출되도록 컨택트홀을 형성하는 컨택트홀 형성 공정과, 상기 컨택트홀 내에 도전체 플러그를 형성하는 도전체 플러그 형성 공정과, 상기 층간 절연막의 상측에 도전막을 형성하는 도전막 형성 공정과, 상기 도전막을 에칭함으로써 배선층을 형성하는 배선층 형성 공정을 구비한 반도체 장치의 제조 방법에 있어서, 상기 도전막형성 공정에서 도전막을 상기 도전체 플러그 및 상기 층간 절연막의 바로 위에 형성하고, 상기 배선층 형성 공정에서, 상기 배선층과 접속되지 않는 상기 도전체 플러그 상에는 배선층으로부터 고립된 피복체를, 상기 도전막에 대한 에칭에 의해 배선층과 동시에 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공한다.
이러한 방법에 따르면, 배선층용의 도전막이 상기 도전체 플러그의 바로 위에 형성되어 있지만, 도전막을 에칭할 때 배선층과 접속되지 않는 상기 도전체 플러그 상에는 배선층으로부터 고립된 피복체가 형성되기 때문에, 상기 에칭 시에 도전체 플러그의 상면에 손상이 생기지 않는다.
그렇기 때문에, 종래의 방법에서 상기 도전체 플러그의 손상을 방지하기 위해 필요한 공정(즉, 도전체 플러그를 구비한 절연층 상에 절연막을 더 형성하는 공정, 이 절연막에 배선층과의 접속용의 컨택트홀을 형성하는 공정, 및 컨택트홀에 도전체 플러그를 형성하는 공정)을 행할 필요가 없다.
본 발명의 방법의 실시예로서, 상기 도전체 플러그는 주로 텅스텐으로 이루어지며, 상기 피복체는 주로 알루미늄으로 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법을 들 수 있다.
본 발명의 방법의 실시예로서, 상기 피복체의 상면 전체를 절연막으로 덮는 공정을 구비한 것을 특징으로 하는 반도체 장치의 제조 방법을 들 수 있다.
본 발명은 또, 반도체 기판 상에 MOS형 트랜지스터의 게이트 전극과 소스· 드레인 영역을 형성하는 소자 형성 공정과, 상기 소자 형성 공정 후의 반도체 기판 상에 제1 층간 절연막을 형성하는 제1 층간 절연막 형성 공정과, 상기 제1 층간 절연막에 인접하는 게이트 전극과 소스·드레인 영역의 상면이 노출되도록 컨택트홀을 형성하는 컨택트홀 형성 공정과, 상기 컨택트홀 내에 도전체 플러그를 형성하는 도전체 플러그 형성 공정과, 상기 제1 층간 절연막의 상측에 도전막을 형성하는 도전막 형성 공정과, 상기 도전막을 에칭함으로써 배선층을 형성하는 배선층 형성 공정을 구비한 반도체 장치의 제조 방법에 있어서, 상기 도전막 형성 공정에서 도전막을 상기 도전체 플러그 및 상기 제1 층간 절연막의 바로 위에 형성하고, 상기 배선층 형성 공정에서, 상기 배선층과 접속되지 않는 상기 도전체 플러그 상에는, 배선층으로부터 고립된 피복체를, 상기 도전막에 대한 에칭에 의해 배선층과 동시에 형성하고, 상기 배선층 형성 공정 후에 상기 배선층과 피복체의 바로 위에 제2 층간 절연막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공한다.
본 발명은 공유 컨택트(Shared Contact) 구조를 구비한 반도체 장치 및 그 제조 방법에 관한 것이다. 공유 컨택트 구조란 인접하는 도전층끼리가 하나의 컨택트홀 내의 도전체 플러그로 접속되어 있는 접속 구조를 의미한다.
도 1은 본 발명의 일 실시예에 상당하는 반도체 장치의 제조 방법을 공정순으로 설명하기 위한 도면으로서, 반도체 기판의 표면 근방을 나타내는 부분 단면도.
도 2는 도 1(b)의 평면도.
도 3은 공유 컨택트 구조를 구비한 반도체 장치의 종래예를 나타내는 도면으로서, 반도체 기판의 표면 근방을 나타내는 부분 단면도.
〈발명을 실시하기 위한 최량의 형태〉
이하, 본 발명의 실시예에 대하여 설명한다.
도 1은 본 발명의 일 실시예에 상당하는 반도체 장치의 제조 방법을 공정순으로 설명하기 위한 도면으로서, 반도체 기판의 표면 근방을 나타내는 부분 단면도이다. 도 1을 참조하여 일 실시예의 방법을 설명한다.
우선, 반도체 기판(1) 상에 MOS형 트랜지스터의 게이트 전극(22)과 소스· 드레인 영역(12)을 포함하는 소자의 형성을 행한다.
즉, 우선, 반도체 기판(1)의 표면에 대하여 필드 산화막이나 트렌치를 형성함으로써 소자간 분리 공정을 행한다. 다음에, 소자 형성 영역의 소정 위치에 게이트 산화막(21)과 2층 구조의 게이트 전극22(22a, 22b)를 형성한다. 다음에, 소자 형성 영역의 소정 위치에 불순물을 도입하여 불순물 확산층(11∼13)을 형성한다. 다음에, 게이트 전극(22) 및 게이트 산화막(21)의 측면과 불순물 확산층(13)의 상면에 접하는 절연막(23)을 형성한다. 다음에, 불순물 확산층(11, 12)에 대하여 불순물을 더 도입함으로써, 이들 불순물 확산층(11, 12)을 고농도 확산층으로 한다.
다음에, 이러한 상태의 반도체 기판(1) 상에 절연막(제1 층간 절연막: 3)을 형성한 후, 절연막(3)에 대한 포토리소그래피·에칭 공정에 의해 컨택트홀(41, 42, 5)을 형성한다. 이 중, 게이트 전극(22)과 이것에 인접하는 소스·드레인 영역(12)에 접하는 부분에는 게이트 전극(22)과 소스·드레인 영역(12)의 상면이 노출되도록 컨택트홀(41, 42)을 형성한다. 불순물 확산층(11)의 부분에는 통상의 컨택트홀(5)을 형성한다. 도 1(a)는 이 컨택트홀 형성 공정 후의 상태를 나타낸다.
다음에, 각 컨택트홀의 측면 및 저면과 절연막(3)의 상면에, Ti이나 TiN으로이루어지는 배리어층을 형성한다. 다음에, 이 배리어층 상에, CVD법에 의해 텅스텐막을 피착한다. 다음에, 플라즈마 에칭법에 의해 절연막(3) 상의 텅스텐막을 제거하여 컨택트홀 내에만 텅스텐을 남긴다. 이에 따라, 컨택트홀(41, 42, 5) 내에 텅스텐으로 이루어지는 도전체 플러그(61, 62, 63)가 각각 형성된다.
여기서, 도전체 플러그(61)는 게이트 전극(22)과 이것에 인접하는 소스·드레인 영역(12: 인접하는 도전층)끼리를 접속하며, 도전체 플러그(61) 상에는 하측 배선(7)이 접속되지 않는다. 이것에 대하여 도전 플러그(62)는 게이트 전극(22)과 이것에 인접하는 소스·드레인 영역(12)끼리뿐만이 아니라, 이들과 그 위의 하측 배선(7)을 접속한다. 또한, 도전체 플러그(63)는 불순물 확산층(11)과 그 위의 하측 배선(7)과의 접속을 행한다.
다음에, 도전체 플러그(61∼63) 및 절연막(3)의 바로 위에, 알루미늄막( 배선층을 이루는 도전막)을 형성한다. 다음에, 하측 배선(7)의 배선 패턴과, 도전체 플러그(61)의 상면을 덮는 피복체(8)의 패턴을 구비한 마스크를 이용하여 알루미늄막에 대한 포토리소그래피·에칭 공정을 행한다. 알루미늄막은, 합금 성분으로서 Si 또는 Si과 Cu를 함유하는 알루미늄 합금막을 적절하게 선택할 수 있다. 알루미늄막에 대한 에칭은 에칭 가스로서 예를 들면 BCl3과 Cl2와의 혼합 가스를 이용하여 행해진다.
이에 따라, 절연막(3) 및 도전체 플러그(61∼63) 상에 하측 배선(7)과 피복체(8)가 형성된다. 도 1(b)는 이 배선층 형성 공정 후의 상태를 나타낸다. 도 2는 도 1(b)의 평면도이다.
도 2에 도시한 바와 같이, 하측 배선(7)은 다른 배선이나 도전층과 접속되기때문에 평면 내에서 회로형으로 연장되어 있다. 이것에 대하여 피복체(8)는 하측 배선(7)으로부터 고립된 상태에서 도전체 플러그(61)의 상면을 덮고 있다.
이와 같이, 하측 배선(7)용의 도전막을 에칭할 때 하측 배선(7)과 접속되지 않는 도전체 플러그(61) 상에 존재하는 도전막은 에칭되지 않고 하측 배선(7)으로부터 고립된 피복체(8)로서 남겨진다. 따라서, 하측 배선(7)과 접속되지 않는 도전체 플러그(61)의 상면에 하측 배선(7)의 형성 시에 에칭 가스에 의한 손상이 생기지 않는다.
다음에, 하측 배선(7) 및 피복체(8) 상에, 절연막(제2층간 절연막: 18)을 형성한다. 이 절연막(18)에 대하여 상측 배선(9)과의 접속용의 컨택트홀을 개구한 후, 상기와 마찬가지로 하여 각 컨택트홀에 도전체 플러그(81)를 형성한다. 그 후, 이 절연막(18) 상에 통상의 방법으로 상측 배선(9)을 형성한다. 이에 따라, 도 1(c)에 도시한 바와 같은 반도체 장치가 얻어진다.
본 실시예의 방법에 따르면, 상술한 바와 같이 하측 배선(7)을 형성할 때의 에칭 공정에서 하측 배선(7)이 접속되지 않는 도전체 플러그(61)의 상면에 손상이 생기지 않는다. 따라서, 반도체 장치는 도전체 플러그(61)에 의한 게이트 전극(22)과 이것에 인접하는 소스·드레인 영역(12)의 접속이 확실하게 이루어지게 된다.
피복체(8)의 평면 형상은 도전체 플러그(61)의 상면 전체를 덮는 형상이어도좋지만, 그 주위의 절연막(3)까지 소정폭으로 덮는 형상으로 하는 것이 도전체 플러그(61)의 손상을 보다 확실하게 방지할 수 있기 때문에 바람직하다.
피복체(8)의 도전체 플러그(61)보다 외측으로 돌출되는 부분의 치수(도 2의 L1)는 도전체 플러그(61)의 치수(도 2의 L)의 예를 들면 30∼80%에 상당하는 치수가 되도록 한다. 바람직하게는, L1이 L의 60%에 상당하는 치수가 되도록 한다.
도 1(c)의 반도체 장치와 도 3의 종래 예를 비교하면, 도전체 플러그(15)를 구비한 절연막(14)이 도 3에는 있지만, 도 1(c)에는 없다. 또한, 피복체(8)는 도 1 (c)에는 있지만 도 2에는 없다. 이렇게 함으로써 도 1(c)의 반도체 장치의 구조는 도 3의 종래 예보다도 단차가 적은 구조로 되어 있다. 그 때문에, 본 발명의 반도체 장치는 종래품보다도 평탄성이 높아진다.
또, 상기 실시예에서는 하측 배선(7)이 접속되지 않은 도전체 플러그(61)를 주로 텅스텐으로 구성하고, 하측 배선(7)용의 도전막으로서 알루미늄막을 사용하고 있다. 그러나, 도전체 플러그(61) 및 하측 배선(7)용의 도전막의 재질은 이들에 한정되지 않는다.
예를 들면, 하측 배선(7)용의 도전막이 알루미늄을 주성분으로 하는 막이고, 도전체 플러그(61)도 주로 알루미늄으로 이루어지는 경우에는, 하측 배선(7) 형성용의 에칭 가스에 의해 도전체 플러그(61)는 에칭되기 쉽다.
이러한 경우, 즉, 도전체 플러그(61)의 재질이 하측 배선(7) 형성용의 에칭 가스에 의해 에칭되기 쉬운 재질인 경우에, 본 발명의 방법[피복체(8)를 설치함으로써 에칭 가스로부터 도전체 플러그(61)의 상면을 보호하는 것]이 특히 효과적이다.
또한, 상기 실시예의 인접하는 도전층끼리는 반도체 기판의 표면 근방에 형성된 게이트 전극과 반도체 기판의 표면에 형성된 소스·드레인 영역이지만, 본 발명은 인접하는 도전층끼리가, 반도체 기판 표면으로부터 떨어진 위치에 있는 반도체 기판 상의 층에 형성되어 있는 경우에도 적용된다.
이상 설명한 바와 같이, 본 발명의 방법에 따르면 인접하는 도전층끼리를 접속하는 도전체 플러그 상에 배선의 접속이 없는 공유 컨택트 구조를 구비한 반도체 장치를, 상기 도전체 플러그에 손상을 생기게 하지 않고, 또한 종래보다 적은 공정수로 제조할 수가 있다.
따라서, 상기 공유 컨택트 구조의 도전체 플러그에 의해 인접하는 도전층끼리의 접속이 확실하게 이루어진 반도체 장치가, 종래보다 염가로 얻어지게 된다.
또한, 본 발명의 반도체 장치 및 본 발명의 방법에서 얻어지는 반도체 장치는 상기 공유 컨택트 구조의 도전체 플러그에 의해 인접하는 도전층끼리의 접속이 확실하게 이루어지게 된다.

Claims (9)

  1. 층간 절연막에 형성된 하나의 컨택트홀 내의 도전체 플러그에 의해, 인접하는 도전층끼리가 접속되고, 상기 층간 절연막의 바로 위에 배선층이 형성되며, 상기 배선층과 접속되어 있지 않은 상기 도전체 플러그의 상면은 상기 배선층으로부터 고립된 도전성의 피복체로 덮여 있는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 피복체는 상기 배선층용의 도전막에 대한 에칭에 의해 배선층과 동시에 형성된 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 도전체 플러그는 주로 텅스텐으로 이루어지며, 상기 피복체는 주로 알루미늄으로 이루어지는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서,
    상기 피복체는 상면 전체가 절연막으로 덮여 있는 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서,
    상기 피복체로 덮여 있는 도전체 플러그는 MOS형 트랜지스터의 게이트 전극과 이것에 인접하는 소스·드레인 영역을 접속하는 것을 특징으로 하는 반도체 장치.
  6. 도전층끼리가 인접하여 형성되어 있는 부분을 포함하는 반도체 기판 상에 층간 절연막을 설치하고, 상기 층간 절연막에 상기 양 도전층의 상면이 노출되도록 컨택트홀을 형성하는 컨택트홀 형성 공정과, 상기 컨택트홀 내에 도전체 플러그를 형성하는 도전체 플러그 형성 공정과, 상기 층간 절연막의 상측에 도전막을 형성하는 도전막 형성 공정과, 상기 도전막을 에칭함으로써 배선층을 형성하는 배선층 형성 공정을 구비한 반도체 장치의 제조 방법에 있어서,
    상기 도전막 형성 공정에서, 도전막을 상기 도전체 플러그 및 상기 층간 절연막의 바로 위에 형성하고,
    상기 배선층 형성 공정에서, 상기 배선층과 접속되지 않는 상기 도전체 플러그 상에는 상기 배선층으로부터 고립된 피복체를, 상기 도전막에 대한 에칭에 의해 배선층과 동시에 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제6항에 있어서,
    상기 도전체 플러그는 주로 텅스텐으로 이루어지며, 상기 피복체는 주로 알루미늄으로 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제6항에 있어서,
    상기 피복체의 상면 전체를 절연막으로 덮는 공정을 구비한 것을 특징으로 하는 반도체 장치의 제조방법.
  9. 반도체 기판 상에 MOS형 트랜지스터의 게이트 전극과 소스·드레인 영역을 형성하는 소자 형성 공정과, 상기 소자 형성 공정 후의 반도체 기판 상에 제1 층간 절연막을 형성하는 제1 층간 절연막 형성 공정과, 상기 제1 층간 절연막에, 인접하는 게이트 전극과 소스·드레인 영역의 상면이 노출하도록 컨택트홀을 형성하는 컨택트홀 형성 공정과, 상기 컨택트홀 내에 도전체 플러그를 형성하는 도전체 플러그 형성 공정과, 상기 제1 층간 절연막의 상측에 도전막을 형성하는 도전막 형성 공정과, 상기 도전막을 에칭함으로써 배선층을 형성하는 배선층 형성 공정을 구비한 반도체 장치의 제조 방법에 있어서,
    상기 도전막 형성 공정에서, 도전막을 상기 도전체 플러그 및 상기 제1 층간 절연막의 바로 위에 형성하고,
    상기 배선층 형성 공정에서, 상기 배선층과 접속되지 않는 상기 도전체 플러그 상에는 상기 배선층으로부터 고립된 피복체를, 상기 도전막에 대한 에칭에 의해 배선층과 동시에 형성하고,
    상기 배선층 형성 공정 후에, 상기 배선층과 피복체의 바로 위에 제2 층간 절연막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
KR10-2001-7001910A 1999-06-15 1999-06-15 반도체 장치 및 그 제조 방법 KR100399862B1 (ko)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP1999/003178 WO2000077840A1 (en) 1997-12-19 1999-06-15 Semiconductor device and method of manufacture thereof

Publications (2)

Publication Number Publication Date
KR20010053637A KR20010053637A (ko) 2001-06-25
KR100399862B1 true KR100399862B1 (ko) 2003-09-29

Family

ID=14235965

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-7001910A KR100399862B1 (ko) 1999-06-15 1999-06-15 반도체 장치 및 그 제조 방법

Country Status (2)

Country Link
KR (1) KR100399862B1 (ko)
DE (1) DE19983428B4 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7462038B2 (en) 2007-02-20 2008-12-09 Qimonda Ag Interconnection structure and method of manufacturing the same

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08181205A (ja) * 1994-12-26 1996-07-12 Mitsubishi Electric Corp 半導体装置の配線構造およびその製造方法

Also Published As

Publication number Publication date
DE19983428B4 (de) 2004-10-28
DE19983428T1 (de) 2003-04-30
KR20010053637A (ko) 2001-06-25

Similar Documents

Publication Publication Date Title
JP3538170B2 (ja) 半導体装置及びその製造方法
JP4718021B2 (ja) 半導体デバイスの製造方法。
KR970007830B1 (ko) 반도체 장치 및 그 제조방법
JPH09270461A (ja) 半導体装置
KR101248943B1 (ko) 반도체 장치 및 그 제조방법
KR100278273B1 (ko) 반도체장치의콘택홀형성방법
KR20070055729A (ko) 더미 게이트를 구비하는 반도체 소자의 구조 및 그 제조방법
US6104053A (en) Semiconductor device comprising capacitor in logic circuit area and method of fabricating the same
US5413961A (en) Method for forming a contact of a semiconductor device
US5427980A (en) Method of making a contact of a semiconductor memory device
US6221714B1 (en) Method of forming a contact hole in a semiconductor substrate using oxide spacers on the sidewalls of the contact hole
JPH11195704A (ja) 半導体装置およびその製造方法
JP2001118998A (ja) 半導体装置および半導体装置の製造方法
US20080029825A1 (en) Semiconductor device and method of manufacturing the same
US6274482B1 (en) Semiconductor processing methods of forming a contact opening
KR20040045055A (ko) 2중 콘택 스페이서를 포함하는 반도체 소자 및 그 제조방법
KR100399862B1 (ko) 반도체 장치 및 그 제조 방법
WO2000077840A1 (en) Semiconductor device and method of manufacture thereof
KR100474953B1 (ko) 반도체장치및그제조방법
JPH11330067A (ja) 半導体装置およびその製造方法
US7407880B2 (en) Semiconductor device and manufacturing process therefore
KR100302423B1 (ko) 반도체장치및그제조방법
KR20040085349A (ko) 반도체소자의 제조방법
US6537899B2 (en) Semiconductor device and a method of fabricating the same
JP3398056B2 (ja) 半導体装置とその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120821

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20130822

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20140825

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20150819

Year of fee payment: 13

LAPS Lapse due to unpaid annual fee