KR100302423B1 - 반도체장치및그제조방법 - Google Patents

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Abstract

본 발명은 로칼 인터 커넥트(local inter connect) 구조와 콘택트를 형성할 때 공정수의 증가를 억제하고, 공정의 간소화를 가능하게 한 반도체 장치 및 그 제조 방법을 제공한다.
본 발명은 반도체 기판 표면에 형성되고, 소스 또는 드레인으로서 사용하는 제1 확산층과, 상기 반도체 기판상의 게이트 절연막상에 형성된 게이트 전극을 갖는 MOS형 트랜지스터, 상기 반도체 기판상에 형성되고, 또 상기 게이트 전극의 높이보다도 높게 형성된 층간 절연막, 상기 층간 절연막의 표면에서, 상기 제1 확산층 및 상기 게이트 전극에 이르는 로칼 인터 커넥트, 상기 층간 절연막 내에서, 또 상기 MOS형 트랜지스터 및 상기 로칼 인터 커넥트가 형성된 영역 이외에 형성된 도전층, 상기 층간 절연막의 표면에서 상기 도전층에 이르는 콘택트를 갖는 것을 특징으로 한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 장치의 접속 기술에 관한 것으로, 특히 고집적화가 요구되는 반도체 메모리에 사용되는 것이다.
종래 기술에 관해 도면을 참조하면서 설명한다. 최근의 반도체 칩의 미세화에 따라, 트랜지스터의 게이트 전극과 확산층을 접속하는 방법으로서 로칼 인터 커넥트가 사용되고 있다. 특히, 고집적화가 요구되는 반도체 메모리(SRAM)에 유효하다.
도 1에 종래 기술에 따른 로칼 인터 커넥트와 콘택트의 형성 방법에 대해 설명한다. 도 1의 (1)에 도시하는 바와 같이, 반도체 기판(1)상에 게이트 절연막(3) 및 게이트 전극(4)을 적층 형성한다.
다음에, 도 1의 (2)에 도시하는 바와 같이, 게이트 전극(4)을 마스크로 하여 반도체 기판(1)에 이온 주입법을 이용해 소스 또는 드레인으로서 사용할 확산층(2)을 형성한다. 그 후, CVD법을 이용해, 전면에 이산화 실리콘으로 이루어지는 층간 절연막(7)을 형성한다. 이 때, 층간 절연막(7)을 게이트 전극(4)의 높이보다도 높게 퇴적한다.
다음에, 도 1의 (3)에 도시하는 형태로, 사진 식각법에 의해 게이트 전극(4)의 상면 및 확산층(2)의 한쪽 상면을 노출시켜 개구부(8)를 형성한다.
다음에, 도 1의 (4)에 도시하는 형태로, 개구부(8)의 내면 및 층간 절연막(7)의 상면에 전극 재료(9)를 스퍼터법 등을 이용해 퇴적한다.
다음으로, 도 2의 (1)에 도시하는 바와 같이, CMP법을 이용해 층간 절연막(7)상의 전극 재료(9)를 제거한다. 여기서, 개구부(8)에 있어서는, 게이트 전극(4)과 확산층(2)의 한쪽이 전기적으로 접속되어 있어 로칼 인터 커넥트를 형성한다.
다음에, 도 2의 (2)에 도시하는 바와 같이, 전면에 이산화 실리콘으로 이루어지는 층간 절연막(8)을 CVD법을 이용해 퇴적한다.
다음으로, 도 2의 (3)에 도시하는 바와 같이, 사진 식각법에 의해 층간 절연막(7, 8)에 확산층(2)에 이르도록 콘택트를 형성하고, 이 콘택트에 전극 재료(10)를 매립하여 상층 배선(11)을 형성한다.
이상에 의해 로칼 인터 커넥트와 콘택트가 형성된다.
상술과 같이, 로칼 인터 커넥트와 콘택트를 형성할 경우, 먼저 처음에 로칼 인터 커넥트를 형성하고(도 1의 (1)∼도 2의 (1) 참조), 그 후 콘택트(10)를 형성한다(도 2의 (2)∼도 2의 (3) 참조). 즉, 로칼 인터 커넥트 구조와 콘택트를 별도로 제조하고 있었다. 이 때문에, 공정수가 많아 복잡하게 되고, 비용이 증가하고 있었다.
본 발명은 관련되는 문제를 감안하여 이루어진 것으로, 로칼 인터 커넥트 구조와 콘택트를 형성할 때, 공정수의 증가를 억제하고, 공정의 간소화를 가능하게한 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명은, 이상의 목적을 달성하기 위해, 인터 커넥터 구조와 콘택트를 동시에 형성하는 것을 가능하게 한 반도체 장치를 제공하는 것을 주로 하고, 구체적으로 본 발명은, 반도체 기판 표면에 형성되고, 소스 또는 드레인으로서 사용할 제1 및 제2 확산층과 상기 반도체 기판상의 게이트 절연막상에 형성된 게이트 전극을 갖는 MOS형 트랜지스터와, 상기 반도체 기판상에 형성되고, 또 상기 게이트 전극의 높이보다도 높게 형성된 층간 절연막과, 상기 층간 절연막의 표면에서 상기 제1 확산층과 상기 게이트 전극 양쪽에 이르는 제1 접속 영역 및 상기 층간 절연막의 표면에서, 상기 MOS형 트랜지스터 및 상기 제1 접속 영역이 형성된 영역 이외에 형성된 도전층에 이르는 제2 접속 영역과, 상기 제1 접속 영역에 형성된 제1 도전 재료와, 상기 제2 접속 영역에 형성된 제2 도전 재료를 갖는 것을 특징으로 한다.
본원 발명은 이상의 다양한 구성을 채용함으로써, 인터 커넥트 구조와 콘택트를 동시에 형성할 수 있기 때문에, 공정수의 증가를 억제하고, 공정을 간소화하는 것이 가능하게 하는 반도체 장치 및 반도체 장치의 제조 방법의 제공을 가능하게 한다.
도 1은 종래에서의 로칼 인터 커넥트와 콘택트의 재조 공정을 나타낸 도면.
도 2는 종래에서의 로칼 인터 커넥트와 콘택트의 제조 공정을 나타낸 도면.
도 3은 본 발명에 따른 로칼 인터 커넥트와 콘택트의 제조 공정을 나타낸 제1 도면.
도 4는 본 발명에 따른 로칼 인터 커넥트와 콘택트의 제조 공정을 나타낸 제2 도면.
도 5는 본 발명에 따른 로칼 인터 커넥트와 콘택트의 다른 태양예를 나타낸 도면.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : 반도체 기판
2 : 확산층
3, 9 : 게이트 절연막
4 : 게이트 전극
5 : 층간 절연막
8 : 배선 재료
11 : 배선
본 발명의 제1 실시 형태를 도면을 이용해 상세히 설명한다.
도 3의 (1)에 도시하는 형태로, P형 반도체 기판(1)상에 이산화 실리콘으로 이루어지는 게이트 절연막을 10nm, 폴리실리콘으로 이루어지는 게이트 전극(11)을 100nm 정도 적층 형성한다.
도 3의 (2)에 도시하는 형태로, 게이트 전극(11)을 마스크로 하고, P형 반도체 기판(11)의 표면에 불순물(붕소, 인 등)을 주입하고, 소스 또는 드레인으로서 사용되는 확산층(2)을 형성한다. 이상에 의해 MOS형 트랜지스터가 형성된다.
한편, 전면을 덮는 형태로, 두께 수십nm 정도의 이산화 실리콘으로 이루어지는 층간 절연막(5)을 CVD법을 이용해 형성한다.
도 3의 (3)에 도시하는 형태로, 사진 식각법을 이용해 층간 절연막을 패터닝함으로써, 개구부(50) 및 개구부(60)를 동시에 형성한다. 후술하지만, 개구부 50은 로칼 인터 커넥트로서, 개구부 60은 콘택트로서 사용된다.
종래에 있어서는, 로칼 인터 커넥트를 먼저 형성하고, 그 후에 콘택트를 형성하고 있는데 대해, 본원 발명에 있어서는 로칼 인터 커넥트로서 사용되는 개구부 50과 콘택트로서 사용되는 개구부 60을 동시에 형성하고 있다.
도 4의 (1)에 도시하는 형태로, 개구부 50 및 개구부 60이 완전히 충전되는 형태로, 층간 절연막(5)의 표면에, 전극 재료(8 ; 예를 들어, 텅스텐(w) 등)를, 스퍼터법을 이용해 형성하게 한다. 그 후, CMP법 등을 이용해 층간 절연막(5)의 상면이 노출하기까지 후퇴시킨다. 이로써, 개구부 50 및 개구부 60 내에만 전극 재료(8)를 잔존시킬 수 있다.
또한, 개구부 50에 있어서, 게이트 전극(4)과 확산층(2)이 전기적으로 접속되어 로칼 인터 커넥트가 형성된다. 또한, 개구부 60에 있어서는 확산층(2)에 이르는 콘택트가 형성된다.
도 4의 (2)에 도시하는 형태, 층간 절연막(5) 및 배선 재료(8)의 상면에,CVD법을 이용해 이산화 실리콘으로 이루어지는 두께 수십nm 정도의 절연막(9)을 형성한다.
다음에, 도 4의 (3)에 도시하는 형태로, 사진 식각법을 이용해 절연막(9)에 개구부(10)를 형성하고, 스퍼터법을 이용해 배선 재료(11 ; 예를 들어, 알루미늄으로 이루어지는 금속 배선)를 형성하여 도 4의 (3)에 도시하는 바와 같이 가공한다. 이상의 형태로, 본 발명에 따른 반도체 장치가 형성된다.
또한, 상기 실시예에서는, 로칼 인터 커넥트에 사용되는 개구부(50)와 콘택트에 사용되는 개구부(60)에 매립된 배선 재료(8)는 같은 재료이거나 다른 재료로도 된다.
또한, 도 5의 (1)에 도시하는 형태로, MOS형 트랜지스터의 확산층(2)과, 콘택트(8)가 이르는 확산층(18)이 분리하고 있어도 된다.
또한, 도 5의 (2)에 도시한 형태로, 콘택트(8)는 절연막(33) 및 게이트 전극(44)의 적층 구조로 이루어지는 전극에 다다르고 있어도 된다.
본 발명에 따른 실시 형태는 이상의 형태로 형성되기 때문에, 로칼 인터 커넥트와 콘택트를 동시에 형성할 수 있다. 이 때문에, 종래의 형태로 로칼 인터 커넥트를 형성한 후에 형성할 층간 절연막(도 2의 (2)에서의 층간 절연막(8))을 형성할 필요가 없게 되기 때문에 제조 공정수가 감소한다.
또한, 종래는 로칼 인터 커넥트에 사용하는 개구부와 콘택트에 사용하는 개구부를 별도로 형성하고 있었기 때문에, 마스크 오차 등에 의해 양쪽이 겹치지 않도록 어느 정도 그들의 거리를 유지하지 않으면 않되었다. 그에 대해, 본 실시 형태에 있어서는 그들을 동시에 형성하기 때문에, 양쪽이 겹치는 일은 없다. 따라서, 미세화가 가능하게 된다.
또한, 종래에서의 로칼 인터 커넥트는 요철(凹凸)이 어느 형상으로든 있었기 때문에 그 위에 형성하는 층간 절연막(도 2의 (2) 참조)은 평탄하지 않아, 평탄하게 하기 위해서는 더 공정수를 증가시키지 않으면 않되었다. 그에 대해, 본 실시 형태에 있어서는 로칼 인터 커넥트의 상면의 형상은 평탄하기 때문에, 그 위에 형성하는 층 및 배선도 평탄하게 형성할 수 있다. 따라서, 단차를 평탄하게 하는 공정을 생략할 수 있다.
또한, 도 4의 (4)에 도시되는 바와 같이, 개구부 50에 매립된 전극 재료(8)와, 개구부 60에 매립된 전극 재료(8)는, 층간 절연막(5)의 표면에서 같은 높이로 있다. 따라서, 본원 발명에 있어서는, 절연막(9)을 설치함으로써 배선 재료(11)와 개구부(50)에 매립된 전극 재료(8)를 완전히 절연할 수 있다.
본 발명은 인터 커낵터 구조와 콘택트를 동시에 형성할 수 있기 때문에 공정수의 증가를 억제하고, 공정을 간소화할 수 있음과 동시에 미세화가 가능해진다.

Claims (5)

  1. 반도체 기판의 표면에 형성되어 소스 또는 드레인으로서 사용하는 제1 및 제2 확산층과, 상기 제1 및 제2 확산층에 인접하고, 또한 상기 반도체 기판상의 제1 게이트 절연막 상에 형성된 제1 게이트 전극을 구비하는 MOS형 트랜지스터와,
    상기 반도체 기판상에 형성되고 또한 상기 게이트전극의 높이보다도 높게 형성된 층간절연막과,
    상기 층간절연막의 표면으로부터 상기 제1 확산층과 상기 제1 게이트전극의 쌍방에 도달하는 제1 접속영역과,
    상기 MOS형 트랜지스터가 형성된 영역이외에 형성되고 또한 상기 반도체 기판상의 제2 게이트 절연막 상에 형성된 제2 게이트 전극과,
    상기 층간절연막의 표면으로부터 상기 제2 게이트 전극에 도달하는 제2 접속영역과,
    상기 제1 접속 영역에 형성되어 상기 제1 확산층 및 상기 게이트전극을 직접 접속하기 위한 제1 도전재료와,
    상기 제2 접속영역에 형성된 제2 도전재료
    를 포함하는 반도체 장치.
  2. 제1항에 있어서, 상기 제1 및 제2 도전 재료가 동일한 도전 재료인 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 층간 절연막 및 상기 제1 도전 재료의 표면에 형성된 제1 절연막과,
    상기 제2 도전 재료에 전기적으로 접속된 배선
    을 더 포함하는 반도체 장치.
  4. 반도체 기판 표면에 소스 또는 드레인으로서 사용하는 제1 및 제2 확산층과, 상기 제1 및 제2 확산층에 인접하여 형성된 게이트 전극을 갖는 MOS형 트랜지스터를 형성하는 공정과,
    상기 MOS형 트랜지스터가 형성된 영역 이외에 제2 게이트 절연막을 형성한 후, 그 위에 제2 게이트 전극을 형성하는 공정과,
    상기 게이트 전극의 높이보다도 높아지도록 상기 반도체 기판상,상기 MOS형 트랜지스터상, 및 상기 제2 게이트 전극상에 층간 절연막을 형성하는 공정과,
    상기 층간 절연막에, 상기 제1 확산층의 표면과 상기 제1 게이트 전극의 표면을 노출시키는 제1 개구부를 형성함과 동시에 상기 제2 게이트 전극에 도달하는 제2 개구부를 형성하는 공정과,
    상기 제1 및 제2 개구부에 전극 재료를 형성하는 공정
    을 포함하는 반도체 장치의 제조 방법.
  5. 제4항에 있어서,
    상기 층간 절연막의 표면에 제1 절연막을 형성하는 공정과,
    상기 제1 절연막에, 상기 제2 개구부에 형성된 전극 재료에 이르는 제3 개구부를 형성하는 공정과,
    적어도 상기 제3 개구부에, 배선 재료를 매립함으로써 배선을 형성하는 공정
    을 더 포함하는 반도체 장치의 제조 방법.
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