JPH06188383A - 半導体記憶装置およびその製造方法 - Google Patents

半導体記憶装置およびその製造方法

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JPH06188383A
JPH06188383A JP5166751A JP16675193A JPH06188383A JP H06188383 A JPH06188383 A JP H06188383A JP 5166751 A JP5166751 A JP 5166751A JP 16675193 A JP16675193 A JP 16675193A JP H06188383 A JPH06188383 A JP H06188383A
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Abstract

(57)【要約】 【目的】 並列構造のキャパシタを形成して、充分な電
荷貯蔵容量を確保する。 【構成】 半導第基板１上に一定間隔で形成されたフィ
ールド酸化膜２と絶縁膜４；多数のフィールド酸化膜２
に亘って形成されたプレート電極６，誘電膜８およびそ
の上にかつ隣接するフィールド酸化膜に亘って形成され
た電荷貯蔵電極９；電荷貯蔵電極９および第１プレート
電極６を覆う絶縁膜１０；半導体基板１の所定部位にコ
ンタクトを成し、絶縁膜１０上部の一定部位に形成され
たポリシリコン基板１２；ポリシリコン基板１２に形成
されたゲート酸化膜１３，ゲート電極１４，活性領域１
６；それらを覆う絶縁膜１７；絶縁膜１７を覆い電荷貯
蔵電極９と接続し、かつ活性領域１６に接続された電荷
貯蔵電極１８；電荷貯蔵電極１８上に蒸着された誘電膜
１９；誘電膜１９上に形成され、かつ別のワードライン
形成部位の上部まで拡張されたプレート電極２０を含
む。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体記憶装置およびそ
の製造方法に関する。
【０００２】なお、本明細書の記述は本件出願の優先権
の基礎たる大韓民国特許出願第１９９２−１２０８５号
の明細書の記載に基づくものであって、当該大韓民国特
許出願の番号を参照することによって当該大韓民国特許
出願の明細書の記載内容が本明細書の一部分を構成する
ものとする。
【０００３】
【従来の技術】一般的に、メモリ素子のうち最も多くの
消費を占めているＤＲＡＭの集積化において最も問題に
なる事項はセルの電荷貯蔵容量の確保である。
【０００４】ＤＲＡＭセルの電荷貯蔵容量に最も重要な
変数として電荷貯蔵電極の表面の広さと誘電膜の厚さを
挙げることができる。
【０００５】従来のＤＲＡＭにおいては、半導体基板の
表面にＭＯＳＦＥＴを形成して周辺とセル回路を構成
し、トレンチ（ｔｒｅｎｃｈ）型や積層型構造を用いて
セルキャパシタ有効面積を増大させる方法を取ってい
る。
【０００６】しかし、上記従来のＤＲＡＭはトポロジ
（ｔｏｐｏｌｏｇｙ）増大に伴う工程の複雑性とその限
界点に到達する問題点があった。
【０００７】
【発明が解決しようとする課題】本発明は上記問題点を
解決するために案出されたもので、フィールド酸化膜の
段差による有効面積増大および並列構造のキャパシタを
形成することにより、電荷貯蔵電極の充分なキャパシタ
ンスを確保できる半導体記憶装置およびその製造方法を
提供することを目的とする。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体記憶装置は、単位セルに形成された
キャパシタを有する半導体記憶装置において、半導体基
板１；前記半導体基板１上に一定間隔で形成されたフィ
ールド酸化膜２とキャパシタが形成される前記半導体基
板１上に形成された第１絶縁膜４；前記第１絶縁膜４上
に形成され、かつ多数のフィールド酸化膜２に亘って形
成された第１プレート電極６；前記第１プレート電極６
上に形成された第１誘電膜８；前記第１誘電膜８上に形
成され、かつ隣接した二つのフィールド酸化膜に亘って
形成された第１電荷貯蔵電極９；前記第１電荷貯蔵電極
９および第１プレート電極６を覆う第２絶縁膜１０；前
記フィールド酸化膜２および第２プレート電極４が形成
されていない半導体基板１の所定部位にコンタクトを成
し、前記第２絶縁膜１０上部の一定部位に亘って形成さ
れたポリシリコン基板１２；前記ポリシリコン基板１２
に形成されたゲート絶縁膜１３，ゲート電極１４および
活性領域１６；前記ゲート電極１４，ワード線１５およ
び活性領域１６を覆う第３絶縁膜１７；前記第３絶縁膜
１７を覆い前記第１電荷貯蔵電極９と接続し、かつ前記
活性領域１６に接続された第２電荷貯蔵電極１８；前記
第２電荷貯蔵電極１８上に蒸着された第２誘電膜１９；
前記第２誘電膜１９上に形成され、かつ別のワードライ
ンの形成部位上部まで拡張された第２プレート電極２
０；前記第２プレート電極２０を覆う第４絶縁膜２１；
および前記活性領域１６にコンタクトされて前記第４絶
縁膜２１上に形成されたビットライン２２を具備したこ
とを特徴とする。
【０００９】さらに、本発明による半導体記憶装置の製
造方法は、単位セルに形成されたキャパシタを有する半
導体記憶装置の製造方法において、半導体基板１にフィ
ールド酸化膜２を形成し、第１絶縁膜４を薄く形成し、
第１プレート電極６を形成し、前記第１プレート電極６
上に第１誘電膜８を形成する工程と；前記第１誘電膜８
上に第１電荷貯蔵電極９を形成した後、第２絶縁膜１０
を形成する工程と；前記フィールド酸化膜２が形成され
ていない所定部位の前記半導体基板１を露出させ、ポリ
シリコン膜を前記第１電荷貯蔵電極９上に形成されてい
る第２絶縁膜１０上に亘って形成してポリシリコン基板
１２を形成する工程と、；前記ポリシリコン基板１２に
活性領域１６，ゲート絶縁膜１３およびゲート電極１４
を有するＦＥＴを形成し、かつポリシリコン基板１２に
形成される前記ゲート電極１３と前記第２絶縁膜１０上
に形成されるワード線１５を同時に形成する工程と；全
体構造上部に第３酸化膜１７を形成し、前記第１電荷貯
蔵電極９上に接続される第２電荷貯蔵電極１８を前記活
性領域１６と接続するよう形成する工程；第２誘電膜１
９を前記第２電荷貯蔵電極１８上に形成し、次いで前記
第２誘電膜１９上にプレート電極２０を形成する工程
と；全体構造上部に第４絶縁膜２１を形成し、前記活性
領域１６とビット線２２をコンタクトさせる工程を有す
ることを特徴とする。
【００１０】
【作用】本発明においては、半導体基板表面とフィール
ド酸化膜の段差で生じた面積を第１次有効キャパシタ面
積として使用してセル当り電荷貯蔵容量を増加させ、こ
れをさらに電荷貯蔵コンタクトホールを利用して電荷貯
蔵電極と薄膜ＭＯＳＦＥＴの活性領域を電荷貯蔵電極と
同時に接続させて第２次有効キャパシタ面積でキャパシ
タ容量を増加させることができる。
【００１１】
【実施例】以下、添付された図１および図２〜図６を参
照して本発明による一実施例のＤＲＡＭの構造とその製
造方法を詳細に説明する。
【００１２】図面において、便宜上左側には周辺部の基
板ＭＯＳＦＥＴの断面を、右側にはビット線と平行した
方向のセルの断面を示し、図２〜図６ではビット線形成
工程までのみを示す。
【００１３】先ず、本発明による一実施例のＤＲＡＭ構
造を図１を参照して詳細に説明する。
【００１４】図１に示す通り、周辺回路として半導体基
板１に活性領域７，ゲート酸化膜３，ゲート電極５を有
する一般的なトランジスタの一種であるＭＯＳＦＥＴが
示されている。そして、セルは並列キャパシタ構造を形
成している。
【００１５】先ず、半導体基板１とこの半導体基板１上
に一定間隔でフィールド酸化膜２を形成して、このフィ
ールド酸化膜２上に酸化膜４が形成される。
【００１６】キャパシタ形成のためのプレート電極６
は、多数のフィールド酸化膜２を経て酸化膜４上に形成
され、誘電膜８が上記プレート電極６上に形成される。
【００１７】そして、電荷貯蔵電極９は誘電膜８上に形
成され、隣接する二つのフィールド酸化膜２に亘って形
成される。
【００１８】酸化膜１０が電荷貯蔵電極９およびプレー
ト電極６上を覆うように形成され、フィールド酸化膜２
およびプレート電極６が形成されていない半導体基板１
の所定部位にコンタクトを形成し、酸化膜１０上部の一
定部位に亘ってポリシリコン基板１２（ポリシリコン
膜）が形成される。
【００１９】ポリシリコン基板１２にゲート酸化膜１
３，ゲート電極１４，活性領域１６が形成される。さら
に、酸化膜１７はゲート電極１４と活性領域１６を覆っ
ており、電荷貯蔵電極１８は上記酸化膜１７上に形成さ
れ、かつ電荷貯蔵電極９および上記活性領域１６に接続
された形態を有する。
【００２０】並列型キャパシタを形成するために、誘電
膜１９が電荷貯蔵電極１８上に形成され、プレート電極
２０が誘電膜１９上に形成されて、別のワードライン形
成部位の上部まで拡張される。そして、プレート電極２
０の絶縁のために酸化膜２１がプレート電極２０と酸化
膜１７上に形成され、ビットライン２２が活性領域１６
にコンタクトされながら酸化膜２１上に形成される。
【００２１】本発明によるＤＲＡＭ製造方法の一実施例
を図２〜図６を参照して詳細に説明する。
【００２２】先ず、図２の通り、半導体基板１に周辺回
路の素子間の絶縁とセルキャパシタ有効面積増大のため
のフィールド酸化膜２を形成し、周辺部の半導体基板Ｍ
ＯＳＦＥＴのゲート酸化膜３であると共に、セルの半導
体基板１を絶縁させる酸化膜４を成長させる。次いで、
周辺回路の基板１とセルに形成されているゲート酸化膜
３および酸化膜４上にポリシリコンを蒸着して不純物注
入を行いＭＯＳＦＥＴのゲート電極５およびプレート電
極６を所定の寸法に形成する。このとき、上述した周辺
回路のＭＯＳＦＥＴは電気的特性を向上させるためにス
ペーサ酸化膜３Ａと活性領域７を有するＬＤＤ（Ｌｉｇ
ｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を有するよう
に形成する。
【００２３】図３に示す通り、プレート電極６上にＯＮ
Ｏ（酸化物・窒化物・酸化物）またはＮＯ（窒化物・酸
化物）の複合構造キャパシタ誘電膜８を成長した後、ポ
リシリコンで第１の電荷貯蔵電極９を誘電膜８上に形成
し、層間絶縁のための酸化膜１０を蒸着する。そして、
プレート電極６が形成されていない半導体基板１の表面
を露出するための感光膜１１パターンを形成する。
【００２４】次いで、図４に示す通り、図３のマスクパ
ターンの現像後に酸化膜１０を選択エッチしてポリシリ
コン膜を所定の寸法に蒸着する。そして、ポリシリコン
膜を薄膜ＭＯＳＦＥＴの基板として利用するために再結
晶（または熱処理）工程を施して、再結晶化されたポリ
シリコン基板１２を作り不純物注入工程を行った後に薄
膜ＭＯＳＦＥＴのゲート酸化膜１３を成長させ、所定の
寸法のゲート電極１４よびワード線１５用ポリシリコン
を蒸着し、不純物注入工程を行った後、所定の寸法でパ
ターンを形成し、薄膜ＭＯＳＦＥＴ活性領域１６を作る
ために高濃度イオン注入および熱的工程を施す。このと
き、形成されるＦＥＴはＬＤＤ構造を有する。
【００２５】図５の通り、素子の絶縁のために一定の厚
さの第３酸化膜１７を蒸着した後、選択エッチして、第
１の電荷貯蔵電極９と薄膜ＭＯＳＦＥＴ活性領域１６を
同時に接続する不純物がドーピングされたポリシリコン
膜を蒸着して第２の電荷貯蔵電極１８を形成する。この
とき、図３において用いた第１の電荷貯蔵電極９のマス
クと同一のマスクでエッチング工程を施して、第２の電
荷貯蔵電極１８を形成する。
【００２６】最後に、図６に示す通り、第２の電荷貯蔵
電極１８形成後に、ＯＮＯまたはＮＯの誘電膜１９を第
２の電荷貯蔵電極１８に蒸着し、誘電膜１９上に不純物
イオン注入されたポリシリコンを蒸着して、所定の寸法
をもつプレート電極２０を形成する。そして、ビット線
との絶縁のためにＢＰＳＧ膜２１を蒸着した後、薄膜Ｍ
ＯＳＦＥＴ活性領域１６とビット線を接続させるために
ＢＰＳＧ膜２１，酸化膜１７を順次にエッチし、不純物
イオン注入されたポリシリコン膜を蒸着してビット線２
２コンタクトを活性領域１６に形成する。このとき、ビ
ット線２２は上述したポリシリコンの不純物注入後にシ
リサイドを追加蒸着してポリサイドを形成することもで
きる。
【００２７】以上説明したように、本発明は、周辺回路
にのみ半導体基板ＭＯＳＦＥＴ移動トランスファーゲー
トを採用し、セルでは半導体基板表面とフィールド酸化
膜の段差で生じた面積を第１次有効キャパシタ面積とし
て使用してセル当り電荷貯蔵容量を増加させ、これをさ
らに電荷貯蔵コンタクトホールを利用して電荷貯蔵電極
と薄膜ＭＯＳＦＥＴの活性領域を電荷貯蔵電極と同時に
接続させて第２次有効キャパシタ面積でキャパシタ容量
を増加させることができる。さらに、基板コンタクトホ
ールを使用して半導体基板と薄膜ＭＯＳＦＥＴの基板を
接続させて薄膜構造ＭＯＳＦＥＴの電気的特性を制御す
ることができる。
【００２８】従って、上述した本発明の一実施例のＤＲ
ＡＭセルを製造する場合、既存のセル構造より増大され
たキャパシタ有効面積を確保できるので高集積によって
セル面積が減少しても、より大きいセル電荷貯蔵容量を
確保することができ、工程の難易度の面からみても高集
積半導体製作工程に最も障害要因になるフォトマスクと
エッチング工程において既存の設備や技術によっても充
分に製作が可能である。
【００２９】図７に本発明による製造方法の他の実施例
を示す。この実施例は上記図２〜図６に示した実施例に
おける図３の酸化膜１０を厚く形成して平坦化工程を実
施する場合である。それ以外の全ての工程は先に示した
実施例と同一である。
【００３０】従って、図７に示した実施例のＤＲＡＭ製
造方法においては、電荷貯蔵容量確保と共に薄膜ＭＯＳ
ＦＥＴのトランスファーゲート活性領域の屈曲に因り電
気的に生じ得る寄生変数を最小化させる効果がある。
【００３１】
【発明の効果】以上説明したように、本発明によれば、
高集積によってセル面積が減少しても、容易な製造工程
によってセルのキャパシタ容量を増加させることができ
る。
【図面の簡単な説明】
【図１】本発明による一実施例のＤＲＡＭの構造を示す
断面図である。
【図２】本発明による一実施例のＤＲＡＭ製造工程を示
す断面図である。
【図３】本発明による一実施例のＤＲＡＭ製造工程を示
す断面図である。
【図４】本発明による一実施例のＤＲＡＭ製造工程を示
す断面図である。
【図５】本発明による一実施例のＤＲＡＭ製造工程を示
す断面図である。
【図６】本発明による一実施例のＤＲＡＭ製造工程を示
す断面図である。
【図７】本発明による他の実施例の工程の一部を示す断
面図である。
【符号の説明】
１ 半導体基板 ２ フィールド酸化膜 ３，１３ ゲート酸化膜 ４，１０，１７ 酸化膜 ５，１４ ゲート電極 ６，２０ プレート電極 ７，１６ 活性領域 ８，１９ 誘電膜 ９ 電荷貯蔵電極 １１ 感光膜 １２ ポリシリコン基板 １５ ワード線 ２１ ＢＰＳＧ膜 ２２ ビット線

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 単位セルに形成されたキャパシタを有す
    る半導体記憶装置において、 半導体基板１；前記半導体基板１上に一定間隔で形成さ
    れたフィールド酸化膜２とキャパシタが形成される前記
    半導体基板１上に形成された第１絶縁膜４；前記第１絶
    縁膜４上に形成され、かつ多数のフィールド酸化膜２に
    亘って形成された第１プレート電極６；前記第１プレー
    ト電極６上に形成された第１誘電膜８；前記第１誘電膜
    ８上に形成され、かつ隣接した二つのフィールド酸化膜
    に亘って形成された第１電荷貯蔵電極９；前記第１電荷
    貯蔵電極９および第１プレート電極６を覆う第２絶縁膜
    １０；前記フィールド酸化膜２および第２プレート電極
    ４が形成されていない半導体基板１の所定部位にコンタ
    クトを成し、前記第２絶縁膜１０上部の一定部位に亘っ
    て形成されたポリシリコン基板１２；前記ポリシリコン
    基板１２に形成されたゲート絶縁膜１３，ゲート電極１
    ４および活性領域１６；前記ゲート電極１４，ワード線
    １５および活性領域１６を覆う第３絶縁膜１７；前記第
    ３絶縁膜１７を覆い前記第１電荷貯蔵電極９と接続し、
    かつ前記活性領域１６に接続された第２電荷貯蔵電極１
    ８；前記第２電荷貯蔵電極１８上に蒸着された第２誘電
    膜１９；前記第２誘電膜１９上に形成され、かつ別のワ
    ードラインの形成部位上部まで拡張された第２プレート
    電極２０；前記第２プレート電極２０を覆う第４絶縁膜
    ２１；および前記活性領域１６にコンタクトされて前記
    第４絶縁膜２１上に形成されたビットライン２２を具備
    したことを特徴とする半導体記憶装置。
  2. 【請求項２】 単位セルに形成されたキャパシタを有す
    る半導体記憶装置の製造方法において、 半導体基板１にフィールド酸化膜２を形成し、第１絶縁
    膜４を薄く形成し、第１プレート電極６を形成し、前記
    第１プレート電極６上に第１誘電膜８を形成する工程
    と；前記第１誘電膜８上に第１電荷貯蔵電極９を形成し
    た後、第２絶縁膜１０を形成する工程と；前記フィール
    ド酸化膜２が形成されていない所定部位の前記半導体基
    板１を露出させ、ポリシリコン膜を前記第１電荷貯蔵電
    極９上に形成されている第２絶縁膜１０上に亘って形成
    してポリシリコン基板１２を形成する工程と、；前記ポ
    リシリコン基板１２に活性領域１６，ゲート絶縁膜１３
    およびゲート電極１４を有するＦＥＴを形成し、かつポ
    リシリコン基板１２に形成される前記ゲート電極１３と
    前記第２絶縁膜１０上に形成されるワード線１５を同時
    に形成する工程と；全体構造上部に第３酸化膜１７を形
    成し、前記第１電荷貯蔵電極９上に接続される第２電荷
    貯蔵電極１８を前記活性領域１６と接続するよう形成す
    る工程と；第２誘電膜１９を前記第２電荷貯蔵電極１８
    上に形成し、次いで前記第２誘電膜１９上にプレート電
    極２０を形成する工程と；全体構造上部に第４絶縁膜２
    １を形成し、前記活性領域１６とビット線２２をコンタ
    クトさせる工程を有することを特徴とする半導体記憶装
    置の製造方法。
  3. 【請求項３】 前記活性領域１６はＬＤＤ工程によって
    形成されることを特徴とする請求項２に記載の半導体記
    憶装置の製造方法。
  4. 【請求項４】 前記第１および第２誘電膜は酸化物・窒
    化物・酸化物または窒化物・酸化物膜複合構造のうちい
    ずれか一つであることを特徴とする請求項２に記載の半
    導体記憶装置の製造方法。
  5. 【請求項５】 前記第２絶縁膜１０を平坦化するため
    に、該第２絶縁膜を厚い厚膜で形成し平坦化する工程を
    さらに含むことを特徴とする請求項２に記載の半導体記
    憶装置の製造方法。
  6. 【請求項６】 前記第１電荷貯蔵電極９と前記第２電荷
    貯蔵電極１８のパターン形成マスクが同一であることを
    特徴とする請求項２に記載の半導体記憶装置の製造方
    法。
  7. 【請求項７】 前記ビット線２２はポリシリコンに不純
    物を注入した後にシリサイドを蒸着してポリシリサイド
    を形成する工程をさらに含むことを特徴とする請求項２
    に記載の半導体記憶装置の製造方法。
JP5166751A 1992-07-07 1993-07-06 半導体記憶装置およびその製造方法 Expired - Fee Related JPH0828479B2 (ja)

Applications Claiming Priority (2)

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KR1019920012085A KR960013508B1 (ko) 1992-07-07 1992-07-07 반도체 기억장치 및 그 제조방법
KR1992-12085 1992-07-07

Publications (2)

Publication Number Publication Date
JPH06188383A true JPH06188383A (ja) 1994-07-08
JPH0828479B2 JPH0828479B2 (ja) 1996-03-21

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