JPH06188383A - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
- Publication number
- JPH06188383A JPH06188383A JP5166751A JP16675193A JPH06188383A JP H06188383 A JPH06188383 A JP H06188383A JP 5166751 A JP5166751 A JP 5166751A JP 16675193 A JP16675193 A JP 16675193A JP H06188383 A JPH06188383 A JP H06188383A
- Authority
- JP
- Japan
- Prior art keywords
- film
- electrode
- insulating film
- charge storage
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 43
- 238000004519 manufacturing process Methods 0.000 title claims description 24
- 238000003860 storage Methods 0.000 claims abstract description 52
- 239000000758 substrate Substances 0.000 claims abstract description 48
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 29
- 229920005591 polysilicon Polymers 0.000 claims abstract description 29
- 239000003990 capacitor Substances 0.000 claims abstract description 20
- 238000000034 method Methods 0.000 claims description 15
- 239000012535 impurity Substances 0.000 claims description 8
- 238000000151 deposition Methods 0.000 claims description 5
- 150000004767 nitrides Chemical class 0.000 claims description 4
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- 239000002131 composite material Substances 0.000 claims description 2
- 229910021332 silicide Inorganic materials 0.000 claims description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 2
- 239000010408 film Substances 0.000 description 81
- 239000010409 thin film Substances 0.000 description 9
- 230000002093 peripheral effect Effects 0.000 description 6
- 238000009413 insulation Methods 0.000 description 4
- 239000005380 borophosphosilicate glass Substances 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 238000005530 etching Methods 0.000 description 2
- 238000005452 bending Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000010410 layer Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000001953 recrystallisation Methods 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/33—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor extending under the transistor
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 並列構造のキャパシタを形成して、充分な電
荷貯蔵容量を確保する。 【構成】 半導第基板1上に一定間隔で形成されたフィ
ールド酸化膜2と絶縁膜4;多数のフィールド酸化膜2
に亘って形成されたプレート電極6,誘電膜8およびそ
の上にかつ隣接するフィールド酸化膜に亘って形成され
た電荷貯蔵電極9;電荷貯蔵電極9および第1プレート
電極6を覆う絶縁膜10;半導体基板1の所定部位にコ
ンタクトを成し、絶縁膜10上部の一定部位に形成され
たポリシリコン基板12;ポリシリコン基板12に形成
されたゲート酸化膜13,ゲート電極14,活性領域1
6;それらを覆う絶縁膜17;絶縁膜17を覆い電荷貯
蔵電極9と接続し、かつ活性領域16に接続された電荷
貯蔵電極18;電荷貯蔵電極18上に蒸着された誘電膜
19;誘電膜19上に形成され、かつ別のワードライン
形成部位の上部まで拡張されたプレート電極20を含
む。
荷貯蔵容量を確保する。 【構成】 半導第基板1上に一定間隔で形成されたフィ
ールド酸化膜2と絶縁膜4;多数のフィールド酸化膜2
に亘って形成されたプレート電極6,誘電膜8およびそ
の上にかつ隣接するフィールド酸化膜に亘って形成され
た電荷貯蔵電極9;電荷貯蔵電極9および第1プレート
電極6を覆う絶縁膜10;半導体基板1の所定部位にコ
ンタクトを成し、絶縁膜10上部の一定部位に形成され
たポリシリコン基板12;ポリシリコン基板12に形成
されたゲート酸化膜13,ゲート電極14,活性領域1
6;それらを覆う絶縁膜17;絶縁膜17を覆い電荷貯
蔵電極9と接続し、かつ活性領域16に接続された電荷
貯蔵電極18;電荷貯蔵電極18上に蒸着された誘電膜
19;誘電膜19上に形成され、かつ別のワードライン
形成部位の上部まで拡張されたプレート電極20を含
む。
Description
【0001】
【産業上の利用分野】本発明は半導体記憶装置およびそ
の製造方法に関する。
の製造方法に関する。
【0002】なお、本明細書の記述は本件出願の優先権
の基礎たる大韓民国特許出願第1992−12085号
の明細書の記載に基づくものであって、当該大韓民国特
許出願の番号を参照することによって当該大韓民国特許
出願の明細書の記載内容が本明細書の一部分を構成する
ものとする。
の基礎たる大韓民国特許出願第1992−12085号
の明細書の記載に基づくものであって、当該大韓民国特
許出願の番号を参照することによって当該大韓民国特許
出願の明細書の記載内容が本明細書の一部分を構成する
ものとする。
【0003】
【従来の技術】一般的に、メモリ素子のうち最も多くの
消費を占めているDRAMの集積化において最も問題に
なる事項はセルの電荷貯蔵容量の確保である。
消費を占めているDRAMの集積化において最も問題に
なる事項はセルの電荷貯蔵容量の確保である。
【0004】DRAMセルの電荷貯蔵容量に最も重要な
変数として電荷貯蔵電極の表面の広さと誘電膜の厚さを
挙げることができる。
変数として電荷貯蔵電極の表面の広さと誘電膜の厚さを
挙げることができる。
【0005】従来のDRAMにおいては、半導体基板の
表面にMOSFETを形成して周辺とセル回路を構成
し、トレンチ(trench)型や積層型構造を用いて
セルキャパシタ有効面積を増大させる方法を取ってい
る。
表面にMOSFETを形成して周辺とセル回路を構成
し、トレンチ(trench)型や積層型構造を用いて
セルキャパシタ有効面積を増大させる方法を取ってい
る。
【0006】しかし、上記従来のDRAMはトポロジ
(topology)増大に伴う工程の複雑性とその限
界点に到達する問題点があった。
(topology)増大に伴う工程の複雑性とその限
界点に到達する問題点があった。
【0007】
【発明が解決しようとする課題】本発明は上記問題点を
解決するために案出されたもので、フィールド酸化膜の
段差による有効面積増大および並列構造のキャパシタを
形成することにより、電荷貯蔵電極の充分なキャパシタ
ンスを確保できる半導体記憶装置およびその製造方法を
提供することを目的とする。
解決するために案出されたもので、フィールド酸化膜の
段差による有効面積増大および並列構造のキャパシタを
形成することにより、電荷貯蔵電極の充分なキャパシタ
ンスを確保できる半導体記憶装置およびその製造方法を
提供することを目的とする。
【0008】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体記憶装置は、単位セルに形成された
キャパシタを有する半導体記憶装置において、半導体基
板1;前記半導体基板1上に一定間隔で形成されたフィ
ールド酸化膜2とキャパシタが形成される前記半導体基
板1上に形成された第1絶縁膜4;前記第1絶縁膜4上
に形成され、かつ多数のフィールド酸化膜2に亘って形
成された第1プレート電極6;前記第1プレート電極6
上に形成された第1誘電膜8;前記第1誘電膜8上に形
成され、かつ隣接した二つのフィールド酸化膜に亘って
形成された第1電荷貯蔵電極9;前記第1電荷貯蔵電極
9および第1プレート電極6を覆う第2絶縁膜10;前
記フィールド酸化膜2および第2プレート電極4が形成
されていない半導体基板1の所定部位にコンタクトを成
し、前記第2絶縁膜10上部の一定部位に亘って形成さ
れたポリシリコン基板12;前記ポリシリコン基板12
に形成されたゲート絶縁膜13,ゲート電極14および
活性領域16;前記ゲート電極14,ワード線15およ
び活性領域16を覆う第3絶縁膜17;前記第3絶縁膜
17を覆い前記第1電荷貯蔵電極9と接続し、かつ前記
活性領域16に接続された第2電荷貯蔵電極18;前記
第2電荷貯蔵電極18上に蒸着された第2誘電膜19;
前記第2誘電膜19上に形成され、かつ別のワードライ
ンの形成部位上部まで拡張された第2プレート電極2
0;前記第2プレート電極20を覆う第4絶縁膜21;
および前記活性領域16にコンタクトされて前記第4絶
縁膜21上に形成されたビットライン22を具備したこ
とを特徴とする。
に、本発明の半導体記憶装置は、単位セルに形成された
キャパシタを有する半導体記憶装置において、半導体基
板1;前記半導体基板1上に一定間隔で形成されたフィ
ールド酸化膜2とキャパシタが形成される前記半導体基
板1上に形成された第1絶縁膜4;前記第1絶縁膜4上
に形成され、かつ多数のフィールド酸化膜2に亘って形
成された第1プレート電極6;前記第1プレート電極6
上に形成された第1誘電膜8;前記第1誘電膜8上に形
成され、かつ隣接した二つのフィールド酸化膜に亘って
形成された第1電荷貯蔵電極9;前記第1電荷貯蔵電極
9および第1プレート電極6を覆う第2絶縁膜10;前
記フィールド酸化膜2および第2プレート電極4が形成
されていない半導体基板1の所定部位にコンタクトを成
し、前記第2絶縁膜10上部の一定部位に亘って形成さ
れたポリシリコン基板12;前記ポリシリコン基板12
に形成されたゲート絶縁膜13,ゲート電極14および
活性領域16;前記ゲート電極14,ワード線15およ
び活性領域16を覆う第3絶縁膜17;前記第3絶縁膜
17を覆い前記第1電荷貯蔵電極9と接続し、かつ前記
活性領域16に接続された第2電荷貯蔵電極18;前記
第2電荷貯蔵電極18上に蒸着された第2誘電膜19;
前記第2誘電膜19上に形成され、かつ別のワードライ
ンの形成部位上部まで拡張された第2プレート電極2
0;前記第2プレート電極20を覆う第4絶縁膜21;
および前記活性領域16にコンタクトされて前記第4絶
縁膜21上に形成されたビットライン22を具備したこ
とを特徴とする。
【0009】さらに、本発明による半導体記憶装置の製
造方法は、単位セルに形成されたキャパシタを有する半
導体記憶装置の製造方法において、半導体基板1にフィ
ールド酸化膜2を形成し、第1絶縁膜4を薄く形成し、
第1プレート電極6を形成し、前記第1プレート電極6
上に第1誘電膜8を形成する工程と;前記第1誘電膜8
上に第1電荷貯蔵電極9を形成した後、第2絶縁膜10
を形成する工程と;前記フィールド酸化膜2が形成され
ていない所定部位の前記半導体基板1を露出させ、ポリ
シリコン膜を前記第1電荷貯蔵電極9上に形成されてい
る第2絶縁膜10上に亘って形成してポリシリコン基板
12を形成する工程と、;前記ポリシリコン基板12に
活性領域16,ゲート絶縁膜13およびゲート電極14
を有するFETを形成し、かつポリシリコン基板12に
形成される前記ゲート電極13と前記第2絶縁膜10上
に形成されるワード線15を同時に形成する工程と;全
体構造上部に第3酸化膜17を形成し、前記第1電荷貯
蔵電極9上に接続される第2電荷貯蔵電極18を前記活
性領域16と接続するよう形成する工程;第2誘電膜1
9を前記第2電荷貯蔵電極18上に形成し、次いで前記
第2誘電膜19上にプレート電極20を形成する工程
と;全体構造上部に第4絶縁膜21を形成し、前記活性
領域16とビット線22をコンタクトさせる工程を有す
ることを特徴とする。
造方法は、単位セルに形成されたキャパシタを有する半
導体記憶装置の製造方法において、半導体基板1にフィ
ールド酸化膜2を形成し、第1絶縁膜4を薄く形成し、
第1プレート電極6を形成し、前記第1プレート電極6
上に第1誘電膜8を形成する工程と;前記第1誘電膜8
上に第1電荷貯蔵電極9を形成した後、第2絶縁膜10
を形成する工程と;前記フィールド酸化膜2が形成され
ていない所定部位の前記半導体基板1を露出させ、ポリ
シリコン膜を前記第1電荷貯蔵電極9上に形成されてい
る第2絶縁膜10上に亘って形成してポリシリコン基板
12を形成する工程と、;前記ポリシリコン基板12に
活性領域16,ゲート絶縁膜13およびゲート電極14
を有するFETを形成し、かつポリシリコン基板12に
形成される前記ゲート電極13と前記第2絶縁膜10上
に形成されるワード線15を同時に形成する工程と;全
体構造上部に第3酸化膜17を形成し、前記第1電荷貯
蔵電極9上に接続される第2電荷貯蔵電極18を前記活
性領域16と接続するよう形成する工程;第2誘電膜1
9を前記第2電荷貯蔵電極18上に形成し、次いで前記
第2誘電膜19上にプレート電極20を形成する工程
と;全体構造上部に第4絶縁膜21を形成し、前記活性
領域16とビット線22をコンタクトさせる工程を有す
ることを特徴とする。
【0010】
【作用】本発明においては、半導体基板表面とフィール
ド酸化膜の段差で生じた面積を第1次有効キャパシタ面
積として使用してセル当り電荷貯蔵容量を増加させ、こ
れをさらに電荷貯蔵コンタクトホールを利用して電荷貯
蔵電極と薄膜MOSFETの活性領域を電荷貯蔵電極と
同時に接続させて第2次有効キャパシタ面積でキャパシ
タ容量を増加させることができる。
ド酸化膜の段差で生じた面積を第1次有効キャパシタ面
積として使用してセル当り電荷貯蔵容量を増加させ、こ
れをさらに電荷貯蔵コンタクトホールを利用して電荷貯
蔵電極と薄膜MOSFETの活性領域を電荷貯蔵電極と
同時に接続させて第2次有効キャパシタ面積でキャパシ
タ容量を増加させることができる。
【0011】
【実施例】以下、添付された図1および図2〜図6を参
照して本発明による一実施例のDRAMの構造とその製
造方法を詳細に説明する。
照して本発明による一実施例のDRAMの構造とその製
造方法を詳細に説明する。
【0012】図面において、便宜上左側には周辺部の基
板MOSFETの断面を、右側にはビット線と平行した
方向のセルの断面を示し、図2〜図6ではビット線形成
工程までのみを示す。
板MOSFETの断面を、右側にはビット線と平行した
方向のセルの断面を示し、図2〜図6ではビット線形成
工程までのみを示す。
【0013】先ず、本発明による一実施例のDRAM構
造を図1を参照して詳細に説明する。
造を図1を参照して詳細に説明する。
【0014】図1に示す通り、周辺回路として半導体基
板1に活性領域7,ゲート酸化膜3,ゲート電極5を有
する一般的なトランジスタの一種であるMOSFETが
示されている。そして、セルは並列キャパシタ構造を形
成している。
板1に活性領域7,ゲート酸化膜3,ゲート電極5を有
する一般的なトランジスタの一種であるMOSFETが
示されている。そして、セルは並列キャパシタ構造を形
成している。
【0015】先ず、半導体基板1とこの半導体基板1上
に一定間隔でフィールド酸化膜2を形成して、このフィ
ールド酸化膜2上に酸化膜4が形成される。
に一定間隔でフィールド酸化膜2を形成して、このフィ
ールド酸化膜2上に酸化膜4が形成される。
【0016】キャパシタ形成のためのプレート電極6
は、多数のフィールド酸化膜2を経て酸化膜4上に形成
され、誘電膜8が上記プレート電極6上に形成される。
は、多数のフィールド酸化膜2を経て酸化膜4上に形成
され、誘電膜8が上記プレート電極6上に形成される。
【0017】そして、電荷貯蔵電極9は誘電膜8上に形
成され、隣接する二つのフィールド酸化膜2に亘って形
成される。
成され、隣接する二つのフィールド酸化膜2に亘って形
成される。
【0018】酸化膜10が電荷貯蔵電極9およびプレー
ト電極6上を覆うように形成され、フィールド酸化膜2
およびプレート電極6が形成されていない半導体基板1
の所定部位にコンタクトを形成し、酸化膜10上部の一
定部位に亘ってポリシリコン基板12(ポリシリコン
膜)が形成される。
ト電極6上を覆うように形成され、フィールド酸化膜2
およびプレート電極6が形成されていない半導体基板1
の所定部位にコンタクトを形成し、酸化膜10上部の一
定部位に亘ってポリシリコン基板12(ポリシリコン
膜)が形成される。
【0019】ポリシリコン基板12にゲート酸化膜1
3,ゲート電極14,活性領域16が形成される。さら
に、酸化膜17はゲート電極14と活性領域16を覆っ
ており、電荷貯蔵電極18は上記酸化膜17上に形成さ
れ、かつ電荷貯蔵電極9および上記活性領域16に接続
された形態を有する。
3,ゲート電極14,活性領域16が形成される。さら
に、酸化膜17はゲート電極14と活性領域16を覆っ
ており、電荷貯蔵電極18は上記酸化膜17上に形成さ
れ、かつ電荷貯蔵電極9および上記活性領域16に接続
された形態を有する。
【0020】並列型キャパシタを形成するために、誘電
膜19が電荷貯蔵電極18上に形成され、プレート電極
20が誘電膜19上に形成されて、別のワードライン形
成部位の上部まで拡張される。そして、プレート電極2
0の絶縁のために酸化膜21がプレート電極20と酸化
膜17上に形成され、ビットライン22が活性領域16
にコンタクトされながら酸化膜21上に形成される。
膜19が電荷貯蔵電極18上に形成され、プレート電極
20が誘電膜19上に形成されて、別のワードライン形
成部位の上部まで拡張される。そして、プレート電極2
0の絶縁のために酸化膜21がプレート電極20と酸化
膜17上に形成され、ビットライン22が活性領域16
にコンタクトされながら酸化膜21上に形成される。
【0021】本発明によるDRAM製造方法の一実施例
を図2〜図6を参照して詳細に説明する。
を図2〜図6を参照して詳細に説明する。
【0022】先ず、図2の通り、半導体基板1に周辺回
路の素子間の絶縁とセルキャパシタ有効面積増大のため
のフィールド酸化膜2を形成し、周辺部の半導体基板M
OSFETのゲート酸化膜3であると共に、セルの半導
体基板1を絶縁させる酸化膜4を成長させる。次いで、
周辺回路の基板1とセルに形成されているゲート酸化膜
3および酸化膜4上にポリシリコンを蒸着して不純物注
入を行いMOSFETのゲート電極5およびプレート電
極6を所定の寸法に形成する。このとき、上述した周辺
回路のMOSFETは電気的特性を向上させるためにス
ペーサ酸化膜3Aと活性領域7を有するLDD(Lig
htly Doped Drain)構造を有するよう
に形成する。
路の素子間の絶縁とセルキャパシタ有効面積増大のため
のフィールド酸化膜2を形成し、周辺部の半導体基板M
OSFETのゲート酸化膜3であると共に、セルの半導
体基板1を絶縁させる酸化膜4を成長させる。次いで、
周辺回路の基板1とセルに形成されているゲート酸化膜
3および酸化膜4上にポリシリコンを蒸着して不純物注
入を行いMOSFETのゲート電極5およびプレート電
極6を所定の寸法に形成する。このとき、上述した周辺
回路のMOSFETは電気的特性を向上させるためにス
ペーサ酸化膜3Aと活性領域7を有するLDD(Lig
htly Doped Drain)構造を有するよう
に形成する。
【0023】図3に示す通り、プレート電極6上にON
O(酸化物・窒化物・酸化物)またはNO(窒化物・酸
化物)の複合構造キャパシタ誘電膜8を成長した後、ポ
リシリコンで第1の電荷貯蔵電極9を誘電膜8上に形成
し、層間絶縁のための酸化膜10を蒸着する。そして、
プレート電極6が形成されていない半導体基板1の表面
を露出するための感光膜11パターンを形成する。
O(酸化物・窒化物・酸化物)またはNO(窒化物・酸
化物)の複合構造キャパシタ誘電膜8を成長した後、ポ
リシリコンで第1の電荷貯蔵電極9を誘電膜8上に形成
し、層間絶縁のための酸化膜10を蒸着する。そして、
プレート電極6が形成されていない半導体基板1の表面
を露出するための感光膜11パターンを形成する。
【0024】次いで、図4に示す通り、図3のマスクパ
ターンの現像後に酸化膜10を選択エッチしてポリシリ
コン膜を所定の寸法に蒸着する。そして、ポリシリコン
膜を薄膜MOSFETの基板として利用するために再結
晶(または熱処理)工程を施して、再結晶化されたポリ
シリコン基板12を作り不純物注入工程を行った後に薄
膜MOSFETのゲート酸化膜13を成長させ、所定の
寸法のゲート電極14よびワード線15用ポリシリコン
を蒸着し、不純物注入工程を行った後、所定の寸法でパ
ターンを形成し、薄膜MOSFET活性領域16を作る
ために高濃度イオン注入および熱的工程を施す。このと
き、形成されるFETはLDD構造を有する。
ターンの現像後に酸化膜10を選択エッチしてポリシリ
コン膜を所定の寸法に蒸着する。そして、ポリシリコン
膜を薄膜MOSFETの基板として利用するために再結
晶(または熱処理)工程を施して、再結晶化されたポリ
シリコン基板12を作り不純物注入工程を行った後に薄
膜MOSFETのゲート酸化膜13を成長させ、所定の
寸法のゲート電極14よびワード線15用ポリシリコン
を蒸着し、不純物注入工程を行った後、所定の寸法でパ
ターンを形成し、薄膜MOSFET活性領域16を作る
ために高濃度イオン注入および熱的工程を施す。このと
き、形成されるFETはLDD構造を有する。
【0025】図5の通り、素子の絶縁のために一定の厚
さの第3酸化膜17を蒸着した後、選択エッチして、第
1の電荷貯蔵電極9と薄膜MOSFET活性領域16を
同時に接続する不純物がドーピングされたポリシリコン
膜を蒸着して第2の電荷貯蔵電極18を形成する。この
とき、図3において用いた第1の電荷貯蔵電極9のマス
クと同一のマスクでエッチング工程を施して、第2の電
荷貯蔵電極18を形成する。
さの第3酸化膜17を蒸着した後、選択エッチして、第
1の電荷貯蔵電極9と薄膜MOSFET活性領域16を
同時に接続する不純物がドーピングされたポリシリコン
膜を蒸着して第2の電荷貯蔵電極18を形成する。この
とき、図3において用いた第1の電荷貯蔵電極9のマス
クと同一のマスクでエッチング工程を施して、第2の電
荷貯蔵電極18を形成する。
【0026】最後に、図6に示す通り、第2の電荷貯蔵
電極18形成後に、ONOまたはNOの誘電膜19を第
2の電荷貯蔵電極18に蒸着し、誘電膜19上に不純物
イオン注入されたポリシリコンを蒸着して、所定の寸法
をもつプレート電極20を形成する。そして、ビット線
との絶縁のためにBPSG膜21を蒸着した後、薄膜M
OSFET活性領域16とビット線を接続させるために
BPSG膜21,酸化膜17を順次にエッチし、不純物
イオン注入されたポリシリコン膜を蒸着してビット線2
2コンタクトを活性領域16に形成する。このとき、ビ
ット線22は上述したポリシリコンの不純物注入後にシ
リサイドを追加蒸着してポリサイドを形成することもで
きる。
電極18形成後に、ONOまたはNOの誘電膜19を第
2の電荷貯蔵電極18に蒸着し、誘電膜19上に不純物
イオン注入されたポリシリコンを蒸着して、所定の寸法
をもつプレート電極20を形成する。そして、ビット線
との絶縁のためにBPSG膜21を蒸着した後、薄膜M
OSFET活性領域16とビット線を接続させるために
BPSG膜21,酸化膜17を順次にエッチし、不純物
イオン注入されたポリシリコン膜を蒸着してビット線2
2コンタクトを活性領域16に形成する。このとき、ビ
ット線22は上述したポリシリコンの不純物注入後にシ
リサイドを追加蒸着してポリサイドを形成することもで
きる。
【0027】以上説明したように、本発明は、周辺回路
にのみ半導体基板MOSFET移動トランスファーゲー
トを採用し、セルでは半導体基板表面とフィールド酸化
膜の段差で生じた面積を第1次有効キャパシタ面積とし
て使用してセル当り電荷貯蔵容量を増加させ、これをさ
らに電荷貯蔵コンタクトホールを利用して電荷貯蔵電極
と薄膜MOSFETの活性領域を電荷貯蔵電極と同時に
接続させて第2次有効キャパシタ面積でキャパシタ容量
を増加させることができる。さらに、基板コンタクトホ
ールを使用して半導体基板と薄膜MOSFETの基板を
接続させて薄膜構造MOSFETの電気的特性を制御す
ることができる。
にのみ半導体基板MOSFET移動トランスファーゲー
トを採用し、セルでは半導体基板表面とフィールド酸化
膜の段差で生じた面積を第1次有効キャパシタ面積とし
て使用してセル当り電荷貯蔵容量を増加させ、これをさ
らに電荷貯蔵コンタクトホールを利用して電荷貯蔵電極
と薄膜MOSFETの活性領域を電荷貯蔵電極と同時に
接続させて第2次有効キャパシタ面積でキャパシタ容量
を増加させることができる。さらに、基板コンタクトホ
ールを使用して半導体基板と薄膜MOSFETの基板を
接続させて薄膜構造MOSFETの電気的特性を制御す
ることができる。
【0028】従って、上述した本発明の一実施例のDR
AMセルを製造する場合、既存のセル構造より増大され
たキャパシタ有効面積を確保できるので高集積によって
セル面積が減少しても、より大きいセル電荷貯蔵容量を
確保することができ、工程の難易度の面からみても高集
積半導体製作工程に最も障害要因になるフォトマスクと
エッチング工程において既存の設備や技術によっても充
分に製作が可能である。
AMセルを製造する場合、既存のセル構造より増大され
たキャパシタ有効面積を確保できるので高集積によって
セル面積が減少しても、より大きいセル電荷貯蔵容量を
確保することができ、工程の難易度の面からみても高集
積半導体製作工程に最も障害要因になるフォトマスクと
エッチング工程において既存の設備や技術によっても充
分に製作が可能である。
【0029】図7に本発明による製造方法の他の実施例
を示す。この実施例は上記図2〜図6に示した実施例に
おける図3の酸化膜10を厚く形成して平坦化工程を実
施する場合である。それ以外の全ての工程は先に示した
実施例と同一である。
を示す。この実施例は上記図2〜図6に示した実施例に
おける図3の酸化膜10を厚く形成して平坦化工程を実
施する場合である。それ以外の全ての工程は先に示した
実施例と同一である。
【0030】従って、図7に示した実施例のDRAM製
造方法においては、電荷貯蔵容量確保と共に薄膜MOS
FETのトランスファーゲート活性領域の屈曲に因り電
気的に生じ得る寄生変数を最小化させる効果がある。
造方法においては、電荷貯蔵容量確保と共に薄膜MOS
FETのトランスファーゲート活性領域の屈曲に因り電
気的に生じ得る寄生変数を最小化させる効果がある。
【0031】
【発明の効果】以上説明したように、本発明によれば、
高集積によってセル面積が減少しても、容易な製造工程
によってセルのキャパシタ容量を増加させることができ
る。
高集積によってセル面積が減少しても、容易な製造工程
によってセルのキャパシタ容量を増加させることができ
る。
【図1】本発明による一実施例のDRAMの構造を示す
断面図である。
断面図である。
【図2】本発明による一実施例のDRAM製造工程を示
す断面図である。
す断面図である。
【図3】本発明による一実施例のDRAM製造工程を示
す断面図である。
す断面図である。
【図4】本発明による一実施例のDRAM製造工程を示
す断面図である。
す断面図である。
【図5】本発明による一実施例のDRAM製造工程を示
す断面図である。
す断面図である。
【図6】本発明による一実施例のDRAM製造工程を示
す断面図である。
す断面図である。
【図7】本発明による他の実施例の工程の一部を示す断
面図である。
面図である。
1 半導体基板 2 フィールド酸化膜 3,13 ゲート酸化膜 4,10,17 酸化膜 5,14 ゲート電極 6,20 プレート電極 7,16 活性領域 8,19 誘電膜 9 電荷貯蔵電極 11 感光膜 12 ポリシリコン基板 15 ワード線 21 BPSG膜 22 ビット線
Claims (7)
- 【請求項1】 単位セルに形成されたキャパシタを有す
る半導体記憶装置において、 半導体基板1;前記半導体基板1上に一定間隔で形成さ
れたフィールド酸化膜2とキャパシタが形成される前記
半導体基板1上に形成された第1絶縁膜4;前記第1絶
縁膜4上に形成され、かつ多数のフィールド酸化膜2に
亘って形成された第1プレート電極6;前記第1プレー
ト電極6上に形成された第1誘電膜8;前記第1誘電膜
8上に形成され、かつ隣接した二つのフィールド酸化膜
に亘って形成された第1電荷貯蔵電極9;前記第1電荷
貯蔵電極9および第1プレート電極6を覆う第2絶縁膜
10;前記フィールド酸化膜2および第2プレート電極
4が形成されていない半導体基板1の所定部位にコンタ
クトを成し、前記第2絶縁膜10上部の一定部位に亘っ
て形成されたポリシリコン基板12;前記ポリシリコン
基板12に形成されたゲート絶縁膜13,ゲート電極1
4および活性領域16;前記ゲート電極14,ワード線
15および活性領域16を覆う第3絶縁膜17;前記第
3絶縁膜17を覆い前記第1電荷貯蔵電極9と接続し、
かつ前記活性領域16に接続された第2電荷貯蔵電極1
8;前記第2電荷貯蔵電極18上に蒸着された第2誘電
膜19;前記第2誘電膜19上に形成され、かつ別のワ
ードラインの形成部位上部まで拡張された第2プレート
電極20;前記第2プレート電極20を覆う第4絶縁膜
21;および前記活性領域16にコンタクトされて前記
第4絶縁膜21上に形成されたビットライン22を具備
したことを特徴とする半導体記憶装置。 - 【請求項2】 単位セルに形成されたキャパシタを有す
る半導体記憶装置の製造方法において、 半導体基板1にフィールド酸化膜2を形成し、第1絶縁
膜4を薄く形成し、第1プレート電極6を形成し、前記
第1プレート電極6上に第1誘電膜8を形成する工程
と;前記第1誘電膜8上に第1電荷貯蔵電極9を形成し
た後、第2絶縁膜10を形成する工程と;前記フィール
ド酸化膜2が形成されていない所定部位の前記半導体基
板1を露出させ、ポリシリコン膜を前記第1電荷貯蔵電
極9上に形成されている第2絶縁膜10上に亘って形成
してポリシリコン基板12を形成する工程と、;前記ポ
リシリコン基板12に活性領域16,ゲート絶縁膜13
およびゲート電極14を有するFETを形成し、かつポ
リシリコン基板12に形成される前記ゲート電極13と
前記第2絶縁膜10上に形成されるワード線15を同時
に形成する工程と;全体構造上部に第3酸化膜17を形
成し、前記第1電荷貯蔵電極9上に接続される第2電荷
貯蔵電極18を前記活性領域16と接続するよう形成す
る工程と;第2誘電膜19を前記第2電荷貯蔵電極18
上に形成し、次いで前記第2誘電膜19上にプレート電
極20を形成する工程と;全体構造上部に第4絶縁膜2
1を形成し、前記活性領域16とビット線22をコンタ
クトさせる工程を有することを特徴とする半導体記憶装
置の製造方法。 - 【請求項3】 前記活性領域16はLDD工程によって
形成されることを特徴とする請求項2に記載の半導体記
憶装置の製造方法。 - 【請求項4】 前記第1および第2誘電膜は酸化物・窒
化物・酸化物または窒化物・酸化物膜複合構造のうちい
ずれか一つであることを特徴とする請求項2に記載の半
導体記憶装置の製造方法。 - 【請求項5】 前記第2絶縁膜10を平坦化するため
に、該第2絶縁膜を厚い厚膜で形成し平坦化する工程を
さらに含むことを特徴とする請求項2に記載の半導体記
憶装置の製造方法。 - 【請求項6】 前記第1電荷貯蔵電極9と前記第2電荷
貯蔵電極18のパターン形成マスクが同一であることを
特徴とする請求項2に記載の半導体記憶装置の製造方
法。 - 【請求項7】 前記ビット線22はポリシリコンに不純
物を注入した後にシリサイドを蒸着してポリシリサイド
を形成する工程をさらに含むことを特徴とする請求項2
に記載の半導体記憶装置の製造方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019920012085A KR960013508B1 (ko) | 1992-07-07 | 1992-07-07 | 반도체 기억장치 및 그 제조방법 |
KR1992-12085 | 1992-07-07 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06188383A true JPH06188383A (ja) | 1994-07-08 |
JPH0828479B2 JPH0828479B2 (ja) | 1996-03-21 |
Family
ID=19335979
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5166751A Expired - Fee Related JPH0828479B2 (ja) | 1992-07-07 | 1993-07-06 | 半導体記憶装置およびその製造方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5296402A (ja) |
JP (1) | JPH0828479B2 (ja) |
KR (1) | KR960013508B1 (ja) |
Families Citing this family (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5585284A (en) * | 1993-07-02 | 1996-12-17 | Hyundai Electronics Industries Co., Ltd. | Method of manufacturing a SOI DRAM |
KR0124393B1 (ko) * | 1994-03-18 | 1997-12-11 | 김주용 | 캐패시터 제조방법 |
JP3802942B2 (ja) * | 1994-09-01 | 2006-08-02 | 株式会社ルネサステクノロジ | 半導体装置、半導体記憶装置および半導体記憶装置の製造方法 |
US5696405A (en) * | 1995-10-13 | 1997-12-09 | Lucent Technologies Inc. | Microelectronic package with device cooling |
JP3402029B2 (ja) * | 1995-11-30 | 2003-04-28 | 三菱電機株式会社 | 半導体装置の製造方法 |
US6194738B1 (en) | 1996-06-13 | 2001-02-27 | Micron Technology, Inc. | Method and apparatus for storage of test results within an integrated circuit |
US5895962A (en) * | 1996-06-13 | 1999-04-20 | Micron Technology, Inc. | Structure and a method for storing information in a semiconductor device |
US5927512A (en) * | 1997-01-17 | 1999-07-27 | Micron Technology, Inc. | Method for sorting integrated circuit devices |
US6100486A (en) * | 1998-08-13 | 2000-08-08 | Micron Technology, Inc. | Method for sorting integrated circuit devices |
US5844803A (en) * | 1997-02-17 | 1998-12-01 | Micron Technology, Inc. | Method of sorting a group of integrated circuit devices for those devices requiring special testing |
US5915231A (en) | 1997-02-26 | 1999-06-22 | Micron Technology, Inc. | Method in an integrated circuit (IC) manufacturing process for identifying and redirecting IC's mis-processed during their manufacture |
US5856923A (en) | 1997-03-24 | 1999-01-05 | Micron Technology, Inc. | Method for continuous, non lot-based integrated circuit manufacturing |
US7120513B1 (en) * | 1997-06-06 | 2006-10-10 | Micron Technology, Inc. | Method for using data regarding manufacturing procedures integrated circuits (ICS) have undergone, such as repairs, to select procedures the ICS will undergo, such as additional repairs |
US5907492A (en) * | 1997-06-06 | 1999-05-25 | Micron Technology, Inc. | Method for using data regarding manufacturing procedures integrated circuits (IC's) have undergone, such as repairs, to select procedures the IC's will undergo, such as additional repairs |
US6049624A (en) * | 1998-02-20 | 2000-04-11 | Micron Technology, Inc. | Non-lot based method for assembling integrated circuit devices |
US5858831A (en) * | 1998-02-27 | 1999-01-12 | Vanguard International Semiconductor Corporation | Process for fabricating a high performance logic and embedded dram devices on a single semiconductor chip |
US6829737B1 (en) | 2000-08-30 | 2004-12-07 | Micron Technology, Inc. | Method and system for storing device test information on a semiconductor device using on-device logic for determination of test results |
US6943575B2 (en) * | 2002-07-29 | 2005-09-13 | Micron Technology, Inc. | Method, circuit and system for determining burn-in reliability from wafer level burn-in |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5219781A (en) * | 1988-12-08 | 1993-06-15 | Mitsubishi Denki Kabushiki Kaisha | Method for manufacturing semiconductor memory device having a stacked type capacitor |
US5006481A (en) * | 1989-11-30 | 1991-04-09 | Sgs-Thomson Microelectronics, Inc. | Method of making a stacked capacitor DRAM cell |
KR920003461A (ko) * | 1990-07-30 | 1992-02-29 | 김광호 | 접촉영역 형성방법 및 그를 이용한 반도체장치의 제조방법 |
US5104822A (en) * | 1990-07-30 | 1992-04-14 | Ramtron Corporation | Method for creating self-aligned, non-patterned contact areas and stacked capacitors using the method |
US5057888A (en) * | 1991-01-28 | 1991-10-15 | Micron Technology, Inc. | Double DRAM cell |
-
1992
- 1992-07-07 KR KR1019920012085A patent/KR960013508B1/ko not_active IP Right Cessation
-
1993
- 1993-07-06 US US08/088,188 patent/US5296402A/en not_active Expired - Lifetime
- 1993-07-06 JP JP5166751A patent/JPH0828479B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH0828479B2 (ja) | 1996-03-21 |
KR960013508B1 (ko) | 1996-10-05 |
US5296402A (en) | 1994-03-22 |
KR940003021A (ko) | 1994-02-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2673615B2 (ja) | 集積回路の製造方法及びメモリセル | |
JP2633650B2 (ja) | 半導体記憶装置およびその製造方法 | |
JP3199717B2 (ja) | 半導体装置およびその製造方法 | |
JP2827728B2 (ja) | 半導体記憶装置およびその製造方法 | |
US6365452B1 (en) | DRAM cell having a vertical transistor and a capacitor formed on the sidewalls of a trench isolation | |
JP2825245B2 (ja) | スタックトキャパシタdramセル及びその製造方法 | |
US5468670A (en) | Method for fabricating a semiconductor memory device having a stacked capacitor cell | |
US7109566B2 (en) | Semiconductor device with resistor pattern and method of fabricating the same | |
JPH06188383A (ja) | 半導体記憶装置およびその製造方法 | |
US5492850A (en) | Method for fabricating a stacked capacitor cell in semiconductor memory device | |
JPH03171663A (ja) | 半導体記憶装置およびその製造方法 | |
US5326714A (en) | Method of making a fully used tub DRAM cell | |
JPH0810755B2 (ja) | 半導体メモリの製造方法 | |
US5700708A (en) | Process for fabricating storage capacitor for DRAM memory cell | |
JPH0799292A (ja) | 半導体素子のキャパシタ形成方法 | |
JPS63281457A (ja) | 半導体メモリ | |
KR920010204B1 (ko) | 초고집적 디램셀 및 그 제조방법 | |
JPH1098009A (ja) | 半導体素子の配線構造及び製造方法 | |
JPH0321062A (ja) | 半導体記憶装置 | |
JPH07288313A (ja) | 半導体メモリー装置のキャパシター製造方法 | |
US5536671A (en) | Method for fabricating capacitor of a semiconductor device | |
JP2731197B2 (ja) | 半導体記憶装置およびその製造方法 | |
KR100557645B1 (ko) | 반도체소자의 캐패시터 및 그 형성방법_ | |
JP4820978B2 (ja) | 半導体集積回路デバイスの製造方法 | |
JP2943268B2 (ja) | 半導体メモリ及びその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |