TWI529910B - 半導體裝置 - Google Patents

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Description

半導體裝置
本發明係關於一種具有電阻元件之半導體裝置。
半導體裝置，有形成複數電阻元件的情況。例如，專利文獻1所記載之技術，係關於具有複數可變電阻元件之半導體記憶裝置。具體而言，在形成有複數可變電阻元件之記憶體區域，形成虛擬元件。文獻中記載：藉此，可降低可變電阻元件之特性差異。
此外，例如，專利文獻2記載之技術，係關於在半導體基板上之元件隔離膜上形成的具有多晶矽電阻之半導體裝置。具體而言，文獻記載：藉由在接近電阻元件之位置形成活性區域，可抑制元件隔離膜中產生的碟形凹陷現象。碟形凹陷現象係指，將元件隔離膜以CMP(Chemical Mechanical Polishing；化學機械研磨)法平坦化時，於元件隔離膜之中央部產生凹陷的情形。
[習知技術文獻] [專利文獻]
[專利文獻1]日本特開2010-219098號公報[專利文獻2]日本特開2002-261244號公報
半導體裝置所設之電阻元件，為了與半導體基板絶緣分離， 而有形成在半導體基板所設之元件隔離膜上的情況。元件隔離膜，例如，在蝕刻半導體基板而形成之溝內，使用CVD(Chemical Vapor Deposition；化學氣相沉積)法等將絶緣膜埋入，並將其藉CMP法研磨而形成。
然則，元件隔離膜，具有由於碟形凹陷現象，而在中央部分產生凹陷的情況。一產生碟形凹陷現象，則元件隔離膜上形成之電阻元件的加工形狀產生差異，故電阻網路整體之電阻精度大幅降低。
此外，在為供形成埋入元件隔離膜的溝所用而蝕刻半導體基板的步驟中，有半導體基板未被完全地蝕刻，而在半導體基板的溝內產生蝕刻殘留物的情況。一旦產生此一蝕刻殘留物，則埋入溝內之元件隔離膜上露出半導體基板，而有元件隔離膜上所形成的電阻元件與半導體基板之間產生短路的情形。如此，變得難以確保半導體裝置之可靠度。
依本發明，提供一種半導體裝置，具備：基板；絶緣膜，埋入該基板，具有複數開口部；複數虛擬擴散層，設置於位在該複數開口部內之該基板；複數電阻元件，在電阻元件形成區域中，以俯視時不與該虛擬擴散層重疊的方式設置於該絶緣膜上，並往第1方向延伸；以及複數虛擬電阻元件，在該電阻元件形成區域中，設置於該絶緣膜上及該虛擬擴散層上，並往該第1方向延伸；該虛擬電阻元件，俯視時與於第2方向排列的至少二個該虛擬擴散層重疊，該第2方向與該第1方向於該基板在水平面內垂直。
依本發明，於基板設置複數虛擬擴散層。此外，設於電阻元件形成區域之虛擬電阻元件，俯視時與於第2方向排列的至少二個虛擬擴散層重疊，該第2方向與第1方向在基板水平面內垂直。藉 此，縮小絶緣膜形成之區域。是故，可抑制絶緣膜形成上的製造條件之差異。連帶地，可抑制碟形凹陷現象的產生。
此外，本案發明人發現，在蝕刻半導體基板時，將半導體基板殘餘的部分均一地配置以作為虛擬擴散層的情況，降低半導體基板之溝內中的蝕刻殘留物產生。依本發明，與虛擬電阻元件重疊的區域中，具有於第2方向排列的至少二個虛擬擴散層。是故，與例如在虛擬電阻元件下設置一個虛擬擴散層的情況比較，虛擬擴散層變得均一地配置。連帶地，可降低半導體基板之溝內中的蝕刻殘留物產生。因此，可確保半導體裝置之可靠度。
依本發明，可確保半導體裝置之可靠度。
[實施本發明之最佳形態]
以下，茲就本發明之實施形態，使用附圖進行說明。另，全部的附圖中，對相同構成要素賦予同樣符號，並適當省略說明。
圖1為，顯示第1實施形態之半導體裝置100的平面圖，示意半導體裝置100之構成。此外，圖2為，顯示圖1所示之半導體裝置100的剖面圖。本實施形態之半導體裝置100，具備基板28、元件隔離膜22、複數虛擬擴散層20、複數電阻元件10、以及複數虛擬電阻元件12。複數電阻元件10係為，於源極驅動IC中，構成將數位訊號轉換為類比訊號之DAC(Digital Analog Converter,數位類比轉換)電路的伽瑪電阻群。
元件隔離膜22，埋入基板28。此外，元件隔離膜22，具有複數開口部26。複數虛擬擴散層20，設置在位於具有元件隔離膜22 之複數開口部26內的基板28。複數電阻元件10，於電阻元件形成區域40中，以俯視時不與虛擬擴散層20重疊的方式設置於元件隔離膜22上。複數虛擬電阻元件12，在電阻元件形成區域40中，設置於元件隔離膜22上及虛擬擴散層20上。電阻元件10及虛擬電阻元件12，往第1方向延伸。虛擬電阻元件12，俯視時與於第2方向排列的至少二個虛擬擴散層20重疊，該第2方向與第1方向於該基板28在水平面內垂直。另，圖1中，第1方向係以圖中之上下方向表示。此外，圖1中，第2方向係以圖中之左右方向表示。後述之圖6、7、12、13中亦相同。以下，對半導體裝置100之構成，詳細地進行說明。
電阻元件10，例如在電阻元件形成區域40中形成255個，構成伽瑪電阻陣列。此一情況，可實現256階度(8bit)之源極驅動IC。圖4為，顯示256階度之源極驅動IC的伽瑪電阻之圖。如圖4所示，電阻元件10作為伽瑪電阻RX運作，構成伽瑪電阻陣列。為了對於共同電壓抑制液晶的劣化，而必須於源極驅動IC交互地施加正與負之電壓(施加交流電壓)。是故，伽瑪電阻陣列，各自於正極及負極設置。
如圖4所示，電阻元件10構成256階度源極驅動IC之伽瑪電阻陣列的情況，具有複數電阻元件10之電阻元件形成區域40，其大小為例如200μm×400μm程度。此外，由於增大電阻分割數，高精度之電阻比精度變得必須。圖4所示之源極驅動IC中，例如對液晶驅動電壓18V，要求約15mV以下之高精度的電阻比精度。
圖5為，顯示256階度源極驅動IC之伽瑪特性的圖表。如圖5所示，使用源極驅動IC之液晶顯示器，相對於往源極驅動IC之輸入電壓的上升，顯示亮度(明亮度)並非為正比，而具有曲線地上升等特性。因具有此一曲線性之釣鐘狀曲線的特徵，作為伽瑪電阻RX之電阻元件10，被設計為自數Ω起至數kΩ為止之各種電阻值。
此外，如圖1所示，為了將具有複數電阻元件10之源極驅動IC其伽瑪特性加以微調整，設置用於自外部將電壓輸入的伽瑪輸入電源34。伽瑪輸入電源34，以VX表示，例如如圖4所示，於正極側設置V1~V11，於負極側設置V12~V22為止。
如圖1所示，複數電阻元件10，以在上述第2方向中具有同一寬度的方式形成，例如具有2μm以上4μm以下的寬度。此外，對於上述第1方向中的長度，可進行適當變更。藉此，即便在電阻元件10之電阻值被設計為複數種類的情況中，仍可藉由變更電阻元件10的長度而進行調整。藉由此一構成，與將各電阻元件形成為具有同一長度及寬度的單位電阻之情況進行比較，可降低電阻元件的數目。藉此，變得無須形成用於將電阻元件彼此連接之電阻擴張區域、或將電阻元件彼此連接之配線，可減小電阻元件形成區域的面積。此外，亦可抑制具有連接電阻元件間之配線的電阻成分之影響，可使電阻比精度良好。
此外，如圖1所示，電阻元件10，具有觸點50。複數電阻元件10，介由觸點50及配線30相互地連接，並與內部電路連接。此外，電阻元件10，介由觸點50，與電源配線32及電源端子52連接。各伽瑪輸入電源34，介由電源配線32及電源端子52於電阻元件10施加電壓。分別設置複數電源配線32及電源端子52，藉由將適當電壓施加於與其等連接之各伽瑪輸入電源34，將伽瑪特性進行微調整，可實現圖5所示之理想的伽瑪特性。
連接電源端子52與電阻元件10之電源配線32，為了不對電阻分割比造成影響，必須設計為具有數10mΩ以下之電阻。因此，與伽瑪輸入電源34連接之電阻元件10，被並排地配置於和電源端子52最為接近之電阻元件形成區域40的邊側。藉此，可使電源配線32的長度縮短，可防止電源配線32之電阻值上升的情形。
虛擬電阻元件12係指，於電阻元件形成區域40形成的電阻元件群之中，不具有觸點50者。亦即，虛擬電阻元件12，未與其他電阻元件10等連接。設置在電阻元件形成區域40之虛擬電阻元件12，具有用於使電阻元件10之製造條件均一，並確保電阻元件10之電阻比精度的功能。如圖1所示，各伽瑪輸入電源34間的電阻元件群之長度L，因伽瑪輸入電源34各自相異。各伽瑪輸入電源34間的電阻元件群之長度一旦相異，則各電阻元件10之製造條件產生差異，有無法確保電阻元件10之電阻比精度的情況。因此，藉由設置虛擬電阻元件12，調整電阻元件群的長度，可抑制電阻元件10之製造條件產生差異。此外，如圖1所示，在由電阻元件10及虛擬電阻元件12構成的電阻元件群外側，設置虛擬電阻元件12。僅於一側與其他電阻元件10或虛擬電阻元件12鄰接的情況，和於兩側與其他電阻元件10或虛擬電阻元件12鄰接的情況，其電阻元件10之製造條件相異。藉由在電阻元件群外側設置虛擬電阻元件12，複數電阻元件10之任一，兩側皆與其他電阻元件10或虛擬電阻元件12鄰接。如此地，抑制電阻元件10之製造條件產生差異。如此藉由形成虛擬電阻元件12，可使電阻元件10之電阻比精度良好。
虛擬電阻元件12，俯視時與於第2方向排列的二個虛擬擴散層20重疊。此外，虛擬電阻元件12，俯視時，與於第1方向排列的至少二個虛擬擴散層20重疊。虛擬擴散層20，在與虛擬電阻元件12重疊之區域中，複數地分離設置，藉而可將複數虛擬擴散層20均一地配置。
虛擬電阻元件12，在上述第2方向中以與電阻元件10具有同一寬度的方式形成，例如具有2μm以上4μm以下的寬度。複數虛擬電阻元件12占有之面積為，例如電阻元件10及虛擬電阻元件12的電阻元件群所占有之面積的40%以上60%以下。此外，電阻元件10 及虛擬電阻元件12，例如係以多晶矽構成。此處，可使鄰接之二個電阻元件10間的間隔、鄰接之二個虛擬電阻元件12間的間隔、及鄰接之電阻元件10與虛擬電阻元件12的間隔，互相全等。藉此，可使電阻元件10之電阻比精度良好。
如圖1所示，虛擬擴散層20，俯視時係位於與虛擬電阻元件12重疊的區域，而不位於電阻元件形成區域40之其他區域。本實施形態之此一構成，例如，首先決定電阻元件配置，以在未形成觸點之電阻元件下形成虛擬擴散層20的方式進行設計，藉以能夠簡單地實現。連帶地，半導體裝置之製造程式等的構築變得簡單。此外，虛擬擴散層20，於俯視時與虛擬電阻元件12重疊的區域中，以在第2方向上互相鄰接之二個虛擬擴散層20的間隔成為一定的方式配置。因此，可均一地配置虛擬擴散層20。
虛擬擴散層20，於基板28之表面中，具有例如1.2μm×1.2μm之正方形形狀。進一步，於基板28之表面中，設置在電阻元件區域40之複數虛擬擴散層20所占有的面積，為電阻元件形成區域40的面積之20%以上40%以下。複數虛擬擴散層20對於電阻元件形成區域40的面積占有率為20%以上的情況，抑制碟形凹陷現象的產生而為較佳態樣。
虛擬擴散層20之一部分，位於電阻元件形成區域40之外側。此外，位於電阻元件形成區域40之外側的虛擬擴散層20，以在第2方向上互相鄰接之二個虛擬擴散層20的間隔成為一定的方式配置。藉此，可抑制碟形凹陷現象的產生，並均一地配置虛擬擴散層20。進一步，位於電阻元件形成區域40之外側的虛擬擴散層20，係以如下方式配置：在第2方向互相鄰接之二個虛擬擴散層20的間隔，成為與位於俯視時與虛擬電阻元件12重疊的區域之互相鄰接之二個虛擬擴散層20所具有的間隔相等之間隔。因此，可均一地配置虛擬擴散層20。此外，虛擬擴散層20的設計變得容易。
其次，說明本實施形態之效果。圖3為，顯示比較例之半導體裝置的剖面圖。埋入基板28之元件隔離膜22，係例如在蝕刻基板28而形成的溝27，使用CVD法等將絶緣膜埋入，並將其藉CMP法研磨而形成。此時，若元件隔離膜22形成之區域大，則元件隔離膜22之各部分中製造條件產生差異。例如，以CMP法進行研磨的步驟中，絶緣膜之研磨速度局部性地變快。因而如圖3所示，基板28的中央部分產生凹陷，發生碟形凹陷現象。一旦發生碟形凹陷現象，則元件隔離膜22上形成之電阻元件10的加工形狀產生差異，故電阻網路整體之電阻精度大幅地惡化。
此外，蝕刻基板28時，有基板28未被完全地蝕刻，在基板28之溝27內產生蝕刻殘留物24的情況。一旦溝27內產生蝕刻殘留物24，則埋入溝27內之元件隔離膜22上露出基板28的一部分。因此，元件隔離膜22上所形成之電阻元件10，與基板28之間發生短路。進一步，因元件隔離膜22產生碟形凹陷現象，元件隔離膜22的膜厚變薄，故蝕刻殘留物24變得容易於元件隔離膜22上露出。因此，電阻元件10與基板28之間的短路變得更容易發生。
依本實施形態，於基板28設置虛擬擴散層20。此外，電阻元件形成區域40所設之虛擬電阻元件12，俯視時，與於第2方向排列的至少二個虛擬擴散層20重疊，該第2方向與第1方向於基板28垂直。藉此，縮小電阻元件形成區域40中的，元件隔離膜22形成之區域。是故，可抑制元件隔離膜22之製造中的製造條件之差異。連帶地，抑制元件隔離膜22中碟形凹陷現象產生的情況。
此外，本案發明人發現，在蝕刻半導體基板時，將半導體基板殘餘的部分均一地配置以作為虛擬擴散層的情況，降低半導體基板之溝27內中的蝕刻殘留物產生。依本發明，與虛擬電阻元件12重疊的區域中，具有於第2方向排列的至少二個虛擬擴散層20。 是故，與例如在虛擬電阻元件12下設置一個虛擬擴散層20的情況比較，可於電阻元件形成區域40內均一地配置虛擬擴散層20。連帶地，可降低基板28之溝27內中的蝕刻殘留物24的產生。如此，可確保半導體裝置之可靠度。
進一步，依本實施形態，虛擬擴散層20，未在俯視時與電阻元件10重疊的區域形成。因此，可抑制電阻元件10之加工精度受到虛擬擴散層20與元件隔離膜22之邊界產生的段差影響而造成之惡化。連帶地，可使電阻元件10之電阻比精度保持良好。
圖6為，顯示第2實施形態之半導體裝置102的平面圖，與第1實施形態之圖1對應。本實施形態之半導體裝置102，除了設有抽出部18此點以外，與第1實施形態之半導體裝置100相同。
抽出部18，由自電阻元件10往第2方向突出之凸部所構成。於抽出部18之一部分，設置觸點54，連接電阻元件10與內部電路。因此，可減少設於電阻元件10間並將電阻元件10連接往內部電路的配線30，可降低配線30之電阻成分的影響。
此外，抽出部18，係形成在自電流流通於電阻元件10之主要路徑偏移的位置。因此，於抽出部18上形成觸點54時，成為電流之主要路徑的部分不受到蝕刻等產生之影響。是故，可抑制電阻元件10之電阻比精度惡化的情形。
此外，如圖6所示，在構成低電阻之伽瑪電阻群的電阻元件16所設置之抽出部18上，形成觸點54。因此，抽出部18，作為伽瑪電極抽出部而運作。另一方面，不在構成高電阻之伽瑪電阻的電阻元件14所設置之抽出部18上，形成觸點54。抽出部18，對於複數電阻元件10，隔著一定的間隔而形成。此係為了抑制起因於複數電阻元件10間的形狀不同，而造成之電阻元件10之電阻比精度 惡化。然則，構成高電阻之伽瑪電阻的電阻元件14，具有要求較抽出部18間的間隔更長的一定長度之情況。因此，電阻元件14，由未具有觸點54，且不作為伽瑪電極抽出部運作之抽出部18所構成。本實施形態中，在電阻元件14，形成有未形成觸點54之抽出部18。藉此，防止電阻元件14與電阻元件16間產生形狀的不同。連帶地，可使電阻元件10之電阻比精度良好。
於電阻元件形成區域40中，形成複數個抽出部18。在一個抽出部18與其他抽出部18之間，形成虛擬電阻元件12及虛擬擴散層20。藉此，可抑制電阻元件10之製造條件差異。此外，可提高對於電阻元件形成區域40的面積之複數虛擬擴散層20的面積占有率。連帶地，可抑制電阻元件形成區域40中的碟形凹陷現象的產生。
本實施形態中，亦可獲得與第1實施形態相同的效果。
圖7為，顯示第3實施形態之半導體裝置104的平面圖，與第1實施形態之圖1對應。此外，圖8為，顯示圖7所示之半導體裝置104的電路圖。本實施形態之半導體裝置104，除了形成有ESD保護元件此點以外，與第2實施形態之半導體裝置102相同。
源極驅動IC中，伽瑪輸入電源VX為外部輸出端子。因此，在構成源極驅動IC之電路中，設置ESD保護元件。ESD保護元件，係為了在來自外部之ESD(靜電)放電中保護電路所設。本實施形態中，如圖8所示，例如於伽瑪輸入電源34與VDD電極之間設置VDD側ESD保護元件，於伽瑪輸入電源34與VSS電極之間設置VSS側ESD保護元件。
此外，本實施形態中，於伽瑪輸入電源34與內部電路之間，設置作為ESD保護電阻RESD運作之電阻元件62。將ESD保護電阻 RESD，形成於伽瑪輸入電源VX與伽瑪電阻RX之間，則伽瑪輸入電源VX與伽瑪電阻RX之間發生電壓下降的情形，電阻分割比產生誤差。因此，如圖8所示，作為ESD保護電阻RESD運作之電阻元件62，形成於作為伽瑪電阻RX運作之電阻元件60與內部電路之間。此處，伽瑪電阻RX，作為ESD保護元件而可有助益。亦即，如圖8所示，位於伽瑪輸入電源34與內部電路之間的電阻元件60與電阻元件62，成為ESD保護電阻80而運作。是故，位於伽瑪輸入電源34與各內部電路之間的作為伽瑪電阻RX運作之電阻元件60，其電阻值為ESD保護電阻之必要值以上的情況，不在伽瑪輸入電源34與內部電路之間，形成電阻元件62。
如圖7所示，電阻元件形成區域40所設之複數電阻元件10，構成作為伽瑪電阻RX之電阻元件60、及作為ESD保護電阻RESD之電阻元件62。電阻元件62的配置，對電阻元件60之電阻比不造成影響。因此，電阻元件62，可配置於電阻元件形成區域40內之任意位置。藉此，變得可將配置在電阻元件62與電阻元件60的空位之虛擬電阻元件12，以一定自由度配置於電阻元件形成區域40內。連帶地，對於電阻元件形成區域40內中的分割為數μm見方小面積之複數區域，可將虛擬擴散層20之面積占有率平準化。因此，變得可抑制碟形凹陷現象。
圖9為，顯示對於虛擬擴散層的最小間隔之碟形凹陷最大量與電阻比精度的關係之圖表。此處，圖9中之虛擬擴散層的最小間隔係定義為：將晶圓表面未配置虛擬擴散層的區域分割為複數矩形形狀，各矩形形狀的最小方向(X方向或Y方向)之長度中的最大者。圖9顯示，本實施形態之半導體裝置104及比較例之半導體裝置的，碟形凹陷最大量及電阻比精度。此外，圖9中的電阻比精度表示，在由電阻元件形成區域40所設之複數電阻元件10所構成的總伽瑪電阻其兩端，施加18V電壓之狀態下的電阻比精度(mV)。
比較例之半導體裝置(未圖示)，除了未於電阻元件形成區域40內設置虛擬擴散層20此點以外，與本實施形態之半導體裝置104具有相同構成。比較例中，虛擬擴散層20之最小間隔XAA，係以位於電阻元件形成區域40之外側的虛擬擴散層20定義。此時，XAA為170μm程度。因此，形成元件隔離膜22之區域變大，碟形凹陷最大量成為具有1000 Å程度之大值。伴隨於此，電阻比精度，成為具有20mV程度之大值。
另一方面，本實施形態之半導體裝置104，於電阻元件形成區域40內設置虛擬擴散層20。本實施形態之半導體裝置104中，虛擬擴散層20的最小間隔成為30μm程度。如此，本實施形態之虛擬擴散層20的最小間隔，與上述比較例相較，為1/6程度的值。此外，對於電阻元件形成區域40的虛擬擴散層20之面積占有率，提高至30%程度為止。因此，形成元件隔離膜22之區域變小，而碟形凹陷最大量降低至100 Å程度為止。此外，電阻比精度，亦成為10mV程度之良好的值。
圖10為，顯示對於虛擬電阻元件與虛擬擴散層的重疊量之碟形凹陷最大量與電阻比精度的關係之圖表。圖11為，說明圖10中之虛擬電阻元件與虛擬擴散層的重疊量的圖。圖10之虛擬電阻元件與虛擬擴散層的重疊量X，如圖11所示，在虛擬擴散層20位於俯視時虛擬電阻元件12之內側，且虛擬擴散層20之邊緣與虛擬電阻元件12之邊緣重疊的情況下為0。而虛擬擴散層20，自虛擬電阻元件12之邊緣起越朝向虛擬電阻元件12之外側，則重疊量X越減少。此外，虛擬擴散層20，自虛擬電阻元件12之邊緣起越朝向虛擬電阻元件12之內側，則重疊量X越增大。
若虛擬電阻元件與虛擬擴散層的重疊量X減少，則上述之虛擬擴散層的最小間隔XAA減少。藉此，使對於電阻元件形成區域40之虛擬擴散層20的面積占有率提高，碟形凹陷最大量減少。另一 方面，因虛擬電阻元件12之邊緣部在虛擬擴散層20上重疊，故虛擬電阻元件12之加工精度惡化。虛擬電阻元件12中的加工精度惡化，亦對與虛擬電阻元件12鄰接之電阻元件10其加工精度造成影響。因此，電阻元件10之膜厚產生差異，製造電阻元件10中的蝕刻時之加工精度惡化，而使電阻元件10之電阻比精度惡化。與其相對，若虛擬電阻元件與虛擬擴散層的重疊量X增大，則上述之虛擬擴散層的最小間隔XAA增大。是故，碟形凹陷最大量增大，另一方面電阻元件10之電阻比精度變得良好。
本實施形態之半導體裝置104中，虛擬電阻元件與虛擬擴散層的重疊量X為0.4μm。如圖10所示，虛擬電阻元件與虛擬擴散層的重疊量X為0.3μm以上時，電阻比精度穩定。另一方面，在電阻元件10之製造中，蝕刻時之加工精度產生0.1μm程度差異。因此，藉由使虛擬電阻元件與虛擬擴散層的重疊量X為0.4μm，可實現10mV程度之穩定的電阻比精度，並抑制碟形凹陷最大量。此外，LCD源極驅動IC中，電阻比精度為約15mV以下時，影像差異成為無法以肉眼確認的程度。因此，依本實施形態，可使電阻比精度為10mV程度，可實現高精細之LCD源極驅動IC。另，考慮到抑制碟形凹陷現象的產生、提高電阻比精度、抑制蝕刻基板時的蝕刻殘留物產生等，可適當設計虛擬電阻元件與虛擬擴散層的重疊量X以使其成為最佳值。
本實施形態中，亦可獲得與第1實施形態相同的效果。
圖12為，顯示圖7所示之半導體裝置104的變形例之半導體裝置106的平面圖。半導體裝置106，除了與虛擬電阻元件12重疊的區域所設之虛擬擴散層20在第1方向及第2方向中互相分離此點以外，與半導體裝置104具有相同構成。第3實施形態之半導體裝置104，亦可具有如半導體裝置106之構成。
圖13為，顯示第4實施形態之半導體裝置108的平面圖，與第3實施形態之圖7對應。本實施形態之半導體裝置108，除了虛擬擴散層20之構成以外，與第3實施形態之半導體裝置104具有相同構成。
本實施形態中，虛擬擴散層20之一部分，在俯視時位於鄰接之二個虛擬電阻元件12間。複數虛擬擴散層20，在俯視時與虛擬電阻元件12重疊的區域、及位於其等相互之間的區域中，以在第2方向上互相鄰接之二個虛擬擴散層20的間隔成為一定的方式配置。
此外，本實施形態中，虛擬擴散層20之一部分，亦可位於俯視時，鄰接的電阻元件10與虛擬電阻元件12之間的位置。此一情況，俯視時虛擬擴散層20與電阻元件10的間隔，宜為例如1μm以上。藉由將俯視時虛擬擴散層20與電阻元件10的間隔保持為1μm以上，可抑制因虛擬擴散層20的影響致使之電阻元件10的加工精度惡化。連帶地，可將電阻元件10之電阻比精度良好地保持。
本實施形態中，亦可獲得與第3實施形態相同的效果。此外，虛擬擴散層20之一部分，亦可位於俯視時，鄰接之二個虛擬電阻元件12間。因此，可提高對於電阻元件形成區域40之虛擬擴散層20的面積占有率。連帶地，可抑制碟形凹陷現象的產生。依本實施形態之半導體裝置108，對於電阻元件形成區域40之虛擬擴散層20的面積占有率，與第3實施形態相比可提高5~15%程度。
以上，雖參考附圖對本發明之實施形態進行描述，但其等為本發明之例示，亦可採用除了上述以外之各種構成。
10、14、16、60、62‧‧‧電阻元件
12‧‧‧虛擬電阻元件
18‧‧‧抽出部
20‧‧‧虛擬擴散層
22‧‧‧元件隔離膜
24‧‧‧蝕刻殘留物
26‧‧‧開口部
27‧‧‧溝
28‧‧‧基板
30‧‧‧配線
32‧‧‧電源配線
34‧‧‧伽瑪輸入電源
40‧‧‧電阻元件形成區域
50、54‧‧‧觸點
52‧‧‧電源端子
80、RESD‧‧‧ESD保護電阻
100、102、104、106、108‧‧‧半導體裝置
L‧‧‧長度
RX‧‧‧伽瑪電阻
圖1 顯示第1實施形態之半導體裝置的平面圖。
圖2 顯示圖1所示之半導體裝置的剖面圖。
圖3 顯示比較例之半導體裝置的剖面圖。
圖4 顯示256階度源極驅動IC之伽瑪電阻的圖。
圖5 顯示256階度源極驅動IC之伽瑪特性的圖表。
圖6 顯示第2實施形態之半導體裝置的平面圖。
圖7 顯示第3實施形態之半導體裝置的剖面圖。
圖8 顯示圖7所示之半導體裝置的電路圖。
圖9 顯示對於虛擬擴散層的最小間隔之碟形凹陷最大量與電阻比精度的關係之圖表。
圖10 顯示對於虛擬電阻元件與虛擬擴散層的重疊量之碟形凹陷最大量與電阻比精度的關係之圖表。
圖11 說明圖10中之虛擬電阻元件與虛擬擴散層的重疊量之圖。
圖12 顯示圖7所示之半導體裝置的變形例之半導體裝置的平面圖。
圖13 顯示第4實施形態之半導體裝置的平面圖。
10‧‧‧電阻元件
12‧‧‧虛擬電阻元件
20‧‧‧虛擬擴散層
30‧‧‧配線
32‧‧‧電源配線
34‧‧‧伽瑪輸入電源
40‧‧‧電阻元件形成區域
50‧‧‧觸點
52‧‧‧電源端子
100‧‧‧半導體裝置
L‧‧‧長度
RX‧‧‧伽瑪電阻

Claims (9)

  1. 一種半導體裝置，具備：基板；絶緣膜，埋入該基板，具有複數開口部；複數虛擬擴散層，設置於位在該複數開口部內之該基板；複數電阻元件，在電阻元件形成區域中，以俯視時不與該虛擬擴散層重疊的方式設置於該絶緣膜上，並往第1方向延伸；以及複數虛擬電阻元件，在該電阻元件形成區域中，設置於該絶緣膜上及該虛擬擴散層上，並往該第1方向延伸；該虛擬電阻元件，俯視時與在第2方向排列的至少二個該虛擬擴散層重疊，該第2方向和該第1方向於該基板在水平面內垂直；該複數虛擬擴散層，設置於俯視時與該虛擬電阻元件重疊的區域，且未設置於該電阻元件形成區域中的其他區域。
  2. 一種半導體裝置，具備：基板；絶緣膜，埋入該基板，具有複數開口部；複數虛擬擴散層，設置於位在該複數開口部內之該基板；複數電阻元件，在電阻元件形成區域中，以俯視時不與該虛擬擴散層重疊的方式設置於該絶緣膜上，並往第1方向延伸；以及複數虛擬電阻元件，在該電阻元件形成區域中，設置於該絶緣膜上及該虛擬擴散層上，並往該第1方向延伸；該虛擬電阻元件，俯視時與在第2方向排列的至少二個該虛擬擴散層重疊，該第2方向和該第1方向於該基板在水平面內垂直；該半導體裝置並具備自該電阻元件往該第2方向突出之凸部。
  3. 如申請專利範圍第2項之半導體裝置，其中，具備複數該凸部，該複數虛擬電阻元件及該複數虛擬擴散層，係設置於一個該凸部與其他該凸部之間。
  4. 如申請專利範圍第2或3項之半導體裝置，其中，該複數虛擬擴散層，設置於俯視時與該虛擬電阻元件重疊的區域、及位於該等重疊的區域彼此之間的區域。
  5. 如申請專利範圍第4項之半導體裝置，其中，該複數虛擬擴散層，在俯視時與該虛擬電阻元件重疊的區域、及位於該等重疊的區域彼此之間的區域中，以在該第2方向上互相鄰接之二個該虛擬擴散層的間隔成為一定的方式配置。
  6. 如申請專利範圍第1項之半導體裝置，其中，該複數虛擬擴散層，於俯視時與該虛擬電阻元件重疊的區域中，以在該第2方向上互相鄰接之二個該虛擬擴散層的間隔成為一定的方式配置。
  7. 如申請專利範圍第5項之半導體裝置，其中，該複數虛擬擴散層，設置於該電阻元件形成區域之外側，該電阻元件形成區域之外側所設置的該複數虛擬擴散層，係以如下方式配置：在該第2方向互相鄰接之二個該虛擬擴散層的間隔，成為與位於俯視時與該虛擬電阻元件重疊的區域設置之互相鄰接之二個該虛擬擴散層所具有的間隔相等之間隔。
  8. 如申請專利範圍第1至3項中任一項之半導體裝置，其中，該虛擬電阻元件，俯視時，與於該第1方向排列的至少二個該虛擬擴散層重疊。
  9. 如申請專利範圍第1至3項中任一項之半導體裝置，其中，該基板之表面中，設置於該電阻元件形成區域之該複數虛擬擴散層所占有的面積，為該電阻元件形成區域的面積之20%以上。
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