JP2008159974A - 光電変換装置及びその製造方法並びにラインイメージセンサｉｃの製造方法 - Google Patents
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Abstract
【課題】 保護膜の膜厚を均一にすることにより、ラインイメージセンサＩＣの各光電変換素子から出力される電気信号の値のバラツキを抑える。
【解決手段】 半導体基板１０１上には、互いに隙間を空けつつＸ，Ｙ方向に並んで複数のラインイメージセンサＩＣ１１０が形成される。ラインイメージセンサＩＣ１１０の相互間の隙間が、スクライブライン１０２Ｘ，１０２Ｙとなる。スクライブライン１０２Ｙの形成領域のうち、任意のラインイメージセンサＩＣ１１０の短辺１１０Ｓと、任意のラインイメージセンサＩＣ１１０に対してＸ方向に隣接する他のラインイメージセンサＩＣ１１０の短辺１１０Ｓとが向かい合う領域に、ダミー配線１２０によるパタンーを形成する。プラズマＣＶＤ法により原料ガスを生成すると、ダミーイメージセンサＩＣ１１０上のみならず、ダミー配線１２０上にも、原料ガスが均一に堆積する。このため、ラインイメージセンサＩＣ１１０上に、膜厚が均一な保護膜が形成される。
【選択図】 図１
【解決手段】 半導体基板１０１上には、互いに隙間を空けつつＸ，Ｙ方向に並んで複数のラインイメージセンサＩＣ１１０が形成される。ラインイメージセンサＩＣ１１０の相互間の隙間が、スクライブライン１０２Ｘ，１０２Ｙとなる。スクライブライン１０２Ｙの形成領域のうち、任意のラインイメージセンサＩＣ１１０の短辺１１０Ｓと、任意のラインイメージセンサＩＣ１１０に対してＸ方向に隣接する他のラインイメージセンサＩＣ１１０の短辺１１０Ｓとが向かい合う領域に、ダミー配線１２０によるパタンーを形成する。プラズマＣＶＤ法により原料ガスを生成すると、ダミーイメージセンサＩＣ１１０上のみならず、ダミー配線１２０上にも、原料ガスが均一に堆積する。このため、ラインイメージセンサＩＣ１１０上に、膜厚が均一な保護膜が形成される。
【選択図】 図１
Description
本発明は光電変換装置及びその製造方法並びにラインイメージセンサＩＣの製造方法に関し、ラインイメージセンサＩＣに配置されている各光電変換素子から出力される電気信号の値のバラツキを低減するように工夫したものである。
イメージスキャナやファクシミリなどの画像読取機器では、画像を読み取るために、読取部にラインイメージセンサＩＣを備えている。
ラインイメージセンサＩＣの形状は、細長い長方形になっている。このようなラインイメージセンサＩＣでは、複数個（例えば４００個）の光電変換素子（受光素子、ピクセル）が、長手方向に沿い一列に並んだ状態で配置されると共に、光電変換素子が配置された領域に隣接する領域に、アルミニウムなどの導電材で形成した電気配線が配置されている。
ラインイメージセンサＩＣでは、光電変換素子の受光面を保護するために、半導体基板の表面（光電変換素子の受光面）を覆う状態で、透明な保護膜が形成されている。この保護膜としては、プラズマＣＶＤ法（プラズマ化学気相成長法）により成膜した、窒化シリコン（ＳｉＮ）膜等が採用されている。
ここで、複数のラインイメージセンサＩＣを半導体基板（半導体ウエハ）上に形成してなる光電変換装置の構成について、図７及び図７のＡ−Ａ断面である図８を参照して説明する。なお、図７及び図８では、構成が理解し易いように、各部材の寸法はデフォルメして示している。
図７及び図８に示すように、光電変換装置では、半導体基板（半導体ウエハ）１の表面に、複数のラインイメージセンサＩＣ１０が形成されている。例えば、半導体基板１のウエハ直径が６インチである場合には、１つの半導体基板１上に数千個のラインイメージセンサＩＣ１０が形成される。
細長い長方形となっている各ラインイメージセンサＩＣ１０には、複数個（例えば４００個）の光電変換素子１１が、長手方向（Ｘ方向）に沿い一列に並んだ状態で配置されている。
細長い長方形となっている各ラインイメージセンサＩＣ１０には、複数個（例えば４００個）の光電変換素子１１が、長手方向（Ｘ方向）に沿い一列に並んだ状態で配置されている。
ラインイメージセンサＩＣ１０の寸法は、例えば横方向寸法（Ｘ方向寸法）が１０ｍｍ〜２０ｍｍであり、縦方向寸法（Ｙ方向寸法）が０．３ｍｍ〜０．５ｍｍとなっている。このようなラインイメージセンサＩＣ１０は、半導体基板１の表面において、互いに隙間を空けて、横方向（Ｘ方向）及び縦方向（Ｙ方向）に並んだ状態で形成されている。
そして、隣接するラインイメージセンサＩＣ１０間の隙間が、スクライブライン２Ｘ，２Ｙとなっている。横方向（Ｘ方向）に伸びるスクライブライン２Ｘは、長方形のラインイメージセンサＩＣ１０の長辺１０Ｌに沿って形成されており、縦方向（Ｙ方向）に伸びるスクライブライン２Ｙは、長方形のラインイメージセンサＩＣ１０の短辺１０Ｓに沿って形成されている。
換言すると、スクライブライン２Ｘとスクライブライン２Ｙとが格子状に形成されており、縦横方向（ＹＸ方向）に並んだ各ラインイメージセンサＩＣ１０は、その周囲が、スクライブライン２Ｘ，２Ｙに囲まれている。
なお、各スクライブライン２Ｘ、２Ｙの幅ＷＸ，ＷＹは、それぞれ、例えば５０μｍ〜２００μｍとなっている。
換言すると、スクライブライン２Ｘとスクライブライン２Ｙとが格子状に形成されており、縦横方向（ＹＸ方向）に並んだ各ラインイメージセンサＩＣ１０は、その周囲が、スクライブライン２Ｘ，２Ｙに囲まれている。
なお、各スクライブライン２Ｘ、２Ｙの幅ＷＸ，ＷＹは、それぞれ、例えば５０μｍ〜２００μｍとなっている。
半導体基板１の表面には、透明な絶縁分離膜（酸化膜）３が形成されている。この絶縁分離膜３の表面のうち、ラインイメージセンサＩＣ１０が形成されている領域内であって、光電変換素子１１が形成されている領域に隣接する領域（光電変換素子１１が形成されていない領域）には、アルミニウムからなる電気配線１２が形成されている。この電気配線１２は、光電変換素子１１に電気的に接続されている。なお、図７では、電気配線１２は図示省略している。
絶縁分離膜３の表面のうち、ラインイメージセンサＩＣ１０が形成されている領域内であって、隣接する光電変換素子１１の間の位置には、遮光用の画素間遮光アルミニウム（図示省略）が配置されている。
絶縁分離膜３の表面には、プラズマＣＶＤ法により、窒化シリコン（ＳｉＮ）等による透明な保護膜４が形成されている。即ち、保護膜４は、絶縁分離膜３を間に介して、光電変換素子１１の受光面１１ａを覆う状態で形成されている。
絶縁分離膜３の表面には、プラズマＣＶＤ法により、窒化シリコン（ＳｉＮ）等による透明な保護膜４が形成されている。即ち、保護膜４は、絶縁分離膜３を間に介して、光電変換素子１１の受光面１１ａを覆う状態で形成されている。
そして、ダイシング装置（切断装置）により、スクライブライン２Ｘ，２Ｙに沿って切断をすることにより、個々の独立したラインイメージセンサＩＣ１０が製造される。
イメージスキャナ等の画像読取装置に組み込んだラインイメージセンサＩＣ１０により、画像を正確に読み取るためには、各光電変換素子１１に向かって同一光量の光が入射した場合、各光電変換素子１１から出力される電気信号の値が同一であることが必要である。
しかし、保護膜４はプラズマＣＶＤ法により成膜されるため、その膜厚は電気配線１２や画素間遮光アルミニウムの配置状態によってバラツク。保護膜４の膜厚がバラツクと、保護膜４や絶縁分離膜３での反射・干渉条件が変化し、各光電変換素子１１に実際に入射される光量が変化してしまう。このような状況下では、各光電変換素子１１に向かって同一光量の光が入射したとしても、各光電変換素子１１に実際に入射される光量が異なってしまい、各光電変換素子１１から出力される電気信号の値にバラツキが生じてしまう。
ここで、保護膜４の膜厚が異なることにより、保護膜４や絶縁分離膜３での反射・干渉条件が変化する理由を更に説明する。
ラインイメージセンサＩＣ１０の外側から、光電変換素子１１に向かって光が入射されると、入射した光の一部は、保護膜４と絶縁分離膜３との界面、並びに、絶縁分離膜３と光電変換素子１１の受光面１１ａとの界面で反射し、反射した光は、保護膜４の表面、並びに、保護膜４と絶縁分離膜３との界面で再び反射して多重干渉を起こす。このとき、保護膜４の膜厚がバラツクと反射・干渉条件が膜厚によって変化し、各光電変換素子１１に実際に入射される光量が異なってしまい、各光電変換素子１１から出力される電気信号の値（電圧値）にバラツキが生じてしまうのである。
図９は、従来のラインイメージセンサＩＣ１０において、保護膜４の膜厚が変化したときの各光電変換素子（ピクセル：Pixel）１１の出力特性を示している。
即ち、実線は、各光電変換素子１１から出力される電気信号の電圧比を示しており、点線は、各光電変換素子１１の上に形成した保護膜４の膜厚比を示している。
図９から分かるように、保護膜４の膜厚が変化することにより、各光電変換素子１１から出力される電気信号の電圧値が変化することが理解される。
なお、図９では、保護膜４の膜厚比（膜厚）が増加すると、光電変換素子１１から出力される電気信号の値が増加しているが、反射・干渉条件によっては、保護膜４の膜厚比（膜厚）が増加すると、光電変換素子１１から出力される電気信号の値が減少することもある。
即ち、実線は、各光電変換素子１１から出力される電気信号の電圧比を示しており、点線は、各光電変換素子１１の上に形成した保護膜４の膜厚比を示している。
図９から分かるように、保護膜４の膜厚が変化することにより、各光電変換素子１１から出力される電気信号の電圧値が変化することが理解される。
なお、図９では、保護膜４の膜厚比（膜厚）が増加すると、光電変換素子１１から出力される電気信号の値が増加しているが、反射・干渉条件によっては、保護膜４の膜厚比（膜厚）が増加すると、光電変換素子１１から出力される電気信号の値が減少することもある。
保護膜の膜厚のバラツキを原因とした、各光電変換素子の電気信号の値のバラツキを抑える技術として、保護膜の表面に凹凸を設けたものがある（例えば、特許文献１参照）。この技術では、保護膜の表面に設けた凹凸の１ピッチの寸法を、光電変換素子の受光面の縦方向寸法や横方向寸法よりも、小さくしている。このため、一つの光電変換素子には、干渉条件が異なる多数の光線が入射されて、それぞれの光線の干渉効果が相殺される。この結果、各光電変換素子に実際に入射される光量が均一化され、各光電変換素子から出力される電気信号の値が均一化する。
また、保護膜の膜厚のバラツキを原因とした、各光電変換素子の電気信号の値のバラツキを抑える他の技術としては、保護膜のうち、光電変換素子の受光面の真上に位置する部分を取り除く技術がある。
ところで、特許文献１に示す技術のように、保護膜の表面にピッチ寸法の短い凹凸を形成することは、実際には極めて困難な作業であった。また、凹凸の寸法や、凹凸の形状によっては、逆に、電気信号の値のバラツキが大きくなる恐れがある。
また、保護膜のうち、光電変換素子の受光面の真上に位置する部分を取り除く技術では、光電変換素子の保護を目的とする保護膜を取り除くため、光電変換素子の保護が不十分になるという問題がある。
更に根本的な問題は、保護膜４の膜厚がバラツク原因やメカニズムが正確に解明されていないことである。
つまり、従来予想できていたことは、次の（１）（２）のみである。
（１）半導体基板１を成膜室内に設置してプラズマＣＶＤ法により保護膜４を成膜する際においては、成膜室内における原料ガス（プラズマ化した原料）の密度は、成膜室内での電界条件が異なることにより変化する。
（２）電気配線１２や画素間遮光アルミニウムは、導電材（アルミニウム）であるため、この電気配線１２や画素間遮光アルミニウムの配置状態によって、成膜室内の電界条件が変化してしまう。
（１）半導体基板１を成膜室内に設置してプラズマＣＶＤ法により保護膜４を成膜する際においては、成膜室内における原料ガス（プラズマ化した原料）の密度は、成膜室内での電界条件が異なることにより変化する。
（２）電気配線１２や画素間遮光アルミニウムは、導電材（アルミニウム）であるため、この電気配線１２や画素間遮光アルミニウムの配置状態によって、成膜室内の電界条件が変化してしまう。
従来では、上記（１），（２）に示すことは予想できていたが、導電材の配置状況により、保護膜４のどの部分において、どのようなメカニズムにより、膜厚が増減するのかが解明されていなかった。
本願発明者は、保護膜４の膜厚の変化（バラツキ）と、導電材の配置との関係を鋭意研究した結果、保護膜４の膜厚の変化と導電材の配置との因果関係を突き止めた。
ここで、本願発明者が突き止めた、保護膜４の膜厚の変化（バラツキ）と導電材の配置との因果関係を、図７のＢ−Ｂ断面である図１０を参照して説明する。
図１０において、１は半導体基板（半導体ウエハ）、２Ｙはスクライブライン、３は絶縁分離膜、４は保護膜、１０はラインイメージセンサＩＣ、１０ＳはラインイメージセンサＩＣ１０の短辺、１１は光電変換素子、１３は画素間遮光アルミニウムである。
画素間遮光アルミニウム１３は、絶縁分離膜３の表面のうち、ラインイメージセンサＩＣ１０が形成されている領域内であって、隣接する光電変換素子１１の間の位置に配置されている。
なお、図１０では、電気配線１２は、図面上には示されないが、電気配線１２も存在している。
画素間遮光アルミニウム１３は、絶縁分離膜３の表面のうち、ラインイメージセンサＩＣ１０が形成されている領域内であって、隣接する光電変換素子１１の間の位置に配置されている。
なお、図１０では、電気配線１２は、図面上には示されないが、電気配線１２も存在している。
図１０に示すように、各ラインイメージセンサＩＣ１０には、複数個（例えば４００個）の光電変換素子１１が、長手方向（Ｘ方向）に沿い一列に並んだ状態で配置されている。保護膜４は、絶縁分離膜３を間に介して、光電変換素子１１の受光面１１ａを覆う状態で形成されている。
本願発明者は、実験と観察を重ねることにより、図１０に示すように、保護膜４の膜厚は、ラインイメージセンサＩＣ１０の長手方向（Ｘ方向）の端部での厚さが、ラインイメージセンサＩＣ１０の長手方向（Ｘ方向）の中央部での厚さに比べて厚くなっている、という事実を把握した。
即ち、長手方向（Ｘ方向）に沿い一列に並んだ光電変換素子１１のうち端部（短辺１０Ｓ側）側に位置する光電変換素子１１の上に成膜された保護膜４の厚さは、長手方向（Ｘ方向）に沿い一列に並んだ光電変換素子１１のうち中央部（長辺１０Ｌの中央部分）に位置する光電変換素子１１の上に成膜された保護膜４の厚さに比べて厚くなっている、という事実を把握した。
即ち、長手方向（Ｘ方向）に沿い一列に並んだ光電変換素子１１のうち端部（短辺１０Ｓ側）側に位置する光電変換素子１１の上に成膜された保護膜４の厚さは、長手方向（Ｘ方向）に沿い一列に並んだ光電変換素子１１のうち中央部（長辺１０Ｌの中央部分）に位置する光電変換素子１１の上に成膜された保護膜４の厚さに比べて厚くなっている、という事実を把握した。
このように保護膜４の膜厚が変化する原因は、半導体基板１上に導電材（アルミニウム）が存在するか否か、そして、導電材が存在する場合には導電材の配置密度や配線密度の状態によることを、本願発明者は解明した。
つまり、半導体基板１上に導電材が存在しない部分では、成膜室の空間のうち当該部分に近い空間の電界条件は変化せず、導電材が存在しない部分の表面では、保護膜４の膜厚が相対的に薄くなることを解明した。
また、半導体基板１上に導電材が存在する部分では、導電材がアンテナと同様な作用を果たすため、成膜室の空間のうち当該部分に近い空間の電界強度が強くなり、導電材が存在する部分の表面に成膜される保護膜４の膜厚が厚くなることを解明した。
しかも、導電材の配置密度や配線密度が高ければ高い程、導電材によるアンテナと同様な作用が強くなり、保護膜４の膜厚が厚くなることを解明した。
一方、導電材の配置密度や配線密度が低かったり、導電材が平面であったりした場合には、導電材によるアンテナと同様な作用が弱くなり、保護膜４の膜厚は、導電材が存在しない場合に比べては厚いが、膜厚の増加が抑えられることを解明した。
また、半導体基板１上に導電材が存在する部分では、導電材がアンテナと同様な作用を果たすため、成膜室の空間のうち当該部分に近い空間の電界強度が強くなり、導電材が存在する部分の表面に成膜される保護膜４の膜厚が厚くなることを解明した。
しかも、導電材の配置密度や配線密度が高ければ高い程、導電材によるアンテナと同様な作用が強くなり、保護膜４の膜厚が厚くなることを解明した。
一方、導電材の配置密度や配線密度が低かったり、導電材が平面であったりした場合には、導電材によるアンテナと同様な作用が弱くなり、保護膜４の膜厚は、導電材が存在しない場合に比べては厚いが、膜厚の増加が抑えられることを解明した。
図１０を基に説明すると、半導体基板１の表面のうちスクライブライン２Ｙが形成されている部分には、導電材（アルミニウム）が存在しないので、原料ガス（プラズマ化した原料）の堆積（成膜）は相対的に薄く成膜がなされる。
一方、半導体基板１の表面のうちラインイメージセンサＩＣ１０が形成される部分には、導電材（アルミニウム）である画素間遮光アルミニウム１３や電気配線１２が存在するため、原料ガス（プラズマ化した原料）の成膜が促進される。
しかも、スクライブライン２Ｙが形成されている部分において成膜が行われないので、スクライブライン２Ｙに向かって進行してきた原料ガス（プラズマ化した原料）は、ラインイメージセンサＩＣ１０の長手方向（Ｘ方向）の端部に向かって進み、ラインイメージセンサＩＣ１０の長手方向（Ｘ方向）の端部において堆積して成膜される。
しかも、スクライブライン２Ｙが形成されている部分において成膜が行われないので、スクライブライン２Ｙに向かって進行してきた原料ガス（プラズマ化した原料）は、ラインイメージセンサＩＣ１０の長手方向（Ｘ方向）の端部に向かって進み、ラインイメージセンサＩＣ１０の長手方向（Ｘ方向）の端部において堆積して成膜される。
結局、ラインイメージセンサＩＣ１０の長手方向（Ｘ方向）の端部においては、当初からこの端部に向かって進行してきた原料ガス（プラズマ化した原料）と、当初はスクライブライン２Ｙに向かって進行してきたが、その後に進行方向が変化してラインイメージセンサＩＣ１０の端部に向かって進行してきた原料ガス（プラズマ化した原料）とが、重なって堆積して成膜されることになる。
この結果、ラインイメージセンサＩＣ１０の長手方向（Ｘ方向）の端部での保護膜４の膜厚が、ラインイメージセンサＩＣ１０の長手方向（Ｘ方向）の中央部での保護膜４の膜厚に比べて厚くなるということを解明した。
この結果、ラインイメージセンサＩＣ１０の長手方向（Ｘ方向）の端部での保護膜４の膜厚が、ラインイメージセンサＩＣ１０の長手方向（Ｘ方向）の中央部での保護膜４の膜厚に比べて厚くなるということを解明した。
なお、半導体基板１の表面のうちスクライブライン２Ｘ、２Ｙを形成した領域の一部に、ＴＥＧ（Test Element Group）を配置することもあるが、ＴＥＧの電気配線の配線密度が低いため、ＴＥＧを配置した場合であっても、スクライブライン２Ｘ、２Ｙ上に堆積する保護膜の膜厚は薄いものとなり、ラインイメージセンサＩＣ１０の長手方向（Ｘ方向）の端部において、保護膜４の膜厚が厚くなるという現象が同様に発生する。
本発明は、図１０を基に説明した、保護膜の膜厚変化と導電材の配置との間に因果関係があるという知見を基に、ラインイメージセンサＩＣに形成する保護膜の膜厚を均一にし、これにより、各ラインイメージセンサＩＣに配置された光電変換素子から出力される電気信号の値を均一化することができる、光電変換装置及びその製造方法並びにラインイメージセンサＩＣの製造方法を提供することを目的とする。
上記課題を解決する本発明の光電変換装置の構成は、
半導体基板と、
前記半導体基板の表面に、互いに隙間を空けて形成された長方形の複数のラインイメージセンサＩＣと、
隣接するラインイメージセンサＩＣの前記隙間に形成されたスクライブラインと、
長方形の前記ラインイメージセンサＩＣの短辺に沿い形成されたスクライブラインの形成領域であって、任意のラインイメージセンサＩＣの短辺と、それに隣接する他のラインイメージセンサＩＣの短辺とが向かい合う領域に形成された導電材からなるダミー配線と、
前記ダミー配線を含めて前記半導体基板の表面を覆う状態で、プラズマＣＶＤ法により形成された保護膜とを有することを特徴とする。
半導体基板と、
前記半導体基板の表面に、互いに隙間を空けて形成された長方形の複数のラインイメージセンサＩＣと、
隣接するラインイメージセンサＩＣの前記隙間に形成されたスクライブラインと、
長方形の前記ラインイメージセンサＩＣの短辺に沿い形成されたスクライブラインの形成領域であって、任意のラインイメージセンサＩＣの短辺と、それに隣接する他のラインイメージセンサＩＣの短辺とが向かい合う領域に形成された導電材からなるダミー配線と、
前記ダミー配線を含めて前記半導体基板の表面を覆う状態で、プラズマＣＶＤ法により形成された保護膜とを有することを特徴とする。
また本発明の光電変換装置の構成は、
半導体基板と、
前記半導体基板の表面に、互いに隙間を空けて形成された長方形の複数のラインイメージセンサＩＣと、
隣接するラインイメージセンサＩＣの前記隙間に形成されたスクライブラインと、
長方形の前記ラインイメージセンサＩＣの短辺に沿い形成されたスクライブラインの形成領域であって、任意のラインイメージセンサＩＣの短辺と、それに隣接する他のラインイメージセンサＩＣの短辺とが向かい合う領域に形成された導電材からなるダミー配線と、
前記ダミー配線を含めて前記半導体基板の表面を覆う状態で、プラズマＣＶＤ法により形成された保護膜とを有し、
しかも、前記ダミー配線は、ダミー配線の分布密度が均一となるようなパターンに形成されると共に、前記ダミー配線の相互間の間隔は、前記ラインイメージセンサＩＣに形成される電気配線の相互間の間隔のうち最も短い間隔と等しくなっていることを特徴とする。
半導体基板と、
前記半導体基板の表面に、互いに隙間を空けて形成された長方形の複数のラインイメージセンサＩＣと、
隣接するラインイメージセンサＩＣの前記隙間に形成されたスクライブラインと、
長方形の前記ラインイメージセンサＩＣの短辺に沿い形成されたスクライブラインの形成領域であって、任意のラインイメージセンサＩＣの短辺と、それに隣接する他のラインイメージセンサＩＣの短辺とが向かい合う領域に形成された導電材からなるダミー配線と、
前記ダミー配線を含めて前記半導体基板の表面を覆う状態で、プラズマＣＶＤ法により形成された保護膜とを有し、
しかも、前記ダミー配線は、ダミー配線の分布密度が均一となるようなパターンに形成されると共に、前記ダミー配線の相互間の間隔は、前記ラインイメージセンサＩＣに形成される電気配線の相互間の間隔のうち最も短い間隔と等しくなっていることを特徴とする。
また本発明の光電変換装置の構成は、
半導体基板と、
前記半導体基板の表面に、互いに隙間を空けて形成された長方形の複数のラインイメージセンサＩＣと、
隣接するラインイメージセンサＩＣの前記隙間に形成されたスクライブラインと、
前記スクライブラインのうち、長方形の前記ラインイメージセンサＩＣの短辺に沿い形成されたスクライブラインの形成領域であって、任意のラインイメージセンサＩＣの短辺と、それに隣接する他のラインイメージセンサＩＣの短辺との間の中央部の領域に形成された導電材からなるダミー配線と、
前記ダミー配線を含めて前記半導体基板の表面を覆う状態で、プラズマＣＶＤ法により形成された保護膜とを有し、
しかも、前記ダミー配線は、ダミー配線の分布密度が均一となるようなパターンに形成されると共に、前記ダミー配線の相互間の間隔は、前記ラインイメージセンサＩＣに形成される電気配線の相互間の間隔のうち最も短い間隔と等しくなっていることを特徴とする。
半導体基板と、
前記半導体基板の表面に、互いに隙間を空けて形成された長方形の複数のラインイメージセンサＩＣと、
隣接するラインイメージセンサＩＣの前記隙間に形成されたスクライブラインと、
前記スクライブラインのうち、長方形の前記ラインイメージセンサＩＣの短辺に沿い形成されたスクライブラインの形成領域であって、任意のラインイメージセンサＩＣの短辺と、それに隣接する他のラインイメージセンサＩＣの短辺との間の中央部の領域に形成された導電材からなるダミー配線と、
前記ダミー配線を含めて前記半導体基板の表面を覆う状態で、プラズマＣＶＤ法により形成された保護膜とを有し、
しかも、前記ダミー配線は、ダミー配線の分布密度が均一となるようなパターンに形成されると共に、前記ダミー配線の相互間の間隔は、前記ラインイメージセンサＩＣに形成される電気配線の相互間の間隔のうち最も短い間隔と等しくなっていることを特徴とする。
また本発明の光電変換装置の製造方法は、
前記の光電変換装置を製造する製造方法であって、
半導体基板の表面に、ラインイメージセンサＩＣの受光部となる光電変換素子を形成し、
前記光電変換素子が形成された前記半導体基板の表面に絶縁膜を形成し、
前記絶縁膜の表面に導電材膜を堆積し、堆積した導電材膜をエッチングすることにより、電気配線と、光電変換素子の間に位置する画素間遮光導電材と、任意のラインイメージセンサＩＣの短辺とそれに隣接する他のラインイメージセンサＩＣの短辺との間に位置するダミー配線を形成し、
前記電気配線，前記画素間遮光導電材及び前記ダミー配線が形成された前記絶縁膜の表面に、プラズマＣＶＤ法により保護膜を形成することを特徴とする。
前記の光電変換装置を製造する製造方法であって、
半導体基板の表面に、ラインイメージセンサＩＣの受光部となる光電変換素子を形成し、
前記光電変換素子が形成された前記半導体基板の表面に絶縁膜を形成し、
前記絶縁膜の表面に導電材膜を堆積し、堆積した導電材膜をエッチングすることにより、電気配線と、光電変換素子の間に位置する画素間遮光導電材と、任意のラインイメージセンサＩＣの短辺とそれに隣接する他のラインイメージセンサＩＣの短辺との間に位置するダミー配線を形成し、
前記電気配線，前記画素間遮光導電材及び前記ダミー配線が形成された前記絶縁膜の表面に、プラズマＣＶＤ法により保護膜を形成することを特徴とする。
また本発明のラインイメージセンサＩＣの製造方法は、
前記の光電変換装置を、スクライブラインに沿って切断して個々の独立したラインイメージセンサＩＣを製造する製造方法であって、
半導体基板の表面に、ラインイメージセンサＩＣの受光部となる光電変換素子を形成し、
前記光電変換素子が形成された前記半導体基板の表面に絶縁膜を形成し、
前記絶縁膜の表面に導電材膜を堆積し、堆積した導電材膜をエッチングすることにより、電気配線と、光電変換素子の間に位置する画素間遮光導電材と、任意のラインイメージセンサＩＣの短辺とそれに隣接する他のラインイメージセンサＩＣの短辺との間に位置するダミー配線を形成し、
前記電気配線，前記画素間遮光導電材及び前記ダミー配線が形成された前記絶縁膜の表面に、プラズマＣＶＤ法により保護膜を形成して光電変換装置を形成し、
前記光電変換装置をスクライブラインに沿って切断して個々の独立したラインイメージセンサを製造することを特徴とする。
前記の光電変換装置を、スクライブラインに沿って切断して個々の独立したラインイメージセンサＩＣを製造する製造方法であって、
半導体基板の表面に、ラインイメージセンサＩＣの受光部となる光電変換素子を形成し、
前記光電変換素子が形成された前記半導体基板の表面に絶縁膜を形成し、
前記絶縁膜の表面に導電材膜を堆積し、堆積した導電材膜をエッチングすることにより、電気配線と、光電変換素子の間に位置する画素間遮光導電材と、任意のラインイメージセンサＩＣの短辺とそれに隣接する他のラインイメージセンサＩＣの短辺との間に位置するダミー配線を形成し、
前記電気配線，前記画素間遮光導電材及び前記ダミー配線が形成された前記絶縁膜の表面に、プラズマＣＶＤ法により保護膜を形成して光電変換装置を形成し、
前記光電変換装置をスクライブラインに沿って切断して個々の独立したラインイメージセンサを製造することを特徴とする。
本発明によれば、半導体基板上に形成された複数のラインイメージセンサＩＣの相互間の隙間であるスクライブラインの形成領域であって、任意のラインイメージセンサＩＣの短辺と、それに隣接する他のラインイメージセンサＩＣの短辺とが向かい合う領域に、導電材からなるダミー配線を形成した。
このため、プラズマＣＶＤ法により保護膜を形成すると、保護膜は、ラインイメージセンサＩＣの上のみならず、ダミー配線の上にも形成される。このため、プラズマ化した原料ガスのうち、ダミー配線に向かって進行したものは、ダミー配線の上で堆積して成膜され、ラインイメージセンサＩＣ側に流れていくことはない。この結果、ラインイメージセンサＩＣの上に形成された保護膜の膜厚は、長手方向のどの部分であっても均一化する。
このように、ラインイメージセンサＩＣ上の保護膜の膜厚が均一化するため、長手方向のどの部分であっても、保護膜による反射・干渉条件が等しくなり、ラインイメージセンサＩＣに備えられた複数の光電変換素子から出力される電気信号の値のバラツキを抑えることができる。
このため、プラズマＣＶＤ法により保護膜を形成すると、保護膜は、ラインイメージセンサＩＣの上のみならず、ダミー配線の上にも形成される。このため、プラズマ化した原料ガスのうち、ダミー配線に向かって進行したものは、ダミー配線の上で堆積して成膜され、ラインイメージセンサＩＣ側に流れていくことはない。この結果、ラインイメージセンサＩＣの上に形成された保護膜の膜厚は、長手方向のどの部分であっても均一化する。
このように、ラインイメージセンサＩＣ上の保護膜の膜厚が均一化するため、長手方向のどの部分であっても、保護膜による反射・干渉条件が等しくなり、ラインイメージセンサＩＣに備えられた複数の光電変換素子から出力される電気信号の値のバラツキを抑えることができる。
本発明を実施するための最良の形態を実施例に基づき詳細に説明する。
本発明の実施例１にかかる光電変換装置、即ち複数のラインイメージセンサＩＣを半導体基板（半導体ウエハ）上に形成してなる光電変換装置を、図１及び図１のＣ−Ｃ断面である図２、図１のＤ−Ｄ断面である図３を参照して説明する。なお、図１〜図３では、構成が理解し易いように、各部材の寸法はデフォルメして示している。
図１〜図３に示すように、この光電変換装置では、半導体基板（半導体ウエハ）１０１の表面に、複数のラインイメージセンサＩＣ１１０が形成されている。例えば、半導体基板１０１のウエハ直径が６インチである場合には、１つの半導体基板１０１上に数千個のラインイメージセンサＩＣ１１０が形成される。
細長い長方形となっている各ラインイメージセンサＩＣ１１０には、複数個（例えば４００個）の光電変換素子１１１が、長手方向（Ｘ方向）に沿い一列に並んだ状態で配置されている。
細長い長方形となっている各ラインイメージセンサＩＣ１１０には、複数個（例えば４００個）の光電変換素子１１１が、長手方向（Ｘ方向）に沿い一列に並んだ状態で配置されている。
ラインイメージセンサＩＣ１１０の寸法は、例えば横方向寸法（Ｘ方向寸法）が１０ｍｍ〜２０ｍｍであり、縦方向寸法（Ｙ方向寸法）が０．３ｍｍ〜０．５ｍｍとなっている。このようなラインイメージセンサＩＣ１１０は、半導体基板１０１の表面において、互いに隙間を空けて、横方向（Ｘ方向）及び縦方向（Ｙ方向）に並んだ状態で形成されている。
そして、隣接するラインイメージセンサＩＣ１１０間の隙間が、スクライブライン１０２Ｘ，１０２Ｙとなっている。横方向（Ｘ方向）に伸びるスクライブライン１０２Ｘは、長方形のラインイメージセンサＩＣ１１０の長辺１１０Ｌに沿って形成されており、縦方向（Ｙ方向）に伸びるスクライブライン１０２Ｙは、長方形のラインイメージセンサＩＣ１１０の短辺１１０Ｓに沿って形成されている。
換言すると、スクライブライン１０２Ｘとスクライブライン１０２Ｙとが格子状に形成されており、縦横方向（ＹＸ方向）に並んだ各ラインイメージセンサＩＣ１１０は、その周囲が、スクライブライン１０２Ｘ，１０２Ｙに囲まれている。
なお、各スクライブライン１０２Ｘ、１０２Ｙの幅ＷＸ，ＷＹは、それぞれ、例えば５０μｍ〜２００μｍとなっている。
換言すると、スクライブライン１０２Ｘとスクライブライン１０２Ｙとが格子状に形成されており、縦横方向（ＹＸ方向）に並んだ各ラインイメージセンサＩＣ１１０は、その周囲が、スクライブライン１０２Ｘ，１０２Ｙに囲まれている。
なお、各スクライブライン１０２Ｘ、１０２Ｙの幅ＷＸ，ＷＹは、それぞれ、例えば５０μｍ〜２００μｍとなっている。
半導体基板１０１の表面には、透明な絶縁分離膜（酸化膜）１０３が形成されている。この絶縁分離膜１０３の表面のうち、ラインイメージセンサＩＣ１１０が形成されている領域内であって、光電変換素子１１１が形成されている領域に隣接する領域（光電変換素子１１１が形成されていない領域）には、アルミニウムからなる電気配線１１２が形成されている。この電気配線１１２は、光電変換素子１１１に電気的に接続されている。
絶縁分離膜１０３の表面のうち、ラインイメージセンサＩＣ１１０が形成されている領域内であって、隣接する光電変換素子１１１の間の位置には、遮光用の画素間遮光アルミニウム１１３が配置されている。
絶縁分離膜１０３の表面には、プラズマＣＶＤ法により、窒化シリコン（ＳｉＮ）等による透明な保護膜１０４が形成されている。即ち、保護膜１０４は、絶縁分離膜１０３を間に介して、光電変換素子１１１の受光面１１１ａを覆う状態で形成されている。
絶縁分離膜１０３の表面には、プラズマＣＶＤ法により、窒化シリコン（ＳｉＮ）等による透明な保護膜１０４が形成されている。即ち、保護膜１０４は、絶縁分離膜１０３を間に介して、光電変換素子１１１の受光面１１１ａを覆う状態で形成されている。
しかも、図２に示すように、保護膜１０４の膜厚は、ラインイメージセンサＩＣ１１０の長手方向（Ｘ方向）のどの部分においても均一になっている。つまり、光電変換素子１１１の上に成膜された保護膜１０４の膜厚は、ラインイメージセンサＩＣ１１０の長手方向（Ｘ方向）のどの部分においても均一になっている。このように、保護膜１０４の膜厚が均一になった理由とメカニズムは後述する。
本実施例では、絶縁分離膜１０３の表面であってスクライブライン１０２Ｙが形成された領域のうち、任意のラインイメージセンサＩＣ１１０の短辺１１０Ｓ（任意のラインイメージセンサＩＣ１１０の端部）と、それに隣接する（横方向（Ｘ方向）に隣接する）他のラインイメージセンサＩＣ１１０の短辺１１０Ｓ（他のラインイメージセンサＩＣ１１０の端部）とが向かい合う領域に、アルミニウム（導電材）でなるダミー配線１２０が形成されている。
このダミー配線１２０は、アルミニウム（導電材）であるダミー配線１２０の分布密度が均一になるようなパターン、この例では、格子状のパターンに形成されている。
なお、ダミー配線１２０により形成するパターンは、ダミー配線（導電材）１２０の分布密度が均一になるものであれば、他のパターンとすることもできる。
なお、ダミー配線１２０により形成するパターンは、ダミー配線（導電材）１２０の分布密度が均一になるものであれば、他のパターンとすることもできる。
しかも、ダミー配線１２０の相互間の間隔は、ラインイメージセンサＩＣ１１０に形成した電気配線１１２の相互間の間隔のうち、最も短い間隔と同じにしている。
つまり、半導体イメージセンサＩＣ１１０を製造する半導体製造装置により、電気配線１１２とダミー配線１２０を形成する。このとき、ダミー配線１２０の相互間の間隔が、半導体製造装置の能力により決まる、最も短い配線相互間の間隔となるように、ダミー配線１２０を形成している。
具体的には、現状では、ダミー配線１２０の相互間の間隔を0.5μｍ〜1μｍとしている。
つまり、半導体イメージセンサＩＣ１１０を製造する半導体製造装置により、電気配線１１２とダミー配線１２０を形成する。このとき、ダミー配線１２０の相互間の間隔が、半導体製造装置の能力により決まる、最も短い配線相互間の間隔となるように、ダミー配線１２０を形成している。
具体的には、現状では、ダミー配線１２０の相互間の間隔を0.5μｍ〜1μｍとしている。
しかも、ラインイメージセンサＩＣ１１０の長手方向（Ｘ方向）に関しては、ダミー配線１２０により形成したパターンを、任意のラインイメージセンサＩＣ１１０の長手方向（Ｘ方向）の端部と、これに隣接する（横方向（Ｘ方向）に隣接する）他のラインイメージセンサＩＣ１１０の長手方向（Ｘ方向）の端部との間の中央部に形成している。
つまり、ダミー配線１２０は、任意のラインイメージセンサＩＣ１１０の長手方向（Ｘ方向）の端部近傍と、これに隣接する（横方向（Ｘ方向）に隣接する）他のラインイメージセンサＩＣ１１０の長手方向（Ｘ方向）の端部近傍には形成されていない。
つまり、ダミー配線１２０は、任意のラインイメージセンサＩＣ１１０の長手方向（Ｘ方向）の端部近傍と、これに隣接する（横方向（Ｘ方向）に隣接する）他のラインイメージセンサＩＣ１１０の長手方向（Ｘ方向）の端部近傍には形成されていない。
このように、半導体基板１０１の表面に、スクライブライン１０２Ｘ，１０２Ｙ、絶縁分離膜１０３、光電変換素子１１１、電気配線１１２、画素間遮光アルミニウム１１３のみならず、導電材（ダミー配線１２０）の分布密度が均一となり且つ線間間隔が短くなっているダミー配線１２０を形成したものに対して、プラズマＣＶＤ法により窒化シリコン（ＳｉＮ）などを成膜していくと、長手方向（Ｘ方向）に沿い一列に並んだ光電変換素子１１１の上のみならず、ダミー配線１２０が形成された領域の上においても、保護膜１０４が形成される。
しかも、一列に並んだ光電変換素子１１１の上に形成された保護膜１０４、つまり、ラインイメージセンサＩＣ１１０の保護膜１０４は、ラインイメージセンサＩＣ１１０の長手方向（Ｘ方向）のどの部分においても均一になる。
上述したように、ラインイメージセンサＩＣ１１０の長手方向（Ｘ方向）のどの部分においても、保護膜１０４の膜厚が均一になる理由とメカニズムを説明すると、次の通りである。
即ち、導電材である電気配線１１２、画素間遮光アルミニウム１１３のみならず、導電材であるダミー配線１２０が形成された半導体基板１０１に対して、プラズマＣＶＤ法により窒化シリコン（ＳｉＮ）などを成膜していくことにより保護膜１０４が形成される。
このとき、スクライブライン１０２Ｙが形成されている領域のうち、ダミー配線１２０によるパターンが形成されている領域では、当該領域に向かって進行してきた原料ガス（プラズマ化した原料）が、導電材であるダミー配線１２０が形成されている領域において堆積して成膜が行われる。このため、ダミー配線１２０によるパターンの上に、保護膜１０４が形成される。
また、導電材（アルミニウム）である画素間遮光アルミニウム１１３や電気配線１１２が形成されている領域（つまりラインイメージセンサＩＣ１１０となる領域）では、当該領域に向かって進行してきた原料ガス（プラズマ化した原料）が、ラインイメージセンサＩＣ１１０となる領域において堆積して成膜が行われる。このため、ラインイメージセンサＩＣ１１０となる領域の上に、保護膜１０４が形成される。
このため、ダミー配線１２０によるパターンが形成されている領域に向かって進行してきた原料ガス（プラズマ化した原料）は、当該領域で堆積し、ラインイメージセンサＩＣ１１０の端部に向かって進行することはほとんどない。つまり、ダミー配線１２０によるパターンが形成されている領域に向かって進行してきた原料ガス（プラズマ化した原料）が、ラインイメージセンサＩＣ１１０の端部で堆積することはほとんどない。
この結果、ラインイメージセンサＩＣ１１０の長手方向（Ｘ方向）のどの部分においても、保護膜１０４の膜厚が均一になるのである。
この結果、ラインイメージセンサＩＣ１１０の長手方向（Ｘ方向）のどの部分においても、保護膜１０４の膜厚が均一になるのである。
またダミー配線１２０の相互間の間隔は、電気配線１１２の相互間の間隔のうち最も短い間隔と同じになっている、つまり、ダミー配線１２０の線間密度が高くなっているので、ダミー配線１２０によるパターンが形成されている領域に向かって進行してきた原料ガス（プラズマ化した原料）は、確実にこの領域に堆積し、ラインイメージセンサＩＣ１１０の端部に向かうことを確実に防止できる。このため、ラインイメージセンサＩＣ１１０の保護膜１０４の膜厚を確実に均一化することができる。
また、ダミー配線１２０によるパターンは、導電材（ダミー配線１２０）の分布密度が均一となるパターンとなっているため、ダミー配線１２０によるパターンが形成されている領域に形成される保護膜１０４の膜厚は均一となる。
仮に、ダミー配線１２０によるパターンの導電材分布密度が不均一であるとすると、この領域に形成される保護膜１０４の膜厚が不均一になり、膜厚不均一に起因してこの領域で堆積しなかった原料ガスの一部がラインイメージセンサＩＣ１１０側に流れてしまう恐れがある。このような現象が生ずると、ラインイメージセンサＩＣ１１０側に流れた原料ガスが、ラインイメージセンサＩＣ１１０上に堆積して、ラインイメージセンサＩＣ１１０の保護膜１０４の膜厚が不均一になる恐れがある。
しかし、本実施例では、ダミー配線１２０によるパターンは、導電材の分布密度が均一となるパターンとなっているため、ダミー配線１２０によるパターンが形成されている領域に形成される保護膜１０４の膜厚は均一となる。このため、ダミー配線１２０側の原料ガスの一部がラインイメージセンサＩＣ１１０側に流れることはなく、ラインイメージセンサＩＣ１１０の保護膜１０４の膜厚の均一化を確保することができる。
なお、光電変換素子１１１の上に形成された保護膜１０４と、ダミー配線１２０の上に形成された保護膜１０４は、保護膜１０４を堆積後に、エッチング加工により分離している。
そして、ダイシング装置（切断装置）により、スクライブライン１０２Ｘ，１０２Ｙに沿って切断をすることにより、個々の独立したラインイメージセンサＩＣ１１０が製造される。
このようにして製造された、各ラインイメージセンサＩＣ１１０に形成された保護膜１０４の膜厚は、長手方向（Ｘ方向）のどの部分においても均一になる。
このようにして製造された、各ラインイメージセンサＩＣ１１０に形成された保護膜１０４の膜厚は、長手方向（Ｘ方向）のどの部分においても均一になる。
また切断の際には、ダミー配線１２０や、ダミー配線１２０上の保護膜１０４も切断されるが、光電変換素子１１１上の保護膜１０４と、ダミー配線１２０上の保護膜１０４が分離しているので、ダミー配線１２０上の保護膜１０４が切断されても、光電変換素子１１１上の保護膜１０４が損傷することはない。
このように、ラインイメージセンサＩＣ１１０の保護膜１０４の膜厚が長手方向（Ｘ方向）のどの部分においても均一になるため、長手方向（Ｘ方向）のどの部分においても保護膜１０４及び絶縁分離膜１０３の反射・干渉条件が等しくなる。
したがって、このようにして製造されたラインイメージセンサＩＣ１１０の各光電変換素子１１１に向かって同一光量の光が入射された場合、各光電変換素子１１１に実際に入射される光量が等しくなり、各光電変換素子１１１から出力される電気信号の値が等しくなる。
図４は、実施例１のラインイメージセンサＩＣ１１０において、保護膜１０４の膜厚と、各光電変換素子（ピクセル：Pixel）１１１の出力特性を示している。
即ち、実線は、各光電変換素子１１１から出力される電気信号の電圧比を示しており、点線は、各光電変換素子１１１の上に形成した保護膜１０４の膜厚比を示している。
図４から分かるように、保護膜１０４の膜厚は、ラインイメージセンサＩＣ１１０の長手方向に関して略均一であり、各光電変換素子１１１から出力される電気信号の電圧値が略均一であることが理解される。
なお、図４では、保護膜１０４の膜厚比（膜厚）が増加すると、光電変換素子１１１から出力される電気信号の値が増加しているが、反射・干渉条件によっては、保護膜１０４の膜厚比（膜厚）が増加すると、光電変換素子１１１から出力される電気信号の値が減少することもある。
即ち、実線は、各光電変換素子１１１から出力される電気信号の電圧比を示しており、点線は、各光電変換素子１１１の上に形成した保護膜１０４の膜厚比を示している。
図４から分かるように、保護膜１０４の膜厚は、ラインイメージセンサＩＣ１１０の長手方向に関して略均一であり、各光電変換素子１１１から出力される電気信号の電圧値が略均一であることが理解される。
なお、図４では、保護膜１０４の膜厚比（膜厚）が増加すると、光電変換素子１１１から出力される電気信号の値が増加しているが、反射・干渉条件によっては、保護膜１０４の膜厚比（膜厚）が増加すると、光電変換素子１１１から出力される電気信号の値が減少することもある。
なお、ダミー配線１２０によるパターンは、電気配線１１２と同様に、半導体製造装置により簡単に形成できるため、本実施例に係る光電変換装置は、容易に製造することができる。
なお、電気配線１１２及び画素間遮光アルミニウム１１３（つまり第１層目の導電材）よりも上層に、遮光用アルミニウム（第２層目の導電材）を設け、電気配線１１２及び画素間遮光アルミニウム１１３、並びに、遮光用アルミニウムを、保護膜１０４により埋め込んだラインイメージセンサＩＣもある。
遮光用アルミニウムは、ラインイメージセンサICのほぼ全域に形成され、光電変換素子１１１の受光面１１１ａの真上にある部分など一部のみ開口されている。
遮光用アルミニウムは、ラインイメージセンサICのほぼ全域に形成され、光電変換素子１１１の受光面１１１ａの真上にある部分など一部のみ開口されている。
このように第１層目の導電材のみならず、第２層目の導電材をも有しているラインイメージセンサＩＣを備えた光電変換装置においても、実施例１で示したようなダミー配線１２０を形成することにより、ラインイメージセンサＩＣに形成される保護膜１０４の膜厚を均一化することができる。
次に本発明の実施例３にかかる、光電変換装置の製造方法並びにラインイメージセンサＩＣの製造方法を、図５（ａ）〜図５（ｆ）を参照して説明する。
この実施例３の製造方法により、実施例１に示す光電変換装置を製造することができる。
この実施例３の製造方法により、実施例１に示す光電変換装置を製造することができる。
まず、図５（ａ）に示すように、半導体基板（Ｐ型シリコン基板）１０１を用意する。
次に、図５（ｂ）に示すように、半導体基板１０１の表面に、素子分離膜であるＬＯＣＯＳ（Local Oxidation of silicon）酸化膜１０３ａを形成する。そして、信号処理回路を形成するＣＭＯＳトランジスタのＮウエル、Ｐウエル、及び、光電変換素子（画素：Pixel）１１１を構成するＮ型領域をイオン注入で形成する。光電変換素子１１１は、ラインイメージセンサＩＣの受光部となるものである。
次に、ゲート酸化膜を形成し、ポリシリコンをＣＶＤにより堆積し、エッチングにより前記ＣＭＯＳトランジスタのゲートを形成する。
次に、前記ＣＭＯＳトランジスタのドレイン領域及びソース領域となるＮ型領域及びＰ型領域をイオン注入で形成する。
次に、ゲート酸化膜を形成し、ポリシリコンをＣＶＤにより堆積し、エッチングにより前記ＣＭＯＳトランジスタのゲートを形成する。
次に、前記ＣＭＯＳトランジスタのドレイン領域及びソース領域となるＮ型領域及びＰ型領域をイオン注入で形成する。
次に、図５（ｃ）に示すように、中間絶縁膜１０３ｂとしてＢＰＳＧ（Boro Phospho Silicate Glass）膜をＣＶＤ法により堆積し、コンタクトホールをエッチングにより形成する。
なお、酸化膜１０３ａ及び中間絶縁膜１０３ｂにより、絶縁分離膜１０３が形成される。
なお、酸化膜１０３ａ及び中間絶縁膜１０３ｂにより、絶縁分離膜１０３が形成される。
次に、図５（ｄ）に示すように、中間絶縁膜１０３ａの表面にアルミニウム（導電材）膜を堆積し、エッチングにより所望の電気配線を形成する。このとき、隣接する光電変換素子１１１の間の位置に画素間遮光アルミニウム１１３を形成すると同時に、スクライブライン１０２Ｙ上にダミー配線１２０を形成する。このときダミー配線１２０は、任意のラインイメージセンサＩＣの短辺と、それに隣接する他のラインイメージセンサＩＣの短辺とが向かい合う領域に形成する。
次に、図５（ｅ）に示すように、プラズマＣＶＤ法により窒化シリコン膜による保護膜１０４を中間絶縁膜１０３ｂの表面に形成する。このとき、光電変換素子１１１とダミー配線１２０との間の保護膜１０４はエッチングにより除去する。
上述した図５（ａ）〜図５（ｅ）に示す工程は、ウエハ（光電変換装置）の製造工程であるが、図５（ｅ）に示す光電変換装置をダイシング装置により切断して、個々の独立したラインイメージセンサＩＣ１１０に分割する。
つまり、図５（ｆ）に示すように、ダイシング装置により、スクライブライン１０２Ｙ，１０２Ｘに沿って半導体基板１０１を切断する。このときに、ダミー配線１２０も同時に切断される。そして、個々の独立したラインイメージセンサＩＣ１１０が製造される。
実施例３の説明では、素子分離層がＬＯＣＯＳ酸化膜１０３ａである実施例としたが、例えば、ＳＴＩ（Shallow Trench Isolation）などの埋め込み酸化膜を素子分離層として用いてもよい。
また、Ｎウエル、Ｐウエル、及び、画素（Pixel）を構成するＮ型領域のイオン注入は、素子分離層の形成前に実施してもよい。
また、Ｎウエル、Ｐウエル、及び、画素（Pixel）を構成するＮ型領域のイオン注入は、素子分離層の形成前に実施してもよい。
実施例３ではアルミニウム膜が１層の場合の製造方法であるが、アルミニウム膜が２層となっている実施例４の製造方法を、図６（ａ）〜図６（ｃ）を参照して説明する。
この実施例４の製造方法により、実施例２の光電変換装置を製造することができる。
この実施例４の製造方法により、実施例２の光電変換装置を製造することができる。
アルミニウム膜が２層の場合の製造方法では、半導体基板１０１の表面に、実施例３と同様に図５(a)から図５(c)までの工程処理をして、コンタクトホールまでを形成する。
コンタクトホールを形成した後に、中間絶縁膜１０３ｂの表面に、１層目のアルミニウム膜を堆積し、エッチングにより所望の電気配線を形成する。このとき、図６（ａ）に示すように、隣接する光電変換素子１１１の間の位置に画素間遮光アルミニウム１１３を形成する。
次に、ＴＥＯＳ（Tetra Ethoxy Silane）などの絶縁膜１０３Ａを中間絶縁膜１０３ｂの表面に堆積し、ＣＭＰ（Chemical Mechanical Planarization）、エッチバッグなどの方法により絶縁膜１０３Ａを平坦化し、ビアホールを形成する。
ビアホールの形成後、絶縁膜１０３Ａの表面に、２層目のアルミニウム膜を形成する。このとき、図６（ｂ）に示すように、隣接する光電変換素子１１１の間の位置に画素間遮光アルミニウム１１３Ａを形成すると同時に、スクライブライン１０２Ｙ上にダミー配線１２０を形成する。
次に、図６（ｃ）に示すように、プラズマＣＶＤ法により窒化シリコン膜による保護膜１０４を絶縁膜１０３Ａの表面に形成する。このとき、光電変換素子１１１とダミー配線１２０との間の保護膜１０４はエッチングにより除去する。
上述した図６（ａ）〜図６（ｃ）に示す工程は、ウエハ（光電変換装置）の製造工程であるが、図６（ｃ）に示す光電変換装置をダイシング装置により切断して、個々の独立したラインイメージセンサＩＣに分割する。
分割のためにダイシングをすると、ダミー配線１２０も同時に切断される。そして、個々の独立したラインイメージセンサＩＣが製造される。
分割のためにダイシングをすると、ダミー配線１２０も同時に切断される。そして、個々の独立したラインイメージセンサＩＣが製造される。
実施例４では、アルミニウム膜が２層の場合の製造方法であり、１層目のアルミニウム膜と、２層目のアルミニウム膜の両方により画素間遮光アルミニウム１１３，１１３Ａを形成したが、１層目のアルミニウム膜もしくは２層目のアルミニウム膜のどちらか一方のみにより画素間遮光アルミニウムを形成するようにしても良い。
１０１ 半導体基板
１０２Ｘ，１０２Ｙ スクライブライン
１０３ 絶縁分離膜
１０４ 保護膜
１１０ ラインイメージセンサＩＣ
１１１ 光電変換素子
１１１ａ 受光面
１１２ 電気配線
１１３ 画素間遮光アルミニウム
１２０ ダミー配線
１０２Ｘ，１０２Ｙ スクライブライン
１０３ 絶縁分離膜
１０４ 保護膜
１１０ ラインイメージセンサＩＣ
１１１ 光電変換素子
１１１ａ 受光面
１１２ 電気配線
１１３ 画素間遮光アルミニウム
１２０ ダミー配線
Claims (5)
- 半導体基板と、
前記半導体基板の表面に、互いに隙間を空けて形成された長方形の複数のラインイメージセンサＩＣと、
隣接するラインイメージセンサＩＣの前記隙間に形成されたスクライブラインと、
長方形の前記ラインイメージセンサＩＣの短辺に沿い形成されたスクライブラインの形成領域であって、任意のラインイメージセンサＩＣの短辺と、それに隣接する他のラインイメージセンサＩＣの短辺とが向かい合う領域に形成された導電材からなるダミー配線と、
前記ダミー配線を含めて前記半導体基板の表面を覆う状態で、プラズマＣＶＤ法により形成された保護膜と、を有することを特徴とする光電変換装置。 - 半導体基板と、
前記半導体基板の表面に、互いに隙間を空けて形成された長方形の複数のラインイメージセンサＩＣと、
隣接するラインイメージセンサＩＣの前記隙間に形成されたスクライブラインと、
長方形の前記ラインイメージセンサＩＣの短辺に沿い形成されたスクライブラインの形成領域であって、任意のラインイメージセンサＩＣの短辺と、それに隣接する他のラインイメージセンサＩＣの短辺とが向かい合う領域に形成された導電材からなるダミー配線と、
前記ダミー配線を含めて前記半導体基板の表面を覆う状態で、プラズマＣＶＤ法により形成された保護膜とを有し、
しかも、前記ダミー配線は、ダミー配線の分布密度が均一となるようなパターンに形成されると共に、前記ダミー配線の相互間の間隔は、前記ラインイメージセンサＩＣに形成される電気配線の相互間の間隔のうち最も短い間隔と等しくなっていることを特徴とする光電変換装置。 - 半導体基板と、
前記半導体基板の表面に、互いに隙間を空けて形成された長方形の複数のラインイメージセンサＩＣと、
隣接するラインイメージセンサＩＣの前記隙間に形成されたスクライブラインと、
前記スクライブラインのうち、長方形の前記ラインイメージセンサＩＣの短辺に沿い形成されたスクライブラインの形成領域であって、任意のラインイメージセンサＩＣの短辺と、それに隣接する他のラインイメージセンサＩＣの短辺との間の中央部の領域に形成された導電材からなるダミー配線と、
前記ダミー配線を含めて前記半導体基板の表面を覆う状態で、プラズマＣＶＤ法により形成された保護膜とを有し、
しかも、前記ダミー配線は、ダミー配線の分布密度が均一となるようなパターンに形成されると共に、前記ダミー配線の相互間の間隔は、前記ラインイメージセンサＩＣに形成される電気配線の相互間の間隔のうち最も短い間隔と等しくなっていることを特徴とする光電変換装置。 - 請求項１乃至請求項３の何れか一項に記載の光電変換装置を製造する製造方法であって、
半導体基板の表面に、ラインイメージセンサＩＣの受光部となる光電変換素子を形成し、
前記光電変換素子が形成された前記半導体基板の表面に絶縁膜を形成し、
前記絶縁膜の表面に導電材膜を堆積し、堆積した導電材膜をエッチングすることにより、電気配線と、光電変換素子の間に位置する画素間遮光導電材と、任意のラインイメージセンサＩＣの短辺とそれに隣接する他のラインイメージセンサＩＣの短辺との間に位置するダミー配線を形成し、
前記電気配線，前記画素間遮光導電材及び前記ダミー配線が形成された前記絶縁膜の表面に、プラズマＣＶＤ法により保護膜を形成することを特徴とする光電変換装置の製造方法。 - 請求項１乃至請求項３の何れか一項に記載の光電変換装置を、スクライブラインに沿って切断して個々の独立したラインイメージセンサＩＣを製造する製造方法であって、
半導体基板の表面に、ラインイメージセンサＩＣの受光部となる光電変換素子を形成し、
前記光電変換素子が形成された前記半導体基板の表面に絶縁膜を形成し、
前記絶縁膜の表面に導電材膜を堆積し、堆積した導電材膜をエッチングすることにより、電気配線と、光電変換素子の間に位置する画素間遮光導電材と、任意のラインイメージセンサＩＣの短辺とそれに隣接する他のラインイメージセンサＩＣの短辺との間に位置するダミー配線を形成し、
前記電気配線，前記画素間遮光導電材及び前記ダミー配線が形成された前記絶縁膜の表面に、プラズマＣＶＤ法により保護膜を形成して光電変換装置を形成し、
前記光電変換装置をスクライブラインに沿って切断して個々の独立したラインイメージセンサを製造することを特徴とするラインイメージセンサＩＣの製造方法。
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