KR102050698B1 - 반도체 콘덴서 - Google Patents

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닛산 지도우샤 가부시키가이샤
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Abstract

반도체 기판으로 이루어지는 회로에서 다양한 요구에 대응할 수 있는 것. 반도체 기판(2A)과, 반도체 기판(2A)에 형성된 전극군(4)과, 절연물(2B)을 구비하고, 복수의 콘덴서(C1 내지 C3)가 형성된다. 복수의 콘덴서(C1 내지 C3)는, 전극군(4) 각각의 사이에 절연물(2B)이 끼워진 구조를 갖는다. 복수의 콘덴서(C1 내지 C3)는, 콘덴서(C1 내지 C3)가 규정의 전압에 견디는 능력인 내성과, 콘덴서(C1 내지 C3)에 있어서의 누설 전류의 흐름 용이성인 컨덕턴스 중 적어도 한쪽이 상이한 설정으로 된다.

Description

반도체 콘덴서
본 발명은, 전극군 각각의 사이에 절연물이 끼워진 구조를 갖는 반도체 콘덴서에 관한 것이다.
종래, 반도체를 이용한 콘덴서가 알려져 있다. 이 콘덴서에 있어서는, 반도체 기판의 일 주면에 트렌치 전극이 형성된다. 이 콘덴서를 형성하는 프로세스는, 우선, 반도체 기판의 일 주면에 트렌치가 형성된다. 계속해서, 그 트렌치 내에 절연막으로서의 산화막이 형성된다. 계속해서, 트렌치를 전극재로 매립한 트렌치 전극이, 반도체 기판의 표면에 형성된다. 계속해서, 인접하는 트렌치 전극 간에 유전체로서의 산화막이 형성된다. 이 프로세스를 경과하여 제조된 콘덴서는, 트렌치 전극 간에서 횡형 콘덴서의 구조를 이룬다(예를 들어, 특허문헌 1 참조).
일본 특허 제5270124호 공보
그런데, 반도체를 이용한 콘덴서는, 그에 바라는 요구에 따라서, 내압, 컨덕턴스 등의 특성이 상이하다. 이에 의해, 요구가 변화될 때마다, 콘덴서의 특성을 바꿀 필요가 있다. 그러나, 종래의 반도체 콘덴서는, 반도체 기판에 동일한 특성의 콘덴서가 복수 설치된다. 이 때문에, 종래의 반도체 콘덴서에 있어서는, 반도체 기판으로 이루어지는 회로에서 다양한 요구에 대응할 수 없다는 문제가 있다.
본 발명의 목적은, 상기 문제에 주목하여 이루어진 것으로, 반도체 기판으로 이루어지는 회로에서 다양한 요구에 대응할 수 있는 반도체 콘덴서를 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해서, 본 발명은, 반도체 기판과, 반도체 기판에 형성된 전극군과, 절연물을 구비하고, 복수의 콘덴서가 형성된다. 복수의 콘덴서는, 전극군 각각의 사이에 절연물이 끼워진 구조를 갖는다. 복수의 콘덴서는, 콘덴서가 규정의 전압에 견디는 능력인 내성과, 콘덴서에 있어서의 누설 전류의 흐름 용이성인 컨덕턴스 중 적어도 한쪽이 상이한 설정으로 된다.
이 결과, 반도체 기판으로 이루어지는 회로에서 다양한 요구에 대응할 수 있는 반도체 콘덴서를 제공할 수 있다.
도 1은, 실시예 1에 있어서의 반도체 콘덴서의 평면 구조를 나타내는 평면도이다.
도 2는, 실시예 1에 있어서의 반도체 콘덴서의 내부 구조를 나타내는 전개 설명도이다.
도 3은, 실시예 2에 있어서의 반도체 콘덴서의 내부 구조를 나타내는 전개 설명도이다.
도 4는, 실시예 2에 있어서의 반도체 콘덴서의 회로 구성을 나타내는 등가 회로도이다.
도 5는, 실시예 2에 있어서의 반도체 콘덴서의 제조 방법의 트렌치 형성 처리를 나타내는 단면도이다.
도 6은, 실시예 2에 있어서의 반도체 콘덴서의 제조 방법의 트렌치 형성 처리를 나타내는 단면도이다.
도 7은, 실시예 2에 있어서의 반도체 콘덴서의 제조 방법의 절연막 형성 처리를 나타내는 단면도이다.
도 8은, 실시예 2에 있어서의 반도체 콘덴서의 제조 방법의 전극군 형성 처리를 나타내는 단면도이다.
도 9는, 실시예 3에 있어서의 반도체 콘덴서의 내부 구조를 나타내는 전개 설명도이다.
도 10은, 실시예 4에 있어서의 반도체 콘덴서의 평면 구조를 나타내는 평면도이다.
도 11은 실시예 5에 있어서의 반도체 콘덴서의 평면 구조를 나타내는 평면도이다.
도 12는, 실시예 5에 있어서의 반도체 콘덴서의 내부 구조를 나타내는 전개 설명도이다.
도 13은, 실시예 6에 있어서의 반도체 콘덴서의 평면 구조를 나타내는 평면도이다.
도 14는, 실시예 6에 있어서의 반도체 콘덴서의 배치 구조를 나타내는 평면도이다.
도 15는, 실시예 2에 있어서의 반도체 콘덴서의 제조 방법의 절연막 형성 처리의 변형예를 나타내는 단면도이다.
도 16은, 실시예 2에 있어서의 반도체 콘덴서의 제조 방법의 전극군 형성 처리의 변형예를 나타내는 단면도이다.
이하, 본 발명의 반도체 콘덴서를 실현하는 최선의 형태를, 도면에 도시한 실시예 1 내지 실시예 6에 기초하여 설명한다.
실시예 1
우선, 구성을 설명한다.
실시예 1에 있어서의 반도체 콘덴서는, 복수의 횡형 콘덴서가 형성된 반도체 콘덴서에 적용한 것이다. 도 1은, 실시예 1에 있어서의 반도체 콘덴서의 평면 구조를 나타내고, 도 2는 내부 구조를 나타낸다. 이하, 도 1 및 도 2에 기초하여, 실시예 1에 있어서의 반도체 콘덴서의 구성을, 「전체 구성」과, 「배치 구성」으로 나누어 설명한다. 이하에서는, 설명의 편의상, XYZ 직교 좌표계를 참조하면서 각 부재의 위치 관계를 설명한다. 상세하게는, 반도체 콘덴서의 폭 방향을 X축 방향(+X 방향)이라 한다. 또한, X축 방향에 직교하여, 반도체 콘덴서의 전후 방향을 Y축 방향(+Y 방향), X축 방향 및 Y축 방향에 직교하고, 반도체 콘덴서의 높이 방향을 Z축 방향(+Z 방향)이라 한다. 또한, +X 방향을 우방향(-X 방향을 좌방향), +Y 방향을 전방향(-Y 방향을 후방향), +Z 방향을 상방향(-Z 방향을 하방향)이라 하여, 적절히 사용한다.
여기서, 「횡형 콘덴서」란, 기판의 편면(예를 들어, 상면)에 단자 전극을 갖는 구성의 콘덴서를 의미한다.
[전체 구성]
반도체 콘덴서(1A)는, 도 1에 도시한 바와 같이, 반도체 기판(2A)(예를 들어, 산화 실리콘)과, 절연물(2B)(예를 들어, 산화 실리콘)과, 전극군(4)(예를 들어, 다결정 실리콘)을 구비한다. 반도체 콘덴서(1A)는, 트렌치 형성 처리, 절연막 형성 처리 및 전극군 형성 처리의 순으로 실시함으로써 제조된다. 절연막 형성 처리에서는, 기판 재료(예를 들어, 실리콘)가 산화된다. 또한, 도 1 중의 이점쇄선은, 반도체 기판(2A)과 절연물(2B)의 경계를 나타낸다.
반도체 기판(2A)의 상면(2Au)(표면)에는, 도 1에 도시한 바와 같이, 제1 트렌치 T1(홈), 제2 트렌치 T2(홈) 및 제3 트렌치 T3(홈)이 형성된다. 제1 트렌치 T1에는, 도 1에 도시한 바와 같이, 제1 단위 전극(41)이 형성된다. 제2 트렌치 T2에는, 도 1에 도시한 바와 같이, 제2 단위 전극(42)이 형성된다. 제3 트렌치 T3에는, 도 1에 도시한 바와 같이, 제3 단위 전극(43)이 형성된다.
절연물(2B)은, 도 1에 도시한 바와 같이, 제1 절연물(2B1), 제2 절연물(2B2) 및 제3 절연물(2B3)을 갖는다. 제1 절연물(2B1)은, 도 1에 도시한 바와 같이, 제1 단위 전극(41) 및 제2 단위 전극(42) 사이에 끼워진다. 제1 절연물(2B1)은, 도 1에 도시한 바와 같이, 제1 콘덴서 C1의 유전체로 된다. 제2 절연물(2B2)은, 도 1에 도시한 바와 같이, 제2 단위 전극(42) 및 제3 단위 전극(43) 사이에 끼워진다. 제2 절연물(2B2)은, 도 1에 도시한 바와 같이, 제2 콘덴서 C2의 유전체로 된다. 제3 절연물(2B3)은, 도 1에 도시한 바와 같이, 제1 단위 전극(41) 및 제3 단위 전극(43) 사이에 끼워진다. 제3 절연물(2B3)은, 도 1에 도시한 바와 같이, 제3 콘덴서 C3의 유전체로 된다. 제1 콘덴서 C1, 제2 콘덴서 C2 및 제3 콘덴서 C3은, 도 1에 도시한 바와 같이, 내성과, 컨덕턴스 중 적어도 한쪽이 상이한 설정으로 된다.
여기서, 「내성」이란, 콘덴서가 규정의 전압에 견디는 능력임을 의미하며, 내압이나 절연 저항의 개념을 포함한다. 「내압」이란, 콘덴서가 절연 파손을 일으키지 않고 규정 시간 인가할 수 있는 전압임을 의미하며, 유전체로 되는 절연물의 두께와 비례 관계에 있다. 「절연 저항」이란, 절연된 회로 또는 도체 간의 전기 저항값임을 의미한다. 「컨덕턴스」란, 콘덴서에 있어서의 누설 전류의 흐름 용이성임을 의미하며, 전극군을 구성하는 단위 전극의 표면적 등에 비례한다.
전극군(4)은, 도 1에 도시한 바와 같이, 제1 단위 전극(41), 제2 단위 전극(42) 및 제3 단위 전극(43)을 구비한다. 제1 단위 전극(41)은, 도 2에 도시한 바와 같이, 제1 트렌치 T1에 매립된 트렌치 전극의 구조를 갖는다. 제2 단위 전극(42)은, 도 2에 도시한 바와 같이, 제2 트렌치 T2에 매립된 트렌치 전극의 구조를 갖는다. 제3 단위 전극(43)은, 도 2에 도시한 바와 같이, 제3 트렌치 T3에 매립된 트렌치 전극의 구조를 갖는다.
[배치 구성]
제1 단위 전극(41)과 제2 단위 전극(42)의 사이에는, 도 1 및 도 2에 도시한 바와 같이, 제1 콘덴서 C1이 배치된다. 제2 단위 전극(42)과 제3 단위 전극(43)의 사이에는, 도 1 및 도 2에 도시한 바와 같이, 제2 콘덴서 C2가 배치된다. 제1 단위 전극(41)과 제3 단위 전극(43)의 사이에는, 도 1 및 도 2에 도시한 바와 같이, 제3 콘덴서 C3이 배치된다.
제1 절연물(2B1), 제2 절연물(2B2) 및 제3 절연물(2B3)의 두께는, 도 1에 도시한 바와 같이, W이다. 제1 절연물(2B1)의 두께 W는, 도 1에 도시한 바와 같이, 제1 콘덴서 C1의 내압과 비례 관계에 있다. 제2 절연물(2B2)의 두께 W는, 도 1에 도시한 바와 같이, 제2 콘덴서 C2의 내압과 비례 관계에 있다. 제3 절연물(2B3)의 두께 W는, 도 1에 도시한 바와 같이, 제3 콘덴서 C3의 내압과 비례 관계에 있다. 제1 절연물(2B1), 제2 절연물(2B2) 및 제3 절연물(2B3)의 두께는 동일한 W이다. 즉, 제1 콘덴서 C1, 제2 콘덴서 C2 및 제3 콘덴서 C3은, 절연 파손을 일으키지 않고 규정 시간 인가할 수 있는 전압이 동일하다. 제1 단위 전극(41)의 표면적은, 도 1에 도시한 바와 같이, S1이다. 제2 단위 전극(42)의 표면적은, 도 1에 도시한 바와 같이, S1이다. 즉, 제1 단위 전극(41)의 표면적 S1은, 도 1에 도시한 바와 같이, 제2 단위 전극(42)의 표면적 S1과 동등하다. 제3 단위 전극(43)의 표면적은, 도 1에 도시한 바와 같이, S2이다. 제1 단위 전극(41) 및 제2 단위 전극(42)의 표면적 S1은, 도 1에 도시한 바와 같이, 제3 단위 전극(43)의 표면적 S2보다도 작다(S1<S2). 제1 단위 전극(41)의 표면적 S1은, 도 1에 도시한 바와 같이, 제1 콘덴서 C1의 컨덕턴스와 비례 관계에 있다. 제2 단위 전극(42)의 표면적 S2는, 도 1에 도시한 바와 같이, 제2 콘덴서 C2의 컨덕턴스와 비례 관계에 있다. 제3 단위 전극(43)의 표면적 S3은, 도 1에 도시한 바와 같이, 제3 콘덴서 C3의 컨덕턴스와 비례 관계에 있다. 즉, 제3 콘덴서 C3은, 도 1에 도시한 바와 같이, 제1 콘덴서 C1 및 제2 콘덴서 C2와 비교해서 누설 전류가 흐르기 쉬운 구조를 갖는다.
다음으로, 작용을 설명한다.
예를 들어, 반도체를 이용한 콘덴서의 종래 기술로서는, 트렌치 전극 간에서 횡형의 반도체 콘덴서의 구조를 이루는 것이 알려져 있다. 이 반도체 콘덴서의 제조 방법에서는, 반도체 기판의 일 주면에 트렌치가 형성된다. 계속해서, 그 트렌치 내에 절연막으로서의 산화막이 형성된다. 계속해서, 트렌치에 전극재로 매립하여 형성한 전극이, 반도체 기판의 표면에 형성된다. 계속해서, 인접하는 트렌치 전극 간에 유전체로서의 산화막이 형성된다.
예를 들어, 반도체를 사용한 콘덴서의 종래 기술로서는, 2 단자의 콘덴서가 구성된 것이 알려져 있다. 이 반도체 콘덴서에서는, 반도체 기판 상에 형성된 인접하는 트렌치 전극과, 그 사이에 끼워진 절연막에 의해, 복수의 콘덴서가 병렬 접속된다.
일반적으로, 반도체 콘덴서에는, 콘덴서가 규정의 전압에 견디는 능력을 높이고자 하는 요구나, 콘덴서에 흐르는 누설 전류를 억제하고자 하는 요구가 있다. 이들 요구에 따라서, 콘덴서의 용량 등의 특성이 상이하다.
그러나, 종래의 반도체 콘덴서는, 반도체 기판 상에 형성된 복수의 콘덴서의 용량이 동일하다. 또한, 반도체 기판의 영역은, 지지 부재로서의 역할 이외에, 특별히 전기적인 역할은 담당하지 않는다. 따라서, 종래의 반도체 콘덴서에 있어서는, 복수의 콘덴서가 망 형상으로 접속된 구조, 예를 들어 3 단자 콘덴서와 같은 구조는 상정되어 있지 않다. 이 때문에, 반도체 기판으로 이루어지는 회로에서 다양한 요구에 대응할 수 없다는 과제가 있다.
이에 반하여, 실시예 1에서는, 제1 콘덴서 C1, 제2 콘덴서 C2 및 제3 콘덴서 C3은, 콘덴서가 규정의 전압에 견디는 능력인 내성과, 콘덴서에 있어서의 누설 전류의 흐름 용이성인 컨덕턴스 중 적어도 한쪽이 상이한 설정으로 된다.
즉, 내성과 컨덕턴스의 적어도 한쪽이 상이한 제1 콘덴서 C1, 제2 콘덴서 C2 및 제3 콘덴서 C3이, 반도체 기판(2A)에 설치된다. 이 때문에, 절연 파손을 일으키지 않고 규정 시간 인가할 수 있는 전압이나, 누설 전류의 흐름 용이성이, 제1 콘덴서 C1, 제2 콘덴서 C2 및 제3 콘덴서 C3별로 상이하다. 이에 의해, 반도체 콘덴서(1A)에 바라는 요구에 따라서, 제1 콘덴서 C1, 제2 콘덴서 C2 및 제3 콘덴서 C3을 구분지어 사용할 수 있다.
그 결과, 반도체 기판(2)으로 이루어지는 콘덴서 회로에서 다양한 요구에 대응할 수 있다.
또한, 반도체 콘덴서(1A)는, 반도체 기판(2A)과, 반도체 기판(2A)에 형성된 전극군(4)을 갖고, 전극군(4) 각각의 사이는 절연물(2B)로 끼워진 구조이다. 이 때문에, 제1 단위 전극(41), 제2 단위 전극(42) 및 제3 단위 전극(43)의 사이가, 제1 콘덴서 C1, 제2 콘덴서 C2 및 제3 콘덴서 C3의 접속점으로 된다. 이에 의해, 반도체 콘덴서(1A)는, 3 단자 콘덴서로 된다. 즉, 반도체 콘덴서(1A)의 단자 수를 종래 2 단자보다도 많은 3 단자로 증가시킬 수 있다. 따라서, 반도체 기판 상에, 제1 콘덴서 C1, 제2 콘덴서 C2 및 제3 콘덴서 C3을 접속한 콘덴서 회로를 형성할 수 있어, 콘덴서 부품의 소형화, 경량화, 저비용화에 기여할 수 있다.
실시예 1에서는, 전극군(4)을 구성하는, 제1 단위 전극(41), 제2 단위 전극(42) 및 제3 단위 전극(43)은, 반도체 기판(2A)의 상면(2Au)에 형성된 제1 트렌치 T1, 제2 트렌치 T2 및 제3 트렌치 T3에 매립된 트렌치 전극의 구조를 갖는다.
즉, 반도체 기판(2A)의 상면(2Au)에, 인접하는 트렌치 형상의 제1 단위 전극(41), 제2 단위 전극(42) 및 제3 단위 전극(43)이 형성된다. 이 때문에, 인접하는 트렌치 형상의 제1 단위 전극(41), 제2 단위 전극(42) 및 제3 단위 전극(43)의 사이에, 제1 콘덴서 C1, 제2 콘덴서 C2 및 제3 콘덴서 C3을 구성할 수 있다. 이에 의해, 제1 트렌치 T1, 제2 트렌치 T2 및 제3 트렌치 T3을 깊게, 또한, 트렌치 구조를 미세화할 수 있다.
따라서, 제1 콘덴서 C1, 제2 콘덴서 C2 및 제3 콘덴서 C3의 정전 용량을 종래보다도 증대시킬 수 있다.
실시예 1에서는, 제1 단위 전극(41), 제2 단위 전극(42) 및 제3 단위 전극(43) 사이의 두께 W는, 제1 콘덴서 C1, 제2 콘덴서 C2 및 제3 콘덴서 C3의 내압과 비례 관계에 있다.
즉, 제1 단위 전극(41), 제2 단위 전극(42) 및 제3 단위 전극(43) 사이의 두께 W에 비례하여, 제1 콘덴서 C1, 제2 콘덴서 C2 및 제3 콘덴서 C3의 내압이 증가한다. 이 때문에, 제1 절연물(2B1), 제2 절연물(2B2) 및 제3 절연물(2B3)의 두께 W에 비례하여, 제1 콘덴서 C1, 제2 콘덴서 C2 및 제3 콘덴서 C3의 내압이 증가한다. 이에 의해, 제1 콘덴서 C1, 제2 콘덴서 C2 및 제3 콘덴서 C3에 필요한 내압을 실현하기 위해서, 제1 트렌치 T1, 제2 트렌치 T2 및 제3 트렌치 T3의 두께를 설정할 수 있다.
따라서, 제1 콘덴서 C1, 제2 콘덴서 C2 및 제3 콘덴서 C3에 필요한 내압을, 제1 트렌치 T1, 제2 트렌치 T2 및 제3 트렌치 T3의 두께에 의해 제어할 수 있다.
다음으로, 효과를 설명한다.
실시예 1에 있어서의 반도체 콘덴서(1A)에 있어서는, 하기에 열거하는 효과가 얻어진다.
(1) 반도체 기판(반도체 기판(2A))과, 반도체 기판(반도체 기판(2A))에 형성된 전극군(전극군(4))과, 절연물(절연물(2B))을 구비하고, 전극군(전극군(4)) 각각의 사이에 절연물(절연물(2B))이 끼워진 구조를 갖는 복수의 콘덴서(제1 콘덴서 C1, 제2 콘덴서 C2 및 제3 콘덴서 C3)가 형성된 반도체 콘덴서(반도체 콘덴서(1A))이며,
복수의 콘덴서(제1 콘덴서 C1, 제2 콘덴서 C2 및 제3 콘덴서 C3)는, 콘덴서가 규정의 전압에 견디는 능력인 내성과, 콘덴서에 있어서의 누설 전류의 흐름 용이성인 컨덕턴스 중 적어도 한쪽이 상이한 설정으로 된다(도 1 및 도 2).
이 때문에, 반도체 기판(2)으로 이루어지는 회로(제1 콘덴서 C1, 제2 콘덴서 C2 및 제3 콘덴서 C3)에서 다양한 요구에 대응할 수 있는 반도체 콘덴서(반도체 콘덴서(1A))를 제공할 수 있다.
(2) 전극군(전극군(4))을 구성하는 각 단위 전극(제1 단위 전극(41), 제2 단위 전극(42) 및 제3 단위 전극(43))은, 반도체 기판(반도체 기판(2A))의 표면(상면(2Au))에 형성된 홈(제1 트렌치 T1, 제2 트렌치 T2 및 제3 트렌치 T3)에 매립된 트렌치 전극의 구조를 갖는다(도 2).
이 때문에, (1)의 효과 외에도, 콘덴서(제1 콘덴서 C1, 제2 콘덴서 C2 및 제3 콘덴서 C3)의 정전 용량을 종래보다도 증대시킬 수 있다.
(3) 단위 전극(제1 단위 전극(41), 제2 단위 전극(42) 및 제3 단위 전극(43)) 사이의 두께는, 단위 전극(제1 단위 전극(41), 제2 단위 전극(42) 및 제3 단위 전극(43)) 사이에 구성되는 콘덴서(제1 콘덴서 C1, 제2 콘덴서 C2 및 제3 콘덴서 C3)의 내압과 비례 관계에 있다(도 1).
이 때문에, (1) 또는 (2)의 효과 외에도, 필요한 콘덴서(제1 콘덴서 C1, 제2 콘덴서 C2 및 제3 콘덴서 C3)의 내압을, 홈(제1 트렌치 T1, 제2 트렌치 T2 및 제3 트렌치 T3) 사이의 두께에 의해 제어할 수 있다.
실시예 2
실시예 2는, 전극군 중 하나의 단위 전극을 반도체 기판으로 하는 예이다.
우선, 구성을 설명한다.
실시예 2에 있어서의 반도체 콘덴서는, XY 콘덴서에 적용한 것이다. 이하, 실시예 2에 있어서의 반도체 콘덴서의 구성을, 「전체 구성」과, 「배치 구성」과, 「회로 구성」과, 「반도체 콘덴서의 제조 방법」으로 나누어 설명한다.
여기서, 「XY 콘덴서」란, X 콘덴서와 Y 콘덴서의 조합에 의해 구성되고, 전자 노이즈의 억제에 사용된다. 「전자 노이즈」에는, 전도의 방법(모드)에 따라 2종류의 노이즈로 나뉘며, 노멀 모드 노이즈 및 공통 모드 노이즈가 있다. 「노멀 모드 노이즈」란, 전원 라인 간에 발생하는 전자 노이즈임을 의미한다. 「공통 모드 노이즈」란, 전원 라인과 하우징 접지 간에 발생하는 전자 노이즈임을 의미한다. 「하우징 접지」란, 접지에 접속된 것이며, 예를 들어 반도체 기판에 의해 제공되는 것을 의미한다.
[전체 구성]
도 3은 실시예 2에 있어서의 반도체 콘덴서의 내부 구조를 나타낸다. 이하, 도 3에 기초하여, 실시예 2에 있어서의 반도체 콘덴서의 전체 구성을 설명한다.
반도체 콘덴서(1B)는, 반도체 기판(2)(예를 들어, 실리콘)과, 절연물(3)(예를 들어, 산화 실리콘)과, 전극군(4)(예를 들어, 다결정 실리콘)과, 단자 전극(5)(예를 들어, 알루미늄)을 구비한다.
반도체 기판(2)은, 전극군 중 1개의 단위 전극이 된다. 반도체 기판(2)의 상면(2U)(표면)에는, 제1 트렌치 T1(홈) 및 제2 트렌치 T2(홈)가 형성된다. 제1 트렌치 T1에는, 제1 단위 전극(41)이 형성된다. 제2 트렌치 T2에는, 제2 단위 전극(42)이 형성된다. 반도체 기판(2)에 있어서 제1 단위 전극(41) 및 제2 단위 전극(42)이 형성되는 상면(2U)과 다른 하면(2D)에는, 반도체 기판(2)과 전기적 도통을 얻기 위한 콘택트 영역(2Dc)이 형성된다. 또한, 도 3에서는, 콘택트 영역(2Dc)을 굵은 선으로 나타낸다.
여기서, 「콘택트 영역」이란, 단자 전극(5)과 반도체 기판(2)이 접속되는 부위를 의미한다.
절연물(3)은, 제1 절연물(31), 제2 절연물(32) 및 제3 절연물(33)을 갖는다. 제1 절연물(31)은, 제1 단위 전극(41) 및 제2 단위 전극(42) 사이에 끼워진다. 제1 절연물(31)은, 제1 콘덴서 C1의 유전체로 된다. 제2 절연물(32)은, 제1 단위 전극(41) 및 반도체 기판(2) 사이에 끼워진다. 제2 절연물(32)은, 제2 콘덴서 C2의 유전체로 된다. 제3 절연물(33)은, 제2 단위 전극(42) 및 반도체 기판(2) 사이에 끼워진다. 제3 절연물(33)은, 제3 콘덴서 C3의 유전체로 된다. 제1 콘덴서 C1, 제2 콘덴서 C2 및 제3 콘덴서 C3은, 내성과, 컨덕턴스 중 적어도 한쪽이 상이한 설정으로 된다.
전극군(4)은, 제1 단위 전극(41) 및 제2 단위 전극(42)을 구비한다. 제1 단위 전극(41)은, 제1 트렌치 T1에 매립된 트렌치 전극의 구조를 갖는다. 제2 단위 전극(42)은, 제2 트렌치 T2에 매립된 트렌치 전극의 구조를 갖는다.
단자 전극(5)은, 반도체 기판(2)의 하면(2D)에 형성된다.
[배치 구성]
이하, 도 3에 기초하여, 배치 구성을 설명한다.
제1 단위 전극(41)과 제2 단위 전극(42)의 사이에는, 제1 콘덴서 C1이 배치된다. 제1 단위 전극(41)과 반도체 기판(2)의 사이에는, 제2 콘덴서 C2가 배치된다. 제2 단위 전극(42)과 반도체 기판(2)의 사이에는, 제3 콘덴서 C3이 배치된다.
제1 절연물(31)의 두께는, W1이다. 제2 절연물(32)의 두께는, W2이다. 제3 절연물(33)의 두께는, W2이다. 제2 절연물(32)의 두께 W2는, 제3 절연물(33)의 두께 W2와 동일하다. 제1 절연물(31)의 두께 W1은, 제2 절연물(32) 및 제3 절연물(33)의 두께 W2보다 크다(W2<W1). 제1 절연물(31)의 두께 W1은, 제1 콘덴서 C1의 내압과 비례 관계에 있다. 제2 절연물(32)의 두께 W2는, 제2 콘덴서 C2의 내압과 비례 관계에 있다. 제3 절연물(33)의 두께 W2는, 제3 콘덴서 C3의 내압과 비례 관계에 있다. 즉, 제1 콘덴서 C1은, 절연 파손을 일으키지 않고 규정 시간 인가할 수 있는 전압이 제2 콘덴서 C2 및 제3 콘덴서 C3과 비교해서 크다.
[회로 구성]
도 4는 실시예 2에 있어서의 반도체 콘덴서의 회로 구성을 나타낸다. 이하, 도 4에 기초하여, 회로 구성을 설명한다. 실시예 1의 반도체 콘덴서는 X 콘덴서를 구비하고 있지만, 실시예 2에 있어서의 반도체 콘덴서는, X 콘덴서 및 Y 콘덴서를 구비한다.
제1 콘덴서 C1은, 노멀 모드 노이즈를 억제하는 X 콘덴서로서 기능한다. 제1 콘덴서 C1은, 전원 라인 L1, L2에 접속된다. 제2 콘덴서 C2 및 제3 콘덴서 C3은, 공통 모드 노이즈를 억제하는 Y 콘덴서로서 기능한다. 제2 콘덴서 C2는, 전원 라인 L1과 하우징 접지 FG에 접속된다. 제3 콘덴서 C3은, 전원 라인 L2와 하우징 접지 FG에 접속된다.
여기서, 「X 콘덴서」란, 전원 라인 간에 접속된 콘덴서이며, 전원 라인의 전압 변동을 억제하는 등의 효과를 크게 하기 위해서는 정전 용량이 큰 편이 좋다. 「Y 콘덴서」란, 각 전원 라인과 하우징 접지의 사이에 콘덴서가 접속된 구성이며, 공통 모드 노이즈 억제에 사용된다. 「Y 콘덴서」는, 각 전원 라인과 하우징 접지의 사이에 접속되는 점에서, 안전상 누설 전류가 억제될 필요가 있다.
[반도체 콘덴서의 제조 방법]
도 5 내지 도 8은 실시예 2에 있어서의 반도체 콘덴서의 제조 방법을 나타낸다. 이하, 도 5 내지 도 8에 기초하여, 실시예 2에 있어서의 반도체 콘덴서의 제조 방법을 설명한다. 실시예 2에서는, 트렌치 형성 처리(도 5 및 도 6), 절연막 형성 처리(도 7) 및 전극군 형성 처리(도 8)의 순으로 실시하고, 반도체 콘덴서(1B)를 제조한다.
(트렌치 형성 처리)
트렌치 형성 처리에서는, 우선, 도 5에 도시한 바와 같이, 반도체 기판(2)을 준비한다. 계속해서, CVD법에 의해 반도체 기판(2)에 산화막을 퇴적하는 산화막 퇴적 공정이 있지만, 도시를 생략한다. 계속해서, 산화막에 레지스트를 도포하는 레지스트 도포 공정이 있지만, 도시를 생략한다. 계속해서, 마스크를 통해 레지스트를 노광하는 노광 공정이 있지만, 도시를 생략한다. 계속해서, 레지스트의 노광부를 제거하는 노광부 제거 공정이 있지만, 도시를 생략한다. 계속해서, 산화막을 에칭하는 산화막 에칭 공정이 있지만, 도시를 생략한다. 계속해서, 레지스트를 산화막으로부터 박리하는 레지스트 박리 공정이 있지만, 도시를 생략한다. 계속해서, 레지스트 박리 공정에서 레지스트가 박리된 산화막(도시생략)을 마스크로 하여, 도 6에 도시한 바와 같이, 이방성 에칭에 의해 2개의 트렌치 T를 형성한다. 계속해서, 레지스트 박리 공정에서 레지스트가 박리된 산화막(도시생략)을 제거하는 산화막 제거 공정이 있지만, 도시를 생략한다. 이에 의해, 트렌치 형성 처리가 완료된다.
(절연물 형성 처리)
절연물 형성 처리에서는, 우선, 기판 세정 공정에 의해 세정된 반도체 기판(2)을 산화로에 넣어서, 산소 중에서 열을 가하는 열 산화 공정이 있지만, 도시를 생략하였다. 이 열 산화 공정에 의해, 반도체 기판(2)에 절연물(3)이 형성된다. 계속해서, 도 7에 도시한 바와 같이, 절연물(3)의 일부를 제거하는 절연물 제거 공정에 의해, 반도체 기판(2)의 상면(2U)을 노출시킨다. 이에 의해, 절연물 형성 처리가 완료된다.
또한, 도 7 중의 산화막 두께 FT1은, 트렌치 T의 저부에 형성된 절연물(3)의 산화막 두께를 나타낸다.
(전극군 형성 처리)
전극군 형성 처리에서는, 우선, 절연물 제거 공정에서 절연물(3)의 일부가 제거된 반도체 기판(2)의 상면(2U)에, CVD법을 이용하여 전극재를 퇴적하는 전극재 퇴적 공정이 있지만, 도시를 생략하였다. 이 전극재 퇴적 공정에 의해, 2개의 트렌치 T가 전극재에 의해 메워진다. 이에 의해, 도 8에 도시한 바와 같이, 각 트렌치 T에 제1 단위 전극(41) 및 제2 단위 전극(42)이 형성된다. 계속해서, 도 8에 도시한 바와 같이, 전극재의 일부를 제거하는 전극재 제거 공정에 의해, 반도체 기판(2)의 상면(2U)을 노출시킨다. 이에 의해, 전극군 형성 처리가 완료된다.
다음으로, 작용을 설명한다.
실시예 2에서는, 전극군 중 1개의 단위 전극은, 반도체 기판(2)이다.
즉, 반도체 기판(2)이, 1개의 단위 전극으로 된다. 이 때문에, 반도체 기판(2)이, 제2 콘덴서 C2 및 제3 콘덴서 C3의 1 전극으로서 사용된다. 특히, 반도체 기판(2)이 비교적 낮은 저항을 갖는 기판의 경우에는, 반도체 기판(2)을 접속점으로 하여 콘덴서 회로를 구성할 수 있다. 이에 의해, 제1 단위 전극(41)과 반도체 기판(2)의 사이에 제2 콘덴서 C2를 구성할 수 있음과 함께, 제2 단위 전극(42)과 반도체 기판(2)의 사이에도 제3 콘덴서 C3을 구성할 수 있다.
따라서, 제1 단위 전극(41) 및 제2 단위 전극(42)의 사이 이외에, 제1 단위 전극(41) 및 제2 단위 전극(42)과 반도체 기판(2)의 사이도 콘덴서로서 기능시키는 것이 가능해진다.
실시예 2에서는, 반도체 기판(2)과 전기적 도통을 얻기 위한 콘택트 영역은, 반도체 기판(2)에 있어서 제1 단위 전극(41) 및 제2 단위 전극(42)이 형성되는 면(2U)과 다른 면(2D)에 형성된다.
즉, 반도체 기판(2)의 콘택트 영역은, 반도체 기판(2)의 하면(2D)에 형성된다.
따라서, 반도체 기판(2)에서 구성되는 1개의 전극을, 다른 제1 단위 전극(41) 및 제2 단위 전극(42)과 상이한 면(2D)을 사용하여 구성할 수 있다.
실시예 2에서는, 제1 단위 전극(41) 및 제2 단위 전극(42) 사이에, 제1 콘덴서 C1이 배치된다.
즉, 제1 콘덴서 C1은, X 콘덴서로서 기능한다. 이에 의해, 제1 단위 전극(41) 및 제2 단위 전극(42)을 깊게 하거나, 제1 단위 전극(41) 및 제2 단위 전극(42)의 병렬 수를 많게 하는 등의 제어가 가능하다.
따라서, 제1 콘덴서 C1의 정전 용량을, 제1 단위 전극(41) 및 제2 단위 전극(42)의 깊이나 병렬 수 등의 제어에 따라서 크게 할 수 있다.
실시예 2에서는, 제1 단위 전극(41)과 반도체 기판(2)의 사이에 제2 콘덴서 C2가 형성됨과 함께, 제2 단위 전극(42)과 반도체 기판(2)의 사이에 제3 콘덴서 C3이 형성된다.
즉, 제2 콘덴서 C2 및 제3 콘덴서 C3은, Y 콘덴서로서 기능한다. 이에 의해, 제1 트렌치 T1 및 제2 트렌치 T2의 저부가 제2 콘덴서 C2 및 제3 콘덴서 C3으로서 작용한다.
따라서, 제2 콘덴서 C2 및 제3 콘덴서 C3의 정전 용량으로서는 작지만, 그만큼 누설 전류를 억제할 수 있다.
또한, 다른 작용은, 실시예 1과 마찬가지이므로, 설명을 생략한다.
다음으로, 효과를 설명한다.
실시예 2에 있어서의 반도체 콘덴서(1B)에 있어서는, 상기 (1) 내지 (3)의 효과 외에도, 하기의 효과가 얻어진다.
(4) 전극군(전극군(4)) 중 1개의 단위 전극은, 반도체 기판(반도체 기판(2))이다(도 3).
이 때문에, 단위 전극(제1 단위 전극(41) 및 제2 단위 전극(42)) 사이 이외에, 단위 전극(제1 단위 전극(41) 및 제2 단위 전극(42))과 반도체 기판(반도체 기판(2))의 사이도 콘덴서(제2 콘덴서 C2 및 제3 콘덴서 C3)로서 기능시키는 것이 가능해진다.
(5) 반도체 기판(반도체 기판(2))과 전기적 도통을 얻기 위한 콘택트 영역은, 반도체 기판(반도체 기판(2))에 있어서 단위 전극(제1 단위 전극(41) 및 제2 단위 전극(42))이 형성되는 면(면(2U))과 상이한 면(면(2D))에 형성된다.
이 때문에, 반도체 기판(반도체 기판(2))에서 구성되는 1개의 전극을, 다른 단위 전극(제1 단위 전극(41) 및 제2 단위 전극(42))과 상이한 면(면(2D))을 사용하여 구성할 수 있다.
실시예 3
실시예 3은, 실시예 2보다 단위 전극을 2개에서 3개로 증가시킨 예이다.
우선, 구성을 설명한다.
실시예 3에 있어서의 반도체 콘덴서는, 실시예 2와 마찬가지로, XY 콘덴서에 적용한 것이다. 도 9는 실시예 3에 있어서의 반도체 콘덴서의 내부 구조를 나타낸다. 이하, 도 9에 기초하여, 실시예 3에 있어서의 반도체 콘덴서의 구성을, 「전체 구성」과, 「배치 구성」으로 나누어 설명한다. 또한, 실시예 3에 있어서의 「반도체 콘덴서의 제조 방법」에 대해서는, 실시예 2와 마찬가지이므로 설명을 생략한다.
[전체 구성]
반도체 콘덴서(1C)는, 반도체 기판(2)(예를 들어, 실리콘)과, 절연물(3)(예를 들어, 산화 실리콘)과, 전극군(4)(예를 들어, 다결정 실리콘)과, 단자 전극(5)(예를 들어, 알루미늄)을 구비한다.
반도체 기판(2)은, 전극군 중 1개의 단위 전극으로 된다. 반도체 기판(2)의 상면(2U)(표면)에는, 제1 트렌치 T1(홈), 제2 트렌치 T2(홈) 및 제3 트렌치 T3(홈)이 형성된다. 제1 트렌치 T1에는, 제1 단위 전극(41)이 형성된다. 제2 트렌치 T2에는, 제2 단위 전극(42)이 형성된다. 제3 트렌치 T3에는, 제3 단위 전극(43)이 형성된다. 반도체 기판(2)에 있어서 제1 단위 전극(41), 제2 단위 전극(42) 및 제3 단위 전극(43)이 형성되는 상면(2U)과 상이한 하면(2D)에는, 반도체 기판(2)과 전기적 도통을 얻기 위한 콘택트 영역(2Dc)이 형성된다. 또한, 도 9에서는, 콘택트 영역(2Dc)을 굵은 선으로 나타낸다.
절연물(3)은 제1 절연물(31), 제2 절연물(32), 제3 절연물(33), 제4 절연물(34) 및 제5 절연물(35)을 갖는다. 제1 절연물(31)은 제1 단위 전극(41) 및 제2 단위 전극(42) 사이에 끼워진다. 제1 절연물(31)은 제1 콘덴서 C1의 유전체로 된다. 제2 절연물(32)은 제2 단위 전극(42) 및 제3 단위 전극(43) 사이에 끼워진다. 제2 절연물(32)은 제2 콘덴서 C2의 유전체로 된다. 제3 절연물(33)은 제1 단위 전극(41) 및 반도체 기판(2) 사이에 끼워진다. 제3 절연물(33)은 제3 콘덴서 C3의 유전체로 된다. 제4 절연물(34)은 제2 단위 전극(42) 및 반도체 기판(2) 사이에 끼워진다. 제4 절연물(34)은 제4 콘덴서 C4의 유전체로 된다. 제5 절연물(35)은 제3 단위 전극(43) 및 반도체 기판(2) 사이에 끼워진다. 제5 절연물(35)은 제5 콘덴서 C5의 유전체로 된다. 제1 콘덴서 C1, 제2 콘덴서 C2, 제3 콘덴서 C3, 제4 콘덴서 C4 및 제5 콘덴서 C5는, 내성과, 컨덕턴스 중 적어도 한쪽이 상이한 설정으로 된다.
전극군(4)은 제1 단위 전극(41), 제2 단위 전극(42) 및 제3 단위 전극(43)을 구비한다. 제1 단위 전극(41)은 제1 트렌치 T1에 매립된 트렌치 전극의 구조를 갖는다. 제2 단위 전극(42)은 제2 트렌치 T2에 매립된 트렌치 전극의 구조를 갖는다. 제3 단위 전극(43)은 제3 트렌치 T3에 매립된 트렌치 전극의 구조를 갖는다.
다른 구성은, 실시예 2와 마찬가지이므로, 대응하는 구성에 동일 부호를 붙여 설명을 생략한다.
[배치 구성]
제1 단위 전극(41)과 제2 단위 전극(42)의 사이에는, 제1 콘덴서 C1이 배치된다. 제2 단위 전극(42)과 제3 단위 전극(43)의 사이에는, 제2 콘덴서 C2가 배치된다. 제1 단위 전극(41)과 반도체 기판(2)의 사이에는, 제3 콘덴서 C3이 배치된다. 제2 단위 전극(42)과 반도체 기판(2)의 사이에는, 제4 콘덴서 C4가 배치된다. 제3 단위 전극(43)과 반도체 기판(2)의 사이에는, 제5 콘덴서 C5가 배치된다.
제1 절연물(31) 및 제2 절연물(32)의 두께는, W3이다. 제3 절연물(33), 제4 절연물(34) 및 제5 절연물(35)의 두께는, W4이다. 제1 절연물(31) 및 제2 절연물(32)의 두께 W3은, 제3 절연물(33), 제4 절연물(34) 및 제5 절연물(35)의 두께 W4보다도 크다(W4<W3). 제1 절연물(31), 제2 절연물(32), 제3 절연물(33), 제4 절연물(34) 및 제5 절연물(35)의 두께는, 제1 콘덴서 C1, 제2 콘덴서 C2, 제3 콘덴서 C3, 제4 콘덴서 C4 및 제5 콘덴서 C5의 내압과 비례 관계에 있다. 즉, 제1 콘덴서 C1 및 제2 콘덴서 C2는, 절연 파손을 일으키지 않고 규정 시간 인가할 수 있는 전압이 제3 콘덴서 C3, 제4 콘덴서 C4 및 제5 콘덴서 C5와 비교해서 크다.
다음으로, 작용을 설명한다.
실시예 3에서는, 전극군 중 1개의 단위 전극은, 반도체 기판(2)이다.
즉, 반도체 기판(2)이, 1개의 단위 전극으로 된다. 이 때문에, 반도체 기판(2)이, 제3 콘덴서 C3, 제4 콘덴서 C4 및 제5 콘덴서 C5의 1 전극으로서 사용된다. 특히, 반도체 기판(2)이 비교적 낮은 저항을 갖는 기판의 경우에는, 반도체 기판(2)을 접속점으로 하여 콘덴서 회로를 구성할 수 있다. 이에 의해, 제1 단위 전극(41)과 반도체 기판(2)의 사이에 제3 콘덴서 C3을 구성할 수 있고, 제2 단위 전극(42)과 반도체 기판(2)의 사이에 제4 콘덴서 C4를 구성할 수 있음과 함께, 제3 단위 전극(43)과 반도체 기판(2)의 사이에도 제5 콘덴서 C5를 구성할 수 있다.
따라서, 제1 단위 전극(41), 제2 단위 전극(42) 및 제3 단위 전극(43) 사이 이외에, 제1 단위 전극(41), 제2 단위 전극(42) 및 제3 단위 전극(43)과 반도체 기판(2)의 사이도 제3 콘덴서 C3, 제4 콘덴서 C4 및 제5 콘덴서 C5로서 기능시키는 것이 가능해진다.
또한, 단위 전극을 2개에서 3개로 증가시킴으로써, 반도체 콘덴서(1C)에 배치되는 콘덴서의 수를 3개에서 5개로 증가시킬 수 있다. 따라서, 단위 전극을 2개 설치하는 경우에 비하여, 반도체 콘덴서(1C) 전체로서의 용량을 증가시킬 수 있다.
실시예 3에서는, 반도체 기판(2)과 전기적 도통을 얻기 위한 콘택트 영역(2Dc)은, 반도체 기판(2)에 있어서 제1 단위 전극(41), 제2 단위 전극(42) 및 제3 단위 전극(43)이 형성되는 면(2U)과 상이한 면(2D)에 형성된다.
즉, 반도체 기판(2)의 콘택트 영역(2Dc)은, 반도체 기판(2)의 하면(2D)에 형성된다.
따라서, 반도체 기판(2)에서 구성되는 1개의 전극을, 다른 제1 단위 전극(41), 제2 단위 전극(42) 및 제3 단위 전극(43)과 상이한 면(2D)을 사용하여 구성할 수 있다.
실시예 3에서는, 제1 단위 전극(41) 및 제2 단위 전극(42) 사이에 제1 콘덴서 C1이 형성되고, 제2 단위 전극(42) 및 제3 단위 전극(43) 사이에 제2 콘덴서 C2가 형성된다.
즉, 제1 콘덴서 C1 및 제2 콘덴서 C2는, 전원 라인에 접속된 X 콘덴서로서 기능한다. 이에 의해, 제1 단위 전극(41), 제2 단위 전극(42) 및 제3 단위 전극(43)을 깊게 하거나, 제1 단위 전극(41), 제2 단위 전극(42) 및 제3 단위 전극(43)의 병렬 수를 많게 하는 등의 제어가 가능하다.
따라서, 제1 콘덴서 C1 및 제2 콘덴서 C2의 정전 용량을, 제1 단위 전극(41), 제2 단위 전극(42) 및 제3 단위 전극(43)의 깊이나 병렬 수 등의 제어에 따라서 크게 할 수 있다.
실시예 3에서는, 제1 단위 전극(41)과 반도체 기판(2)의 사이에 제3 콘덴서 C3이 형성되고, 제2 단위 전극(42)과 반도체 기판(2)의 사이에 제4 콘덴서 C4가 형성되고, 제3 단위 전극(43)과 반도체 기판(2)의 사이에 제5 콘덴서 C5가 형성된다.
즉, 제3 콘덴서 C3, 제4 콘덴서 C4 및 제5 콘덴서 C5는, 전원 라인과 하우징 접지에 접속된 Y 콘덴서로서 기능한다. 이에 의해, 제1 트렌치 T1, 제2 트렌치 T2 및 제3 트렌치 T3의 저부가 제3 콘덴서 C3, 제4 콘덴서 C4 및 제5 콘덴서 C5로서 작용한다.
따라서, 제3 콘덴서 C3, 제4 콘덴서 C4 및 제5 콘덴서 C5의 정전 용량으로서는 작지만, 그만큼 누설 전류를 억제할 수 있다.
또한, 실시예 1에 있어서의 반도체 콘덴서는 횡형 콘덴서에 적용되고 있지만, 실시예 3에 있어서의 반도체 콘덴서는 XY 콘덴서에 적용된다.
또한, 다른 작용은, 실시예 1 및 실시예 2와 마찬가지이므로, 설명을 생략한다.
다음으로, 효과를 설명한다.
실시예 3에 있어서의 반도체 콘덴서(1C)에 있어서는, 실시예 1의 (1) 내지 (3) 및 실시예 2의 (4), (5)와 마찬가지의 효과를 얻을 수 있다.
실시예 4
실시예 4는, 각 단자 전극을 2개의 전극군으로서 배치하는 예이다.
우선, 구성을 설명한다.
실시예 4에 있어서의 반도체 콘덴서는, 실시예 2와 마찬가지로, XY 콘덴서에 적용한 것이다. 도 10은 실시예 4에 있어서의 반도체 콘덴서의 평면 구조를 나타낸다. 이하, 도 10에 기초하여, 실시예 4에 있어서의 반도체 콘덴서의 구성을, 「전체 구성」과, 「배치 구성」으로 나누어 설명한다. 또한, 실시예 4에 있어서의 「반도체 콘덴서의 제조 방법」에 대해서는, 실시예 2와 마찬가지이므로 설명을 생략한다.
[전체 구성]
반도체 콘덴서(1D)는, 반도체 기판(2)(예를 들어, 실리콘)과, 절연물(3)(예를 들어, 산화 실리콘)과, 전극군(4)(예를 들어, 다결정 실리콘)과, 단자 전극(도시생략)을 구비한다.
반도체 기판(2)은, 전극군 중 1개의 단위 전극으로 된다. 반도체 기판(2)의 상면(2U)(표면)에는, 제1 트렌치 T1(홈) 및 제2 트렌치 T2(홈)가 형성된다. 제1 트렌치 T1 및 제2 트렌치 T2는, 평면으로 볼 때 직사각 형상의 외형을 갖는다. 제1 트렌치 T1에는, 제1 단위 전극(41)이 형성된다. 제2 트렌치 T2에는, 제2 단위 전극(42)이 형성된다. 반도체 기판(2)에 있어서 제1 단위 전극(41) 및 제2 단위 전극(42)이 형성되는 상면(2U)과 상이한 하면(도시생략)에는, 반도체 기판(2)과 전기적 도통을 얻기 위한 콘택트 영역(도시생략)이 형성된다.
절연물(3)은 영역(3A)을 구비한다. 영역(3A)은 제1 단위 전극(41) 및 제2 단위 전극(42) 사이에 끼워진 영역이다. 즉, 영역(3A)은 제1 단위 전극(41) 및 제2 단위 전극(42)이 대향하는 영역이다. 영역(3A)은 제1 콘덴서 C1의 유전체로 된다. 제1 콘덴서 C1은, 후술하는 제2 콘덴서 C2(도시생략) 및 제3 콘덴서 C3(도시생략)의 관계에 있어서, 내성과, 컨덕턴스 중 적어도 한쪽이 상이한 설정으로 된다.
전극군(4)은 2개의 전극군으로 이루어진다. 한쪽의 전극군은, 복수의 제1 단위 전극(41)으로 구성된다. 다른 쪽의 전극군은, 복수의 제2 단위 전극(42)으로 구성된다. 제1 단위 전극(41) 및 제2 단위 전극(42)은, 평면으로 볼 때 직사각 형상의 외형을 갖는다. 제1 단위 전극(41)은 제1 트렌치 T1에 매립된 트렌치 전극의 구조를 갖는다. 제2 단위 전극(42)은 제2 트렌치 T2에 매립된 트렌치 전극의 구조를 갖는다.
다른 구성은, 실시예 2와 마찬가지이므로, 대응하는 구성에 동일 부호를 붙여 설명을 생략한다.
[배치 구성]
제1 트렌치 T1 및 제2 트렌치 T2는 XY 방향으로 격자 형상으로 일정 두께 W3으로 정렬 배치된다. 제1 트렌치 T1 및 제2 트렌치 T2는, XY 방향에 대해서 4열로 나란히 배치된다. 제1 트렌치 T1 및 제2 트렌치 T2는, XY 방향에 대해서 교대로 인접하는 지그재그 형상으로 배치된다. 제1 단위 전극(41) 및 제2 단위 전극(42)은, XY 방향으로 격자 형상으로 일정 두께 W5로 정렬 배치된다. 제1 단위 전극(41) 및 제2 단위 전극(42)은, XY 방향에 대해서 4열로 나란히 배치된다. 제1 단위 전극(41) 및 제2 단위 전극(42)은, XY 방향에 대해서 교대로 인접하는 지그재그 형상으로 배치된다.
제1 단위 전극(41)과 제2 단위 전극(42)의 사이에는 영역(3A)이 형성된다. 영역(3A)에는 제1 콘덴서 C1이 형성된다. 제1 콘덴서 C1은 전원 라인에 접속된 X 콘덴서로서 기능한다. 제1 콘덴서 C1은 XY 방향에 대해서 7열로 나란히 배치된다. 제1 콘덴서 C1은 XY 방향에 대해서 교대로 인접하는 지그재그 형상으로 배치된다. 각 제 1 콘덴서 C1은 병렬로 접속된다.
도 10에는 도시되지 않았지만, 복수의 제1 단위 전극(41)과 반도체 기판(2)의 사이에는, 복수의 제2 콘덴서 C2(도시생략)가 형성된다. 복수의 제2 단위 전극(42)과 반도체 기판(2)의 사이에는, 복수의 제3 콘덴서 C3(도시생략)이 형성된다. 복수의 제2 콘덴서 C2(도시생략) 및 복수의 제3 콘덴서 C3(도시생략)은, 전원 라인과 하우징 접지에 접속된 Y 콘덴서로서 기능한다.
절연물(3)의 영역(3A)의 XY 방향의 두께는, W5이다. 영역(3A)의 두께 W5는, 제1 콘덴서 C1의 내압과 비례 관계에 있다.
다음으로, 작용을 설명한다.
실시예 4에서는, 전극군(4)은, 복수의 제1 단위 전극(41)으로 이루어지는 전극군과, 복수의 제2 단위 전극(42)으로 이루어지는 전극군을 구비한다.
즉, 제1 단위 전극(41) 및 제2 단위 전극(42)은, 교대로 인접하는 지그재그 형상으로 배치된다. 이에 의해, 복수의 제1 단위 전극(41)과, 복수의 제2 단위 전극(42)의 사이에는, 복수의 제1 콘덴서 C1이 형성된다. 즉, 각 제1 콘덴서 C1은, 병렬로 접속된다.
따라서, 제1 단위 전극(41)과 제2 단위 전극(42) 사이의 콘덴서 정전 용량을 증가시키는 것이 가능해진다.
또한, 다른 작용은, 실시예 1 및 실시예 2와 마찬가지이므로, 설명을 생략한다.
다음으로, 효과를 설명한다.
실시예 4에 있어서의 반도체 콘덴서(1D)에 있어서는, 실시예 1의 (1) 내지 (3) 및 실시예 2의 (4), (5)와 마찬가지의 효과를 얻을 수 있다.
실시예 5
실시예 5는, 반도체 기판에 있어서 단위 전극이 형성되는 면과 동일한 면에, 콘택트 영역을 형성하는 예이다.
우선, 구성을 설명한다.
실시예 5에 있어서의 반도체 콘덴서는, 실시예 2와 마찬가지로, XY 콘덴서에 적용한 것이다. 도 11은 실시예 5에 있어서의 반도체 콘덴서의 평면 구조를 나타내고, 도 12는 내부 구조를 나타낸다. 이하, 도 11 및 도 12에 기초하여, 실시예 5에 있어서의 반도체 콘덴서의 구성을, 「전체 구성」과, 「배치 구성」으로 나누어 설명한다. 또한, 실시예 5에 있어서의 「반도체 콘덴서의 제조 방법」에 대해서는, 실시예 2와 마찬가지이므로 설명을 생략한다.
[전체 구성]
반도체 콘덴서(1E)는, 도 11 및 도 12에 도시한 바와 같이, 반도체 기판(2)(예를 들어, 실리콘)과, 절연물(3)(예를 들어, 산화 실리콘)과, 전극군(4)(예를 들어, 다결정 실리콘)과, 단자 전극(5)(예를 들어, 알루미늄)을 구비한다. 반도체 콘덴서(1E)는, 횡형 콘덴서의 구조를 갖는다.
반도체 기판(2)은, 도 12에 도시한 바와 같이, 전극군 중 1개의 단위 전극으로 된다. 반도체 기판(2)의 상면(2U)(표면)에는, 도 11 및 도 12에 도시한 바와 같이, 제1 트렌치 T1(홈) 및 제2 트렌치 T2(홈)가 형성된다. 제1 트렌치 T1에는, 도 11 및 도 12에 도시한 바와 같이, 제1 단위 전극(41)이 형성된다. 제2 트렌치 T2에는, 도 11 및 도 12에 도시한 바와 같이, 제2 단위 전극(42)이 형성된다. 반도체 기판(2)에 있어서 제1 단위 전극(41) 및 제2 단위 전극(42)이 형성되는 상면(2U)과 동일한 면에는, 도 12에 도시한 바와 같이, 반도체 기판(2)과 전기적 도통을 얻기 위한 콘택트 영역(2Uc)이 형성된다. 또한, 도 12에서는, 콘택트 영역(2Uc)을 굵은 선으로 나타낸다.
절연물(3)은, 도 11 및 도 12에 도시한 바와 같이, 제1 절연물(31), 제2 절연물(32) 및 제3 절연물(33)을 갖는다. 제1 절연물(31)은, 도 12에 도시한 바와 같이, 제1 단위 전극(41) 및 제2 단위 전극(42) 사이에 끼워진다. 제1 절연물(31)은, 도 12에 도시한 바와 같이, 제1 콘덴서 C1의 유전체로 된다. 제2 절연물(32)은, 도 12에 도시한 바와 같이, 제1 단위 전극(41) 및 반도체 기판(2) 사이에 끼워진다. 제2 절연물(32)은, 도 12에 도시한 바와 같이, 제2 콘덴서 C2의 유전체로 된다. 제3 절연물(33)은, 도 12에 도시한 바와 같이, 제2 단위 전극(42) 및 반도체 기판(2) 사이에 끼워진다. 제3 절연물(33)은, 도 12에 도시한 바와 같이, 제3 콘덴서 C3의 유전체로 된다. 제1 콘덴서 C1, 제2 콘덴서 C2 및 제3 콘덴서 C3은, 도 12에 도시한 바와 같이, 내성과, 컨덕턴스 중 적어도 한쪽이 상이한 설정으로 된다.
전극군(4)은 도 11 및 도 12에 도시한 바와 같이, 제1 단위 전극(41) 및 제2 단위 전극(42)을 구비한다. 제1 단위 전극(41)은, 도 12에 도시한 바와 같이, 제1 트렌치 T1에 매립된 트렌치 전극의 구조를 갖는다. 제2 단위 전극(42)은, 도 12에 도시한 바와 같이, 제2 트렌치 T2에 매립된 트렌치 전극의 구조를 갖는다.
단자 전극(5)은, 도 12에 도시한 바와 같이, 콘택트 영역(2Uc)을 통해 반도체 기판(2)의 상면(2U)에 형성된다.
[배치 구성]
제1 단위 전극(41)과 제2 단위 전극(42)의 사이에는, 도 12에 도시한 바와 같이, 제1 콘덴서 C1이 배치된다. 제1 단위 전극(41)과 반도체 기판(2)의 사이에는, 도 12에 도시한 바와 같이, 제2 콘덴서 C2가 배치된다. 제2 단위 전극(42)과 반도체 기판(2)의 사이에는, 도 12에 도시한 바와 같이, 제3 콘덴서 C3이 배치된다.
제1 절연물(31)의 두께는, 도 11에 도시한 바와 같이, W6이다. 제2 절연물(32) 및 제3 절연물(33)의 두께는, 도 11에 도시한 바와 같이, W7이다. 제1 절연물(31)의 두께 W6은, 도 11에 도시한 바와 같이, 제2 절연물(32) 및 제3 절연물(33)의 두께 W7보다도 크다(W7<W6). 제1 절연물(31), 제2 절연물(32) 및 제3 절연물(33)의 두께는, 도 11에 도시한 바와 같이, 제1 콘덴서 C1, 제2 콘덴서 C2 및 제3 콘덴서 C3의 내압과 비례 관계에 있다. 즉, 제1 콘덴서 C1은, 도 11에 도시한 바와 같이, 절연 파손을 일으키지 않고 규정 시간 인가할 수 있는 전압이 제2 콘덴서 C2 및 제3 콘덴서 C3과 비교해서 크다.
다음으로, 작용을 설명한다.
실시예 5에서는, 반도체 기판(2)과 전기적 도통을 얻기 위한 콘택트 영역(2Uc)은, 반도체 기판(2)에 있어서 제1 단위 전극(41) 및 제2 단위 전극(42)이 형성되는 면(2U)과 동일한 면에 형성된다.
즉, 콘택트 영역(2Uc)은 제1 단위 전극(41) 및 제2 단위 전극(42)이 형성되는 면(2U)과 동일한 면 상에 설치된다. 이에 의해, 전극으로서의 반도체 기판(2)과, 반도체 기판(2) 이외의 다른 제1 단위 전극(41) 및 제2 단위 전극(42)을 반도체 기판(2)의 상면(2U) 측에서 접속할 수 있다.
따라서, 제1 단위 전극(41) 및 제2 단위 전극(42)의 전기적 접속이나, 반도체 기판(2)의 전기적 접속을, 반도체 기판(2)의 동일한 면(2U)에서 행하는 것이 가능해진다.
또한, 다른 작용은, 실시예 1 및 실시예 2와 마찬가지이므로, 설명을 생략한다.
다음으로, 효과를 설명한다.
실시예 5에 있어서의 반도체 콘덴서(1E)에 있어서는, 상기(1) 내지 (4)의 효과 외에도, 하기의 효과가 얻어진다.
(6) 반도체 기판(반도체 기판(2))과 전기적 도통을 얻기 위한 콘택트 영역은, 반도체 기판(반도체 기판(2))에 있어서 단위 전극(제1 단위 전극(41) 및 제2 단위 전극(42))이 형성되는 면(면(2U))과 동일한 면에 형성된다.
이 때문에, 단위 전극(제1 단위 전극(41) 및 제2 단위 전극(42))의 전기적 접속이나, 반도체 기판(반도체 기판(2))과의 전기적 접속을, 반도체 기판(반도체 기판(2))의 동일한 면(면(2U))에서 행하는 것이 가능해진다.
실시예 6
실시예 6은, 콘택트 영역을, 단위 전극으로 둘러싸인 영역에 형성하는 예이다.
우선, 구성을 설명한다.
실시예 6에 있어서의 반도체 콘덴서는, 실시예 2와 마찬가지로, XY 콘덴서에 적용한 것이다. 도 13은 실시예 6에 있어서의 반도체 콘덴서의 평면 구조를 나타내고, 도 14는 배치 구조를 나타낸다. 이하, 도 13 및 도 14에 기초하여, 실시예 6에 있어서의 반도체 콘덴서의 구성을, 「전체 구성」과, 「배치 구성」으로 나누어 설명한다. 또한, 실시예 6에 있어서의 「반도체 콘덴서의 제조 방법」에 대해서는, 실시예 2와 마찬가지이므로 설명을 생략한다.
[전체 구성]
반도체 콘덴서(1F)는, 도 13에 도시한 바와 같이, 반도체 기판(2)(예를 들어, 실리콘)과, 절연물(3)(예를 들어, 산화 실리콘)과, 전극군(4)(예를 들어, 다결정 실리콘)을 구비한다. 반도체 콘덴서(1F)는, 횡형 콘덴서의 구조를 갖는다.
반도체 기판(2)은, 도 13에 도시한 바와 같이, 전극군 중 1개의 단위 전극으로 된다. 반도체 기판(2)의 상면(2U)(표면)에는, 도 13에 도시한 바와 같이, 제1 트렌치 T1(홈) 및 제2 트렌치 T2(홈)가 형성된다. 제1 트렌치 T1 및 제2 트렌치 T2는, 도 13에 도시한 바와 같이, 평면으로 볼 때 직사각 형상의 외형을 갖는다. 제1 트렌치 T1에는, 도 13에 도시한 바와 같이, 제1 단위 전극(41)이 형성된다. 제2 트렌치 T2에는, 도 13에 도시한 바와 같이, 제2 단위 전극(42)이 형성된다. 반도체 기판(2)에 있어서 제1 단위 전극(41) 및 제2 단위 전극(42)이 형성되는 상면(2U)과 동일한 면에는, 도 13에 도시한 바와 같이, 반도체 기판(2)과 전기적 도통을 얻기 위한 콘택트 영역(2Uc)이 형성된다.
절연물(3)은, 도 13에 도시한 바와 같이, 영역(3A)과, 영역(3B)을 구비한다. 영역(3A)은, 도 13 및 도 14에 도시한 바와 같이, 제1 트렌치 T1 및 제2 트렌치 T2 사이에 끼워진 영역이다. 즉, 영역(3A)은, 도 13 및 도 14에 도시한 바와 같이, 제1 트렌치 T1 및 제2 트렌치 T2가 대향하는 영역이다. 영역(3A)은, 도 13에 도시한 바와 같이, 제1 콘덴서 C1의 유전체로 된다. 영역(3B)은, 도 13 및 도 14에 도시한 바와 같이, 제1 트렌치 T1 및 제2 트렌치 T2로 둘러싸인 영역이다. 즉, 영역(3B)은, 도 13 및 도 14에 도시한 바와 같이, 제1 트렌치 T1 및 제2 트렌치 T2가 대향하지 않는 영역이다. 제1 콘덴서 C1은, 후술하는 제2 콘덴서 C2(도시생략) 및 제3 콘덴서 C3(도시생략)의 관계에 있어서, 내성과, 컨덕턴스 중 적어도 한쪽이 상이한 설정으로 된다.
전극군(4)은, 도 13에 도시한 바와 같이, 2개의 전극군으로 이루어진다. 한쪽의 전극군은, 도 13에 도시한 바와 같이, 복수의 제1 단위 전극(41)으로 구성된다. 다른 쪽의 전극군은, 도 13에 도시한 바와 같이, 복수의 제2 단위 전극(42)으로 구성된다. 제1 단위 전극(41) 및 제2 단위 전극(42)은, 도 13에 도시한 바와 같이, 평면으로 볼 때 직사각 형상의 외형을 갖는다. 제1 단위 전극(41)은, 도 13에 도시한 바와 같이, 제1 트렌치 T1에 매립된 트렌치 전극의 구조를 갖는다. 제2 단위 전극(42)은, 도 13에 도시한 바와 같이, 제2 트렌치 T2에 매립된 트렌치 전극의 구조를 갖는다.
[배치 구성]
제1 트렌치 T1 및 제2 트렌치 T2는, 도 13에 도시한 바와 같이, XY 방향으로 격자 형상으로 일정 두께 W8로 정렬 배치된다. 제1 트렌치 T1 및 제2 트렌치 T2는, 도 13에 도시한 바와 같이, XY 방향에 대해서 4열로 나란히 배치된다. 제1 트렌치 T1 및 제2 트렌치 T2는, 도 13에 도시한 바와 같이, XY 방향에 대해서 교대로 인접하는 지그재그 형상으로 배치된다. 제1 단위 전극(41) 및 제2 단위 전극(42)은, 도 13에 도시한 바와 같이, XY 방향으로 격자 형상으로 일정 두께 W8로 정렬 배치된다. 제1 단위 전극(41) 및 제2 단위 전극(42)은, 도 13에 도시한 바와 같이, XY 방향에 대해서 4열로 나란히 배치된다. 제1 단위 전극(41) 및 제2 단위 전극(42)은, 도 13에 도시한 바와 같이, XY 방향에 대해서 교대로 인접하는 지그재그 형상으로 배치된다.
제1 단위 전극(41)과 제2 단위 전극(42)의 사이에는, 도 13에 도시한 바와 같이, 영역(3A)이 배치된다. 영역(3A)에는, 도 13에 도시한 바와 같이, 제1 콘덴서 C1이 배치된다. 제1 콘덴서 C1은, 도 13에 도시한 바와 같이, 전원 라인에 접속된 X 콘덴서로서 기능한다. 제1 콘덴서 C1은, 도 13에 도시한 바와 같이, XY 방향에 대해서 7열로 나란히 배치된다. 제1 콘덴서 C1은, 도 13에 도시한 바와 같이, XY 방향에 대해서 교대로 인접하는 지그재그 형상으로 배치된다. 각 제1 콘덴서 C1은, 도 13에 도시한 바와 같이, 병렬로 접속된다.
도 13에는 도시되지 않았지만, 복수의 제1 단위 전극(41)과 반도체 기판(2)의 사이에는, 복수의 제2 콘덴서 C2(도시생략)가 형성된다. 복수의 제2 단위 전극(42)과 반도체 기판(2)의 사이에는, 복수의 제3 콘덴서 C3(도시생략)이 형성된다. 복수의 제2 콘덴서 C2(도시생략) 및 복수의 제3 콘덴서 C3(도시생략)은, 전원 라인과 하우징 접지에 접속된 Y 콘덴서로서 기능한다.
절연물(3)의 영역(3A)의 XY 방향의 두께는, 도 14에 도시한 바와 같이, W8이다. 예를 들어, 두께 W8(제1 트렌치 T1 및 제2 트렌치 T2 사이의 산화막 두께)로서 1㎛가 필요한 경우, 도 14에 도시한 바와 같이, 열 산화에 의해 형성되는 산화막이 산화 전의 트렌치 간의 두께의 2배로 된다고 하면, 원래의 트렌치 간의 두께를 0.5㎛로 설정하면 된다. 영역(3A)의 두께 W8은, 도 13에 도시한 바와 같이, 콘덴서 C1의 내압과 비례 관계에 있다.
한 조의 제1 트렌치 T1과, 한 조의 제2 트렌치 T2는, 도 14에 도시한 바와 같이, XY 방향에 대해서 지그재그 형상으로 배치된다. 절연물(3)의 영역(3B)은, 도 14에 도시한 바와 같이, 한 조의 제1 트렌치 T1과, 한 조의 제2 트렌치 T2로 둘러싸인다. 도 14에 도시한 바와 같이, 열 산화에 의해 제1 트렌치 T1 및 제2 트렌치 T2의 각 측벽이 XY 방향(도면 중의 화살표 방향)으로 산화될 때, 영역(3B)의 일부는 산화되지 않는다. 즉, 영역(3B)의 일부는, 도 14에 도시한 바와 같이, 반도체 기판(2)의 콘택트 영역(2Uc)으로서 남는다.
영역(3B)은, 도 14에 도시한 바와 같이, 대각선 D 상으로 한 조의 제1 트렌치 T1이 대향하는 위치에 배치된다. 영역(3B)은, 도 14에 도시한 바와 같이, 대각선 D 상으로 한 조의 제2 트렌치 T2가 대향하는 위치에 배치된다. 영역(3B)에 있어서의 대각선 D의 길이는, 도 14에 도시한 바와 같이, 영역(3B)에 형성되는 콘덴서의 정전 용량에 반비례한다. 영역(3A)의 두께 W8은, 도 14에 도시한 바와 같이, 영역(3A)에 형성되는 콘덴서의 정전 용량에 반비례한다. 대각선 D는, 도 14에 도시한 바와 같이, 두께 W8보다도 길다(D>W8). 즉, 영역(3B)에 형성되는 콘덴서의 정전 용량은, 영역(3A)에 형성되는 콘덴서 C1의 정전 용량보다도 작다.
여기서, 「대각선 D」란, 도 14에 도시한 바와 같이, 한 조의 제1 트렌치 T1, 및 한 조의 제2 트렌치 T2가 대향하는 코너끼리를 연결한 파선으로 나타내는 선분임을 의미한다.
다음으로, 작용을 설명한다.
실시예 6에서는, 콘택트 영역(2Uc)은, 제1 단위 전극(41)과 제2 단위 전극(42)으로 둘러싸인 영역(3B)에 형성된다.
즉, 콘택트 영역(2Uc)은, 제1 단위 전극(41)과 제2 단위 전극(42)이 대향하지 않는 영역(3B)에 형성된다. 이 때문에, 제1 단위 전극(41) 및 제2 단위 전극(42)이 대향하는 영역(3A)과 비교하여, 콘덴서의 정전 용량이 작아지는 영역(3B)에, 콘택트 영역(2Uc)이 형성된다. 즉, 콘택트 영역(2Uc)은, 영역(3A)과 비교해서 콘덴서가 유효하게 기능하지 않는 영역(3B)에 형성된다. 이 영역(3B)에는, 제1 단위 전극(41) 및 제2 단위 전극(42)이 존재하지 않는다. 따라서, 반도체 기판(2)의 상면(2U)에 있어서 영역(3B)과는 다른 영역에 콘택트 영역(2Uc)을 형성하는 경우와 비교하여, 반도체 기판(2)의 상면(2U)에 있어서의 면적을 유효하게 활용할 수 있다.
따라서, 반도체 콘덴서(1F)의 정전 용량을 희생시키지 않고, 반도체 기판(2)과의 콘택트 영역(2Uc)을 형성하는 것이 가능해진다.
또한, 다른 작용은, 실시예 1, 실시예 2 및 실시예 5와 마찬가지이므로, 설명을 생략한다.
다음으로, 효과를 설명한다.
실시예 6에 있어서의 반도체 콘덴서(1F)에 있어서는, 상기 (1) 내지 (4), (6)의 효과 외에도, 하기의 효과가 얻어진다.
(7) 콘택트 영역(콘택트 영역(2Uc))은, 단위 전극(제1 단위 전극(41) 및 제2 단위 전극(42))으로 둘러싸인 영역(영역(3B))에 형성된다.
이 때문에, 반도체 콘덴서(반도체 콘덴서(1F))의 정전 용량을 희생시키지 않고, 반도체 기판(반도체 기판(2))과의 콘택트 영역(콘택트 영역(2Uc))을 형성하는 것이 가능해진다.
이상, 본 발명의 반도체 콘덴서를 실시예 1 내지 실시예 6에 기초하여 설명했지만, 구체적인 구성에 대해서는, 이들 실시예로 한정되는 것이 아니라, 청구범위의 각 청구항에 따른 발명의 요지를 일탈하지 않는 한, 설계의 변경이나 추가 등은 허용된다.
실시예 2에서는, 트렌치 형성 처리(도 5 및 도 6), 절연막 형성 처리(도 7) 및 전극군 형성 처리(도 8)의 순으로 실시하고, 반도체 콘덴서(1B)를 제조하는 예를 나타내었다. 그러나, 이것으로 한정되지 않는다. 예를 들어, 도 15 및 도 16에 도시한 바와 같이, 절연막 형성 처리에서 열 산화 공정의 시간을 절연막 형성 처리(도 7)보다도 길게 해도 된다. 또한, 트렌치 형성 처리는, 도 5 및 도 6과 마찬가지이기 때문에, 도시를 생략한다. 절연물 형성 처리에서는, 우선, 기판 세정 공정에 의해 세정된 반도체 기판(2)을 산화로에 넣어서, 산소 중에서 열을 가하는 열 산화 공정이 있지만, 도시를 생략하였다. 이 열 산화 공정의 시간은, 절연막 형성 처리(도 7)에 포함되는 열 산화 공정의 시간보다도 길게 설정된다. 계속해서, 도 15에 도시한 바와 같이, 절연물(3)의 일부를 제거하는 절연물 제거 공정에 의해, 반도체 기판(2)의 상면(2U)을 노출시킨다. 이에 의해, 절연물 형성 처리가 완료된다. 전극군 형성 처리에서는, 도 16에 도시한 바와 같이, 도 8과 마찬가지의 제1 단위 전극(41) 및 제2 단위 전극(42)이 각 트렌치 T에 형성된다. 계속해서, 도 16에 도시한 바와 같이, 전극재의 일부를 제거하는 전극재 제거 공정에 의해, 반도체 기판(2)의 상면(2U)을 노출시킨다. 이에 의해, 전극군 형성 처리가 완료된다. 즉, 트렌치 T 간이 산화된 후에도 열 산화가 계속된다. 이에 의해, 도 15에 도시한 바와 같이, 트렌치 T의 저부에 형성되는 절연물(3)의 산화막 두께 FT2는, 산화막 두께 FT1(도 7)보다도 두껍게 된다(FT2>FT1). 따라서, 반도체 기판(2)과 각 트렌치 T 사이에서 구성되는 콘덴서의 내압을 높게 할 수 있음과 함께, 반도체 기판(2)과 각 트렌치 T 사이의 누설 전류를 억제하는 것도 가능해진다.
실시예 2에서는, 반도체 기판(2)을 산화로(도시생략)에 넣어서, 산소 중에서 열을 가하는 열 산화 처리에 의해 반도체 기판에 절연막을 형성하는 예를 나타내었다. 그러나, 이것으로 한정되지 않는다. 예를 들어, CVD법을 이용하여 반도체 기판에 절연막을 형성해도 된다.
실시예 2, 실시예 3 및 실시예 5에서는, 단자 전극(5)을 알루미늄으로 하는 예를 나타내었다. 그러나, 이것으로 한정되지 않는다. 예를 들어, 단자 전극(5)을 Ti(티타늄)/Ni(니켈)/Ag(은)으로 해도 된다.
실시예 2 내지 실시예 6에서는, 본 발명의 반도체 콘덴서를, 전자 노이즈의 억제에 사용되는 XY 콘덴서에 적용하는 예를 나타냈다. 그러나, 본 발명의 반도체 콘덴서는, 전기 자동차나 하이브리드차 등의 차량에 탑재되는 인버터용 콘덴서(예를 들어, 평활 콘덴서 등)나, 차량 이외의 공업용 용도(예를 들어, 선박 등)에 사용되는 콘덴서에 대해서도 적용할 수 있다.
C1, C2, C3, C4, C5: 제1 내지 제5 콘덴서
T, T1, T2, T3: 트렌치
W1, W2, W3, W4, W5, W6, W7, W8: 단위 전극 간의 두께
1A, 1B, 1C, 1D, 1E, 1F: 반도체 콘덴서
2, 2A, 2B: 반도체 기판
2D: 하면
2U: 상면
2Dc, 2Uc: 콘택트 영역
3, 31, 32, 33, 34, 35: 절연물
3A: 단위 전극에 끼워진 영역
3B: 단위 전극으로 둘러싸인 영역
4: 전극군
41, 42, 43, 44: 제1 내지 제4 단위 전극

Claims (7)

  1. 반도체 기판과, 상기 반도체 기판에 형성된 전극군과, 절연물을 구비하고, 상기 전극군 각각의 사이에 상기 절연물이 끼워진 구조를 갖는 복수의 콘덴서가 형성된 반도체 콘덴서이며,
    상기 절연물은 상기 콘덴서의 유전체로 되고,
    상기 복수의 콘덴서는, 콘덴서가 규정의 전압에 견디는 능력인 내성과, 콘덴서에 있어서의 누설 전류의 흐름 용이성인 컨덕턴스 중 적어도 한쪽이 상이한 설정으로 되는 것을 특징으로 하는, 반도체 콘덴서.
  2. 제1항에 있어서,
    상기 전극군을 구성하는 각 단위 전극은, 상기 반도체 기판의 표면에 형성된 홈에 매립된 트렌치 전극의 구조를 갖는 것을 특징으로 하는, 반도체 콘덴서.
  3. 제1항 또는 제2항에 있어서,
    상기 전극군 중 1개의 단위 전극은, 상기 반도체 기판인 것을 특징으로 하는, 반도체 콘덴서.
  4. 제3항에 있어서,
    상기 반도체 기판과 전기적 도통을 얻기 위한 콘택트 영역은, 상기 반도체 기판에 있어서 상기 단위 전극이 형성되는 면과 동일한 면에 형성되는 것을 특징으로 하는, 반도체 콘덴서.
  5. 제4항에 있어서,
    상기 콘택트 영역은, 상기 단위 전극으로 둘러싸인 영역에 형성되는 것을 특징으로 하는, 반도체 콘덴서.
  6. 제3항에 있어서,
    상기 반도체 기판과 전기적 도통을 얻기 위한 콘택트 영역은, 상기 반도체 기판에 있어서 상기 단위 전극이 형성되는 면과 상이한 면에 형성되는 것을 특징으로 하는, 반도체 콘덴서.
  7. 제2항에 있어서,
    상기 단위 전극 간의 두께는, 상기 단위 전극 간에 구성되는 콘덴서의 내압과 비례 관계에 있는 것을 특징으로 하는, 반도체 콘덴서.
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