JPH08316413A - コンデンサ内蔵半導体回路 - Google Patents

Abstract

(57)【要約】 【目的】 キャパシタの静電容量を小さくすることな
く、コンパクトでかつ高電圧に対応することができる昇
圧回路を得ることを目的とする。 【構成】 ２層構造の積層キャパシタＣ２において、下
層キャパシタＣＬ２および上層キャパシタＣＵ２の静電
容量は同一である。一方、下層キャパシタＣＬ２の耐圧
値は、上層キャパシタＣＵ２の耐圧値より高い。このた
め、下層キャパシタＣＬ２の面積は、上層キャパシタＣ
Ｕ２の面積より大きい。したがって、面積は大きいが耐
圧値の高い下層キャパシタＣＬ２に、高い印加電圧の下
層電圧印加端子対ＬＴ２を接続し、耐圧値は低いが面積
の小さい上層キャパシタＣＵ２に、低い印加電圧の上層
電圧印加端子対ＵＴ２を接続することにより、キャパシ
タの静電容量を小さくすることなく、コンパクトでかつ
高電圧に対応することができる昇圧回路を得ることがで
きる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、コンデンサ内蔵半導
体回路に関し、特に、大容量、高耐圧、かつ、コンパク
トなコンデンサ内蔵半導体回路に関する。

【０００２】

【従来の技術】小型の電源を得るために、昇圧回路を内
蔵したＩＣが用いられる。図１０Ａに、ＩＣに内蔵され
た昇圧回路２の回路図を示す。昇圧回路２は、７個のト
ランジスタ１６、１８、・・・、２８を直列に接続する
とともに、７個のトランジスタ１６、・・・と、６個の
キャパシタ（コンデンサ）４、６、・・・、１４の第１
電極４ａ、６ａ、・・・、１４ａとを、図１０Ａのよう
に接続することにより形成される。各キャパシタ４、
６、・・・、１４の第２電極４ｃ、６ｃ、・・・、１４
ｃは、ＯＳＣ（発振器）３０に接続されている。

【０００３】入力電圧端子３４にＶ_CC（例えば５Ｖ）を
印加するとともに、ＯＳＣ３０により矩形波φ１、φ２
（図１０Ｂ参照）を出力させると、トランジスタ１６、
・・・の各段において段階的に電圧が上昇し、出力電圧
端子３６においてＶ_PP（例えば２０Ｖ）を得ることがで
きる。なお、最終段のトランジスタ２８の出力がＶ_PPを
越えた場合には、ＶＬ（電圧リミッタ）３２が作動する
ため、出力電圧端子３６においてＶ_PPを越えることはな
い。

【０００４】図１０Ａに示す昇圧回路２は、ウエハ（半
導体基板）上にキャパシタ４、・・・およびトランジス
タ１６、・・・を作り込むことにより形成される。ウエ
ハ上に作り込まれたキャパシタ４、・・・およびトラン
ジスタ１６、・・・を有する従来の昇圧回路２の実体配
線図を図１１に示す。このような昇圧回路２を内蔵した
ＩＣを使用することにより、電源の小型化を図ることが
できる。

【０００５】

【発明が解決しようとする課題】しかしながら、上記の
ような、ＩＣに内蔵された従来の昇圧回路２には、次の
ような問題点があった。昇圧回路２において、電圧の上
昇幅を大きくするために、キャパシタ４、・・・の静電
容量を大きくする必要がある。キャパシタの静電容量は
電極の面積に比例する。したがって、キャパシタ４、・
・・の静電容量を大きくするためには、図１１におい
て、第１電極４ａ、・・・の面積Ｓを大きくする必要が
ある。このため、静電容量の大きいキャパシタを多数備
えた従来の昇圧回路２は、ある程度以上コンパクトにす
ることができない、という問題点があった。

【０００６】一方、キャパシタの静電容量は電極間距離
に反比例する。したがって、キャパシタ４、・・・の静
電容量を大きくするために、図１２Ａにおいて、第１電
極４ａ、・・・と第２電極４ｃ、・・・とに挟まれた絶
縁膜４ｂ、・・・の厚さｄを薄くすることもできる。こ
のように構成することにより、大きい静電容量を確保し
つつ、昇圧回路２をコンパクトにすることができる。

【０００７】しかし、絶縁膜４ｂ、・・・の厚さｄを薄
くすることにより、キャパシタ４、・・・は、印加電圧
による絶縁破壊を起こしやすくなる。すなわち、絶縁膜
４ｂ、・・・の厚さｄを薄くすることにより、キャパシ
タ４、・・・の耐圧値は低くなる。このため、このキャ
パシタを、比較的低い電圧が印加されるキャパシタ４、
６、８として用いる場合は問題とならないが、高い電圧
が印加されるキャパシタ１０、１２、１４として用いる
場合は、絶縁破壊に対する信頼性が低下する。したがっ
て、高電圧を生じさせる昇圧回路２に適用することがで
きないという問題が生ずる。

【０００８】また、図１２Ｂ、Ｃに示す２層構造のキャ
パシタ３８が提案されている。このキャパシタ３８は、
第１電極３８ａ、絶縁膜３８ｂ、第２電極３８ｃによ
り、上層キャパシタ４０を形成し、第２電極３８ｃ、絶
縁膜３８ｄ、第３電極３８ｅにより、下層キャパシタ４
２を形成している。図１２Ｂ、Ｃに示すように、ほぼ同
一の静電容量を有する上層キャパシタ４０および下層キ
ャパシタ４２を並列に接続することにより、同一の投影
面積を有する１層構造のキャパシタのほぼ２倍の静電容
量が得られる。すなわち、大きい静電容量を確保しつ
つ、昇圧回路２をコンパクトにすることができる。

【０００９】しかし、２層構造のキャパシタ３８は、製
造上の都合等から、第１電極３８ａの面積が、第２電極
３８ｃの面積より小さくなるよう設定されている。この
ため、上層キャパシタ４０と下層キャパシタ４２とでほ
ぼ同一の静電容量を確保するため、絶縁膜３８ｂの厚さ
ｄ１を、絶縁膜３８ｄの厚さｄ２より薄くしている。

【００１０】その結果、上層キャパシタ４０の耐圧値
は、下層キャパシタ４２の耐圧値より小さくなってい
る。したがって、Ｖ_in、Ｖ_out間の印加電圧の上昇に伴
い、下層キャパシタ４２は絶縁破壊されないのに上層キ
ャパシタ４０が絶縁破壊を起こしてしまうという不都合
が生ずる。このため、キャパシタ３８を、比較的高い電
圧が印加されるキャパシタ１０、１２、１４の替りに用
いると絶縁破壊に対する信頼性が低下する。したがっ
て、やはり、高電圧を生じさせる昇圧回路２に適用する
ことができないという問題が生ずる。

【００１１】この発明はこのような従来の昇圧回路２な
どコンデンサ内蔵半導体回路の問題点を解消し、内蔵さ
れたコンデンサ（キャパシタ）の静電容量を小さくする
ことなく、コンパクトでかつ高電圧に対応することがで
きるコンデンサ内蔵半導体回路を提供することを目的と
する。

【００１２】

【課題を解決するための手段】請求項１のコンデンサ内
蔵半導体回路は、同一のまたは近似した耐圧値を有する
１以上のコンデンサを構成要素とするコンデンサ群を、
耐圧値の種類に対応して２以上備えるとともに、異なる
印加電圧の２以上の電圧印加端子対を含む、コンデンサ
の個数に対応して設けられた複数の電圧印加端子対を備
え、より高い印加電圧の電圧印加端子対を、より高い耐
圧値を有するコンデンサを構成要素とするコンデンサ群
に属するコンデンサに接続し、より低い印加電圧の電圧
印加端子対を、より低い耐圧値を有するコンデンサを構
成要素とするコンデンサ群に属するコンデンサに接続す
るよう構成したことを特徴とする。

【００１３】請求項２のコンデンサ内蔵半導体回路は、
請求項１のコンデンサ内蔵半導体回路において、２以上
のコンデンサを積層状に形成するよう構成したことを特
徴とする。

【００１４】請求項３のコンデンサ内蔵半導体回路は、
請求項２のコンデンサ内蔵半導体回路において、積層状
に形成された各コンデンサの耐圧値を、コンデンサの属
する層に対応させて設定するとともに、同一の層に属す
る１以上のコンデンサを構成要素とするコンデンサ群
を、各層に対応して２以上備えるよう構成したことを特
徴とする。

【００１５】請求項４のコンデンサ内蔵半導体回路は、
請求項２または請求項３のコンデンサ内蔵半導体回路に
おいて、積層状に形成された各コンデンサの静電容量を
ほぼ同一とするとともに、より高い耐圧値を有するコン
デンサをより下層に配置し、より低い耐圧値を有するコ
ンデンサをより上層に配置するよう構成したことを特徴
とする。

【００１６】請求項５のコンデンサ内蔵半導体回路は、
請求項１から請求項４のいずれかの請求項に記載のコン
デンサ内蔵半導体回路において、各コンデンサを、基準
となる耐圧値以上の耐圧値を有するコンデンサを構成要
素とする高耐圧コンデンサ群と、基準となる耐圧値より
低い耐圧値を有するコンデンサを構成要素とする低耐圧
コンデンサ群との２つの群に分類するよう構成したこと
を特徴とする。

【００１７】請求項６のコンデンサ内蔵半導体回路は、
請求項１から請求項５のいずれかの請求項に記載のコン
デンサ内蔵半導体回路において、コンデンサ内蔵半導体
回路を昇圧回路としたことを特徴とする。

【００１８】

【作用】請求項１のコンデンサ内蔵半導体回路は、より
高い印加電圧の電圧印加端子対を、より高い耐圧値を有
するコンデンサを構成要素とするコンデンサ群に属する
コンデンサに接続し、より低い印加電圧の電圧印加端子
対を、より低い耐圧値を有するコンデンサを構成要素と
するコンデンサ群に属するコンデンサに接続するよう構
成したことを特徴とする。

【００１９】したがって、電圧印加端子対を、印加電圧
に応じた最適な耐圧値を有するコンデンサに接続するこ
とができる。このため、高い印加電圧の電圧印加端子対
には、耐圧値が大きく所望の静電容量を有するコンデン
サが接続される。その結果、回路全体として高電圧に耐
えることができる。一方、低い印加電圧の電圧印加端子
対に接続されるコンデンサは、耐圧値が低くてもよいこ
とから、絶縁膜の膜厚を薄くすることができる。その結
果、所望の静電容量を確保するための電極面積を、高い
耐圧値のコンデンサに比べ、小さくすることができる。

【００２０】請求項２のコンデンサ内蔵半導体回路は、
さらに、２以上のコンデンサを積層状に形成するよう構
成したことを特徴とする。

【００２１】したがって、平面的に配置したコンデンサ
の上部に、重ねて別のコンデンサを形成することができ
る。このため、全てのコンデンサを平面的に配置する１
層構造のコンデンサに比べ、投影面積が小さい。

【００２２】請求項３のコンデンサ内蔵半導体回路は、
さらに、積層状に形成された各コンデンサの耐圧値を、
コンデンサの属する層に対応させて設定するとともに、
同一の層に属する１以上のコンデンサを構成要素とする
コンデンサ群を、各層に対応して２以上備えるよう構成
したことを特徴とする。

【００２３】したがって、同一のコンデンサ群を構成す
る各コンデンサを同一工程で作り込むことができる。こ
のため、同一コンデンサ群内のコンデンサ相互の静電容
量や耐圧値のバラツキを少なくすることができる。

【００２４】また、このコンデンサ群内のコンデンサに
接続される、近似した印加電圧の電圧印加端子対を、他
の同一工程で作り込むことができる。このため、印加電
圧に関し近似した性質を有する回路相互を、同一工程で
作り込むことができる。

【００２５】請求項４のコンデンサ内蔵半導体回路は、
さらに、積層状に形成された各コンデンサの静電容量を
ほぼ同一とするとともに、より高い耐圧値を有するコン
デンサをより下層に配置し、より低い耐圧値を有するコ
ンデンサをより上層に配置するよう構成したことを特徴
とする。

【００２６】したがって、より高い耐圧値を有するより
下層のコンデンサの電極面積をより大きく、より低い耐
圧値を有するより上層のコンデンサの電極面積をより小
さく設定することができる。このため、各層をピラミッ
ド状に積み上げることができる。

【００２７】請求項５のコンデンサ内蔵半導体回路は、
請求項１から請求項４のいずれかの請求項に記載のコン
デンサ内蔵半導体回路において、各コンデンサを、高耐
圧コンデンサ群と、低耐圧コンデンサ群との２つの群に
分類するよう構成したことを特徴とする。

【００２８】したがって、コンデンサを形成する工程と
して、高耐圧コンデンサ群を構成するコンデンサを形成
する工程と、低耐圧コンデンサ群を構成するコンデンサ
を形成する工程との２つの工程を備えればよい。

【００２９】請求項６のコンデンサ内蔵半導体回路は、
請求項１から請求項５のいずれかの請求項に記載のコン
デンサ内蔵半導体回路において、コンデンサ内蔵半導体
回路を昇圧回路としたことを特徴とする。

【００３０】したがって、所望の静電容量を確保するこ
とにより、電圧の上昇幅を大きくすることができる。ま
た、出力側に近いコンデンサの耐圧値を大きく設定する
ことにより、高電圧出力が可能になる。さらに、入力側
に近いコンデンサの耐圧値を小さく設定することによ
り、コンデンサに要する投影面積を必要最小限に留める
ことができる。

【００３１】

【実施例】図３に、ウエハ（半導体基板）上に形成され
た、この発明の一実施例による昇圧回路５０を上方から
見た実体配線図を示す。また、図３の昇圧回路５０の回
路図を図４に示す。昇圧回路５０は、４個の積層キャパ
シタＣ１〜Ｃ４、９個のトランジスタＴ１〜Ｔ９、ＯＳ
Ｃ（発振器）３０、ＶＬ（電圧リミッタ）３２を備えて
おり、図３に示すように接続されている。この実施例に
おいては、積層キャパシタＣ１〜Ｃ４は、すべて同一の
構成であり、静電容量はすべて５ｐＦに設定されてい
る。また、トランジスタＴ１〜Ｔ９も、すべて同一の構
成である。

【００３２】図１は、図３の実体配線図のうち、積層キ
ャパシタＣ２の近傍５２を拡大した図面である。図１に
基づいて、昇圧回路５０の構成を説明する。まず、積層
キャパシタＣ２の構成について説明する。図１、または
図１における断面Ｐ−Ｐを表わす図２に示すように、積
層キャパシタＣ２は２層構造のキャパシタであり、上層
キャパシタＣＵ２および下層キャパシタＣＬ２から構成
されている。

【００３３】上層キャパシタＣＵ２は、第１電極Ｃ２
ａ、絶縁膜Ｃ２ｂ、第２電極Ｃ２ｃから構成されてい
る。下層キャパシタＣＬ２は、第２電極Ｃ２ｃ、絶縁膜
Ｃ２ｄ、第３電極Ｃ２ｅから構成されている。上層キャ
パシタＣＵ２と下層キャパシタＣＬ２とは、第２電極Ｃ
２ｃを共有している。

【００３４】下層キャパシタＣＬ２の絶縁膜Ｃ２ｄの膜
厚は、上層キャパシタＣＵ２の絶縁膜Ｃ２ｂの膜厚より
厚くなるよう構成されている。したがって、下層キャパ
シタＣＬ２の絶縁破壊に対する耐圧値は、上層キャパシ
タＣＵ２の耐圧値より高い。たとえば、絶縁膜Ｃ２ｄの
膜厚を８００オングストローム、絶縁膜Ｃ２ｂの膜厚を
４００オングストロームとすることにより、下層キャパ
シタＣＬ２の耐圧値を約２４Ｖに、上層キャパシタＣＵ
２の耐圧値を約１２Ｖにすることができる。

【００３５】また、上層キャパシタＣＵ２および下層キ
ャパシタＣＬ２の静電容量は等しくなるよう設定されて
いる。このため、上層キャパシタＣＵ２の第１電極Ｃ２
ａの面積は、下層キャパシタＣＬ２の第２電極Ｃ２ｃの
面積より小さくなっている。すなわち、第３電極Ｃ２
ｅ、第２電極Ｃ２ｃ、第１電極Ｃ２ａの順に、ピラミッ
ド状に積み上げるよう構成されている。

【００３６】なお、この実施例においては、第１電極Ｃ
２ａ、第２電極Ｃ２ｃをポリシリコンで形成している。
絶縁膜Ｃ２ｂ、絶縁膜Ｃ２ｄをシリコン酸化膜で形成し
ている。第３電極Ｃ２ｅをシリコンで形成している。

【００３７】つぎに、図１に基づいて、このように形成
された積層キャパシタＣ２とトランジスタＴ２等との接
続関係を説明する。

【００３８】トランジスタＴ２のソース電極Ｔ２ｂは、
次段のトランジスタＴ３のドレイン電極Ｔ３ａおよびゲ
ート電極Ｔ３ｃに接続されるとともに、積層キャパシタ
Ｃ２の第１電極Ｃ２ａに接続されている。同様に、トラ
ンジスタＴ６のソース電極Ｔ６ｂは、次段のトランジス
タＴ７のドレイン電極Ｔ７ａおよびゲート電極Ｔ７ｃに
接続されるとともに、積層キャパシタＣ２の第３電極Ｃ
２ｅに接続されている。積層キャパシタＣ２の第２電極
Ｃ２ｃは、ＯＳＣ３０のφ２出力端３０ｂに接続されて
いる。

【００３９】すなわち、トランジスタＴ２のソース電極
Ｔ２ｂと、ＯＳＣ３０のφ２出力端３０ｂとにより、上
層キャパシタＣＵ２に電圧を印加する電圧印加端子対で
ある上層電圧印加端子対ＵＴ２を構成している。同様
に、ＯＳＣ３０のφ２出力端３０ｂと、トランジスタＴ
６のソース電極Ｔ６ｂとにより、下層キャパシタＣＬ２
に電圧を印加する電圧印加端子対である下層電圧印加端
子対ＬＴ２を構成している。

【００４０】他の積層キャパシタＣ１、Ｃ３、Ｃ４につ
いても、積層キャパシタＣ２と同様に接続することによ
り、図３に示す昇圧回路５０が得られる。

【００４１】なお、図４に示すように、耐圧値の高い下
層キャパシタＣＬ１〜ＣＬ４により、高耐圧コンデンサ
群である下層キャパシタ群ＣＬを構成している。また、
耐圧値の低い上層キャパシタＣＵ１〜ＣＵ４により、低
耐圧コンデンサ群である上層キャパシタ群ＣＵを構成し
ている。

【００４２】また、図４に示すように、トランジスタＴ
２は、９個のトランジスタＴ１〜Ｔ９を直列につないで
構成される昇圧回路５０の前半部に配置されている。し
たがって、図１に示すトランジスタＴ２のソース電極Ｔ
２ｂと、ＯＳＣ３０のφ２出力端３０ｂとの間には、比
較的小さい電圧しか発生しない。つまり、上層電圧印加
端子対ＵＴ２の印加電圧は比較的小さい。同様に、上層
電圧印加端子対ＵＴ１、ＵＴ３、ＵＴ４（図示せず）の
印加電圧も比較的小さい。

【００４３】一方、トランジスタＴ６は、昇圧回路５０
の後半部に配置されている。したがって、トランジスタ
Ｔ６のソース電極Ｔ６ｂと、ＯＳＣ３０のφ２出力端３
０ｂとの間には、比較的大きい電圧が発生する。つま
り、下層電圧印加端子対ＬＴ２の印加電圧は比較的大き
い。同様に、下層電圧印加端子対ＬＴ１、ＬＴ３、ＬＴ
４（図示せず）の印加電圧も比較的大きい。

【００４４】つぎに、この昇圧回路５０を構成する積層
キャパシタＣ２の製造方法を図５および図６に基づいて
説明する。まず、ウエハ上にフィールド酸化膜５４を形
成した後、キャパシタ形成領域５６にＡｓ（ヒ素）を打
込む。Ａｓを打込んだ領域が、第３電極Ｃ２ｅ（図２参
照）となる。その後、キャパシタ形成領域５６、トラン
ジスタ形成領域５８、６０の上面に、やや厚めのシリコ
ン酸化膜６２を、ゲート酸化膜として形成する。キャパ
シタ形成領域５６の上面に形成されたやや厚めのシリコ
ン酸化膜６２が、絶縁膜Ｃ２ｄ（図２参照）となる（図
５Ａ参照）。

【００４５】つぎに、キャパシタ形成領域５６、トラン
ジスタ形成領域５８のシリコン酸化膜６２上にポリシリ
コン層６４を形成した後、エッチングにより、不要部分
を取り除く。キャパシタ形成領域５６に形成されたポリ
シリコン層６４が、第２電極Ｃ２ｃ（図２参照）とな
る。また、この工程で、トランジスタ形成領域５８にト
ランジスタ７０が形成される一方、トランジスタ形成領
域６０のシリコン酸化膜６２が取り除かれる（図５Ｂ参
照）。

【００４６】つぎに、キャパシタ形成領域５６、トラン
ジスタ形成領域６０に、薄いシリコン酸化膜（ゲート酸
化膜）６６およびポリシリコン層６８を形成した後、エ
ッチングにより、不要部分を取り除く。キャパシタ形成
領域５６に形成された薄いシリコン酸化膜６６が絶縁膜
Ｃ２ｂとなり、ポリシリコン層６８が第１電極Ｃ２ａ
（図２参照）となる。また、この工程で、トランジスタ
形成領域６０にトランジスタ７２が形成される。

【００４７】なお、このようにトランジスタ７０とトラ
ンジスタ７２とを別工程で形成するのは、１チップ上に
形成される回路に応じ、やや厚めのシリコン酸化膜６２
をゲート酸化膜とする高い耐圧値のトランジスタ７０
と、薄いシリコン酸化膜６６をゲート酸化膜とする高速
スイッチング可能なトランジスタ７２とを用意するため
である。

【００４８】このようにして、積層キャパシタＣ２が形
成される。なお、同時に形成されたトランジスタ７０、
トランジスタ７２の一部または全部が、図３に示すトラ
ンジスタＴ１〜Ｔ９として使用される。その後、層間膜
（図示せず）、配線（図３参照）、パッシベーション膜
（図示せず）等を形成することにより、昇圧回路５０用
のＩＣチップが完成する。

【００４９】つぎに、積層キャパシタＣ２の、他の製造
方法を図７および図８に示す。この製造方法は、絶縁膜
Ｃ２ｂを形成する工程までは、上述の製造方法とほぼ同
様である（図７Ａ、Ｂ参照）。ただし、絶縁膜Ｃ２ｂと
して、シリコン酸化膜６６ではなく、ＯＮＯ膜７４を形
成するよう構成している（図７Ｂ参照）点で、上述の製
造方法と異なる。

【００５０】ＯＮＯ膜７４は、シリコン酸化膜、シリコ
ン窒化膜、シリコン酸化膜を、この順に重ね合わせて成
形した３層膜である。絶縁膜Ｃ２ｂとしてＯＮＯ膜７４
を用いることにより、同じ厚さのシリコン酸化膜６６に
比べ、大きい耐圧値を得ることができ、好都合である。

【００５１】なお、この製造方法においては、上述の製
造方法と異なり、ポリシリコン層６４およびＯＮＯ膜７
４を形成した後、エッチングにより、不要部分を取り除
くよう構成している（図７Ｂ参照）。

【００５２】つぎに、トランジスタ形成領域６０に、薄
いシリコン酸化膜６６を形成する。続いて、キャパシタ
形成領域５６、トランジスタ形成領域６０に、ポリシリ
コン層６８を形成した後、エッチングにより、不要部分
を取り除く。キャパシタ形成領域５６に形成されたポリ
シリコン層６８が第１電極Ｃ２ａとなるのは、上述の製
造方法の場合と同様である。

【００５３】このように、この発明による昇圧回路５０
は、従来の昇圧回路等の製造プロセスを、ほぼそのまま
使用することができるため、従来の製造設備をそのまま
使用することができ好都合である。

【００５４】この昇圧回路５０による昇圧動作を、図４
に基づいて説明する。入力電圧端子３４にＶ_CC（例えば
５Ｖ）を印加するとともに、ＯＳＣ３０により矩形波φ
１、φ２（図１０Ｂ参照）を出力させると、トランジス
タＴ１、Ｔ２、・・・の各段において段階的に電圧が上
昇し、出力電圧端子３６においてＶ_PP（例えば２０Ｖ）
を得ることができる。なお、最終段のトランジスタＴ９
の出力がＶ_PPを越えた場合には、ＶＬ（電圧リミッタ）
３２が作動するため、出力電圧端子３６においてＶ_PPを
越えることはない。

【００５５】なお、上述の実施例においては、上層キャ
パシタＣＵ１〜ＣＵ４および下層キャパシタＣＬ１〜Ｃ
Ｌ４の静電容量がすべて等しくなるよう設定したが、上
層キャパシタＣＵ１〜ＣＵ４および下層キャパシタＣＬ
１〜ＣＬ４の一部または全部の静電容量が異なるよう設
定することもできる。各キャパシタの静電容量を異なら
せることにより、昇圧回路５０の各昇圧段における昇圧
幅を任意に設定することができる。このため、たとえば
前半部分の昇圧段における昇圧幅を小さく設定すること
により、前半部分の昇圧段に使用されるキャパシタとし
て、より耐圧値の低いキャパシタを用いることができ
る。

【００５６】また、耐圧値の高い下層キャパシタＣＬ１
〜ＣＬ４を下層に、耐圧値の低い上層キャパシタＣＵ１
〜ＣＵ４を上層に配置したが、この配置を逆にすること
もできる。たとえば、下層キャパシタＣＬ１〜ＣＬ４の
静電容量が、上層キャパシタＣＵ１〜ＣＵ４の静電容量
より小さくてもよい場合には、下層キャパシタＣＬ１〜
ＣＬ４の面積を上層キャパシタＣＵ１〜ＣＵ４の面積以
下にすることも可能となる。したがって、上層キャパシ
タＣＵ１〜ＣＵ４を下層に、下層キャパシタＣＬ１〜Ｃ
Ｌ４を上層に配置することができる。

【００５７】また、コンデンサ群として、高耐圧コンデ
ンサ群である下層キャパシタ群ＣＬ、および、低耐圧コ
ンデンサ群である上層キャパシタ群ＣＵ、の２つのコン
デンサ群を設けるよう構成したが、コンデンサ群とし
て、３つ以上のコンデンサ群を設けるよう構成すること
もできる。

【００５８】また、各下層キャパシタＣＬ１〜ＣＬ４の
耐圧値をすべて同一とし、すべての下層キャパシタＣＬ
１〜ＣＬ４により一つのコンデンサ群を構成するととも
に、各上層キャパシタＣＵ１〜ＣＵ４の耐圧値をすべて
同一とし、すべての上層キャパシタＣＵ１〜ＣＵ４によ
り他の一つのコンデンサ群を構成するよう構成したが、
各下層キャパシタＣＬ１〜ＣＬ４の一部または全部の耐
圧値、および、各上層キャパシタＣＵ１〜ＣＵ４の一部
または全部の耐圧値が異なるよう設定することもでき
る。また、各下層キャパシタＣＬ１〜ＣＬ４の一部また
は全部の耐圧値、または、各上層キャパシタＣＵ１〜Ｃ
Ｕ４の一部または全部の耐圧値が異なるよう設定するこ
ともできる。この場合、コンデンサ群は、各層に対応し
て設定する必要はない。したがって、コンデンサ群の数
を３つ以上とすることもできる。

【００５９】また、キャパシタを２層構造としたが、キ
ャパシタを３層以上の積層状構造とすることもできる。
３層以上の積層状構造とすることにより、よりコンパク
トな昇圧回路を得ることができる。また、キャパシタを
積層状構造とせず、単層構造とすることもできる。単層
構造とすることにより、昇圧回路の設計、製造がより容
易となる。また、層の数にかかわらず、層の数とコンデ
ンサ群の数を一致させる必要はない。

【００６０】また、同一の耐圧値を有するキャパシタを
構成要素として一のコンデンサ群を形成したが、耐圧値
について厳格な同一性が要求されない場合には、近似し
た耐圧値を有するキャパシタを構成要素として一のコン
デンサ群を形成することもできる。

【００６１】また、この発明を昇圧回路に適用する例と
して、図４に示す昇圧回路５０をしめしたが、その他の
昇圧回路たとえば図９に示す昇圧回路８０に適用するこ
ともできる。

【００６２】なお、上述の実施例においては、この発明
を昇圧回路に適応した場合を例に説明したが、この発明
は昇圧回路に限定されるものではない。この発明は、異
なる電圧が印加される２以上のコンデンサを有するコン
デンサ内蔵半導体全般に適用されるものである。

【００６３】

【発明の効果】請求項１のコンデンサ内蔵半導体回路
は、より高い印加電圧の電圧印加端子対を、より高い耐
圧値を有するコンデンサを構成要素とするコンデンサ群
に属するコンデンサに接続し、より低い印加電圧の電圧
印加端子対を、より低い耐圧値を有するコンデンサを構
成要素とするコンデンサ群に属するコンデンサに接続す
るよう構成したことを特徴とする。

【００６４】したがって、電圧印加端子対を、印加電圧
に応じた最適な耐圧値を有するコンデンサに接続するこ
とができる。このため、高い印加電圧の電圧印加端子対
には、耐圧値が大きく所望の静電容量を有するコンデン
サが接続される。その結果、回路全体として高電圧に耐
えることができる。一方、低い印加電圧の電圧印加端子
対に接続されるコンデンサは、耐圧値が低くてもよいこ
とから、絶縁膜の膜厚を薄くすることができる。その結
果、所望の静電容量を確保するための電極面積を、高い
耐圧値のコンデンサに比べ、小さくすることができる。
すなわち、このコンデンサ内蔵半導体回路によれば、内
蔵されたコンデンサ（キャパシタ）の静電容量を小さく
することなく、コンパクトでかつ高電圧に対応すること
ができる。

【００６５】請求項２のコンデンサ内蔵半導体回路は、
さらに、２以上のコンデンサを積層状に形成するよう構
成したことを特徴とする。

【００６６】したがって、平面的に配置したコンデンサ
の上部に、重ねて別のコンデンサを形成することができ
る。このため、全てのコンデンサを平面的に配置する１
層構造のコンデンサに比べ、投影面積が小さい。すなわ
ち、コンデンサ内蔵半導体回路を、さらにコンパクトに
することができる。

【００６７】請求項３のコンデンサ内蔵半導体回路は、
さらに、積層状に形成された各コンデンサの耐圧値を、
コンデンサの属する層に対応させて設定するとともに、
同一の層に属する１以上のコンデンサを構成要素とする
コンデンサ群を、各層に対応して２以上備えるよう構成
したことを特徴とする。

【００６８】したがって、同一のコンデンサ群を構成す
る各コンデンサを同一工程で作り込むことができる。こ
のため、同一コンデンサ群内のコンデンサ相互の静電容
量や耐圧値のバラツキを少なくすることができる。すな
わち、さらに、コンデンサ内蔵半導体回路の精度、信頼
性を上げることができる。

【００６９】また、このコンデンサ群内のコンデンサに
接続される、近似した印加電圧の電圧印加端子対を、他
の同一工程で作り込むことができる。このため、印加電
圧に関し近似した性質を有する回路相互を、同一工程で
作り込むことができる。すなわち、さらに、コンデンサ
内蔵半導体回路の回路パタンの設計、製造が容易にな
る。

【００７０】請求項４のコンデンサ内蔵半導体回路は、
さらに、積層状に形成された各コンデンサの静電容量を
ほぼ同一とするとともに、より高い耐圧値を有するコン
デンサをより下層に配置し、より低い耐圧値を有するコ
ンデンサをより上層に配置するよう構成したことを特徴
とする。

【００７１】したがって、より高い耐圧値を有するより
下層のコンデンサの電極面積をより大きく、より低い耐
圧値を有するより上層のコンデンサの電極面積をより小
さく設定することができる。このため、各層をピラミッ
ド状に積み上げることができる。すなわち、さらに、コ
ンデンサ内蔵半導体回路の回路パタンの設計、製造が容
易になる。

【００７２】請求項５のコンデンサ内蔵半導体回路は、
請求項１から請求項４のいずれかの請求項に記載のコン
デンサ内蔵半導体回路において、各コンデンサを、高耐
圧コンデンサ群と、低耐圧コンデンサ群との２つの群に
分類するよう構成したことを特徴とする。

【００７３】したがって、コンデンサを形成する工程と
して、高耐圧コンデンサ群を構成するコンデンサを形成
する工程と、低耐圧コンデンサ群を構成するコンデンサ
を形成する工程との２つの工程を備えればよい。すなわ
ち、さらに、コンデンサ内蔵半導体回路の回路パタンの
設計、製造が容易になる。また、回路の製造コストを低
く抑えることができる。

【００７４】請求項６のコンデンサ内蔵半導体回路は、
請求項１から請求項５のいずれかの請求項に記載のコン
デンサ内蔵半導体回路において、コンデンサ内蔵半導体
回路を昇圧回路としたことを特徴とする。

【００７５】したがって、所望の静電容量を確保するこ
とにより、電圧の上昇幅を大きくすることができる。ま
た、出力側に近いコンデンサの耐圧値を大きく設定する
ことにより、高電圧出力が可能になる。さらに、入力側
に近いコンデンサの耐圧値を小さく設定することによ
り、コンデンサに要する投影面積を必要最小限に留める
ことができる。すなわち、この昇圧回路によれば、電圧
の上昇幅を維持しつつ、コンパクトでかつ高電圧を出力
することができる。

【図面の簡単な説明】

【図１】ウエハ上に形成された、この発明の一実施例に
よる昇圧回路を上方から見た実体配線図の一部を拡大し
た図面である。

【図２】図１におけるＰ−Ｐ断面を示す図面である。

【図３】ウエハ上に形成された、この発明の一実施例に
よる昇圧回路を上方から見た実体配線図である。

【図４】この発明の一実施例による昇圧回路を示す回路
図である。

【図５】この発明の一実施例による昇圧回路を構成す
る、積層キャパシタの製造方法を示す図面である。

【図６】この発明の一実施例による昇圧回路を構成す
る、積層キャパシタの製造方法を示す図面である。

【図７】この発明の一実施例による昇圧回路を構成す
る、積層キャパシタの他の製造方法を示す図面である。

【図８】この発明の一実施例による昇圧回路を構成す
る、積層キャパシタの他の製造方法を示す図面である。

【図９】この発明を適用し得る他の昇圧回路の回路図で
ある。

【図１０】従来の昇圧回路の回路図である。

【図１１】ウエハ上に形成された、従来の昇圧回路を上
方から見た実体配線図である。

【図１２】従来の昇圧回路に用いられるキャパシタの構
成を示す図面である。

【符号の説明】 Ｃ２・・・・・・積層キャパシタ ＣＬ２・・・・・下層キャパシタ ＣＵ２・・・・・上層キャパシタ ＬＴ２・・・・・下層電圧印加端子対 ＵＴ２・・・・・上層電圧印加端子対

Claims (6)

【特許請求の範囲】
1. 【請求項１】コンデンサと、コンデンサに電圧を印加す
   る電圧印加端子対とを、半導体基板上に備えたコンデン
   サ内蔵半導体回路において、 同一のまたは近似した耐圧値を有する１以上のコンデン
   サを構成要素とするコンデンサ群を、耐圧値の種類に対
   応して２以上備えるとともに、 異なる印加電圧の２以上の電圧印加端子対を含む、コン
   デンサの個数に対応して設けられた複数の電圧印加端子
   対を備え、 より高い印加電圧の電圧印加端子対を、より高い耐圧値
   を有するコンデンサを構成要素とするコンデンサ群に属
   するコンデンサに接続し、より低い印加電圧の電圧印加
   端子対を、より低い耐圧値を有するコンデンサを構成要
   素とするコンデンサ群に属するコンデンサに接続するよ
   う構成したこと、 を特徴とするコンデンサ内蔵半導体回路。
2. 【請求項２】請求項１のコンデンサ内蔵半導体回路にお
   いて、２以上のコンデンサを積層状に形成するよう構成
   したことを特徴とするもの。
3. 【請求項３】請求項２のコンデンサ内蔵半導体回路にお
   いて、 積層状に形成された各コンデンサの耐圧値を、コンデン
   サの属する層に対応させて設定するとともに、 同一の層に属する１以上のコンデンサを構成要素とする
   コンデンサ群を、各層に対応して２以上備えるよう構成
   したこと、 を特徴とするもの。
4. 【請求項４】請求項２または請求項３のコンデンサ内蔵
   半導体回路において、 積層状に形成された各コンデンサの静電容量をほぼ同一
   とするとともに、 より高い耐圧値を有するコンデンサをより下層に配置
   し、より低い耐圧値を有するコンデンサをより上層に配
   置するよう構成したこと、 を特徴とするもの。
5. 【請求項５】請求項１から請求項４のいずれかの請求項
   に記載のコンデンサ内蔵半導体回路において、各コンデ
   ンサを、基準となる耐圧値以上の耐圧値を有するコンデ
   ンサを構成要素とする高耐圧コンデンサ群と、基準とな
   る耐圧値より低い耐圧値を有するコンデンサを構成要素
   とする低耐圧コンデンサ群との２つの群に分類するよう
   構成したことを特徴とするもの。
6. 【請求項６】請求項１から請求項５のいずれかの請求項
   に記載のコンデンサ内蔵半導体回路において、コンデン
   サ内蔵半導体回路を昇圧回路としたことを特徴とするも
   の。