CN109564894A - 半导体电容器 - Google Patents

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Abstract

本发明提供一种半导体电容器，其能够用由半导体基板构成的电路来应对多种请求。具备半导体基板(2A)、形成于半导体基板(2A)的电极组(4)、绝缘物(2B)，形成有多个电容器(C1～C3)。多个电容器(C1～C3)具有在电极组(4)各自之间夹有绝缘物(2B)的构造。多个电容器(C1～C3)设定为电容器(C1～C3)承受规定电压的能力即耐性、和漏电流在电容器(C1～C3)中的流动容易度即电导中的至少一方不同。

Description

半导体电容器
技术领域
本发明涉及具有在电极组各自之间夹有绝缘物的构造的半导体电容器。
背景技术
目前，已知有利用半导体的电容器。在该电容器中，在半导体基板的一主面上形成有沟槽电极。形成该电容器的工艺首先在半导体基板的一主面形成沟槽。接着，在该沟槽内形成作为绝缘膜的氧化膜。然后，在半导体基板的表面形成由电极材料填埋沟槽而成的沟槽电极。接着，在相邻的沟槽电极间形成作为电介体的氧化膜。经过该工艺制造的电容器在沟槽电极间呈卧式电容器的构造(例如，参照专利文献1)。
专利文献1：日本专利第5270124号公报
然而，利用半导体的电容器根据其要求的请求，耐压、电导等特性不同。由此，每当改变请求时，都需要改变电容器的特性。但是，现有的半导体电容器在半导体基板上设有相同特性的电容器。因此，在现有的半导体电容器中，存在不能用半导体基板构成的电路来应对多种请求之类的问题。
发明内容
本发明是着眼于上述问题而设立的，其目的在于提供一种能够用半导体基板构成的电路来应对多种请求的半导体电容器。
为了实现上述目的，本发明的半导体电容器具备：半导体基板、形成于半导体基板的电极组、绝缘物，形成多个电容器。多个电容器具有在电极组各自之间夹有绝缘物的构造。多个电容器设定为电容器承受规定电压的能力即耐性、和漏电流在电容器中的流动容易度即电导中的至少一方不同。
结果，能够提供可用半导体基板构成的电路应对多种请求的半导体电容器。
附图说明
图1是表示实施例1的半导体电容器的俯视构造的俯视图；
图2是表示实施例1的半导体电容器的内部构造的展开说明图；
图3是表示实施例2的半导体电容器的内部构造的展开说明图；
图4是表示实施例2的半导体电容器的电路结构的等效电路图；
图5是表示实施例2的半导体电容器的制造方法的沟槽形成处理的剖视图；
图6是表示实施例2的半导体电容器的制造方法的沟槽形成处理的剖视图；
图7是表示实施例2的半导体电容器的制造方法的绝缘膜形成处理的剖视图；
图8是表示实施例2的半导体电容器的制造方法的电极组形成处理的剖视图；
图9是表示实施例3的半导体电容器的内部构造的展开说明图；
图10是表示实施例4的半导体电容器的俯视构造的俯视图；
图11是表示实施例5的半导体电容器的俯视构造的俯视图；
图12是表示实施例5的半导体电容器的内部构造的展开说明图；
图13是表示实施例6的半导体电容器的俯视构造的俯视图；
图14是表示实施例6的半导体电容器的配置构造的俯视图；
图15是表示实施例2的半导体电容器的制造方法的绝缘膜形成处理的变形例的剖视图；
图16是表示实施例2的半导体电容器的制造方法的电极组形成处理的变形例的剖视图。
标记说明
C1、C2、C3、C4、C5：第一～第五电容器
T、T1、T2、T3：沟槽
W1、W2、W3、W4、W5、W6、W7、W8：单位电极间的厚度
1A、1B、1C、1D、1E、1F：半导体电容器
2、2A、2B：半导体基板
2D：下表面
2U：上表面
2Dc、2Uc：接触区域
3、31、32、33、34、35：绝缘物
3A：被单位电极夹着的区域
3B：被单位电极包围的区域
4：电极组
41、42、43、44：第一～第四单位电极
具体实施方式
以下，基于附图所示的实施例1～实施例6对实现本发明半导体电容器的最佳方式进行说明。
实施例1
首先，说明结构。
实施例1的半导体电容器应用于形成有多个卧式电容器的半导体电容器。图1表示实施例1的半导体电容器的俯视构造，图2表示内部构造。以下，基于图1及图2将实施例1的半导体电容器的结构分为“整体结构”、“配置结构”进行说明。以下，为便于说明，参照XYZ正交坐标系对各部件的位置关系进行说明。详细地，将半导体电容器的宽度方向设为X轴方向(+X方向)。将与X轴方向正交的方向即半导体电容器的前后方向设为Y轴方向(+Y方向)，将与X轴方向及Y轴方向正交的方向即半导体电容器的高度方向设为Z轴方向(+Z方向)。此外，将+X方向设为右方向(－X方向为左方向)、将+Y方向设为前方向(－Y方向为后方向)、将+Z方向设为上方向(－Z方向为下方向)而适当使用。
在此，“卧式电容器”是指在基板的单面(例如，上表面)具有端子电极的结构的电容器。
[整体结构]
如图1所示，半导体电容器1A具备：半导体基板2A(例如，氧化硅)、绝缘物2B(例如，氧化硅)、电极组4(例如，多晶硅)。半导体电容器1A通过依次实施沟槽形成处理、绝缘膜形成处理及电极组形成处理而制造。在绝缘膜形成处理中，基板材料(例如，硅)被氧化。此外，图1中的双点划线表示半导体基板2A与绝缘物2B的边界。
如图1所示，在半导体基板2A的上表面2Au(表面)形成有第一沟槽T1(槽)、第二沟槽T2(槽)及第三沟槽T3(槽)。如图1所示，在第一沟槽T1形成有第一单位电极41。如图1所示，在第二沟槽T2形成有第二单位电极42。如图1所示，在第三沟槽T3形成有第三单位电极43。
如图1所示，绝缘物2B具有第一绝缘物2B1、第二绝缘物2B2及第三绝缘物2B3。如图1所示，第一绝缘物2B1被第一单位电极41及第二单位电极42夹着。如图1所示，第一绝缘物2B1成为第一电容器C1的电介体。如图1所示，第二绝缘物2B2被第二单位电极42及第三单位电极43夹着。如图1所示，第二绝缘物2B2成为第二电容器C2的电介体。如图1所示，第三绝缘物2B3被第一单位电极41及第三单位电极43夹着。如图1所示，第三绝缘物2B3成为第三电容器C3的电介体。如图1所示，第一电容器C1、第二电容器C2及第三电容器C3设定为耐性和电导中的至少一方不同。
这里，“耐性”是指电容器承受规定电压的能力，包含耐压及绝缘电阻的概念。“耐压”是指电容器不发生绝缘损坏而能够施加规定时间时的电压，与成为电介体的绝缘物的厚度成正比关系。“绝缘电阻”是指被绝缘的电路或导体间的电阻值。“电导”是指漏电流在电容器中的流动容易度，与构成电极组的单位电极的表面面积等成正比。
如图1所示，电极组4具备第一单位电极41、第二单位电极42及第三单位电极43。如图2所示，第一单位电极41具有埋入第一沟槽T1内的沟槽电极的构造。如图2所示，第二单位电极42具有埋入第二沟槽T2内的沟槽电极的构造。如图2所示，第三单位电极43具有埋入第三沟槽T3内的沟槽电极的构造。
[配置结构]
如图1及图2所示，在第一单位电极41与第二单位电极42之间配置有第一电容器C1。如图1及图2所示，在第二单位电极42与第三单位电极43之间配置有第二电容器C2。如图1及图2所示，在第一单位电极41与第三单位电极43之间配置有第三电容器C3。
如图1所示，第一绝缘物2B1、第二绝缘物2B2及第三绝缘物2B3的厚度均为W。如图1所示，第一绝缘物2B1的厚度W与第一电容器C1的耐压成正比关系。如图1所示，第二绝缘物2B2的厚度W与第二电容器C2的耐压成正比关系。如图1所示，第三绝缘物2B3的厚度W与第三电容器C3的耐压成正比关系。第一绝缘物2B1、第二绝缘物2B2及第三绝缘物2B3的厚度相同均为W。即，第一电容器C1、第二电容器C2及第三电容器C3不发生绝缘损坏而可施加规定时间的电压相同。如图1所示，第一单位电极41的表面面积为S1。如图1所示，第二单位电极42的表面面积为S1。即，如图1所示，第一单位电极41的表面面积S1与第二单位电极42的表面面积S1相等。如图1所示，第三单位电极43的表面面积为S2。如图1所示，第一单位电极41及第二单位电极42的表面面积S1比第三单位电极43的表面面积S2小(S1＜S2)。如图1所示，第一单位电极41的表面面积S1与第一电容器C1的电导成正比关系。如图1所示，第二单位电极42的表面面积S2与第二电容器C2的电导成正比关系。如图1所示，第三单位电极43的表面面积S3与第三电容器C3的电导成正比关系。即，如图1所示，第三电容器C3具有漏电流比第一电容器C1及第二电容器C2易流动的构造。
接着，说明作用。
例如，作为利用半导体的电容器的现有技术，已知有在沟槽电极间呈卧式半导体电容器的构造的技术。在该半导体电容器的制造方法中，在半导体基板的一主面形成沟槽。接着，在该沟槽内形成作为绝缘膜的氧化膜。然后，在半导体基板的表面形成电极，所述电极是由电极材料埋入沟槽而构成的。然后，在相邻的沟槽电极间形成作为电介体的氧化膜。
例如，作为使用半导体的电容器的现有技术，已知有构成双端子电容器的技术。在该半导体电容器中，通过形成于半导体基板上的相邻的沟槽电极和被该沟槽电极夹着的绝缘膜而并联连接多个电容器。
通常，对半导体电容器具有希望电容器提高承受规定电压的能力之类的请求及希望抑制流向电容器的漏电流之类的请求。根据这些请求，电容器的容量等特性不同。
但是，就现有半导体电容器而言，形成于半导体基板上的多个电容器的容量相同。另外，半导体基板的区域除了发挥作为支承部件的作用以外，并未特别发挥电气作用。因此，在现有的半导体电容器中，未设想多个电容器网状连接而成的构造，例如三端子电容器之类的构造。因此，存在不能用半导体基板构成的电路来应对多种请求之类的课题。
对此，在实施例1中，第一电容器C1、第二电容器C2及第三电容器C3设定为电容器承受规定电压的能力即耐性、和漏电流在电容器中的流动容易度即电导中的至少一方不同。
即，耐性和电导中的至少一方不同的第一电容器C1、第二电容器C2及第三电容器C3设置于半导体基板2A。因此，在不发生绝缘损坏而能够施加规定时间的电压、漏电流的流动容易度对于第一电容器C1、第二电容器C2及第三电容器C3各不相同。由此，能够根据半导体电容器1A所要求的请求，分别使用第一电容器C1、第二电容器C2及第三电容器C3。
其结果，能够用半导体基板2A构成的电容器电路来应对多种请求。
此外，半导体电容器1A具有半导体基板2A、形成于半导体基板2A的电极组4，在电极组4各自之间被加入绝缘物2B的构造。因此，第一单位电极41、第二单位电极42及第三单位电极43之间成为第一电容器C1、第二电容器C2及第三电容器C3的连接点。由此，半导体电容器1A成为三端子电容器。即，能够使半导体电容器1A的端子数增大到比现有的双端子还多的三端子。因此，能够在半导体基板上形成连接第一电容器C1、第二电容器C2及第三电容器C3而成的电容器电路，能够有助于电容器零件的小型化、轻量化、低成本化。
在实施例1中，构成电极组4的第一单位电极41、第二单位电极42及第三单位电极43具有埋入到形成于半导体基板2A的上表面2Au的第一沟槽T1、第二沟槽T2及第三沟槽T3内的沟槽电极的构造。
即，在半导体基板2A的上表面2Au形成有相邻的沟槽状第一单位电极41、第二单位电极42及第三单位电极43。因此，在相邻的沟槽状第一单位电极41、第二单位电极42及第三单位电极43之间，能够构成第一电容器C1、第二电容器C2及第三电容器C3。由此，能够加深第一沟槽T1、第二沟槽T2及第三沟槽T3，且能够使沟槽构造微细化。
因此，能够使第一电容器C1、第二电容器C2及第三电容器C3的电容量比以往大。
在实施例1中，第一单位电极41、第二单位电极42及第三单位电极43间的厚度W与第一电容器C1、第二电容器C2及第三电容器C3的耐压成正比关系。
即，第一电容器C1、第二电容器C2及第三电容器C3的耐压与第一单位电极41、第二单位电极42及第三单位电极43间的厚度W成正比地增大。因此，第一电容器C1、第二电容器C2及第三电容器C3的耐压与第一绝缘物2B1、第二绝缘物2B2及第三绝缘物2B3的厚度W成正比地增大。由此，能够为了实现第一电容器C1、第二电容器C2及第三电容器C3必要的耐压而设定第一沟槽T1、第二沟槽T2及第三沟槽T3的厚度。
因此，能够通过第一沟槽T1、第二沟槽T2及第三沟槽T3的厚度来控制第一电容器C1、第二电容器C2及第三电容器C3必要的耐压。
接着，说明效果。
在实施例1的半导体电容器1A中，可得到以下列举的效果。
(1)一种半导体电容器(半导体电容器1A)，其具备：半导体基板(半导体基板2A)、形成于半导体基板(半导体基板2A)的电极组(电极组4)、绝缘物(绝缘物2B)，形成有多个电容器(第一电容器C1、第二电容器C2及第三电容器C3)，所述多个电容器(第一电容器C1、第二电容器C2及第三电容器C3)具有在电极组(电极组4)各自之间夹有绝缘物(绝缘物2B)的构造，其中，
多个电容器(第一电容器C1、第二电容器C2及第三电容器C3)设定为电容器承受规定电压的能力即耐性、和漏电流在电容器中的流动容易度即电导中的至少一方不同(图1及图2)。
因此，能够提供一种半导体电容器(半导体电容器1A)，所述半导体电容器(半导体电容器1A)能够用半导体基板2A构成的电路(第一电容器C1、第二电容器C2及第三电容器C3)来应对多种请求。
(2)构成电极组(电极组4)的各单位电极(第一单位电极41、第二单位电极42及第三单位电极43)具有埋入到形成于半导体基板(半导体基板2A)的表面(上表面2Au)的槽(第一沟槽T1、第二沟槽T2及第三沟槽T3)内的沟槽电极的构造(图2)。
因此，除了(1)的效果以外，还能够使电容器(第一电容器C1、第二电容器C2及第三电容器C3)的电容量比以往大。
(3)单位电极(第一单位电极41、第二单位电极42及第三单位电极43)间的厚度与在单位电极(第一单位电极41、第二单位电极42及第三单位电极43)间构成的电容器(第一电容器C1、第二电容器C2及第三电容器C3)的耐压成正比关系(图1)。
因此，除了(1)或(2)的效果以外，还能够通过槽(第一沟槽T1、第二沟槽T2及第三沟槽T3)间的厚度来控制必要的电容器(第一电容器C1、第二电容器C2及第三电容器C3)的耐压。
实施例2
实施例2是将电极组中的一个单位电极设为半导体基板的例子。
首先，说明结构。
实施例2的半导体电容器应用于XY电容器。以下，将实施例2的半导体电容器的结构分为“整体结构”、“配置结构”、“电路结构”、“半导体电容器的制造方法”进行说明。
这里，“XY电容器”由X电容器和Y电容器的组合构成，用于抑制电磁噪声。“电磁噪声”根据传导方法(模式)而分为二种噪声，具有正常模式噪声及共模噪声。“正常模式噪声”是指在电源线间产生的电磁噪声。“共模噪声”是指在电源线与框体接地线间产生的电磁噪声。“框体接地线”是指与大地连接的线，例如是由半导体基板提供的接地线。
[整体结构]
图3表示实施例2的半导体电容器的内部构造。以下，基于图3对实施例2的半导体电容器的整体结构进行说明。
半导体电容器1B具备半导体基板2(例如，硅)、绝缘物3(例如，氧化硅)、电极组4(例如，多晶硅)、端子电极5(例如，铝)。
半导体基板2成为电极组中的一个单位电极。在半导体基板2的上表面2U(表面)形成有第一沟槽T1(槽)及第二沟槽T2(槽)。在第一沟槽T1形成第一单位电极41。在第二沟槽T2形成第二单位电极42。在半导体基板2，在与形成第一单位电极41及第二单位电极42的上表面2U不同的下表面2D形成有用于得到与半导体基板2电导通的接触区域2Dc。此外，在图3中，用粗线表示接触区域2Dc。
这里，“接触区域”是指连接端子电极5和半导体基板2的部位。
绝缘物3具有第一绝缘物31、第二绝缘物32及第三绝缘物33。第一绝缘物31被第一单位电极41及第二单位电极42夹着。第一绝缘物31成为第一电容器C1的电介体。第二绝缘物32被第一单位电极41及半导体基板2夹着。第二绝缘物32成为第二电容器C2的电介体。第三绝缘物33被第二单位电极42及半导体基板2夹着。第三绝缘物33成为第三电容器C3的电介体。第一电容器C1、第二电容器C2及第三电容器C3设定为耐性和电导中的至少一方不同。
电极组4具备第一单位电极41及第二单位电极42。第一单位电极41具有埋入第一沟槽T1的沟槽电极的构造。第二单位电极42具有埋入第二沟槽T2的沟槽电极的构造。
端子电极5形成于半导体基板2的下表面2D。
[配置结构]
以下，基于图3对配置结构进行说明。
在第一单位电极41与第二单位电极42之间配置有第一电容器C1。在第一单位电极41与半导体基板2之间配置有第二电容器C2。在第二单位电极42与半导体基板2之间配置有第三电容器C3。
第一绝缘物31的厚度为W1。第二绝缘物32的厚度为W2。第三绝缘物33的厚度为W2。第二绝缘物32的厚度W2与第三绝缘物33的厚度W2相同。第一绝缘物31的厚度W1比第二绝缘物32及第三绝缘物33的厚度W2大(W2＜W1)。第一绝缘物31的厚度W1与第一电容器C1的耐压成正比关系。第二绝缘物32的厚度W2与第二电容器C2的耐压成正比关系。第三绝缘物33的厚度W2与第三电容器C3的耐压成正比关系。即，第一电容器C1不发生绝缘损坏而能够施加规定时间的电压比第二电容器C2及第三电容器C3大。
[电路结构]
图4表示实施例2的半导体电容器的电路结构。以下，基于图4对电路结构进行说明。实施例1的半导体电容器具备X电容器，但实施例2的半导体电容器具备X电容器及Y电容器。
第一电容器C1作为抑制通常模式噪声的X电容器发挥作用。第一电容器C1与电源线L1、L2连接。第二电容器C2及第三电容器C3作为抑制共模噪声的Y电容器发挥作用。第二电容器C2与电源线L1和框体接地线FG连接。第三电容器C3与电源线L2和框体接地线FG连接。
这里，“X电容器”是指连接于电源线间的电容器，为了增大抑制电源线的电压波动等的效果，优选电容量越大越好。“Y电容器”采用在各电源线与框体接地线之间连接有电容器的结构，用于抑制共模噪声。因为“Y电容器”连接于各电源线与框体接地线之间，所以在安全上需要抑制漏电流。
[半导体电容器的制造方法]
图5～图8表示实施例2的半导体电容器的制造方法。以下，基于图5～图8对实施例2的半导体电容器的制造方法进行说明。在实施例2中，依次实施沟槽形成处理(图5及图6)、绝缘膜形成处理(图7)及电极组形成处理(图8)，制造半导体电容器1B。
(沟槽形成处理)
在沟槽形成处理中，首先，如图5所示，准备半导体基板2。接着，进行氧化膜沉积工序，所述氧化膜沉积工序是通过CVD法在半导体基板2上沉积氧化膜的工序，省略了图示。然后，进行抗蚀剂涂布工序，所述抗蚀剂涂布工序是在氧化膜上涂布抗蚀剂的工序，省略了图示。接着，进行曝光工序，所述曝光工序是经由掩模使抗蚀剂曝光的工序，省略了图示。然后，进行曝光部去除工序，所述曝光部去除工序是去除抗蚀剂的曝光部的工序，省略了图示。然后，进行氧化膜蚀刻工序，所述氧化膜蚀刻工序是蚀刻氧化膜的工序，省略了图示。接下来，进行抗蚀剂剥离工序，所述抗蚀剂剥离工序是将抗蚀剂从氧化膜上剥离的工序，省略了图示。接下来，以在抗蚀剂剥离工序中剥离了抗蚀剂后的氧化膜(未图示)为掩模，如图6所示，通过各向异性蚀刻形成两个沟槽T。接下来，进行氧化膜去除工序，所述氧化膜去除工序是去除在抗蚀剂剥离工序中剥离了抗蚀剂后的氧化膜(未图示)的工序，省略了图示。由此，沟槽形成处理完成。
(绝缘物形成处理)
在绝缘物形成处理中，首先进行热氧化工序，所述热氧化工序是将在基板清洗工序中洗净的半导体基板2放入氧化炉中并在氧气中进行加热的工序，省略了图示。通过该热氧化工序，在半导体基板2上形成绝缘物3。然后，如图7所示，通过将绝缘物3的一部分去除的绝缘物去除工序，使半导体基板2的上表面2U露出。由此，绝缘物形成处理完成。
此外，图7中的氧化膜厚FT1表示形成于沟槽T的底部的绝缘物3的氧化膜厚。
(电极组形成处理)
在电极组形成处理中，首先进行电极材料沉积工序，所述电极材料沉积工序是利用CVD法在由绝缘物去除工序将绝缘物3的一部分去除了的半导体基板2的上表面2U沉积电极材料的工序，省略了图示。通过该电极材料沉积工序，两个沟槽T被电极材料填埋。由此，如图8所示，在各沟槽T形成第一单位电极41及第二单位电极42。然后，如图8所示，通过将电极材料的一部分去除的电极材料去除工序，使半导体基板2的上表面2U露出。由此，电极组形成处理完成。
接着，说明作用。
在实施例2中，电极组中的一个单位电极为半导体基板2。
即，半导体基板2成为一个单位电极。因此，半导体基板2被用作第二电容器C2及第三电容器C3的一个电极。特别是在半导体基板2为具有较低电阻的基板的情况下，能够以半导体基板2为连接点而构成电容器电路。由此，在第一单位电极41与半导体基板2之间能够构成第二电容器C2，并且在第二单位电极42与半导体基板2之间也能够构成第三电容器C3。
因此，除了第一单位电极41及第二单位电极42之间以外，第一单位电极41及第二单位电极42与半导体基板2之间也可作为电容器发挥作用。
在实施例2中，用于得到与半导体基板2电导通的接触区域在半导体基板2形成于与形成第一单位电极41及第二单位电极42的面2U不同的面2D上。
即，与半导体基板2接触的接触区域形成于半导体基板2的下表面2D。
因此，由半导体基板2构成的一个电极能够利用与其他的第一单位电极41及第二单位电极42不同的面2D而构成。
在实施例2中，在第一单位电极41及第二单位电极42间配置有第一电容器C1。
即，第一电容器C1作为X电容器发挥作用。由此，能够进行加深第一单位电极41及第二单位电极42，或增大第一单位电极41及第二单位电极42的并联数等的控制。
因此，能够使第一电容器C1的电容量随着第一单位电极41及第二单位电极42的深度或并联数等的控制而增大。
在实施例2中，在第一单位电极41与半导体基板2之间形成有第二电容器C2，并且在第二单位电极42与半导体基板2之间形成有第三电容器C3。
即，第二电容器C2及第三电容器C3作为Y电容器发挥作用。由此，第一沟槽T1及第二沟槽T2的底部作为第二电容器C2及第三电容器C3发挥作用。
因此，作为第二电容器C2及第三电容器C3的电容量，虽然小，但能够相应地抑制漏电流。
此外，其他作用与实施例1同样，因此省略说明。
接着，说明效果。
在实施例2的半导体电容器1B中，除了上述(1)～(3)的效果以外，还可得到下述效果。
(4)电极组(电极组4)中的一个单位电极为半导体基板(半导体基板2)(图3)。
因此，除了单位电极(第一单位电极41及第二单位电极42)间以外，单位电极(第一单位电极41及第二单位电极42)和半导体基板(半导体基板2)之间也能够作为电容器(第二电容器C2及第三电容器C3)发挥作用。
(5)用于得到与半导体基板(半导体基板2)电导通的接触区域在半导体基板(半导体基板2)形成于与形成单位电极(第一单位电极41及第二单位电极42)的面(面2U)不同的面(面2D)上。
因此，由半导体基板(半导体基板2)构成的一个电极能够利用与其他的单位电极(第一单位电极41及第二单位电极42)不同的面(面2D)而构成。
实施例3
实施例3是使单位电极从实施例2的两个增至三个的例子。
首先，说明结构。
实施例3的半导体电容器与实施例2同样，应用于XY电容器。图9表示实施例3的半导体电容器的内部构造。以下，基于图9将实施例3的半导体电容器的结构分为“整体结构”、“配置结构”进行说明。此外，关于实施例3的“半导体电容器的制造方法”，与实施例2同样，因此省略说明。
[整体结构]
半导体电容器1C具备半导体基板2(例如，硅)、绝缘物3(例如，氧化硅)、电极组4(例如，多晶硅)、端子电极5(例如，铝)。
半导体基板2成为电极组中的一个单位电极。在半导体基板2的上表面2U(表面)形成有第一沟槽T1(槽)、第二沟槽T2(槽)及第三沟槽T3(槽)。在第一沟槽T1形成第一单位电极41。在第二沟槽T2形成第二单位电极42。在第三沟槽T3形成第三单位电极43。在半导体基板2，在与形成有第一单位电极41、第二单位电极42及第三单位电极43的上表面2U不同的下表面2D，形成用于得到与半导体基板2电导通的接触区域2Dc。此外，在图9中，用粗线表示接触区域2Dc。
绝缘物3具有第一绝缘物31、第二绝缘物32、第三绝缘物33、第四绝缘物34及第五绝缘物35。第一绝缘物31被第一单位电极41及第二单位电极42夹着。第一绝缘物31成为第一电容器C1的电介体。第二绝缘物32被第一单位电极42及第三单位电极43夹着。第二绝缘物32成为第二电容器C2的电介体。第三绝缘物33被第一单位电极41及半导体基板2夹着。第三绝缘物33成为第三电容器C3的电介体。第四绝缘物34被第二单位电极42及半导体基板2夹着。第四绝缘物34成为第四电容器C4的电介体。第五绝缘物35被第三单位电极43及半导体基板2夹着。第五绝缘物35成为第五电容器C5的电介体。第一电容器C1、第二电容器C2、第三电容器C3、第四电容器C4及第五电容器C5设定为耐性和电导中的至少一方不同。
电极组4具备第一单位电极41、第二单位电极42及第三单位电极43。第一单位电极41具有埋入第一沟槽T1的沟槽电极的构造。第二单位电极42具有埋入第二沟槽T2的沟槽电极的构造。第三单位电极43具有埋入第三沟槽T3的沟槽电极的构造。
其他结构与实施例2同样，因此对对应的结构标注同一标记并省略说明。
[配置结构]
在第一单位电极41与第二单位电极42之间配置有第一电容器C1。在第二单位电极42与第三单位电极43之间配置有第二电容器C2。在第一单位电极41与半导体基板2之间配置有第三电容器C3。在第二单位电极42与半导体基板2之间配置有第四电容器C4。在第三单位电极43与半导体基板2之间配置有第五电容器C5。
第一绝缘物31及第二绝缘物32的厚度为W3。第三绝缘物33、第四绝缘物34及第五绝缘物35的厚度为W4。第一绝缘物31及第二绝缘物32的厚度W3比第三绝缘物33、第四绝缘物34及第五绝缘物35的厚度W4大(W4＜W3)。第一绝缘物31、第二绝缘物32、第三绝缘物33、第四绝缘物34及第五绝缘物35的厚度与第一电容器C1、第二电容器C2、第三电容器C3、第四电容器C4及第五电容器C5的耐压成正比关系。即，第一电容器C1及第二电容器C2不发生绝缘损坏而能够施加规定时间的电压比第三电容器C3、第四电容器C4及第五电容器C5大。
接着，说明作用。
在实施例3中，电极组中的一个单位电极为半导体基板2。
即，半导体基板2成为一个单位电极。因此，半导体基板2被用作第三电容器C3、第四电容器C4及第五电容器C5的一个电极。特别是在半导体基板2为具有较低电阻的基板的情况下，能够以半导体基板2为连接点而构成电容器电路。由此，能够在第一单位电极41与半导体基板2之间构成第三电容器C3，在第二单位电极42与半导体基板2之间构成第四电容器C4，并且也能够在第三单位电极43与半导体基板2之间构成第五电容器C5。
因此，除了第一单位电极41、第二单位电极42及第三单位电极43间以外，第一单位电极41、第二单位电极42及第三单位电极43和半导体基板2之间也能够作为第三电容器C3、第四电容器C4及第五电容器C5发挥作用。
此外，通过使单位电极从两个增至三个，能够使配置于半导体电容器1C的电容器的数量从三个增至五个。因此，与设有两个单位电极的情况相比，能够增大半导体电容器1C整体的容量。
在实施例3中，用于得到与半导体基板2电导通的接触区域2Dc在半导体基板2形成于与形成第一单位电极41、第二单位电极42及第三单位电极43的面2U不同的面2D。
即，与半导体基板2接触的接触区域2Dc形成在半导体基板2的下表面2D。
因此，由半导体基板2构成的一个电极能够利用与其他的第一单位电极41、第二单位电极42及第三单位电极43不同的面2D而构成。
在实施例3中，在第一单位电极41及第二单位电极42间形成第一电容器C1，在第二单位电极42及第三单位电极43间形成第二电容器C2。
即，第一电容器C1及第二电容器C2作为与电源线连接的X电容器发挥作用。由此，能够进行加深第一单位电极41、第二单位电极42及第三单位电极43，或者增大第一单位电极41、第二单位电极42及第三单位电极43的并联数等的控制。
因此，能够使第一电容器C1及第二电容器C2的电容量随着第一单位电极41、第二单位电极42及第三单位电极43的深度或并联数等的控制而增大。
在实施例3中，在第一单位电极41与半导体基板2之间形成第三电容器C3，在第二单位电极42与半导体基板2之间形成第四电容器C4，在第三单位电极43与半导体基板2之间形成第五电容器C5。
即，第三电容器C3、第四电容器C4及第五电容器C5作为与电源线和框体接地线连接的Y电容器发挥作用。由此，第一沟槽T1、第二沟槽T2及第三沟槽T3的底部作为第三电容器C3、第四电容器C4及第五电容器C5发挥作用。
因此，作为第三电容器C3、第四电容器C4及第五电容器C5的电容量，虽然小，但能够相应地抑制漏电流。
此外，实施例1的半导体电容器应用于卧式电容器，但实施例3的半导体电容器应用于XY电容器。
此外，其他作用与实施例1及实施例2同样，因此省略说明。
接着，说明效果。
在实施例3的半导体电容器1C中，能够得到与实施例1的(1)～(3)及实施例2的(4)、(5)同样的效果。
实施例4
实施例4是将各端子电极配置为两个电极组的例子。
首先，说明结构。
实施例4的半导体电容器与实施例2同样，应用于XY电容器。图10表示实施例4的半导体电容器的俯视构造。以下，基于图10将实施例4的半导体电容器的结构分为“整体结构”、“配置结构”进行说明。此外，关于实施例4的“半导体电容器的制造方法”，与实施例2同样，因此省略说明。
[整体结构]
半导体电容器1D具备半导体基板2(例如，硅)、绝缘物3(例如，氧化硅)、电极组4(例如，多晶硅)、端子电极(未图示)。
半导体基板2成为电极组中的一个单位电极。在半导体基板2的上表面2U(表面)形成第一沟槽T1(槽)及第二沟槽T2(槽)。第一沟槽T1及第二沟槽T2具有俯视矩形的外形。在第一沟槽T1形成第一单位电极41。在第二沟槽T2形成第二单位电极42。在半导体基板2中，在与形成第一单位电极41及第二单位电极42的上表面2U不同的下表面(未图示)形成用于得到与半导体基板2电导通的接触区域(未图示)。
绝缘物3具备区域3A。区域3A是被第一单位电极41及第二单位电极42夹着的区域。即，区域3A是第一单位电极41及第二单位电极42相对的区域。区域3A成为第一电容器C1的电介体。第一电容器C1在与后述的第二电容器C2(未图示)及第三电容器C3(未图示)的关系上，设定为耐性和电导中的至少一方不同。
电极组4由两个电极组构成。一个电极组由多个第一单位电极41构成。另一个电极组由多个第二单位电极42构成。第一单位电极41及第二单位电极42具有俯视矩形的外形。第一单位电极41具有埋入第一沟槽T1的沟槽电极的构造。第二单位电极42具有埋入第二沟槽T2的沟槽电极的构造。
其他结构与实施例2同样，因此对对应的结构标注同一标记并省略说明。
[配置结构]
第一沟槽T1及第二沟槽T2在XY方向上以一定厚度W3整齐排列配置成格子状。第一沟槽T1及第二沟槽T2相对于XY方向并排4列而配置。第一沟槽T1及第二沟槽T2相对于XY方向配置成交替相邻的交错状。第一单位电极41及第二单位电极42在XY方向上以一定厚度W5整齐排列配置成格子状。第一单位电极41及第二单位电极42相对于XY方向并排4列而配置。第一单位电极41及第二单位电极42相对于XY方向配置成交替相邻的交错状。
在第一单位电极41与第二单位电极42之间形成区域3A。在区域3A内形成第一电容器C1。第一电容器C1作为与电源线连接的X电容器发挥作用。第一电容器C1相对于XY方向并排7列而配置。第一电容器C1相对于XY方向配置成交替相邻的交错状。各第一电容器C1并联连接。
虽然在图10中未作图示，但在多个第一单位电极41与半导体基板2之间形成多个第二电容器C2(未图示)。在多个第二单位电极42与半导体基板2之间形成多个第三电容器C3(未图示)。多个第二电容器C2(未图示)及多个第三电容器C3(未图示)作为与电源线和框体接地线连接的Y电容器发挥作用。
绝缘物3的区域3A的XY方向的厚度为W5。区域3A的厚度W5与第一电容器C1的耐压成正比关系。
接着，说明作用。
在实施例4中，电极组4具备：由多个第一单位电极41构成的电极组、由多个第二单位电极42构成的电极组。
即，第一单位电极41及第二单位电极42配置为交替相邻的交错状。由此，在多个第一单位电极41和多个第二单位电极42之间形成多个第一电容器C1。即，各第一电容器C1并联连接。
因此，能够使第一单位电极41与第二单位电极42之间的电容器电容量增大。
此外，其他作用与实施例1及实施例2同样，因此省略说明。
接着，说明效果。
在实施例4的半导体电容器1D中，能够得到与实施例1的(1)～(3)及实施例2的(4)、(5)同样的效果。
实施例5
实施例5是在半导体基板中的与形成单位电极的面相同的面上形成接触区域的例子。
首先，说明结构。
实施例5的半导体电容器与实施例2同样，应用于XY电容器。图11表示实施例5的半导体电容器的俯视构造，图12表示内部构造。以下，基于图11及图12将实施例5的半导体电容器的结构分为“整体结构”、“配置结构”进行说明。此外，关于实施例5的“半导体电容器的制造方法”，与实施例2同样，因此省略说明。
[整体结构]
如图11及图12所示，半导体电容器1E具备半导体基板2(例如，硅)、绝缘物3(例如，氧化硅)、电极组4(例如，多晶硅)、端子电极5(例如，铝)。半导体电容器1E具有卧式电容器的构造。
如图12所示，半导体基板2为电极组中的一个单位电极。如图11及图12所示，在半导体基板2的上表面2U(表面)形成第一沟槽T1(槽)及第二沟槽T2(槽)。如图11及图12所示，在第一沟槽T1形成第一单位电极41。如图11及图12所示，在第二沟槽T2形成第二单位电极42。在半导体基板2中，如图12所示，在与形成第一单位电极41及第二单位电极42的上表面2U相同的面上形成用于得到与半导体基板2电导通的接触区域2Uc。此外，在图12中，用粗线表示接触区域2Uc。
如图11及图12所示，绝缘物3具有第一绝缘物31、第二绝缘物32及第三绝缘物33。如图12所示，第一绝缘物31被第一单位电极41及第二单位电极42夹着。如图12所示，第一绝缘物31成为第一电容器C1的电介体。如图12所示，第二绝缘物32被第一单位电极41及半导体基板2夹着。如图12所示，第二绝缘物32成为第二电容器C2的电介体。如图12所示，第三绝缘物33被第二单位电极42及半导体基板2夹着。如图12所示，第三绝缘物33成为第三电容器C3的电介体。如图12所示，第一电容器C1、第二电容器C2及第三电容器C3设定为耐性和电导中的至少一方不同。
如图11及图12所示，电极组4具备第一单位电极41及第二单位电极42。如图12所示，第一单位电极41具有埋入第一沟槽T1的沟槽电极的构造。如图12所示，第二单位电极42具有埋入第二沟槽T2的沟槽电极的构造。
如图12所示，端子电极5经由接触区域2Uc而形成在半导体基板2的上表面2U。
[配置结构]
如图12所示，在第一单位电极41与第二单位电极42之间配置有第一电容器C1。如图12所示，在第一单位电极41与半导体基板2之间配置有第二电容器C2。如图12所示，在第二单位电极42与半导体基板2之间配置有第三电容器C3。
如图11所示，第一绝缘物31的厚度为W6。如图11所示，第二绝缘物32及第三绝缘物33的厚度为W7。如图11所示，第一绝缘物31的厚度W6比第二绝缘物32及第三绝缘物33的厚度W7大(W7＜W6)。如图11所示，第一绝缘物31、第二绝缘物32及第三绝缘物33的厚度与第一电容器C1、第二电容器C2及第三电容器C3的耐压成正比关系。即，如图11所示，第一电容器C1不发生绝缘损坏而能够施加规定时间的电压比第二电容器C2及第三电容器C3大。
接着，说明作用。
在实施例5中，用于得到与半导体基板2电导通的接触区域2Uc在半导体基板2中形成于与形成有第一单位电极41及第二单位电极42的面2U相同的面上。
即，接触区域2Uc设置于与形成有第一单位电极41及第二单位电极42的面2U相同的面上。由此，能够使作为电极的半导体基板2和半导体基板2以外的其他第一单位电极41及第二单位电极42在半导体基板2的上表面2U侧连接。
因此，能够使与第一单位电极41及第二单位电极42的电连接、与半导体基板2的电连接在半导体基板2的同一面2U上进行。
此外，其他作用与实施例1及实施例2同样，因此省略说明。
接着，说明效果。
在实施例5的半导体电容器1E中，除了可得到上述(1)～(4)的效果以外，还可得到下述的效果。
(6)用于得到与半导体基板(半导体基板2)电导通的接触区域在半导体基板(半导体基板2)中形成于与形成有单位电极(第一单位电极41及第二单位电极42)的面(面2U)相同的面上。
因此，能够使单位电极(第一单位电极41及第二单位电极42)的电连接、与半导体基板(半导体基板2)的电连接在半导体基板(半导体基板2)的同一面(面2U)进行。
实施例6
实施例6是将接触区域形成于由单位电极包围的区域内的例子。
首先，说明结构。
实施例6的半导体电容器与实施例2同样，应用于XY电容器。图13表示实施例6的半导体电容器的俯视构造，图14表示配置构造。以下，基于图13及图14将实施例6的半导体电容器的结构分为“整体结构”、“配置结构”进行说明。此外，关于实施例6的“半导体电容器的制造方法”，与实施例2同样，因此省略说明。
[整体结构]
如图13所示，半导体电容器1F具备半导体基板2(例如，硅)、绝缘物3(例如，氧化硅)、电极组4(例如，多晶硅)。半导体电容器1F具有卧式电容器的构造。
如图13所示，半导体基板2为电极组中的一个单位电极。如图13所示，在半导体基板2的上表面2U(表面)形成第一沟槽T1(槽)及第二沟槽T2(槽)。如图13所示，第一沟槽T1及第二沟槽T2具有俯视矩形的外形。如图13所示，在第一沟槽T1形成第一单位电极41。如图13所示，在第二沟槽T2形成第二单位电极42。在半导体基板2中，如图13所示，在与形成有第一单位电极41及第二单位电极42的上表面2U相同的面上，形成用于得到与半导体基板2电导通的接触区域2Uc。
如图13所示，绝缘物3具备区域3A和区域3B。如图13及图14所示，区域3A是被第一沟槽T1及第二沟槽T2夹着的区域。即，如图13及图14所示，区域3A是第一沟槽T1及第二沟槽T2相对的区域。如图13所示，区域3A成为第一电容器C1的电介体。如图13及图14所示，区域3B是被第一沟槽T1及第二沟槽T2包围的区域。即，如图13及图14所示，区域3B是第一沟槽T1及第二沟槽T2不相对的区域。第一电容器C1在与后述的第二电容器C2(未图示)及第三电容器C3(未图示)的关系上，设定为耐性和电导中的至少一方不同。
如图13所示，电极组4由两个电极组构成。如图13所示，一个电极组由多个第一单位电极41构成。如图13所示，另一个电极组由多个第二单位电极42构成。如图13所示，第一单位电极41及第二单位电极42具有俯视矩形的外形。如图13所示，第一单位电极41具有埋入第一沟槽T1的沟槽电极的构造。如图13所示，第二单位电极42具有埋入第二沟槽T2的沟槽电极的构造。
[配置结构]
如图13所示，第一沟槽T1及第二沟槽T2在XY方向上以一定厚度W8整齐排列配置成格子状。如图13所示，第一沟槽T1及第二沟槽T2相对于XY方向并排4列而配置。如图13所示，第一沟槽T1及第二沟槽T2相对于XY方向配置成交替相邻的交错状。如图13所示，第一单位电极41及第二单位电极42在XY方向上以一定厚度W8整齐排列成格子状。如图13所示，第一单位电极41及第二单位电极42相对于XY方向并排4列而配置。如图13所示，第一单位电极41及第二单位电极42相对于XY方向，配置为交替相邻的交错状。
如图13所示，在第一单位电极41与第二单位电极42之间配置有区域3A。如图13所示，在区域3A配置第一电容器C1。如图13所示，第一电容器C1作为与电源线连接的X电容器发挥作用。如图13所示，第一电容器C1相对于XY方向并排7列而配置。如图13所示，第一电容器C1相对于XY方向，配置为交替相邻的交错状。如图13所示，各第一电容器C1并联连接。
虽然在图13中未作图示，但在多个第一单位电极41与半导体基板2之间形成有多个第二电容器C2(未图示)。在多个第二单位电极42与半导体基板2之间形成有多个第三电容器C3(未图示)。多个第二电容器C2(未图示)及多个第三电容器C3(未图示)作为与电源线和框体接地线连接的Y电容器发挥作用。
如图14所示，绝缘物3的区域3A的XY方向的厚度为W8。例如，在作为厚度W8(第一沟槽T1及第二沟槽T2间的氧化膜厚)需要1微米的情况下，如图14所示，如果通过热氧化形成的氧化膜要达到氧化前的沟槽间的厚度的2倍，则只要将原来的沟槽间的厚度设定为0.5微米即可。如图13所示，区域3A的厚度W8与电容器C1的耐压成正比关系。
如图14所示，一组第一沟槽T1和一组第二沟槽T2相对于XY方向配置为交错状。如图14所示，绝缘物3的区域3B被一组第一沟槽T1和一组第二沟槽T2包围。如图14所示，在通过热氧化而使第一沟槽T1及第二沟槽T2的各侧壁都在XY方向(图中的箭头方向)上被氧化时，区域3B的一部分不被氧化。即，如图14所示，区域3B的一部分作为半导体基板2的接触区域2Uc而残留。
如图14所示，区域3B在对角线D上配置于一组第一沟槽T1相对的位置。如图14所示，区域3B在对角线D上配置于一组第二沟槽T2相对的位置。如图14所示，区域3B的对角线D的长度与形成于区域3B的电容器的电容量成反比。如图14所示，区域3A的厚度W8与形成于区域3A的电容器的电容量成反比。如图14所示，对角线D比厚度W8长(D＞W8)。即，形成于区域3B内的电容器的电容量比形成于区域3A内的电容器C1的电容量小。
这里，如图14所示，“对角线D”是指将一组第一沟槽T1、T2的相对的角彼此连接的虚线所示的线段。
接着，说明作用。
在实施例6中，接触区域2Uc形成于被第一单位电极41和第二单位电极42包围的区域3B内。
即，接触区域2Uc形成于第一单位电极41和第二单位电极42不相对的区域3B。因此，在电容器的电容量比第一单位电极41及第二单位电极42相对的区域3A小的区域3B形成接触区域2Uc。即，接触区域2Uc形成于电容器不比区域3A更有效地发挥作用的区域3B内。在该区域3B内不存在第一单位电极41及第二单位电极42。因而，与在半导体基板2的上表面2U且在不同于区域3B的区域内形成接触区域2Uc的情况相比，能够有效利用半导体基板2的上表面2U的面积。
因此，不牺牲半导体电容器1F的电容量就能够形成与半导体基板2接触的接触区域2Uc。
此外，其他作用与实施例1、实施例2及实施例5同样，因此省略说明。
接着，说明效果。
在实施例6的半导体电容器1F中，除了可得到上述(1)～(4)、(6)的效果以外，还可得到下述效果。
(7)接触区域(接触区域2Uc)形成在被单位电极(第一单位电极41及第二单位电极42)包围的区域(区域3B)。
因此，不牺牲半导体电容器(半导体电容器1F)的电容量就能够形成与半导体基板(半导体基板2)接触的接触区域(接触区域2Uc)。
以上，基于实施例1～实施例6对本发明的半导体电容器进行了说明，但具体结构不限于这些实施例，只要不脱离本发明要求保护的范围，则允许设计的变更或追加等。
在实施例2中表示了依次实施沟槽形成处理(图5及图6)、绝缘膜形成处理(图7)及电极组形成处理(图8)来制造半导体电容器1B的例子。但是，不限于此。例如，如图15及图16所示，在绝缘膜形成处理中，也可以使热氧化工序的时间比绝缘膜形成处理(图7)长。此外，沟槽形成处理与图5及图6同样，所以省略图示。在绝缘物形成处理中，首先进行热氧化工序，所述热氧化工序是将在基板清洗工序中洗净的半导体基板2装入氧化炉内，并在氧气中进行加热的工序，省略了图示。该热氧化工序的时间设定为比绝缘膜形成处理(图7)所含的热氧化工序的时间长。接着，如图15所示，通过将绝缘物3的一部分去除的绝缘物去除工序，使半导体基板2的上表面2U露出。由此，绝缘物形成处理完成。在电极组形成处理中，如图16所示，在各沟槽T形成与图8同样的第一单位电极41及第二单位电极42。然后，如图16所示，通过将电极材料的一部分去除的电极材料去除工序，使半导体基板2的上表面2U露出。由此，电极组形成处理完成。即，在沟槽T间被氧化后，继续进行热氧化。由此，如图15所示，形成于沟槽T的底部的绝缘物3的氧化膜厚FT2比氧化膜厚FT1(图7)厚(FT2＞FT1)。因此，能够提高在半导体基板2与各沟槽T之间构成的电容器的耐压，并且也能够抑制半导体基板2与各沟槽T之间的漏电流。
在实施例2中，表示了通过将半导体基板2装入氧化炉(未图示)内并在氧气中进行加热的热氧化处理而在半导体基板上形成绝缘膜的例子。但不限于此。例如，也可以利用CVD法，在半导体基板上形成绝缘膜。
在实施例2、实施例3及实施例5中表示了将端子电极5设为铝的例子。但不限于此。例如，也可以将端子电极5设为Ti(钛)/Ni(镍)/Ag(银)。
在实施例2～实施例6中，表示了将本发明的半导体电容器应用于XY电容器的例子，所述XY电容器是用于抑制电磁噪声的电容器。但是，本发明的半导体电容器也能够对搭载于电动汽车或混合动力汽车等车辆的逆变器用电容器(例如，平滑电容器等)、车辆以外的工业用的用途(例如，船舶等)所使用的电容器进行应用。

Claims (7)

1.一种半导体电容器，其具备：半导体基板、形成于所述半导体基板的电极组、绝缘物，形成多个电容器，所述多个电容器具有在所述电极组各自之间夹有所述绝缘物的构造，其特征在于，
所述多个电容器设定为电容器承受规定电压的能力即耐性、和漏电流在电容器中的流动容易度即电导中的至少一方不同。
2.如权利要求1所述的半导体电容器，其特征在于，
构成所述电极组的各单位电极具有埋入到在所述半导体基板的表面形成的槽中的沟槽电极的构造。
3.如权利要求1或2所述的半导体电容器，其特征在于，
所述电极组中的一个单位电极为所述半导体基板。
4.如权利要求3所述的半导体电容器，其特征在于，
用于得到与所述半导体基板电导通的接触区域形成在所述半导体基板中的、与形成有所述单位电极的面相同的面上。
5.如权利要求4所述的半导体电容器，其特征在于，
所述接触区域形成在被所述单位电极包围的区域。
6.如权利要求3所述的半导体电容器，其特征在于，
用于得到与所述半导体基板电导通的接触区域形成在所述半导体基板中的、与形成有所述单位电极的面不同的面上。
7.如权利要求2～6中任一项所述的半导体电容器，其特征在于，
所述单位电极间的厚度与在所述单位电极间构成的电容器的耐压成正比关系。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020174575A1 (ja) * 2019-02-26 2020-09-03 オリンパス株式会社 半導体素子、半導体装置、撮像装置、内視鏡、内視鏡システムおよび半導体素子の製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007173606A (ja) * 2005-12-22 2007-07-05 Renesas Technology Corp 電子装置及びその製造方法
CN103930961A (zh) * 2012-01-17 2014-07-16 罗姆股份有限公司 芯片电容器及其制造方法
US20160020268A1 (en) * 2014-07-16 2016-01-21 Fujitsu Limited Electronic part, electronic device, and manufacturing method

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5270124A (en) 1975-12-08 1977-06-10 Kanai Hiroyuki Undercasing
JPS63284851A (ja) * 1987-05-16 1988-11-22 Oki Electric Ind Co Ltd 半導体記憶装置の製造方法
SU1752139A1 (ru) * 1989-04-05 1995-12-10 Научно-исследовательский институт электронной техники Способ изготовления мдп-конденсаторов
JPH08316413A (ja) * 1995-05-17 1996-11-29 Rohm Co Ltd コンデンサ内蔵半導体回路
IT1294280B1 (it) * 1997-07-25 1999-03-24 Sgs Thomson Microelectronics Struttura di matrice capacitiva avente corretto rapporto capacitivo fra i condensatori componenti, particolarmente per convertitori
US6576525B2 (en) 2001-03-19 2003-06-10 International Business Machines Corporation Damascene capacitor having a recessed plate
US7161516B2 (en) * 2003-07-22 2007-01-09 Maxim Integrated Products, Inc. Layout of dummy and active cells forming capacitor array in integrated circuit
JP4673589B2 (ja) * 2004-08-16 2011-04-20 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
DE102007063728B4 (de) * 2006-03-07 2018-12-13 Infineon Technologies Ag Halbleiterbauelementanordnung mit einem Trench-Transistor
JP5270124B2 (ja) * 2007-09-03 2013-08-21 ローム株式会社 コンデンサ、および電子部品
US20090160019A1 (en) 2007-12-20 2009-06-25 Mediatek Inc. Semiconductor capacitor
US8143659B2 (en) * 2008-04-14 2012-03-27 Infineon Technologies Ag Vertical trench capacitor, chip comprising the capacitor, and method for producing the capacitor
JP5515245B2 (ja) * 2008-04-30 2014-06-11 セイコーエプソン株式会社 半導体装置及びその製造方法
US7944732B2 (en) * 2008-11-21 2011-05-17 Xilinx, Inc. Integrated capacitor with alternating layered segments
US8241927B2 (en) * 2009-10-14 2012-08-14 Global Foundries, Inc. Methods relating to capacitive monitoring of layer characteristics during back end-of the-line processing
JP2011199191A (ja) * 2010-03-23 2011-10-06 Denso Corp 半導体装置
US8766403B2 (en) * 2012-02-06 2014-07-01 Taiwan Semiconductor Manufacturing Co., Ltd. Capacitor arrays for minimizing gradient effects and methods of forming the same
JP2014067853A (ja) * 2012-09-26 2014-04-17 Tokai Rika Co Ltd 半導体装置及びその製造方法
US9209190B2 (en) * 2013-06-25 2015-12-08 Taiwan Semiconductor Manufacturing Co., Ltd. Deep trench capacitor
US9129820B2 (en) * 2013-07-25 2015-09-08 Infineon Technologies Ag Integrated circuit and method of manufacturing an integrated circuit

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007173606A (ja) * 2005-12-22 2007-07-05 Renesas Technology Corp 電子装置及びその製造方法
CN103930961A (zh) * 2012-01-17 2014-07-16 罗姆股份有限公司 芯片电容器及其制造方法
US20160020268A1 (en) * 2014-07-16 2016-01-21 Fujitsu Limited Electronic part, electronic device, and manufacturing method

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