WO2020174575A1 - 半導体素子、半導体装置、撮像装置、内視鏡、内視鏡システムおよび半導体素子の製造方法 - Google Patents

半導体素子、半導体装置、撮像装置、内視鏡、内視鏡システムおよび半導体素子の製造方法 Download PDF

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electrically connected
semiconductor device
capacitor
semiconductor
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克己 細貝
理 足立
悟史 那須野
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    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
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    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body

Definitions

  • the present disclosure relates to a semiconductor element, a semiconductor device, an imaging device, an endoscope, an endoscope system, and a method for manufacturing a semiconductor element.
  • booster circuit such as a charge pump circuit for boosting the voltage supplied from an external power supply to an operating voltage.
  • This type of booster circuit has a capacitor, and there is known a technique for improving the capacitance of the capacitor per unit area for miniaturization and integration (see, for example, Patent Document 1).
  • the surface area of the capacitor is increased by forming at least one uneven groove for forming the capacitor on the surface of the capacitor forming region of the semiconductor substrate, thereby improving the capacitance of the capacitor per unit area.
  • an image pickup device is provided at the tip of the insertion part, and semiconductor elements each having a capacitor are stacked on the pixel chip of the image pickup device.
  • the chip size is limited due to the restriction on the size of the pixel chip, and the capacitor capacity per unit area of the chip size is specified.
  • each of a plurality of types of capacitor chips must be sequentially stacked on a pixel chip, which increases the volume and Since it is necessary to match the chip size with the largest capacitor capacity, when there is a small capacitor capacity, there is a problem that the chip area where the capacitor is not formed is wasted.
  • An object of the present invention is to provide a mirror system and a method for manufacturing a semiconductor device.
  • a semiconductor device has a silicon substrate in which a plurality of trench capacitors having electrodes are formed in a two-dimensional matrix and electrically connected to the silicon substrate. Same as the first wiring layer, the first wiring layer electrically connected to the first via, the second wiring layer electrically connected to the electrode, and the second wiring layer electrically connected to the electrode.
  • the semiconductor element according to the present disclosure is a through-hole formed by penetrating from the back surface of the third wiring layer to the back surface of the silicon substrate, which is electrically connected to the third wiring layer in the above disclosure.
  • An electrode portion and a fourth wiring layer electrically connected to the through electrode portion and stacked on the back surface of the silicon substrate are provided.
  • each of the plurality of third vias has at least the first wiring layer and the second wiring layer according to each of the plurality of types of capacitor capacitances.
  • the third wiring layer is selectively connected to each of the plurality of third vias according to each of the plurality of types of capacitor capacitances.
  • the semiconductor element according to the present disclosure further includes an interlayer connection bump for interlayer connection in the above disclosure.
  • a semiconductor device includes a plurality of the above semiconductor elements, and is stacked by electrically connecting each of the plurality of semiconductor elements via the interlayer connection bump.
  • An imaging device includes the semiconductor device described above, and a pixel chip having a pixel section in which a plurality of pixels that output an imaging signal according to the amount of received light are arranged in a two-dimensional matrix.
  • the semiconductor device is stacked on the pixel chip along a direction orthogonal to the light receiving surface of the pixel unit.
  • the endoscope according to the present disclosure includes the above-described imaging device and an insertion unit that can be inserted into a subject, and the imaging device is arranged at the tip of the insertion unit.
  • the endoscope system generates an image by performing image processing on the endoscope and the image pickup signal generated by the endoscope, and outputs the image to a display device. And an image processing unit.
  • a method of manufacturing a semiconductor device is a method of manufacturing a semiconductor device, in which a first via electrically connecting a plurality of trench capacitors having electrodes to a silicon substrate formed in a two-dimensional matrix form. And forming a first wiring layer electrically connected to the first via, forming a second via electrically connected to the electrode, and forming the same metal as the first wiring layer.
  • FIG. 1 is a diagram schematically showing an overall configuration of an endoscope system according to an embodiment.
  • FIG. 2 is a block diagram showing a functional configuration of a main part of the endoscope system according to the embodiment.
  • FIG. 3 is a plan view of a semiconductor chip according to one embodiment.
  • FIG. 4 is a plan view showing the front surface side of the trench capacitor unit block in the semiconductor chip according to the embodiment.
  • FIG. 5 is a plan view showing the back surface side of the trench capacitor unit block B1 in the semiconductor chip 221 according to the embodiment.
  • FIG. 6 is a sectional view taken along line VI-VI shown in FIG. 4 according to the embodiment.
  • FIG. 7 is a flowchart showing a process of the semiconductor chip manufacturing method according to the embodiment.
  • FIG. 1 is a diagram schematically showing an overall configuration of an endoscope system according to an embodiment.
  • FIG. 2 is a block diagram showing a functional configuration of a main part of the endoscope system according to the embodiment.
  • FIG. 3
  • FIG. 8A is a schematic view showing a cross section of the trench capacitor unit block in the process of manufacturing the semiconductor chip according to the embodiment.
  • FIG. 8B is a schematic diagram showing a cross section of the trench capacitor unit block in the process of manufacturing the semiconductor chip according to the embodiment.
  • FIG. 8C is a schematic diagram showing a cross section of the trench capacitor unit block in the process of manufacturing the semiconductor chip according to the embodiment.
  • FIG. 8D is a schematic view showing a cross section of the trench capacitor unit block in the process of manufacturing the semiconductor chip according to the embodiment.
  • FIG. 8E is a schematic view showing a cross section of the trench capacitor unit block in the process of manufacturing the semiconductor chip according to the embodiment.
  • FIG. 8F is a schematic view showing a cross section of the trench capacitor unit block in the process of manufacturing the semiconductor chip according to the embodiment.
  • FIG. 9 is a perspective view showing a schematic configuration of a semiconductor device according to Modification 1 of the embodiment.
  • FIG. 10A is a plan view showing the front surface side of the semiconductor chip of the first layer in the semiconductor device according to the first modification of the embodiment.
  • FIG. 10B is a plan view showing the back surface side of the semiconductor chip in the semiconductor device according to Modification 1 of the embodiment.
  • FIG. 11A is a plan view showing the front surface side of the semiconductor chip of the second layer in the semiconductor device taken along the line XIA-XIA of FIG. 9.
  • FIG. 11B is a plan view showing the back surface side of the semiconductor chip of the second layer in the semiconductor device taken along the line XIA-XIA of FIG.
  • FIG. 12 is a sectional view taken along line XII-XII in FIG.
  • FIG. 13A is a plan view showing the front surface side of the semiconductor chip of the first layer in the semiconductor device according to the second modification of the embodiment.
  • FIG. 13B is a plan view showing the back surface side of the semiconductor chip in the semiconductor device according to Modification 2 of the embodiment.
  • FIG. 14A is a plan view showing the front surface side of the semiconductor chip of the second layer in the semiconductor device according to Modification 2 of the embodiment.
  • FIG. 14B is a plan view showing the back surface side of the semiconductor chip of the second layer in the semiconductor device according to Modification 2 of the embodiment.
  • FIG. 15 is a sectional view taken along line XV-XV of FIG. 13A.
  • an endoscope system including an endoscope having a tip portion inserted into a subject will be described. Further, the present disclosure is not limited to this embodiment. Further, in the description of the drawings, the same portions will be denoted by the same reference numerals for description. Furthermore, it should be noted that the drawings are schematic, and the relationship between the thickness and width of each member, the ratio of each member, and the like are different from reality. Further, the drawings also include portions having different dimensions and ratios.
  • FIG. 1 is a diagram schematically showing an overall configuration of an endoscope system according to an embodiment.
  • the endoscope system 1 shown in FIG. 1 includes an endoscope 2, a transmission cable 3, a connector unit 5, a processor 6 (processing device), a display device 7, and a light source device 8.
  • the endoscope 2 images the inside of the subject by inserting the insertion portion 100, which is a part of the transmission cable 3, into the body cavity of the subject.
  • the endoscope 2 outputs an imaging signal generated by imaging the inside of the subject to the processor 6.
  • the endoscope 2 is one end side of the transmission cable 3, and an imaging device 20 (imaging element) that performs imaging is provided on the distal end portion 101 side of the insertion portion 100 that is inserted into the body cavity of the subject.
  • the operation unit 4 that receives various operations on the endoscope 2 is connected to the proximal end 102 side of the insertion unit 100.
  • the imaging signal generated by the imaging device 20 is output to the connector unit 5 via the transmission cable 3 having a length of several meters, for example.
  • the connector unit 5 is detachably connected to the processor 6 and the light source device 8.
  • the connector unit 5 performs a predetermined signal processing on the image pickup signal transmitted from the transmission cable 3 and outputs the image pickup signal to the processor 6.
  • the processor 6 subjects the image pickup signal input from the connector unit 5 to predetermined image processing and outputs it to the display device 7. Further, the processor 6 controls the entire endoscope system 1 as a whole.
  • the display device 7 displays an image corresponding to the image signal processed by the processor 6. Further, the display device 7 displays various kinds of information regarding the endoscope system 1.
  • the light source device 8 emits illumination light from the distal end portion 101 side of the insertion portion 100 of the endoscope 2 toward the subject via the connector portion 5 and the transmission cable 3.
  • the light source device 8 is configured using, for example, a halogen lamp lamp or a white LED (Light Emitting Diode).
  • the light source device 8 is described as a simultaneous type, but it is a surface sequential type that illuminates red, green, and blue illumination light while sequentially switching the illumination light according to the type of the imaging device 20. Good.
  • FIG. 2 is a block diagram showing a functional configuration of a main part of the endoscope system 1.
  • the endoscope 2 includes an imaging device 20, a transmission cable 3, and a connector section 5.
  • the image pickup device 20 includes a first chip 21 and a second chip 22.
  • the first chip 21 and the second chip 22 receive the power supply voltage VDD (for example, 3.3 V) supplied from the power supply unit 61 of the processor 6 described later via the signal lines 31 and 32 of the transmission cable 3 and the connector unit 5. Receive with Grand GND. Further, the first chip 21 receives the drive signal supplied from the drive signal generation unit 63 of the processor 6 described later via the signal line 33 of the transmission cable 3.
  • the first chip 21 is formed by being stacked on the second chip 22.
  • a power supply stabilizing capacitor may be provided between the power supply voltage VDD supplied to the imaging device 20 and the ground GND.
  • the first chip 21 has a pixel portion 211.
  • the pixel portion 211 has a plurality of pixels arranged in a two-dimensional matrix in the matrix direction. Each of the plurality of pixels receives light from the outside, generates an image pickup signal according to the amount of received light, and outputs the generated image pickup signal.
  • the pixel portion 211 is configured by using a CMOS (Complementary Metal Oxide Semiconductor) image sensor.
  • CMOS Complementary Metal Oxide Semiconductor
  • the second chip 22 boosts the power supply voltage VDD input from the outside to a predetermined voltage, transmits the boosted voltage to the first chip 21, and amplifies the image pickup signal input from the first chip 21 to transmit the transmission cable 3 Output to.
  • the second chip 22 has a predetermined function, for example, a semiconductor chip 221 provided with a capacitor for boosting the power supply voltage VDD input from the transmission cable 3 to a predetermined voltage, and a transmission cable by amplifying an imaging signal. 3 and a transmission chip 222 for outputting to the No. 3 terminal.
  • the detailed configuration of the semiconductor chip 221 will be described later.
  • the connector section 5 has a circuit board 51.
  • the circuit board 51 includes a receiving circuit 511 and a processing circuit 512.
  • the receiving circuit 511 receives the image pickup signal transmitted via the signal line 34 of the transmission cable 3, and outputs the received image pickup signal to the processing circuit 512.
  • the receiving circuit 511 includes at least an AC terminating resistor 5111 connected to GND, a DC terminating resistor 5112 connected to GND, and a DC cut capacitor 5113 that cuts a DC current output from the second chip 22. ..
  • the processing circuit 512 performs signal processing on the image pickup signal input from the receiving circuit 511, and outputs the image pickup signal subjected to this signal processing to the processor 6.
  • the processing circuit 512 includes an analog front end unit 5121 (hereinafter, referred to as “AFE unit 5121”) and an imaging signal processing unit 5122.
  • the AFE unit 5121 receives the image pickup signal output from the receiving circuit 511, extracts the AC component with the capacitor, and determines the operating point with the voltage dividing circuit.
  • the AFE unit 5121 performs A/D conversion on the analog image pickup signal transmitted from the receiving circuit 511 and outputs it to the image pickup signal processing unit 5122 as a digital image pickup signal.
  • the image pickup signal processing unit 5122 performs predetermined signal processing such as vertical line removal and noise removal on the digital image pickup signal input from the AFE unit 5121 and outputs it to the processor 6.
  • the imaging signal processing unit 5122 is configured using, for example, an FPGA (Field Programmable Gate Array).
  • the processor 6 includes a power supply unit 61, an image signal processing unit 62, a drive signal generation unit 63, a recording unit 64, an input unit 65, and a control unit 66.
  • the power supply unit 61 Under the control of the control unit 66, the power supply unit 61 generates the power supply voltage VDD and outputs the generated power supply voltage VDD to the signal lines 31 and 32 of the transmission cable 3 together with the ground GND. Specifically, under the control of the control unit 66, the power supply unit 61 adjusts the supply power input from the outside to a predetermined voltage, for example, 3.3 V, to generate the power supply voltage VDD, and this generation is performed. The generated power supply voltage VDD is output to the signal line 31 of the transmission cable 3.
  • the power supply unit 61 is configured by using a voltage regulator or the like.
  • the image signal processing unit 62 Under the control of the control unit 66, the image signal processing unit 62 performs a synchronization process, a white balance (WB) adjustment process, and a gain adjustment on the digital image pickup signal subjected to the signal processing by the image pickup signal processing unit 5122.
  • Image processing such as processing, ⁇ correction processing, and format conversion processing is performed to convert into an image signal, and the image signal is output to the display device 7.
  • the image signal processing unit 62 is configured by using a memory and hardware such as GPU (Graphics Processing Unit) and FPGA.
  • the drive signal generation unit 63 Under the control of the control unit 66, the drive signal generation unit 63 generates a drive signal including a reference clock signal and a synchronization signal for operating each component of the endoscope system 1, and transmits the drive signal to the transmission cable 3 To the signal line 33 of.
  • the drive signal generation unit 63 is configured by using a clock generator or the like.
  • the recording unit 64 records various programs executed by the endoscope system 1, data being processed, image data, and the like.
  • the recording unit 64 is configured by using a volatile memory, a non-volatile memory, and a memory card.
  • the input unit 65 receives inputs of various operations related to the endoscope system 1. For example, the input unit 65 receives input of an instruction signal for switching the type of illumination light emitted by the light source device 8 and an instruction signal for instructing termination.
  • the input unit 65 is configured using, for example, a changeover switch, a cross switch, a push button, a touch panel, or the like.
  • the control unit 66 centrally controls each unit that constitutes the endoscope system 1.
  • the control unit 66 is configured using a memory and hardware such as a CPU (Central Processing Unit).
  • the control unit 66 switches the illumination light emitted from the light source device 8 according to the instruction signal input from the input unit 65.
  • the display device 7 displays the image captured by the image capturing device 20, based on the image signal input from the image signal processing unit 62.
  • the display device 7 is configured by using a display panel or the like such as liquid crystal or organic EL (Electro Luminescence).
  • FIG. 3 is a plan view of the semiconductor chip 221.
  • the semiconductor chip 221 shown in FIG. 3 has a silicon substrate 301 on which a plurality of trench capacitors 303 having electrodes in predetermined regions are formed in a two-dimensional matrix. Each of the plurality of trench capacitors 303 has substantially the same configuration. Therefore, in the following, a region including one trench capacitor 303 in the semiconductor chip 221 will be referred to as a trench capacitor unit block B1, and the trench capacitor unit block B1 will be focused and described.
  • FIG. 4 is a plan view showing the front surface side of the trench capacitor unit block B1 in the semiconductor chip 221.
  • FIG. 5 is a plan view showing the back surface side of the trench capacitor unit block B1 in the semiconductor chip 221.
  • FIG. 6 is a sectional view taken along line VI-VI shown in FIGS. 4 and 5.
  • the trench capacitor unit block B1 shown in FIGS. 4 to 6 includes a silicon substrate 301 on which a plurality of trench capacitors 303 having electrodes 302 are formed, and a first via 304 (Via) electrically connected to the silicon substrate 301. And a first wiring layer 305 electrically connected to the first via 304. Further, the trench capacitor unit block B1 is formed in the same metal layer as the second via 306 electrically connected to the electrode 302 and the first wiring layer 305, and electrically connected to the second via 306. The second wiring layer 307 is formed. Furthermore, the trench capacitor unit block B1 is electrically connected to the front surface side of the second wiring layer 307 and has a plurality of third vias 308 provided for respective preset different capacitor capacities and a third via. And a third wiring layer 309 electrically connected to the via 308 and electrically connecting the trench capacitor unit block B1 for each different preset capacitor capacitance.
  • the trench capacitor unit block B1 is electrically connected to the third wiring layer 309 and penetrates from the back surface of the third wiring layer 309 to the back surface of the silicon substrate 301 to form a through electrode 310 (TSV: TSV: Through Silicon Via) and a fourth via 311 provided on the back surface side of the trench capacitor unit block B1 and electrically connected to the through electrode 310, and electrically connected to the fourth via 311 and the silicon substrate 301. And a fourth wiring layer 312 laminated on the back surface of the. Furthermore, the trench capacitor unit block B1 is electrically connected to the first bump 313 which is electrically connected to the front surface side of the third wiring layer 309 and the rear surface side of the fourth wiring layer 312. And a second bump 314.
  • the first bumps 313 and the second bumps 314 function as interphase connection bumps (Bumps) for electrically connecting when the plurality of semiconductor chips 221 are stacked.
  • each interlayer is formed by an insulating layer 320 (interlayer insulating film).
  • FIG. 7 is a flowchart showing the process of the method for manufacturing the semiconductor chip 221.
  • 8A to 8F are schematic views showing a cross section of the trench capacitor unit block B1 in the manufacturing process of the semiconductor chip 221. In the following, a method of manufacturing the semiconductor chip 221 will be described focusing on one trench capacitor unit block B1 in the semiconductor chip 221.
  • the semiconductor manufacturing apparatus forms a pre-process capacitor chip using a known semiconductor integration process (step S1). Specifically, as shown in FIG. 8A, the semiconductor manufacturing apparatus forms a plurality of trench capacitors 303 having electrodes 302 on a silicon substrate 301 as a preprocess capacitor chip, and then forms an insulating layer 320 on the silicon substrate 301. A first via 304 and a second via 306 are formed in this insulating layer 320 by stacking. Then, in the semiconductor manufacturing apparatus, the insulating layer 320 is laminated on the insulating layer 320 in which the first via 304 and the second via 306 are formed, and the first wiring layer 305 and the second wiring are formed on the same metal layer. After forming the layer 307, the insulating layer 320 is laminated again to form the preprocess capacitor chip F1.
  • the semiconductor manufacturing apparatus forms a through-electrode for post-chip connection to the pre-process capacitor chip F1 (step S2). Specifically, as shown in FIG. 8B, the semiconductor manufacturing apparatus forms a through electrode 310 penetrating from the front surface to the back surface of the silicon substrate 301 in the preprocess capacitor chip F1.
  • the semiconductor manufacturing apparatus forms the capacitor selection wiring forming the third via 308 and the third wiring layer 309 for each of the preset different capacitor capacitances in the pre-process capacitor chip F1 (step S3). Specifically, as shown in FIG. 8C, the semiconductor manufacturing apparatus forms a plurality of third vias 308 in the pre-process capacitor chip F1 for each different preset capacitor capacitance, and then, It is formed by stacking the third wiring layer 309. In this case, the semiconductor manufacturing apparatus similarly forms the third wiring layer 309 after selectively forming the third via 308 with respect to the previous process capacitor chip F1 so as to have a pre-designed capacitor capacitance. Form.
  • the semiconductor manufacturing apparatus forms the first bumps 313 for correlation connection (step S4). Specifically, as shown in FIG. 8D, the semiconductor manufacturing apparatus is formed by stacking the first bumps 313 for correlation connection on the third wiring layer 309.
  • the semiconductor manufacturing apparatus forms the backside wiring (step S5). Specifically, as shown in FIG. 8E, the semiconductor manufacturing apparatus stacks the fourth via 311 on the TSV 309 and the fourth wiring layer 312 on the fourth via 311 to form the backside wiring. Form.
  • the semiconductor manufacturing apparatus forms the second bumps 314 for interlayer connection on the fourth wiring layer 312 (step S6). Specifically, as shown in FIG. 8F, the semiconductor device forms second bumps 314 on the back surface side of fourth wiring layer 312.
  • the semiconductor chip 221 has a single layer in the embodiment, the present invention is not limited to this, and a semiconductor device may be formed by stacking a plurality of semiconductor chips 221. In this case, the semiconductor device may be formed by stacking a plurality of semiconductor chips 221 via the first bumps 313 and the second bumps 314 for interlayer connection.
  • Modification 1 Next, a modified example 1 of the embodiment will be described.
  • the connection direction of the third wiring layer is different from that of the capacitor having polarity. To change the electrical connection.
  • the same components as those of the endoscope system 1 according to the embodiment are designated by the same reference numerals, and detailed description thereof will be omitted.
  • FIG. 9 is a perspective view showing a schematic configuration of a semiconductor device according to Modification 1 of the embodiment.
  • FIG. 10A is a plan view showing the front surface side of the semiconductor chip of the first layer in the semiconductor device according to the first modification of the first embodiment.
  • FIG. 10B is a plan view showing the back surface side of the semiconductor chip in the semiconductor device according to Modification 1 of the embodiment.
  • FIG. 11A is a plan view showing the front surface side of the semiconductor chip of the second layer in the semiconductor device taken along the line XIA-XIA of FIG. 9.
  • 11B is a plan view showing the back surface side of the semiconductor chip of the second layer in the semiconductor device taken along the line XIA-XIA of FIG.
  • FIG. 12 is a sectional view taken along line XII-XII in FIG.
  • a semiconductor chip 221A functioning as the semiconductor device shown in FIGS. 9 to 12 is a trench capacitor having polarities (+) and ( ⁇ ) provided in each of the first-layer semiconductor chip 400 and the second-layer semiconductor chip 401.
  • the unit block B11 is electrically connected so that the polarities are different between the layers.
  • the third wiring layer 309 is electrically connected to the second wiring layer 307(+) via the third via 308.
  • the third wiring layer 309 is electrically connected to the first wiring layer 305( ⁇ ) via the third via 308.
  • the third wiring layer 309 is electrically connected to the first wiring layer 305( ⁇ ) via the third via 308.
  • the third via 308 is formed for the trench capacitor unit block B11 having different polarities between layers.
  • the trench capacitor unit blocks B11 having different polarities between layers, the position where the third via 308 is formed and the connection direction of the third wiring layer. It is possible to obtain multiple types of capacitors that have different polarities between layers by changing the electrical connection by changing the. You can
  • Modification 2 Next, a modified example 2 of the embodiment will be described.
  • a plurality of semiconductor chips 221 are formed on the first chip 21 by changing the connection destinations of the third via and the third wiring layer, a plurality of semiconductor chips 221 are formed. It combines by the capacitor unit block.
  • the same components as those of the endoscope system 1 according to the embodiment are designated by the same reference numerals, and detailed description thereof will be omitted.
  • FIG. 13A is a plan view showing the front surface side of the semiconductor chip of the first layer in the semiconductor device according to the second modification of the embodiment.
  • FIG. 13B is a plan view showing the back surface side of the semiconductor chip in the semiconductor device according to Modification 2 of the embodiment.
  • FIG. 14A is a plan view showing the front surface side of the semiconductor chip of the second layer in the semiconductor device according to Modification 2 of the embodiment.
  • FIG. 14B is a plan view showing the back surface side of the semiconductor chip of the second layer in the semiconductor device according to Modification 2 of the embodiment.
  • FIG. 15 is a sectional view taken along line XV-XV of FIG. 13A.
  • the semiconductor chip 221B shown in FIGS. 13A to 15 has the third via 308 and the third wiring layer 309 in the first layer semiconductor chip 400B and the second layer semiconductor chip 401B according to the desired capacitor capacitance.
  • the upper and lower layers are electrically connected.
  • the semiconductor chip 221B electrically connects the third via 308 to the first wiring layer 305 in the trench capacitor unit block B21, and the third wiring layer 309.
  • the through electrode 310, the fourth wiring layer 312, and the second bump 314 they are electrically connected to the three trench capacitor unit blocks B22 of the semiconductor chip 401B in the second layer.
  • the semiconductor chip 221B is formed by stacking a plurality of semiconductor chips 221 on the first chip 21, the semiconductor chip 400B of the first layer and the semiconductor chip 401B of the second layer are formed according to the desired capacitor capacitance.
  • a desired capacitor capacitance can be realized by combining a plurality of trench capacitor unit blocks by selectively performing a place where each of the third via 308 and the third wiring layer 309 is formed between layers. it can.
  • the third via 308 and the third wiring 308 are formed in the first-layer semiconductor chip 400B and the second-layer semiconductor chip 401B according to the desired capacitor capacitance. Since a desired capacitor capacitance can be realized by combining a plurality of trench capacitor unit blocks by selectively forming each layer 309 between layers, it is possible to provide a plurality of types of capacitor capacitors. Even if there is, it can be downsized.
  • Various inventions can be formed by appropriately combining a plurality of constituent elements disclosed in the endoscope system according to the embodiment of the present disclosure described above. For example, some components may be deleted from all the components described in the endoscope system according to the embodiment of the present disclosure described above. Further, the constituent elements described in the endoscope system according to the embodiment of the present disclosure described above may be appropriately combined.
  • the “unit” described above can be read as “means”, “circuit”, or the like.
  • the control unit can be read as a control unit or a control circuit.

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Abstract

複数種類のキャパシタ容量を設ける場合であっても、小型化を図ることができる半導体素子、半導体装置、撮像装置、内視鏡、内視鏡システムおよび半導体素子の製造方法を提供する。半導体素子は、シリコン基板３０１に電気的に接続された第１のビア３０４に電気的に接続された第１の配線層３０５と、電極３０２に電気的に接続された第２のビア３０６に電気的に接続された第２の配線層３０７と、少なくとも第１の配線層３０５および第２の配線層３０７の一方と電気的に接続され、第１の配線層３０５および第２の配線層３０７によって形成された複数のトレンチキャパシタ単位ブロックの各々に対して、予め設定した複数種類のキャパシタ容量毎に選択的に設けた複数の第３のビア３０８に電気的に接続され、複数種類のキャパシタ容量毎に複数のトレンチキャパシタ単位ブロックを電気的に接続する第３の配線層３０９と、を備える。

Description

半導体素子、半導体装置、撮像装置、内視鏡、内視鏡システムおよび半導体素子の製造方法
　本開示は、半導体素子、半導体装置、撮像装置、内視鏡、内視鏡システムおよび半導体素子の製造方法に関する。
　近年、半導体素子では、外部電源から供給される電圧を動作電圧に昇圧するためのチャージポンプ回路等の昇圧回路が搭載されている。この種の昇圧回路は、キャパシタを有し、微細化および集積化のため、単位面積当たりのキャパシタ容量の向上を図っている技術が知られている（例えば特許文献１参照）。この技術では、半導体基板のキャパシタ形成領域の表面に、少なくとも１つ以上の凹凸なキャパシタ形成溝を形成することによってキャパシタの表面積を増加させることで、単位面積当たりのキャパシタの容量の向上を図っている。
特開２００９－７１３２５号公報
　ところで、内視鏡では、挿入部の先端部に撮像装置が設けられ、この撮像装置の画素チップにキャパシタが形成された半導体素子が積層されている。この半導体素子は、画素チップのサイズにおける制約によって、チップサイズが限定されているうえ、チップサイズの単位面積当たりのキャパシタ容量が規定されている。このため、従来のキャパシタが形成された半導体素子では、複数種類のキャパシタ容量が必要な場合、複数種類のキャパシタチップの各々を画素チップに順次積層しなければならず、体積が大きくなるうえ、一番大きなキャパシタ容量のチップサイズに合わせなければならないので、小さいキャパシタ容量がある場合、キャパシタが形成されていないチップ領域が無駄になるという問題点があった。
　本開示は、上記に鑑みてなされたものであって、複数種類のキャパシタ容量を設ける場合であっても、小型化を図ることができる半導体素子、半導体装置、撮像装置、内視鏡、内視鏡システムおよび半導体素子の製造方法を提供することを目的とする。
　上述した課題を解決し、目的を達成するために、本開示に係る半導体素子は、電極を有する複数のトレンチキャパシタが２次元マトリクス状に形成されたシリコン基板と、前記シリコン基板に電気的に接続された第１のビアと、前記第１のビアに電気的に接続された第１の配線層と、前記電極に電気的に接続された第２のビアと、前記第１の配線層と同一のメタル層に形成され、前記第２のビアに電気的に接続された第２の配線層と、少なくとも前記第１の配線層および前記第２の配線層の一方と電気的に接続され、前記第１の配線層および前記第２の配線層によって形成された複数のトレンチキャパシタ単位ブロックの各々に対して、予め設定した複数種類のキャパシタ容量毎に選択的に設けた複数の第３のビアと、前記第３のビアに電気的に接続され、前記複数種類のキャパシタ容量毎に前記複数のトレンチキャパシタ単位ブロックを電気的に接続する第３の配線層と、を備える。
　また、本開示に係る半導体素子は、上記開示において、前記第３の配線層と電気的に接続され、前記第３の配線層の裏面から前記シリコン基板の裏面まで貫通することによって形成された貫通電極部と、前記貫通電極部と電気的に接続され、前記シリコン基板の裏面に積層された第４の配線層と、を備える。
　また、本開示に係る半導体素子は、上記開示において、前記複数の第３のビアの各々は、前記複数種類のキャパシタ容量毎に応じて、少なくとも前記第１の配線層および前記第２の配線層の一方に選択的に接続され、前記第３の配線層は、前記複数種類のキャパシタ容量毎に応じて前記複数の第３のビアの各々と選択的に接続される。
　また、本開示に係る半導体素子は、上記開示において、層間接続用の層間接続バンプをさらに備える。
　また、本開示に係る半導体装置は、上記の半導体素子を複数備え、前記層間接続バンプを経由して複数の前記半導体素子の各々を電気的に接続することによって積層する。
　また、本開示に係る撮像装置は、上記の半導体装置と、受光量に応じた撮像信号を出力する複数の画素が２次元マトリクス状に配置されてなる画素部を有する画素チップと、を備え、前記半導体装置は、前記画素部の受光面と直交する方向に沿って前記画素チップに積層されてなる。
　また、本開示に係る内視鏡は、上記の撮像装置と、被検体に挿入可能な挿入部と、を備え、前記撮像装置は、前記挿入部の先端部に配置される。
　また、本開示に係る内視鏡システムは、上記の内視鏡と、前記内視鏡が生成した撮像信号に対して画像処理を行うことによって画像を生成し、該画像を表示装置へ出力する画像処理部と、を備える。
　また、本開示に係る半導体素子の製造方法は、半導体素子の製造方法であって、電極を有する複数のトレンチキャパシタが２次元マトリクス状に形成されたシリコン基板に電気的に接続した第１のビアを形成し、前記第１のビアに電気的に接続した第１の配線層を形成し、前記電極に電気的に接続した第２のビアを形成し、前記第１の配線層と同一のメタル層に、前記第２のビアに電気的に接続した第２の配線層を形成し、少なくとも前記第１の配線層および前記第２の配線層の一方と電気的に接続され、前記第１の配線層および前記第２の配線層によって形成された複数のトレンチキャパシタ単位ブロックの各々に対して、予め設定した複数種類のキャパシタ容量毎に複数の第３のビアを選択的に形成し、前記第３のビアに電気的に接続し、所定のキャパシタ容量毎に前記複数のトレンチキャパシタ単位ブロックを電気的に接続した第３の配線層を形成する。
　本開示によれば、複数種類のキャパシタ容量を設ける場合であっても、小型化を図ることができるという効果を奏する。
図１は、一実施の形態に係る内視鏡システムの全体構成を模式的に示す図である。 図２は、一実施の形態に係る内視鏡システムの要部の機能構成を示すブロック図である。 図３は、一実施の形態に係る半導体チップの平面図である。 図４は、一実施の形態に係る半導体チップにおけるトレンチキャパシタ単位ブロックの表面側を示す平面図である。 図５は、一実施の形態に係る半導体チップ２２１におけるトレンチキャパシタ単位ブロックＢ１の裏面側を示す平面図である。 図６は、一実施の形態に係る図４に示すＶＩ－ＶＩ線断面図である。 図７は、一実施の形態に係る半導体チップの製造方法の処理を示すフローチャートである。 図８Ａは、一実施の形態に係る半導体チップの製造工程におけるトレンチキャパシタ単位ブロックの断面を示す模式図である。 図８Ｂは、一実施の形態に係る半導体チップの製造工程におけるトレンチキャパシタ単位ブロックの断面を示す模式図である。 図８Ｃは、一実施の形態に係る半導体チップの製造工程におけるトレンチキャパシタ単位ブロックの断面を示す模式図である。 図８Ｄは、一実施の形態に係る半導体チップの製造工程におけるトレンチキャパシタ単位ブロックの断面を示す模式図である。 図８Ｅは、一実施の形態に係る半導体チップの製造工程におけるトレンチキャパシタ単位ブロックの断面を示す模式図である。 図８Ｆは、一実施の形態に係る半導体チップの製造工程におけるトレンチキャパシタ単位ブロックの断面を示す模式図である。 図９は、一実施の形態の変形例１に係る半導体装置の概略構成を示す斜視図である。 図１０Ａは、一実施の形態の変形例１に係る半導体装置における第１層の半導体チップの表面側を示す平面図である。 図１０Ｂは、一実施の形態の変形例１に係る半導体装置における半導体チップの裏面側を示す平面図である。 図１１Ａは、図９のＸＩＡ－ＸＩＡ線で切断した半導体装置における第２層の半導体チップの表面側を示す平面図である。 図１１Ｂは、図９のＸＩＡ－ＸＩＡ線で切断した半導体装置における第２層の半導体チップの裏面側を示す平面図である。 図１２は、図９のＸＩＩ－ＸＩＩ線の断面図である。 図１３Ａは、一実施の形態の変形例２に係る半導体装置における第１層の半導体チップの表面側を示す平面図である。 図１３Ｂは、一実施の形態の変形例２に係る半導体装置における半導体チップの裏面側を示す平面図である。 図１４Ａは、一実施の形態の変形例２に係る半導体装置における第２層の半導体チップの表面側を示す平面図である。 図１４Ｂは、一実施の形態の変形例２に係る半導体装置における第２層の半導体チップの裏面側を示す平面図である。 図１５は、図１３ＡのＸＶ－ＸＶ線の断面図である。
　以下、本開示を実施するための形態（以下、「実施の形態」という）として、被検体内に先端部が挿入される内視鏡を備えた内視鏡システムについて説明する。また、この実施の形態によって本開示が限定されるものでない。さらに、図面の記載において、同一の部分には同一の符号を付して説明する。さらにまた、図面は、模式的なものであり、各部材の厚みと幅との関係、各部材の比率等は、現実と異なることに留意する必要がある。また、図面の相互間においても、互いの寸法や比率が異なる部分が含まれている。
　図１は、一実施の形態に係る内視鏡システムの全体構成を模式的に示す図である。図１に示す内視鏡システム１は、内視鏡２と、伝送ケーブル３と、コネクタ部５と、プロセッサ６（処理装置）と、表示装置７と、光源装置８と、を備える。
　内視鏡２は、伝送ケーブル３の一部である挿入部１００を被検体の体腔内に挿入することによって被検体の体内を撮像する。内視鏡２は、被検体内を撮像することによって生成した撮像信号をプロセッサ６へ出力する。また、内視鏡２は、伝送ケーブル３の一端側であり、被検体の体腔内に挿入される挿入部１００の先端部１０１側に、撮像を行う撮像装置２０（撮像素子）が設けられている。さらに、内視鏡２は、挿入部１００の基端１０２側に、内視鏡２に対する各種操作を受け付ける操作部４が接続される。撮像装置２０が撮像して生成した撮像信号は、例えば数ｍの長さを有する伝送ケーブル３を経由してコネクタ部５へ出力される。
　コネクタ部５は、プロセッサ６および光源装置８に対して、着脱自在に接続される。コネクタ部５は、伝送ケーブル３から伝送された撮像信号に対して所定の信号処理を施してプロセッサ６へ出力する。
　プロセッサ６は、コネクタ部５から入力された撮像信号に所定の画像処理を施して表示装置７へ出力する。また、プロセッサ６は、内視鏡システム１全体を統括的に制御する。
　表示装置７は、プロセッサ６が画像処理を施した画像信号に対応する画像を表示する。また、表示装置７は、内視鏡システム１に関する各種情報を表示する。
　光源装置８は、プロセッサ６の制御のもと、コネクタ部５および伝送ケーブル３を経由して内視鏡２の挿入部１００の先端部１０１側から被検体へ向けて照明光を照射する。光源装置８は、例えばハロゲンランプランプや白色ＬＥＤ（Light　Emitting　Diode）等を用いて構成される。なお、一実施の形態では、光源装置８を同時式の例を説明するが、撮像装置２０の種別に応じて、赤色、緑色および青色の照明光を順次切り替えながら照射する面順次式であってもよい。
　〔内視鏡システムの要部の機能構成〕
　次に、上述した内視鏡システム１の要部の機能構成について説明する。図２は、内視鏡システム１の要部の機能構成を示すブロック図である。
　〔内視鏡の構成〕
　まず、内視鏡２の構成について説明する。
　図２に示すように、内視鏡２は、撮像装置２０と、伝送ケーブル３と、コネクタ部５と、を備える。
　撮像装置２０は、第１チップ２１と、第２チップ２２と、を備える。第１チップ２１および第２チップ２２は、伝送ケーブル３の信号線３１，３２およびコネクタ部５を経由して後述するプロセッサ６の電源部６１から供給された電源電圧ＶＤＤ（例えば３．３Ｖ）をグランドＧＮＤとともに受け取る。また、第１チップ２１は、伝送ケーブル３の信号線３３を経由して後述するプロセッサ６の駆動信号生成部６３から供給された駆動信号を受信する。また、第１チップ２１は、第２チップ２２に積層されて形成される。なお、撮像装置２０に供給される電源電圧ＶＤＤとグランドＧＮＤとの間に、電源安定用のコンデンサを設けてもよい。
　第１チップ２１は、画素部２１１を有する。画素部２１１は、行列方向に２次元マトリクス状に配置されてなる複数の画素を有する。この複数の画素の各々は、外部から光を受光し、受光量に応じた撮像信号を生成し、この生成した撮像信号を出力する。画素部２１１は、ＣＭＯＳ（Complementary　Metal　Oxide　Semiconductor）イメージセンサを用いて構成される。
　第２チップ２２は、外部から入力された電源電圧ＶＤＤを所定の電圧に昇圧して第１チップ２１へ送信し、かつ、第１チップ２１から入力される撮像信号を増幅することによって伝送ケーブル３へ出力する。第２チップ２２は、所定の機能、例えば、伝送ケーブル３から入力された電源電圧ＶＤＤを所定の電圧に昇圧するためのコンデンサが設けられた半導体チップ２２１と、撮像信号を増幅することによって伝送ケーブル３へ出力する伝送チップ２２２と、を有する。なお、半導体チップ２２１の詳細な構成は、後述する。
　コネクタ部５は、回路基板５１を有する。回路基板５１は、受信回路５１１と、処理回路５１２と、を備える。
　受信回路５１１は、伝送ケーブル３の信号線３４を経由して伝送された撮像信号を受信し、この受信した撮像信号を処理回路５１２へ出力する。受信回路５１１は、少なくとも、ＧＮＤに接続された交流終端抵抗５１１１と、ＧＮＤに接続された直流終端抵抗５１１２と、第２チップ２２から出力される直流電流をカットする直流カットコンデンサ５１１３と、を有する。
　処理回路５１２は、受信回路５１１から入力された撮像信号に対して、信号処理を施し、この信号処理を施した撮像信号をプロセッサ６へ出力する。処理回路５１２は、アナログ・フロント・エンド部５１２１（以下、「ＡＦＥ部５１２１」という）と、撮像信号処理部５１２２と、を有する。
　ＡＦＥ部５１２１は、受信回路５１１から出力された撮像信号を受信し、コンデンサで交流成分をとりだし、分圧回路で動作点を決定する。ＡＦＥ部５１２１は、受信回路５１１から伝送されたアナログの撮像信号をＡ／Ｄ変換を行ってデジタルの撮像信号として撮像信号処理部５１２２へ出力する。
　撮像信号処理部５１２２は、ＡＦＥ部５１２１から入力されるデジタルの撮像信号に対して、縦ライン除去やノイズ除去等の所定の信号処理を行ってプロセッサ６へ出力する。撮像信号処理部５１２２は、例えばＦＰＧＡ（Field　Programmable　Gate　Array）を用いて構成される。
　〔プロセッサの構成〕
　次に、プロセッサ６の構成について説明する。
　プロセッサ６は、電源部６１と、画像信号処理部６２と、駆動信号生成部６３と、記録部６４と、入力部６５と、制御部６６と、を備える。
　電源部６１は、制御部６６の制御のもと、電源電圧ＶＤＤを生成し、この生成した電源電圧ＶＤＤをグランドＧＮＤとともに、伝送ケーブル３の信号線３１，３２へ出力する。具体的には、電源部６１は、制御部６６の制御のもと、外部から入力された供給電力に対して所定の電圧、例えば３．３Ｖに調整して電源電圧ＶＤＤを生成し、この生成した電源電圧ＶＤＤを伝送ケーブル３の信号線３１へ出力する。電源部６１は、電圧レギュレータ（Regulator）等を用いて構成される。
　画像信号処理部６２は、制御部６６の制御のもと、撮像信号処理部５１２２で信号処理が施されたデジタルの撮像信号に対して、同時化処理、ホワイトバランス（ＷＢ）調整処理、ゲイン調整処理、γ補正処理、フォーマット変換処理等の画像処理を行って画像信号に変換し、この画像信号を表示装置７へ出力する。画像信号処理部６２は、メモリと、ＧＰＵ（Graphics　Processing　Unit）やＦＰＧＡ等のハードウェアを用いて構成される。
　駆動信号生成部６３は、制御部６６の制御のもと、内視鏡システム１の各構成部の動作となる基準クロック信号および同期信号を含む駆動信号を生成し、この駆動信号を伝送ケーブル３の信号線３３へ出力する。駆動信号生成部６３は、クロックジェネレータ等を用いて構成される。
　記録部６４は、内視鏡システム１が実行する各種プログラム、処理中のデータおよび画像データ等を記録する。記録部６４は、揮発性メモリ、不揮発性メモリおよびメモリカードを用いて構成される。
　入力部６５は、内視鏡システム１に関する各種操作の入力を受け付ける。例えば、入力部６５は、光源装置８が出射する照明光の種別を切り替える指示信号や終了を指示する指示信号の入力を受け付ける。入力部６５は、例えば切替スイッチ、十字スイッチ、プッシュボタン、タッチパネル等を用いて構成される。
　制御部６６は、内視鏡システム１を構成する各部を統括的に制御する。制御部６６は、メモリと、ＣＰＵ（Central　Processing　Unit）等のハードウェアを用いて構成される。制御部６６は、入力部６５から入力された指示信号に応じて、光源装置８が出射する照明光を切り替える。
　〔表示装置の構成〕
　表示装置７は、画像信号処理部６２から入力される画像信号に基づいて、撮像装置２０が撮像した画像を表示する。表示装置７は、液晶や有機ＥＬ（Electro　Luminescence）等の表示パネル等を用いて構成される。
　〔半導体チップの構成〕
　次に、半導体チップ２２１の詳細な構成について説明する。図３は、半導体チップ２２１の平面図である。
　図３に示す半導体チップ２２１は、所定の領域毎に電極を有する複数のトレンチキャパシタ３０３が２次元マトリクス状に形成されたシリコン基板３０１を有する。複数のトレンチキャパシタ３０３の各々は、ほぼ同一の構成を有する。このため、以下においては、半導体チップ２２１における１つのトレンチキャパシタ３０３を含む領域をトレンチキャパシタ単位ブロックＢ１とし、このトレンチキャパシタ単位ブロックＢ１に注視して説明する。
　〔トレンチキャパシタ単位ブロックの構成〕
　図４は、半導体チップ２２１におけるトレンチキャパシタ単位ブロックＢ１の表面側を示す平面図である。図５は、半導体チップ２２１におけるトレンチキャパシタ単位ブロックＢ１の裏面側を示す平面図である。図６は、図４および図５に示すＶＩ－ＶＩ線断面図である。
　図４～図６に示すトレンチキャパシタ単位ブロックＢ１は、電極３０２を有する複数のトレンチキャパシタ３０３が形成されたシリコン基板３０１と、シリコン基板３０１に電気的に接続された第１のビア３０４（Via）と、第１のビア３０４に電気的に接続された第１の配線層３０５と、を備える。さらに、トレンチキャパシタ単位ブロックＢ１は、電極３０２に電気的に接続された第２のビア３０６と、第１の配線層３０５と同一のメタル層に形成され、第２のビア３０６に電気的に接続された第２の配線層３０７と、を備える。さらにまた、トレンチキャパシタ単位ブロックＢ１は、第２の配線層３０７の表面側に電気的に接続され、予め設定された互いに異なるキャパシタ容量毎に設けられた複数の第３のビア３０８と、第３のビア３０８に電気的に接続され、予め設定された互いに異なるキャパシタ容量毎にトレンチキャパシタ単位ブロックＢ１を電気的に接続する第３の配線層３０９と、を備える。
　また、トレンチキャパシタ単位ブロックＢ１は、第３の配線層３０９と電気的に接続され、第３の配線層３０９の裏面からシリコン基板３０１の裏面まで貫通することによって形成された貫通電極３１０（ＴＳＶ：Through　Silicon　Via）と、トレンチキャパシタ単位ブロックＢ１の裏面側に設けられ、貫通電極３１０と電気的に接続された第４のビア３１１と、第４のビア３１１に電気的に接続され、シリコン基板３０１の裏面に積層された第４の配線層３１２と、を備える。さらに、トレンチキャパシタ単位ブロックＢ１は、第３の配線層３０９の表面側に電気的に接続されてなる第１のバンプ３１３と、第４の配線層３１２の裏面側に電気的に接続されてなる第２のバンプ３１４と、を備える。第１のバンプ３１３および第２のバンプ３１４は、複数の半導体チップ２２１が積層された際に電気的に接続するための相間接続バンプ（Bump）として機能する。なお、トレンチキャパシタ単位ブロックＢ１は、各層間が絶縁層３２０（層間絶縁膜）によって形成されている。
　〔半導体素子の製造方法〕
　次に、半導体チップ２２１の製造方法について説明する。図７は、半導体チップ２２１の製造方法の処理を示すフローチャートである。図８Ａ～図８Ｆは、半導体チップ２２１の製造工程におけるトレンチキャパシタ単位ブロックＢ１の断面を示す模式図である。なお、以下においては、半導体チップ２２１における１つのトレンチキャパシタ単位ブロックＢ１に注視して半導体チップ２２１の製造方法について説明する。
　図７に示すように、まず、半導体製造装置は、公知の半導体集積工程を用いて、前工程キャパシタチップを形成する（ステップＳ１）。具体的には、図８Ａに示すように、半導体製造装置は、前工程キャパシタチップとして、シリコン基板３０１に電極３０２を有する複数のトレンチキャパシタ３０３を形成した後、シリコン基板３０１上に絶縁層３２０を積層し、この絶縁層３２０に第１のビア３０４および第２のビア３０６を形成する。そして、半導体製造装置は、第１のビア３０４および第２のビア３０６が形成された絶縁層３２０に絶縁層３２０を積層し、この同一のメタル層に第１の配線層３０５および第２の配線層３０７を形成した後、再度、絶縁層３２０を積層することによって前工程キャパシタチップＦ１を生成する。
　続いて、半導体製造装置は、前工程キャパシタチップＦ１に対して、後工程チップ間接続用貫通電極を形成する（ステップＳ２）。具体的には、図８Ｂに示すように、半導体製造装置は、前工程キャパシタチップＦ１に対して、シリコン基板３０１の表面から裏面まで貫通する貫通電極３１０を形成する。
　その後、半導体製造装置は、前工程キャパシタチップＦ１に対して、予め設定された互いに異なるキャパシタ容量毎に、第３のビア３０８および第３の配線層３０９を形成するキャパシタ選択配線を形成する（ステップＳ３）。具体的には、図８Ｃに示すように、半導体製造装置は、前工程キャパシタチップＦ１に対して、予め設定された互いに異なるキャパシタ容量毎に、複数の第３のビア３０８を形成した後に、第３の配線層３０９を積層することによって形成する。この場合、半導体製造装置は、予め設計されたキャパシタ容量となるように、前工程キャパシタチップＦ１に対して、第３のビア３０８を選択的に形成した後に、第３の配線層３０９を同様に形成する。
　続いて、半導体製造装置は、相関接続用の第１のバンプ３１３を形成する（ステップＳ４）。具体的には、図８Ｄに示すように、半導体製造装置は、第３の配線層３０９に相関接続用の第１のバンプ３１３を積層することによって形成する。
　その後、半導体製造装置は、裏面配線を形成する（ステップＳ５）。具体的には、図８Ｅに示すように、半導体製造装置は、ＴＳＶ３０９に第４のビア３１１を積層し、かつ、第４のビア３１１に第４の配線層３１２を積層することによって裏面配線を形成する。
　その後、半導体製造装置は、第４の配線層３１２に層間接続用の第２のバンプ３１４を形成する（ステップＳ６）。具体的には、図８Ｆに示すように、半導体装置は、第４の配線層３１２の裏面側に第２のバンプ３１４を形成する。
　以上説明した一実施の形態によれば、複数種類のキャパシタ容量を設ける場合であっても、小型化を図ることができる。
　なお、一実施の形態では、半導体チップ２２１が単層であったが、これに限定されることなく、複数の半導体チップ２２１を積層することによって半導体装置を形成してもよい。この場合、層間接続用の第１のバンプ３１３および第２のバンプ３１４を経由して複数の半導体チップ２２１を積層することによって半導体装置を形成するようにしてもよい。
（変形例１）
　次に、一実施の形態の変形例１について説明する。一実施の形態の変形例１では、第１チップ２１に複数の半導体チップ２２１を積層することによって半導体装置を形成する場合に、極性を持ったキャパシタに対して、第３の配線層の接続方向を変更することによって電気的に接続する。なお、一実施の形態に係る内視鏡システム１と同一の構成には同一の符号を付して詳細な説明を省略する。
　図９は、一実施の形態の変形例１に係る半導体装置の概略構成を示す斜視図である。図１０Ａは、一実施の形態１の変形例１に係る半導体装置における第１層の半導体チップの表面側を示す平面図である。図１０Ｂは、一実施の形態の変形例１に係る半導体装置における半導体チップの裏面側を示す平面図である。図１１Ａは、図９のＸＩＡ－ＸＩＡ線で切断した半導体装置における第２層の半導体チップの表面側を示す平面図である。図１１Ｂは、図９のＸＩＡ－ＸＩＡ線で切断した半導体装置における第２層の半導体チップの裏面側を示す平面図である。図１２は、図９のＸＩＩ－ＸＩＩ線の断面図である。
　図９～図１２に示す半導体装置として機能する半導体チップ２２１Ａは、第１層の半導体チップ４００および第２層の半導体チップ４０１の各々に設けられた極性（＋），（－）を有するトレンチキャパシタ単位ブロックＢ１１に対して、第３のビア３０８および第３の配線層３０９の接続方向を変更することによって層間において互いに極性が異なるように電気的に接続する。例えば、図１０Ａに示す第１層の半導体チップ４００は、トレンチキャパシタ単位ブロックＢ１１において、第３のビア３０８を経由して第３の配線層３０９が第２の配線層３０７（＋）に電気的に接続される。また、図１２に示す第２層の半導体チップ４０１は、トレンチキャパシタ単位ブロックＢ１１において、第３のビア３０８を経由して第３の配線層３０９が第１の配線層３０５（－）に電気的に接続される。
　このように、半導体チップ２２１Ａは、第１チップ２１に複数の半導体チップ２２１を積層して形成する場合、層間において互いに異なる極性を持ったトレンチキャパシタ単位ブロックＢ１１に対して、第３のビア３０８を形成する位置および第３の配線層の接続方向を変更することによって電気的に接続することで、層間で互いに異なる極性を持ったキャパシタの機能を発揮することができる。
　以上説明した一実施の形態の変形例１によれば、層間において互いに異なる極性を持ったトレンチキャパシタ単位ブロックＢ１１に対して、第３のビア３０８を形成する位置および第３の配線層の接続方向を変更することによって電気的に接続することで、層間で互いに異なる極性を持った複数種類のキャパシタを得ることができるため、複数種類のキャパシタ容量を設ける場合であっても、小型化を図ることができる。
（変形例２）
　次に、一実施の形態の変形例２について説明する。一実施の形態の変形例２では、第１チップ２１に複数の半導体チップ２２１を積層して形成する場合に、第３のビアおよび第３の配線層の接続先を変更することによって、複数のキャパシタ単位ブロックによって組み合わせる。なお、一実施の形態に係る内視鏡システム１と同一の構成には同一の符号を付して詳細な説明を省略する。
　図１３Ａは、一実施の形態の変形例２に係る半導体装置における第１層の半導体チップの表面側を示す平面図である。図１３Ｂは、一実施の形態の変形例２に係る半導体装置における半導体チップの裏面側を示す平面図である。図１４Ａは、一実施の形態の変形例２に係る半導体装置における第２層の半導体チップの表面側を示す平面図である。図１４Ｂは、一実施の形態の変形例２に係る半導体装置における第２層の半導体チップの裏面側を示す平面図である。図１５は、図１３ＡのＸＶ－ＸＶ線の断面図である。
　図１３Ａ～図１５に示す半導体チップ２２１Ｂは、所望のキャパシタ容量に応じて、第１層の半導体チップ４００Ｂと第２層の半導体チップ４０１Ｂにおいて、第３のビア３０８および第３の配線層３０９の各々を形成する場所を選択的に行うことによって、上下の層間を電気的に接続する。例えば、図１３Ａ、図１４Ａおよび図１５に示すように、半導体チップ２２１Ｂはトレンチキャパシタ単位ブロックＢ２１において第３のビア３０８を第１の配線層３０５に電気的に接続し、第３の配線層３０９、貫通電極３１０、第４の配線層３１２および第２のバンプ３１４を経由して第２層の半導体チップ４０１Ｂの３つのトレンチキャパシタ単位ブロックＢ２２に電気的に接続される。
　このように、半導体チップ２２１Ｂは、第１チップ２１に複数の半導体チップ２２１を積層して形成する場合、所望のキャパシタ容量に応じて、第１層の半導体チップ４００Ｂと第２層の半導体チップ４０１Ｂにおいて、第３のビア３０８および第３の配線層３０９の各々を形成する場所を層間で選択的に行うことによって、複数のトレンチキャパシタ単位ブロックを組み合わせることによって、所望のキャパシタ容量を実現することができる。
　以上説明した一実施の形態の変形例２によれば、所望のキャパシタ容量に応じて、第１層の半導体チップ４００Ｂと第２層の半導体チップ４０１Ｂにおいて、第３のビア３０８および第３の配線層３０９の各々を形成する場所を層間で選択的に行うことによって、複数のトレンチキャパシタ単位ブロックを組み合わせることによって、所望のキャパシタ容量を実現することができるため、複数種類のキャパシタ容量を設ける場合であっても、小型化を図ることができる。
（その他の実施の形態）
　上述した本開示の一実施の形態に係る内視鏡システムに開示されている複数の構成要素を適宜組み合わせることによって、種々の発明を形成することができる。例えば、上述した本開示の一実施の形態に係る内視鏡システムに記載した全構成要素からいくつかの構成要素を削除してもよい。さらに、上述した本開示の一実施の形態に係る内視鏡システムで説明した構成要素を適宜組み合わせてもよい。
　また、本開示の一実施の形態に係る内視鏡システムでは、上述してきた「部」は、「手段」や「回路」などに読み替えることができる。例えば、制御部は、制御手段や制御回路に読み替えることができる。
　なお、本明細書におけるフローチャートの説明では、「まず」、「その後」、「続いて」等の表現を用いてステップ間の処理の前後関係を明示していたが、本発明を実施するために必要な処理の順序は、それらの表現によって一意的に定められるわけではない。即ち、本明細書で記載したフローチャートにおける処理の順序は、矛盾のない範囲で変更することができる。
　以上、本願の実施の形態のいくつかを図面に基づいて詳細に説明したが、これらは例示であり、本発明の開示の欄に記載の態様を始めとして、当業者の知識に基づいて種々の変形、改良を施した他の形態で本発明を実施することが可能である。
　１　内視鏡システム
　２　内視鏡
　３　伝送ケーブル
　４　操作部
　５　コネクタ部
　６　プロセッサ
　７　表示装置
　８　光源装置
　２０　撮像装置
　２１　第１チップ
　２２　第２チップ
　３１～３４　信号線
　５１　回路基板
　６１　電源部
　６２　画像信号処理部
　６３　駆動信号生成部
　６４　記録部
　６５　入力部
　６６　制御部
　１００　挿入部
　１０１　先端部
　１０２　基端
　２１１　画素部
　２２１，２２１Ａ，２２１Ｂ　半導体チップ
　２２２　伝送チップ
　３０１　シリコン基板
　３０２　電極
　３０３　トレンチキャパシタ
　３０４　第１のビア
　３０５　第１の配線層
　３０６　第２のビア
　３０７　第２の配線層
　３０８　第３のビア
　３０９　第３の配線層
　３１０　貫通電極
　３１１　第４のビア
　３１２　第４の配線層
　３１３　第１のバンプ
　３１４　第２のバンプ
　３２０　絶縁層
　４００，４００Ｂ，４０１，４０１Ｂ　半導体チップ

Claims (9)

  1. 　電極を有する複数のトレンチキャパシタが２次元マトリクス状に形成されたシリコン基板と、
    　前記シリコン基板に電気的に接続された第１のビアと、
    　前記第１のビアに電気的に接続された第１の配線層と、
    　前記電極に電気的に接続された第２のビアと、
    　前記第１の配線層と同一のメタル層に形成され、前記第２のビアに電気的に接続された第２の配線層と、
    　少なくとも前記第１の配線層および前記第２の配線層の一方と電気的に接続され、前記第１の配線層および前記第２の配線層によって形成された複数のトレンチキャパシタ単位ブロックの各々に対して、予め設定した複数種類のキャパシタ容量毎に選択的に設けた複数の第３のビアと、
    　前記第３のビアに電気的に接続され、前記複数種類のキャパシタ容量毎に前記複数のトレンチキャパシタ単位ブロックを電気的に接続する第３の配線層と、
    　を備える、
    　半導体素子。
  2. 　請求項１に記載の半導体素子であって、
    　前記第３の配線層と電気的に接続され、前記第３の配線層の裏面から前記シリコン基板の裏面まで貫通することによって形成された貫通電極部と、
    　前記貫通電極部と電気的に接続され、前記シリコン基板の裏面に積層された第４の配線層と、
    　を備える、
    　半導体素子。
  3. 　請求項１または２に記載の半導体素子であって、
    　前記複数の第３のビアの各々は、
    　前記複数種類のキャパシタ容量毎に応じて、少なくとも前記第１の配線層および前記第２の配線層の一方に選択的に接続され、
    　前記第３の配線層は、
    　前記複数種類のキャパシタ容量毎に応じて前記複数の第３のビアの各々と選択的に接続される、
    　半導体素子。
  4. 　請求項１～３のいずれか一つに記載の半導体素子であって、
    　層間接続用の層間接続バンプをさらに備える、
    　半導体素子。
  5. 　請求項４に記載の半導体素子を複数備え、
    　前記層間接続バンプを経由して複数の前記半導体素子の各々を電気的に接続することによって積層する、
    　半導体装置。
  6. 　請求項５に記載の半導体装置と、
    　受光量に応じた撮像信号を出力する複数の画素が２次元マトリクス状に配置されてなる画素部を有する画素チップと、
    　を備え、
    　前記半導体装置は、
    　前記画素部の受光面と直交する方向に沿って前記画素チップに積層されてなる、
    　撮像装置。
  7. 　請求項６に記載の撮像装置と、
    　被検体に挿入可能な挿入部と、
    　を備え、
    　前記撮像装置は、前記挿入部の先端部に配置される、
    　内視鏡。
  8. 　請求項７に記載の内視鏡と、
    　前記内視鏡が生成した撮像信号に対して画像処理を行うことによって画像を生成し、該画像を表示装置へ出力する画像処理部と、
    　を備える、
    　内視鏡システム。
  9. 　半導体素子の製造方法であって、
    　電極を有する複数のトレンチキャパシタが２次元マトリクス状に形成されたシリコン基板に電気的に接続した第１のビアを形成し、
    　前記第１のビアに電気的に接続した第１の配線層を形成し、
    　前記電極に電気的に接続した第２のビアを形成し、
    　前記第１の配線層と同一のメタル層に、前記第２のビアに電気的に接続した第２の配線層を形成し、
    　少なくとも前記第１の配線層および前記第２の配線層の一方と電気的に接続され、前記第１の配線層および前記第２の配線層によって形成された複数のトレンチキャパシタ単位ブロックの各々に対して、予め設定した複数種類のキャパシタ容量毎に複数の第３のビアを選択的に形成し、
    　前記第３のビアに電気的に接続し、所定のキャパシタ容量毎に前記複数のトレンチキャパシタ単位ブロックを電気的に接続した第３の配線層を形成する、
    　半導体素子の製造方法。
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JPH022659A (ja) * 1988-06-15 1990-01-08 Fujitsu Ltd 半導体装置及びその製造方法
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