JP2019024067A - 半導体装置および固体撮像装置 - Google Patents

半導体装置および固体撮像装置 Download PDF

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Abstract

【課題】複数の半導体基板を積層する際の、半導体基板間の導通を効率よく行う。【解決手段】半導体装置は、複数の半導体基板と、接続基板とを備える。複数の半導体基板は、各々の半導体基板が上下に積層されて、それらが互いに接合されたものである。接続基板は、複数の半導体基板の接合面とは異なる側面に設けられる。この接続基板は、複数の半導体基板の配線間を電気的に接続するものである。これにより、複数の半導体基板の接合面に接続端子を設けることなく、両者間を導通させる。【選択図】図１

Description

本技術は、半導体装置における積層技術に関する。詳しくは、複数の半導体基板を積層した半導体装置に関する。
従来、半導体装置において高速化や多機能化を実現するための技術として、各種デバイスを積層化する手法が提案されている。例えば、複数のウェハーを絶縁膜接合（Dielectric Bonding）またはハイブリッド接合（Hybrid Bonding：ＣｕＣｕ接合）などによって貼り合わせるウェハー積層技術が知られている（例えば、特許文献１参照。）。このウェハー積層技術においては、各ウェハー間の導通は、絶縁膜接合の場合は貼り合わせ後に形成される貫通孔（ＴＳＶ：Through Silicon Via）により確保され、ハイブリッド接合の場合は接合界面に設けられた銅パッドにより確保される。また、積層されたウェハーまたはチップ上に、別のチップを半田バンプや銅ピラー等の接続端子を用いて接続し、導通を確保するチップ積層技術が知られている（例えば、特許文献２参照。）。
特開２０１５−０６５４７９号公報 特開２０１６−１７１２９７号公報
上述の従来のウェハー積層技術では、各ウェハー間を、ＴＳＶによる接続またはハイブリッド接合により接続する必要があり、工程数の増加や、接合面の平坦性の欠如による接合不良などの問題が生じるおそれがある。また、上述の従来のチップ積層技術では、特にイメージセンサーへのチップ積層の場合には、チップ搭載部分の面積確保に伴うチップ面積の増大（理収ロス）や、裏面積層構造に伴う工程数増加や技術難易度の増加が生じ得る。
本技術はこのような状況に鑑みて生み出されたものであり、複数の半導体基板を積層する際の半導体基板間の導通を効率よく行うことを目的とする。
本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、上下に積層されて互いに接合された複数の半導体基板と、上記複数の半導体基板の接合面とは異なる側面に設けられて上記複数の半導体基板の配線間を電気的に接続する接続基板とを具備する半導体装置である。これにより、複数の半導体基板の接合面とは異なる側面において配線間を電気的に接続させるという作用をもたらす。
また、この第１の側面において、上記複数の半導体基板の各々は、配線層を有し、上記配線層の端部が接続端子を形成し、その接続端子を介して上記接続基板と接続するようにしてもよい。これにより、配線層の端部の接続端子を介して複数の半導体基板を導通させるという作用をもたらす。
また、この第１の側面において、上記接続基板は、接続端子を備え、その接続端子を介して上記複数の半導体基板と接続するようにしてもよい。これにより、接続基板の接続端子を介して複数の半導体基板を導通させるという作用をもたらす。
また、この第１の側面において、上記接続基板の接続端子は、半田バンプまたは銅ピラーにより形成されてもよい。
また、この第１の側面において、上記接続基板は、上記複数の半導体基板の同じ側面に複数個設けられてもよく、また、上記複数の半導体基板の異なる複数の側面にそれぞれ設けられてもよい。
また、この第１の側面において、上記複数の半導体基板の各々は、半導体チップであってもよく、また、半導体ウェハーであってもよい。
また、本技術の第２の側面は、画素信号を出力する光電変換部を含む第１の半導体基板と、上記第１の半導体基板に積層されて接合され、上記画素信号を処理する信号処理回路を含む第２の半導体基板と、上記第１および第２の半導体基板の接合面とは異なる側面に設けられて上記第１および第２の半導体基板の配線間を電気的に接続して上記画素信号を伝送する接続基板とを具備する固体撮像装置である。これにより、第１および第２の半導体基板の接合面とは異なる側面において配線間を電気的に接続させて画素信号を伝送するという作用をもたらす。
本技術によれば、複数の半導体基板を積層する際の半導体基板間の導通を効率よく行うことができるという優れた効果を奏し得る。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
本技術の実施の形態における半導体装置の一例である固体撮像装置の構成例を示す図である。 本技術の実施の形態における半導体装置の一例である固体撮像装置の半導体基板の分割例を示す図である。 本技術の実施の形態における半導体装置の積層構造の一例を示す図である。 本技術の実施の形態における半導体装置の接続構造の一例を示す図である。 本技術の実施の形態の第１の変形例における半導体装置の積層構造の一例を示す図である。 本技術の実施の形態の第２の変形例における半導体装置の積層構造の一例を示す図である。 本技術の実施の形態の第３の変形例における半導体装置の積層構造の一例を示す図である。
以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
１．実施の形態
２．変形例
＜１．実施の形態＞
［固体撮像装置の構成］
図１は、本技術の実施の形態における半導体装置の一例である固体撮像装置の構成例を示す図である。この固体撮像装置は、画素領域１０および周辺回路部からなる。周辺回路部は、垂直駆動回路２０と、水平駆動回路３０と、制御回路４０と、カラム信号処理回路５０と、出力回路６０とを備える。
画素領域１０は、光電変換部を含む複数の画素１１を、２次元アレイ状に配列した画素アレイである。この画素１１は、光電変換部となる例えばフォトダイオードと、複数の画素トランジスタを含む。ここで、複数の画素トランジスタは、例えば、転送トランジスタ、リセットトランジスタおよび増幅トランジスタの３つのトランジスタにより構成することができる。また、選択トランジスタを追加して４つのトランジスタにより構成することもできる。
垂直駆動回路２０は、行単位で画素１１を駆動するものである。この垂直駆動回路２０は、例えばシフトレジスタによって構成される。この垂直駆動回路２０は、画素駆動配線を選択して、その選択された画素駆動配線に画素１１を駆動するためのパルスを供給する。これにより、垂直駆動回路２０は、画素領域１０の各画素１１を行単位で順次垂直方向に選択走査し、各画素１１の光電変換部において受光量に応じて生成された信号電荷に基づく画素信号を、垂直信号線（ＶＳＬ）１９を介して、カラム信号処理回路５０に供給する。
水平駆動回路３０は、列単位にカラム信号処理回路５０を駆動するものである。この水平駆動回路３０は、例えばシフトレジスタによって構成される。この水平駆動回路３０は、水平走査パルスを順次出力することによって、カラム信号処理回路５０の各々を順番に選択し、カラム信号処理回路５０の各々から画素信号を、水平信号線５９を介して、出力回路６０に出力させる。
制御回路４０は、固体撮像装置の全体を制御するものである。この制御回路４０は、入力クロックと、動作モードなどを指令するデータとを受け取り、固体撮像装置の内部情報などのデータを出力する。すなわち、この制御回路４０は、垂直同期信号、水平同期信号およびマスタクロックに基いて、垂直駆動回路２０、カラム信号処理回路５０および水平駆動回路３０などの動作の基準となるクロック信号や制御信号を生成する。そして、これらの信号を垂直駆動回路２０、カラム信号処理回路５０および水平駆動回路３０等に入力する。
カラム信号処理回路５０は、画素１１の例えば列ごとに配置され、１行分の画素１１から出力される信号に対し、画素列ごとにノイズ除去などの信号処理を行うものである。すなわち、このカラム信号処理回路５０は、画素１１固有の固定パターンノイズを除去するためのＣＤＳ（Correlated Double Sampling）や、信号増幅、ＡＤ（Analog to Digital）変換等の信号処理を行う。カラム信号処理回路５０の出力段には、図示しない水平選択スイッチが水平信号線５９との間に接続される。
出力回路６０は、カラム信号処理回路５０の各々から水平信号線５９を通して順次に供給される信号に対し、信号処理を行って出力するものである。その際、この出力回路６０は、カラム信号処理回路５０からの信号をバッファリングする。また、この出力回路６０は、カラム信号処理回路５０からの信号に対して、黒レベル調整、列ばらつき補正、各種デジタル信号処理などを行うようにしてもよい。
図２は、本技術の実施の形態における半導体装置の一例である固体撮像装置の半導体基板の分割例を示す図である。
同図におけるａは、第１の例を示す。この第１の例は、第１の半導体チップ１１０と第２の半導体チップ１２０とから構成される。第１の半導体チップ１１０には、画素領域１１１と制御回路１１２が搭載される。第２の半導体チップ１２０には、信号処理回路を含むロジック回路１２１が搭載される。そして、第１の半導体チップ１１０と第２の半導体チップ１２０とが相互に電気的に接続されることにより、１つの半導体装置としての固体撮像装置が構成される。
同図におけるｂは、第２の例を示す。この第２の例は、第１の半導体チップ１１０と第２の半導体チップ１２０とから構成される。第１の半導体チップ１１０には、画素領域１１１が搭載される。第２の半導体チップ１２０には、制御回路１２２と、信号処理回路を含むロジック回路１２１が搭載される。そして、第１の半導体チップ１１０と第２の半導体チップ１２０とが相互に電気的に接続されることにより、１つの半導体装置としての固体撮像装置が構成される。
同図におけるｃは、第３の例を示す。この第３の例は、第１の半導体チップ１１０と第２の半導体チップ１２０とから構成される。第１の半導体チップ１１０には、画素領域１１１と、その画素領域１１１を制御する制御回路１１２とが搭載される。第２の半導体チップ１２０には、信号処理回路を含むロジック回路１２１と、そのロジック回路１２１を制御する制御回路１２２とが搭載される。そして、第１の半導体チップ１１０と第２の半導体チップ１２０とが相互に電気的に接続されることによって、１つの半導体装置としての固体撮像装置が構成される。
これらの例において半導体装置は複数の半導体基板に分割されて構成される。以下では、これらの分割された半導体基板を積層して、半導体基板間の配線を接続するための技術について説明する。なお、ここでは、半導体基板の一例として複数の半導体チップを積層する技術を例示するが、複数のウェハー（半導体ウェハーまたはシリコンウェハーとも称する。）を積層する技術についても同様に適用することができる。
［積層構造］
図３は、本技術の実施の形態における半導体装置の積層構造の一例を示す図である。
この実施の形態における半導体装置では、第１の半導体チップ１１０と、第２の半導体チップ１２０とを上下に積層し、その側面にそれらの配線層の断面を用いて接続端子を形成する。そして、これら接続端子の間を導通させるための側面チップ２１０を、第１の半導体チップ１１０および第２の半導体チップ１２０の側面に設ける。
側面チップ２１０は、第１の半導体チップ１１０と第２の半導体チップ１２０との間を電気的に接続して導通させるためのチップである。すなわち、この側面チップ２１０は、第１の半導体チップ１１０から出力される信号を第２の半導体チップ１２０に伝送する。この側面チップ２１０は、接続配線のみを備えてもよく、また、何らかの機能を有する回路を備えてもよい。例えば、固体撮像装置におけるＡＤ変換回路を備えるようにしてもよい。
なお、第１の半導体チップ１１０および第２の半導体チップ１２０は、特許請求の範囲に記載の半導体基板の一例である。また、側面チップ２１０は、特許請求の範囲に記載の接続基板の一例である。
図４は、本技術の実施の形態における半導体装置の接続構造の一例を示す図である。
第１の半導体チップ１１０には、その第１の半導体チップ１１０における配線層の端部の断面を用いて、接続端子１１９が形成される。また、第２の半導体チップ１２０にも、その第２の半導体チップ１２０における配線層の端部の断面を用いて、接続端子１２９が形成される。これら接続端子１１９および１２９は、第１の半導体チップ１１０および第２の半導体チップ１２０の端部を削り取ることにより、第１の半導体チップ１１０および第２の半導体チップ１２０の側面に露出したものである。
なお、第１の半導体チップ１１０および第２の半導体チップ１２０の側面において接続端子１１９および１２９を露出させる際、側面を研磨して平坦化する必要がある。この平坦化のためには、通常のウェハーを研磨する技術を利用することができる。
側面チップ２１０には、半田バンプまたは銅ピラーを接続端子２１９として形成する。この側面チップ２１０は、第１の半導体チップ１１０の接続端子１１９と第２の半導体チップ１２０の接続端子１２９との間を接続する。これにより、側面チップ２１０を介して第１の半導体チップ１１０と第２の半導体チップ１２０との間の導通が確保される。
第１の半導体チップ１１０および第２の半導体チップ１２０における接続端子１１９および接続端子１２９は、少なくとも１層が設けられていればよい。ただし、多層にすることにより、第１の半導体チップ１１０および第２の半導体チップ１２０において利用可能な面積効率を向上させ、チップ面積を削減することができる。
チップ分割態様として、画素領域１０を第１の半導体チップ１１０に設け、カラム信号処理回路５０等を第２の半導体チップ１２０に設けた場合、第１の半導体チップ１１０と第２の半導体チップ１２０との間に垂直信号線１９が通過することになる。画素領域１０における画素数が多いほど、この垂直信号線１９のビット幅も多くなる。従来のように貫通孔（ＴＳＶ）をチップ間の面に設けるとすると、そのために多くの面積が必要になり、搭載される回路に制約が生じるおそれがある。その点、この実施の形態によれば、第１の半導体チップ１１０および第２の半導体チップ１２０の側面を利用するため、面積上の制約を回避することができる。すなわち、第１の半導体チップ１１０から垂直信号線１９を介して出力される画素信号を、側面チップ２１０が第２の半導体チップ１２０に伝送するため、両チップの接合面に貫通孔を設ける必要はない。なお、このように上部に配置される第１の半導体チップ１１０に画素領域１０を設けた場合、さらにその上に（図示しない）マイクロレンズを設けることが想定される。
側面チップ２１０によって第１の半導体チップ１１０と第２の半導体チップ１２０との間の導通を確保するため、第１の半導体チップ１１０と第２の半導体チップ１２０とが接する面には接続端子を設ける必要はない。したがって、第１の半導体チップ１１０と第２の半導体チップ１２０との間は、絶縁膜接合や接着剤接合などにより、単に貼り合わせるだけでよい。
また、この側面チップ２１０により、第１の半導体チップ１１０と第２の半導体チップ１２０との間の導通を確保するとともに、チップ・オン・チップ化による高機能化を実現することができる。
なお、この実施の形態では、第１の半導体チップ１１０および第２の半導体チップ１２０の２層の積層構造について説明したが、後述するように、３層以上の多層積層構造にも同様の技術によって対応することができる。また、側面チップ２１０を設ける位置は、第１の半導体チップ１１０および第２の半導体チップ１２０における何れの側面であってもよい。
このように、本技術の実施の形態では、第１の半導体チップ１１０および第２の半導体チップ１２０の側面に接続端子１１９および１２９を設け、側面チップ２１０を介して両者を導通させる。これにより、ＴＳＶや銅同士の接合（ＣｕＣｕ接合）を用いることなく確保することができ、ＴＳＶ形成やＣｕＣｕ接合用パッドの形成が不要となる。
また、上下チップとは別の機能を持った側面チップ２１０を側面に接続することにより、従来のチップ・オン・チップ構造と同様に、高速化や多機能化を図ることが可能となる。
また、この実施の形態では、側面チップ２１０によって上下チップの導通を確保するため、上下チップ間の界面には接続端子を設ける必要はなく、絶縁膜接合や接着剤接合により、単に貼り合わせるだけでよい。
また、上下チップ間の界面には平坦性が要求されないため、ウェハー・オン・ウェハーの場合は、平坦化を確保するためのＣＭＰ（Chemical Mechanical Polishing）などの研磨工程の要求精度を緩和することができる。
また、イメージセンサーを積層する場合、受光面側にチップを積層する必要がなくなり、チップ搭載部分の面積確保に伴うチップ面積の増大（理収ロス）を抑制することができる。
また、裏面積層の必要もなくなるため、裏面積層に必要とされていた裏面ＴＳＶの形成も不要となる。
＜２．変形例＞
上述の実施の形態では２つのチップを積層した２層の積層構造について説明したが、以下に示す変形例のように、この技術は３層以上の多層積層構造にも適用することができる。
［第１の変形例］
図５は、本技術の実施の形態の第１の変形例における半導体装置の積層構造の一例を示す図である。この第１の変形例の半導体装置は、第１の半導体チップ１１０、第２の半導体チップ１２０および第３の半導体チップ１３０を積層した構造となっている。そして、第１乃至第３の半導体チップ１１０乃至１３０の側面には、側面チップ２１０が設けられる。
この第１の変形例における側面チップ２１０は、上述の実施の形態のものと同様に、第１乃至第３の半導体チップ１１０乃至１３０の接続端子の間を導通させる。この第１の変形例における側面チップ２１０は、上述の実施の形態のものと同様に、接続配線のみを備えてもよく、また、何らかの機能を有する回路を備えてもよい。
このような３層の積層構造を固体撮像装置に適用した場合、例えば最上層の第１の半導体チップ１１０に画素領域１０を、第２の半導体チップ１２０にカラム信号処理回路５０等を、最下層の第３の半導体チップ１３０にはメモリを設けることが想定される。このとき、さらにその上に（図示しない）マイクロレンズを設けることが想定される。
このような３層の積層構造を想定した場合、内側に配置される第２の半導体チップ１２０は、上側の第１の半導体チップ１１０からの信号の接続端子と、下側の第３の半導体チップ１３０からの信号の接続端子とのために、別々に２つの配線層が必要になる。
このように、本技術の実施の形態の第１の変形例では、第１乃至第３の半導体チップ１１０乃至１３０の一側面に、１つの側面チップ２１０を設けて、これらの接続端子の間を導通させることができる。
［第２の変形例］
図６は、本技術の実施の形態の第２の変形例における半導体装置の積層構造の一例を示す図である。この第２の変形例の半導体装置は、第１の変形例と同様に、第１の半導体チップ１１０、第２の半導体チップ１２０および第３の半導体チップ１３０を積層した構造となっている。そして、第１乃至第３の半導体チップ１１０乃至１３０の側面には、２つの側面チップ２１０および２２０が設けられる。
この第２の変形例において、側面チップ２１０は、第１の半導体チップ１１０および第２の半導体チップ１２０の接続端子の間を導通させる。一方、側面チップ２２０は、第２の半導体チップ１２０および第３の半導体チップ１３０の接続端子の間を導通させる。すなわち、２つの側面チップ２１０および２２０は、それぞれ異なるチップ間の接続端子を導通させる。これにより、第１の変形例と比べて、側面チップ２１０および２２０のそれぞれの信号端子を分散させて、端子数を減らすことができる。
このように、本技術の実施の形態の第２の変形例では、第１乃至第３の半導体チップ１１０乃至１３０の一側面に、２つの側面チップ２１０および２２０を設けて、これらの接続端子の間を導通させることができる。
［第３の変形例］
図７は、本技術の実施の形態の第３の変形例における半導体装置の積層構造の一例を示す図である。この第３の変形例の半導体装置は、第１の変形例と同様に、第１の半導体チップ１１０、第２の半導体チップ１２０および第３の半導体チップ１３０を積層した構造となっている。そして、２つの側面チップ２１０および２２０が、第１乃至第３の半導体チップ１１０乃至１３０の異なる側面に設けられる。
この第３の変形例において、側面チップ２１０は第１の半導体チップ１１０および第２の半導体チップ１２０の接続端子の間を導通させ、側面チップ２２０は第２の半導体チップ１２０および第３の半導体チップ１３０の接続端子の間を導通させる。この点は、上述の第２の変形例と同様である。ただし、この第３の変形例では、側面チップ２１０および２２０は互いに異なる側面に設けられる。これにより、第２の変形例と比べて、側面チップ２１０および２２０のそれぞれの信号端子の配置を分散させて、フロア配置の自由度を増すことができる。
このように、本技術の実施の形態の第３の変形例では、第１乃至第３の半導体チップ１１０乃至１３０の異なる側面に、側面チップ２１０および２２０を設けて、これらの接続端子の間を導通させることができる。
なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
なお、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。
なお、本技術は以下のような構成もとることができる。
（１）上下に積層されて互いに接合された複数の半導体基板と、
前記複数の半導体基板の接合面とは異なる側面に設けられて前記複数の半導体基板の配線間を電気的に接続する接続基板と
を具備する半導体装置。
（２）前記複数の半導体基板の各々は、配線層を有し、前記配線層の端部が接続端子を形成し、その接続端子を介して前記接続基板と接続する前記（１）に記載の半導体装置。
（３）前記接続基板は、接続端子を備え、その接続端子を介して前記複数の半導体基板と接続する前記（１）または（２）に記載の半導体装置。
（４）前記接続基板の接続端子は、半田バンプまたは銅ピラーにより形成される前記（３）に記載の半導体装置。
（５）前記接続基板は、前記複数の半導体基板の同じ側面に複数個設けられる前記（１）から（４）のいずれかに記載の半導体装置。
（６）前記接続基板は、前記複数の半導体基板の異なる複数の側面にそれぞれ設けられる前記（１）から（４）のいずれかに記載の半導体装置。
（７）前記複数の半導体基板の各々は、半導体チップである前記（１）から（６）のいずれかに記載の半導体装置。
（８）前記複数の半導体基板の各々は、半導体ウェハーである前記（１）から（６）のいずれかに記載の半導体装置。
（９）画素信号を出力する光電変換部を含む第１の半導体基板と、
前記第１の半導体基板に積層されて接合され、前記画素信号を処理する信号処理回路を含む第２の半導体基板と、
前記第１および第２の半導体基板の接合面とは異なる側面に設けられて前記第１および第２の半導体基板の配線間を電気的に接続して前記画素信号を伝送する接続基板と
を具備する固体撮像装置。
１０ 画素領域
１１ 画素
１９ 垂直信号線（ＶＳＬ：Vertical Signal Line）
２０ 垂直駆動回路
３０ 水平駆動回路
４０ 制御回路
５０ カラム信号処理回路
５９ 水平信号線
６０ 出力回路
１１０、１２０、１３０ 半導体チップ
１１１ 画素領域
１１２、１２２ 制御回路
１２１ ロジック回路
１１９、１２９ 接続端子
２１０、２２０ 側面チップ
２１９ 接続端子

Claims (9)

  1. 上下に積層されて互いに接合された複数の半導体基板と、
    前記複数の半導体基板の接合面とは異なる側面に設けられて前記複数の半導体基板の配線間を電気的に接続する接続基板と
    を具備する半導体装置。
  2. 前記複数の半導体基板の各々は、配線層を有し、前記配線層の端部が接続端子を形成し、その接続端子を介して前記接続基板と接続する請求項１記載の半導体装置。
  3. 前記接続基板は、接続端子を備え、その接続端子を介して前記複数の半導体基板と接続する請求項１記載の半導体装置。
  4. 前記接続基板の接続端子は、半田バンプまたは銅ピラーにより形成される請求項３記載の半導体装置。
  5. 前記接続基板は、前記複数の半導体基板の同じ側面に複数個設けられる請求項１記載の半導体装置。
  6. 前記接続基板は、前記複数の半導体基板の異なる複数の側面にそれぞれ設けられる請求項１記載の半導体装置。
  7. 前記複数の半導体基板の各々は、半導体チップである請求項１記載の半導体装置。
  8. 前記複数の半導体基板の各々は、半導体ウェハーである請求項１記載の半導体装置。
  9. 画素信号を出力する光電変換部を含む第１の半導体基板と、
    前記第１の半導体基板に積層されて接合され、前記画素信号を処理する信号処理回路を含む第２の半導体基板と、
    前記第１および第２の半導体基板の接合面とは異なる側面に設けられて前記第１および第２の半導体基板の配線間を電気的に接続して前記画素信号を伝送する接続基板と
    を具備する固体撮像装置。
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