CN110073492B - 固态成像装置、制造固态成像装置的方法以及电子装置 - Google Patents

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Abstract

提供一种固态成像装置，所述固态成像装置能够通过灵活的布局设计来减少布线层的数量并实现小型化。所述固态成像装置包括：第一半导体芯片，所述第一半导体芯片包括第一电极焊盘、通过第一通路连接到所述第一电极焊盘的第一布线、以及逻辑电路，所述第一电极焊盘、所述第一布线和所述逻辑电路形成于所述第一半导体芯片中；和第二半导体芯片，所述第二半导体芯片连接到所述第一半导体芯片，并且包括第二电极焊盘、通过第二通路连接到所述第二电极焊盘的第二布线、以及像素阵列，所述第二电极焊盘、所述第二布线和所述像素阵列形成于所述第二半导体芯片中。所述第一电极焊盘和所述第二电极焊盘接合在所述第一半导体芯片和所述第二半导体芯片的接合表面上而处于彼此偏移。偏移且接合的第一电极焊盘和第二电极焊盘在所述第一布线和所述第二布线中具有较长间距的布线的延伸方向上的总长度是具有所述较长间距的所述布线的延伸方向长度的两倍或更多。

Description

固态成像装置、制造固态成像装置的方法以及电子装置
技术领域
本技术涉及固态成像装置、制造该固态成像装置的方法以及电子装置，更具体地涉及通过接合多个半导体芯片来构造固态成像装置的技术。
背景技术
传统上，在通过将包括半导体构件的半导体装置彼此接合来制造三维集成电路、固态成像装置等的情况下，使用了直接接合设置在半导体装置的接合表面上的Cu电极的方法。使用通过这种方法接合的Cu电极进行布线；然而，需要引导连接电极以在平面表面上连接Cu电极，并且根据配置电路的类型增加用于对连接电极进行布线的面积，这可能会妨碍半导体装置的小型化。
另一方面，例如，专利文献1提出了一种半导体装置，其包括：具有有源区的半导体层；使用有源区形成的半导体元件；通过将半导体层的一部分金属化而形成的以岛状方式与与有源区隔离的连接区；被设置成覆盖半导体层的一个主表面侧的绝缘膜；经由绝缘膜设置的面向半导体元件和连接区的电极；以及通过绝缘膜选择性地设置在将半导体元件或连接区与电极连接的部分中的所需部分处的接触部。根据专利文献1的技术，除了对布线进行引导之外，还可通过选择触点布置来形成期望的电路，因此，已经假设这可以减小半导体装置的尺寸。引用清单
专利文献
专利文献1：日本专利申请特开No.2014-072418
发明内容
本发明要解决的问题
然而，利用专利文献1中提出的技术，由于设计的灵活性受到限制，因此可以认为使半导体装置和固态成像装置小型化不能灵活地设计布局并且不能降低成本。
鉴于上述情况，已经做出本技术，并且本技术的目的是提供一种固态成像装置，其能够通过灵活的布局设计减少布线层的数量，并通过进一步使装置小型化来降低成本。
问题的解决方案
为了解决上述问题，作为本技术的实例的固态成像装置包括：第一半导体芯片，所述第一半导体芯片包括第一电极焊盘、通过第一通路连接到所述第一电极焊盘的第一布线、以及逻辑电路，所述第一电极焊盘、所述第一布线和所述逻辑电路形成于所述第一半导体芯片中；和第二半导体芯片，所述第二半导体芯片连接到所述第一半导体芯片，并且包括第二电极焊盘、通过第二通路连接到所述第二电极焊盘的第二布线、以及像素阵列，所述第二电极焊盘、所述第二布线和所述像素阵列形成于所述第二半导体芯片中，其中所述第一电极焊盘和所述第二电极焊盘接合在所述第一半导体芯片和所述第二半导体芯片的接合表面上而处于彼此偏移，并且偏移且接合的第一电极焊盘和第二电极焊盘在所述第一布线和所述第二布线中具有较长间距的布线的延伸方向上的总长度是具有所述较长间距的所述布线的延伸方向长度的两倍或更多。
此外，在作为本技术的实例的制造固态成像装置的方法中，所述方法包括：在第一半导体芯片中形成第一电极焊盘、通过第一通路连接到所述第一电极焊盘的第一布线、以及逻辑电路；在第二半导体芯片中形成第二电极焊盘、通过第二通路连接到所述第二电极焊盘的第二布线、以及像素阵列，所述第二半导体芯片接合到所述第一半导体芯片；以及将所述第一半导体和所述第二半导体芯片接合在接合表面上，其中所述第一电极焊盘和所述第二电极焊盘接合在所述接合表面上而处于彼此偏移，并且偏移且接合的第一电极焊盘和第二电极焊盘在所述第一布线和所述第二布线中具有较长间距的布线的延伸方向上的总长度是具有所述较长间距的所述布线的延伸方向长度的两倍或更多。
此外，作为本技术的实例的电子装置包括固态成像装置，所述固态成像装置包括：第一半导体芯片，所述第一半导体芯片包括第一电极焊盘、通过第一通路连接到所述第一电极焊盘的第一布线、以及逻辑电路，所述第一电极焊盘、所述第一布线和所述逻辑电路形成于所述第一半导体芯片中；和第二半导体芯片，所述第二半导体芯片连接到所述第一半导体芯片，并且包括第二电极焊盘、通过第二通路连接到所述第二电极焊盘的第二布线、以及像素阵列，所述第二电极焊盘、所述第二布线和所述像素阵列形成于所述第二半导体芯片中，其中所述第一电极焊盘和所述第二电极焊盘接合在所述第一半导体芯片和所述第二半导体芯片的接合表面上而处于彼此偏移，并且偏移且接合的第一电极焊盘和第二电极焊盘在所述第一布线和所述第二布线中具有较长间距的布线的延伸方向上的总长度是具有所述较长间距的所述布线的延伸方向长度的两倍或更多。
发明效果
根据本技术，通过灵活的布局设计，可以减少布线层的数量并且可以使固态成像装置小型化。注意，本技术的效果不应限于以上描述的效果，并且可存在本公开中描述的任何一种效果。
附图说明
图1是示出根据本技术的固态成像装置的配置实例的框图。
图2A是示出根据本技术的固态成像装置的层合结构的示意图。
图2B是示出根据本技术的固态成像装置的层合结构的示意图。
图2C是示出根据本技术的固态成像装置的层合结构的示意图。
图3是示出根据本技术的固态成像装置的第一实施例的主要部分的示意性横截面图。
图4是示出根据第一实施例的接合区域的主要部分的放大横截面图。
图5是示出根据第一实施例的接合区域的主要部分的放大平面图。
图6是示出根据第一实施例的接合区域的主要部分的放大配置图。
图7是示出根据第一实施例的变型的接合区域的主要部分的放大配置图。
图8是示出根据第二实施例的接合区域的主要部分的放大横截面图。
图9是示出根据第二实施例的接合区域的主要部分的放大平面图。
图10是示出根据第二实施例的接合区域的主要部分的放大配置图。
图11是示出根据第二实施例的变型的接合区域的主要部分的放大配置图。
图12是示出根据第三实施例的接合区域的主要部分的放大横截面图。
图13是示出根据第三实施例的接合区域的主要部分的放大平面图。
图14是示出根据第四实施例的接合区域的主要部分的放大横截面图。
图15是示出根据第四实施例的接合区域的主要部分的放大平面图。
图16是示出根据本技术的固态成像装置的第五实施例的主要部分的示意性横截面图。
图17是根据本技术的第六实施例的电子装置的示意性配置图。
具体实施方式
在下文中，将参考附图描述用于实现本技术的优选实施例。注意，以下实施例描述了本技术的代表性实施例的实例，并且这些实例不应限制对本技术的范围的理解。
注意，将按照以下顺序给出描述。
1.固态成像装置的配置实例
2.固态成像装置的层合结构实例
3.根据第一实施例的固态成像装置
4.根据第二实施例的固态成像装置
5.根据第三实施例的固态成像装置
6.根据第四实施例的固态成像装置
7.根据第五实施例的固态成像装置
8.根据第六实施例的电子装置
<1.固态成像装置的配置实例>
图1是示出根据本技术的固态成像装置的配置实例的框图。
如图1所示，固态成像装置1被配置为例如互补金属氧化物半导体(CMOS)图像传感器。固态成像装置1包括其中多个像素2以二维阵列规则地布置在未示出的半导体衬底(例如，Si衬底)上的像素区(像素阵列)3，以及外围电路区段。
像素2包括光电转换单元(例如，光电二极管)和多个像素晶体管(MOS晶体管)。多个像素晶体管可包括三个晶体管，例如，传输晶体管、复位晶体管和放大晶体管。另外，通过添加选择晶体管，多个像素晶体管可以包括四个晶体管。这里，由于单位像素的等效电路类似于公知技术，因此将省略详细说明。
另外，像素2可以被配置为一个单位像素，或者可以是共用像素结构。在该像素共用结构中，多个光电二极管共用浮动扩散区和除多个传输晶体管之外的晶体管。换句话说，在共用像素中，构成多个单位像素的光电二极管和传输晶体管共用其他相应的像素晶体管。
外围电路区段包括垂直驱动电路4、列信号处理电路5、水平驱动电路6、输出电路7和控制电路8。
垂直驱动电路4由例如移位寄存器构成。垂直驱动电路4选择像素驱动布线，将用于驱动像素的脉冲提供给所选择的像素驱动布线，并且以行为单位驱动像素。换句话说，垂直驱动电路4以行为单位在垂直方向上顺序地选择和扫描像素阵列3中的每个像素2。然后，垂直驱动电路4通过垂直信号线9向列信号处理电路5提供基于根据每个像素2的光电转换单元中接收的光的量所产生的信号负载的像素信号。
列信号处理电路5例如针对像素2的每一列进行布置。列信号处理电路5根据从一行的像素2所输出的信号来对每个像素列执行诸如噪声去除的信号处理。更具体地，列信号处理电路5执行诸如相关双采样(CDS)、信号放大和模拟/数字(A/D)转换的信号处理，以去除像素2特有的固定图形噪声。水平选择开关(未示出)设置在列信号处理电路5的输出级中，以便连接到水平信号线10。
水平驱动电路6包括例如移位寄存器。水平驱动电路6通过顺序输出水平扫描脉冲来顺序地选择每个列信号处理电路5，并且将来自每个列信号处理电路5的像素信号输出到水平信号线10。
输出电路7对通过水平信号线10从列信号处理电路5顺序提供的信号执行信号处理，并且输出经处理的信号。例如，输出电路7可以仅执行缓冲、或可以执行黑色电平调整、列变化校正、各种数字信号处理等。
控制电路8接收指示操作模式等的输入时钟、数据，并且输出诸如固态成像装置1的内部信息的数据。另外，控制电路8基于垂直同步信号、水平同步信号和主时钟来输出用作垂直驱动电路4、列信号处理电路5和水平驱动电路6等的操作参考的时钟信号和控制信号。然后，控制电路8将这些信号输入到垂直驱动电路4、列信号处理电路5、水平驱动电路6等。
输入/输出端子12向外部发送信号以及从外部接收信号。
<2.固态成像装置的层合结构实例>
图2A至2C是示出根据本技术的固态成像装置的层合结构的实例的示意图。参考图2A至2C，将描述使用本技术的固态成像装置的层合结构的实例。
作为第一实例，图2A中示出的固态成像装置1a包括第一半导体衬底21和第二半导体衬底22。在第一半导体衬底21上，安装像素阵列23和控制电路24。在第二半导体衬底22上，安装包括信号处理电路的逻辑电路25。然后，第一半导体衬底21和第二半导体衬底22彼此电连接，并且这形成具有单个半导体芯片的固态成像装置1a。
作为第二实例，图2B中示出的固态成像装置1b包括第一半导体衬底21和第二半导体衬底22。在第一半导体衬底21上，安装像素阵列23。在第二半导体衬底22上，安装控制电路24和包括信号处理电路的逻辑电路25。然后，第一半导体衬底21和第二半导体衬底22彼此电连接，并且这形成具有单个半导体芯片的固态成像装置1b。
作为第三实例，图2C中示出的固态成像装置1c包括第一半导体衬底21和第二半导体衬底22。在第一半导体衬底21上，安装像素阵列23和用于控制像素阵列23的控制电路24-1。在第二半导体衬底22上，安装有用于控制逻辑电路25的控制电路24-2和包括信号处理电路的逻辑电路25。然后，第一半导体衬底21和第二半导体衬底22彼此电连接，并且这形成具有单个半导体芯片的固态成像装置1c。
根据CMOS图像传感器的配置，尽管未示出，但是可以将两个或更多个半导体芯片部接合在一起。例如，除了上述第一半导体芯片部和第二半导体芯片部，还可以通过添加包括存储元件阵列的半导体芯片部、包括其他电路元件的半导体芯片部等，并且将三个或更多个半导体芯片部粘接成单个芯片来形成CMOS图像传感器。
<3.根据第一实施例的固态成像装置>
[固态成像装置的配置实例]图3示出了根据本技术的固态成像装置(图像传感器)的第一实施例，其为背面照射型CMOS图像传感器。背面照射型CMOS图像传感器具有布置在电路单元的上部部分的光接收单元，并且是与前照型相比具有高灵敏度和低噪声的CMOS图像传感器。根据第一实施例的固态成像装置31包括层合半导体芯片32，其中形成有逻辑电路55的第一半导体芯片部26和形成有像素阵列23的第二半导体芯片部28以及控制电路24彼此结合，类似于图2A中的固态成像装置1a。第一半导体芯片部26和第二半导体芯片部28彼此接合，使得稍后描述的相互多层布线层面向彼此，并且电极焊盘彼此直接接合。
在第一半导体芯片部26中，构成外围电路的逻辑电路55形成于将成为包含硅的第一半导体衬底的半导体芯片部的区域中。逻辑电路55包括多个包含CMOS晶体管的MOS晶体管。在上面如图3所示形成有逻辑电路55的第一半导体衬底的表面侧(图3中的上侧)上，经由层间绝缘膜33形成多层布线层，其中布置有多个层(在本实施例中是三层金属的布线35a至35c)，以及一层铝(Al)的布线(下层布线)36。对于布线35a至35c，使用通过双镶嵌方法形成的铜(Cu)布线。
在第一半导体芯片部26中，每个MOS晶体管在第一半导体衬底的前表面侧上的半导体阱区中形成有一对源极/漏极区和经由栅极绝缘膜形成的栅电极。每个MOS晶体管由例如具有STI结构的元件隔离区分开。
在第一半导体芯片部26的多层布线层中，MOS晶体管和布线35a以及相邻的上层和下层的布线35a至35c通过具有导电性的第一通路52连接。此外，形成金属的第一电极焊盘(第一导体)71，以面向待与第二半导体芯片部28接合的接合表面40。第一电极焊盘71通过第一通路52连接到包括第四层的铝(Al)的必要布线(下层布线)36。使用第一电极焊盘71进行布线。
在第二半导体芯片部28中，形成像素阵列，其中多个像素以二维阵列规则地布置在包含薄硅的第二半导体衬底上，每个像素包括用作光电转换单元的光电二极管PD和多个像素晶体管。另外，尽管未示出，但是构成控制电路24的多个MOS晶体管形成于第二半导体衬底上。在第二半导体衬底的前表面侧(图3中的下侧)上，经由层间绝缘膜54形成多层布线层，其中设置有多个层(在本实施例中是三层金属的布线57a、57b和58)。作为布线57a、57b和58，使用通过双镶嵌方法形成的铜(Cu)布线。在第二半导体衬底的背侧(图3中的上侧)上，经由CMOS图像传感器(CIS)46的区中的绝缘膜和平坦化膜在有效像素阵列上形成滤色器44和半导体芯片上镜片45。此外，尽管未示出，但是半导体芯片上镜片45可以形成于经由第二半导体衬底的背侧上的CIS46的绝缘膜所形成的光学黑区上。
在第二半导体芯片部28的多层布线层中，相应的像素晶体管和布线57a以及相邻的上层和下层布线57a、57b和58通过导电的第二通路64连接。此外，形成金属的第二电极焊盘(第二导体)72，以面向待与第一半导体芯片部26接合的接合表面40。第二电极焊盘72通过第二通路64连接到第三层金属的必要布线(上层布线)58。使用第二电极焊盘72进行布线。
第一半导体芯片部26和第二半导体芯片部28直接接合到面向接合表面40的第一电极焊盘71和第二电极焊盘72，使得多层布线层面向彼此，并且电连接。层间绝缘膜53形成于第一半导体芯片部26的接合区域附近。层间绝缘膜56形成于第二半导体芯片部28的接合区域附近。层间绝缘膜53和56分别经由绝缘层30和50接合到层间绝缘膜33和54。
如后面关于制造方法所述，层间绝缘膜53和56由用于防止第一电极焊盘71和第二电极焊盘72的Cu扩散的Cu扩散阻挡绝缘膜和不具有Cu扩散阻挡特性的绝缘膜组合形成。第一电极焊盘71和第二电极焊盘72通过热扩散接合直接接合。除了第一电极焊盘71和第二电极焊盘72之外的层间绝缘膜53和56通过等离子体接合或粘合剂结合。
如上所述，除了将第一电极焊盘71和第二电极焊盘72直接接合为面向接合表面40的方法之外，非常薄且均匀的绝缘薄膜(未示出)可以形成于多层布线层的每一个的表面上并且通过等离子接合等而接合。
注意，根据传统技术，在使用Cu电极进行布线的情况下，电极焊盘或连接线被接合以使得其接合表面彼此对应。相比之下，根据本实施例，如图3和图4(主要部分的放大图)所示，第一电极焊盘71和第二电极焊盘72经接合以使得其接合表面彼此偏移。因此，利用根据本实施例的固态成像装置31，可以实现更灵活的布局设计。
[固态成像装置的主要部分的配置实例]
参考图4至图7，将描述本实施例的固态成像装置的主要部分。图4是示出根据本实施例的第一半导体芯片部26和第二半导体芯片部28的接合区域的放大横截面图。图5是示出根据本实施例的第一半导体芯片部26和第二半导体芯片部28的接合区域的放大平面图。图6是示出根据本实施例的第一半导体芯片部26和第二半导体芯片部28的接合区域的放大配置图。
如图4所示，根据本实施例的第一电极焊盘71通过第一通路52连接到作为第一布线的下Al布线36。另外，根据本实施例的第二电极焊盘72通过第二通路64连接到作为第二布线的上层Cu布线58。然后，第一电极焊盘71和第二电极焊盘72彼此接合在接合表面40处而处于彼此偏移。此外，如图5和6所示，第一电极焊盘71和第二电极焊盘72的平面形状都是矩形，并且其一部分以它们的纵向方向彼此对应的方式重叠和接合。
这里，假设第二电极焊盘72的纵向长度为L1，并且假设第一电极焊盘71的与第二电极焊盘72不重叠的第一电极焊盘71的一部分的纵向长度是L2。换句话说，在偏移且接合的第一电极焊盘71和第二电极焊盘72的纵向方向上从一端到另一端的总长度是L1+L2。此外，根据本实施例，由于第一布线36和第二布线58中的具有较长间距的布线是第一布线36，因此假设第一布线36在延伸方向上的长度为L.然后，根据本实施例，偏移且接合在一起的第一电极焊盘71和第二电极焊盘72的纵向方向对应于第一布线36的延伸方向。
基于上述条件，根据本实施例，第一电极焊盘71、第二电极焊盘72和第一布线36被布置成使得偏移且接合的第一电极焊盘71和第二电极焊盘72的总纵向长度(L1+L2)变成第一布线36的延伸方向长度(L)的两倍或更多(L1+L2≥2L)。这里，第一布线36的表述“延伸方向长度的两倍或更多”与第一布线36的最小间距是同义的，并且总长度(L1+L2)需要第一布线36的延伸方向长度(L)的两倍或更多，因为如果电极焊盘的长度短于最小间距，则相邻的第一布线36不能通过电极焊盘连接。这里，在具有较长间距的布线是第一布线36和第二布线58中的第二布线58的情况下，将第二布线58的延伸方向长度假设成L，并且布置第一电极焊盘71、第二电极焊盘72和第二布线58。
由于根据本实施例的固态成像装置31如上所述布置，因此可以实现灵活的布局设计并且可以减少布线层的数量。另外，与其中以相同的上Cu电极焊盘和下Cu电极焊盘形成布线的传统结构相比，可以使长度更短。利用这种配置，可以进一步使装置小型化，并且可以降低材料成本。
此外，第一电极焊盘71和第二电极焊盘72之间的接合部分的面积(So)可以具有一定的大小(So≥N×Sv)，其等于或大于分别连接到第一电极焊盘71和第二电极焊盘72的第一通路52和第二通路64的接合表面的总面积(N×Sv)。这里，N表示连接到电极焊盘之一的通路的数量(在本实施例中N＝2)，并且Sv表示通路的连接面积。
因此，可以使电极焊盘的电压降小于通路的电压降，并且可以通过通路来确定电路设计中的电阻值，从而可以防止由于高电阻而发生电压降。此外，可以使电极焊盘的电阻值变得灵活。因此，大电流可以以低电阻值流动，并且电极焊盘可以更有效地用于布线。
图7是示出根据本实施例的变型的第一半导体芯片部26和第二半导体芯片部28的接合区域的放大配置图。图7的变型与图6的实施例的不同之处在于，第一电极焊盘73的宽度窄于第一电极焊盘71的宽度。
如图7所示，即使第一电极焊盘73和第二电极焊盘72的形状不同，也可以实现与上述实施例类似的效果，方式是通过布置第一电极焊盘73、第二电极焊盘72和第一布线36，使得偏移且接合的第一电极焊盘73和第二电极焊盘72的总纵向长度(L1+L2)变成具有较长间距的第一布线36的延伸方向长度(L)的两倍或更多(L1+L2≥2L)。此外，根据图7的变型，由于第二电极焊盘72较大，因此可以增加抵抗未对准的传导裕度。这里，根据本技术的电极焊盘的平面形状可以是各种形状，并且不限于如本实施例中所述的矩形形状。
[制造固态成像装置的方法的实例]
接下来，将描述制造根据本实施例的固态成像装置31的方法的实例。
首先，在待成为包含例如硅的第二半导体晶片(下文中称为半导体衬底)的半导体芯片部的区域中形成半导体阱区，并且在该半导体阱区中形成用作每个像素的光电转换单元的光电二极管PD。作为实例，可以最初形成并放置元件隔离区。每个光电二极管PD形成为在半导体阱区的深度方向上延伸。光电二极管PD形成于构成像素阵列的有效像素阵列和光学黑区中。
此外，构成每个像素的多个像素晶体管形成于半导体阱区的表面侧上。例如，像素晶体管可以包括传输晶体管、复位晶体管、放大晶体管和选择晶体管。这里，如上所述，将像素晶体管作为代表描述。每个像素晶体管具有一对源极/漏极区和经由栅绝缘膜形成的栅电极。
在半导体衬底的前表面侧的上表面上，经由层间绝缘膜54形成多个层，在本实施例中是包括三层金属的布线57a、57b和58，包括第二通路64。布线57a、57b和58可以通过双镶嵌方法形成。换句话说，在层间绝缘膜54中同时形成通过先导孔工艺(via-first)得到的连接孔和布线沟槽，形成用于防止Cu扩散的Cu扩散阻挡金属膜以及Cu籽晶膜，然后形成通过电镀方法掩埋Cu材料层。Cu扩散阻挡金属膜的实例包括Ta、TaN、Ti、TiN、W、WN、Ru、TiZrN以及含有它们的合金膜。接下来，通过化学机械抛光(CMP)方法去除多余的Cu材料层，并形成与平坦化导电通路成一体的Cu布线。之后，形成Cu扩散阻挡绝缘膜。作为Cu阻挡绝缘膜，例如，可以使用SiN、SiC、SiCN、SiON等的绝缘膜。通过重复该过程，形成三层金属的布线57a、57b、58。
接下来，顺序地形成不具有Cu扩散阻挡性的第一绝缘膜、不具有Cu扩散阻挡性的第二绝缘膜、以及Cu扩散阻挡绝缘膜。第一绝缘膜和第二绝缘膜包括SiO2膜、SiCOH膜等。此外，作为Cu阻挡绝缘膜，例如，如上所述，可以使用SiN、SiC、SiCN、SiON等的绝缘膜。Cu扩散阻挡绝缘膜、第一绝缘膜和第二绝缘膜对应于层间绝缘膜54。接下来，使用光刻技术和蚀刻技术通过先导孔工艺将最外表面上的Cu扩散阻挡绝缘膜、第二绝缘膜和第一绝缘膜图案化，以选择性地使通路孔成为开口。之后，将第二绝缘膜部分图案化以选择性地形成开口。换句话说，执行图案化以便在与待形成的第二电极焊盘72对应的部分中具有开口以及通路孔。
接下来，与上述类似，通过双镶嵌方法将Cu材料嵌入开口和通路孔中，形成具有开口的第二电极焊盘72和连接到布线58的第二通路64。第二电极焊盘72包括第四层的金属。因此，多层布线层由金属布线57a、57b和58、第二电极焊盘72、层间绝缘膜54和绝缘膜形成。
此外，可以在第二电极焊盘72上形成极薄且均匀的绝缘薄膜。
另一方面，在待成为包含例如硅的第一半导体晶片(下文中称为半导体衬底)的半导体芯片部的区域中形成半导体阱区。构成逻辑电路55的多个MOS晶体管形成于该半导体阱区中。这里，如上所述，将MOS晶体管作为代表描述。作为实例，可以最初形成并放置元件隔离区。
在半导体衬底的前表面侧的上表面上，经由层间绝缘膜33形成包括第一通路52的三层金属的布线35a、35b和35c，其包括多个层(在本实施例中，三层金属)。布线35a、35b、35c可以通过双镶嵌方法形成。换句话说，在层间绝缘膜中形成通过先导孔工艺得到的连接孔和布线沟槽，形成用于防止Cu扩散的Cu扩散阻挡金属膜以及Cu籽晶膜，然后形成通过电镀方法掩埋Cu材料层。Cu扩散阻挡金属膜的实例包括Ta、TaN、Ti、TiN、W、WN、Ru、TiZrN以及含有它们的合金膜。接下来，通过化学机械抛光(CMP)方法去除多余的Cu材料层，并形成与平坦化导电通路成一体的Cu布线。之后，尽管未示出，但形成Cu扩散阻挡绝缘膜。作为Cu阻挡绝缘膜，例如，可以使用SiN、SiC、SiCN、SiON等的绝缘膜。通过重复该过程，形成包括三层金属的布线35a至35c。
接下来，顺序地形成不具有Cu扩散阻挡性的第一绝缘膜、不具有Cu扩散阻挡性的第二绝缘膜、以及Cu扩散阻挡绝缘膜。第一绝缘膜和第二绝缘膜包括SiO2膜、SiCOH膜等。此外，作为Cu阻挡绝缘膜，例如，如上所述，可以使用SiN、SiC、SiCN、SiON等的绝缘膜。Cu扩散阻挡绝缘膜、第一绝缘膜和第二绝缘膜对应于层间绝缘膜33。接下来，使用光刻技术和蚀刻技术通过先导孔工艺将最外表面上的Cu扩散阻挡绝缘膜、第二绝缘膜和第一绝缘膜图案化，以选择性地使通路孔成为开口。之后，将第二绝缘膜部分图案化以选择性地形成开口。所述开口形成于覆盖第二半导体芯片部28侧上的第二电极焊盘72的开口的位置处。所述开口优选地形成为这样的尺寸，使得所述开口覆盖第二电极焊盘72的开口并且与第一电极焊盘71部分地重叠，以防止在第一半导体衬底和第二半导体衬底在随后被接合的情况下由于未对准而导致漏光。换句话说，执行图案化以便具有与待形成的第一电极焊盘71对应的开口和通路孔。
接下来，以与上述类似的方式，形成第一电极焊盘71、连接到第一电极焊盘71的第一通路52、以及第一布线36，以便通过使用双镶嵌方法将Cu材料嵌入开口和通路孔中。第一电极焊盘71包括第五层的金属。利用这种配置，多层布线层由金属布线35a至35c、第一布线36、第一电极焊盘71、层间绝缘膜33和绝缘膜形成。
此外，可以在第一电极焊盘71上形成极薄且均匀的绝缘薄膜。
接下来，第一半导体衬底和第二半导体衬底接合，使得第一电极焊盘71和第二电极焊盘72被布置成使得它们的多层布线层面向彼此以直接接触并且电连接。换句话说，第一半导体衬底和第二半导体衬底物理接合并且电连接。此时，第一电极焊盘71和第二电极焊盘72也在重叠部分处直接接合。换句话说，第一电极焊盘71和第二电极焊盘72通过热处理彼此热扩散接合。这里的热处理温度可以设定为约100摄氏度至500摄氏度。另外，对作为层间绝缘膜的绝缘膜进行表面处理和等离子体接合。注意，作为层间绝缘膜的绝缘膜也可以用粘合剂彼此接合。
这里，第一电极焊盘71和第二电极焊盘72经接合而处于彼此偏移，使得第一电极焊盘71和第二电极焊盘72的总纵向长度(L1+L2)变成具有较长间距的第一布线36的延伸方向长度(L)的两倍或更多(L1+L2≥2L)。
以这种方式，第一电极焊盘71的第一导体和第二电极焊盘72的第二导体在接合表面40附近电连接，因为绝缘膜被预先放置在它们的接合表面40之间，然后被加热以通过引起作为导体的铜的晶体生长而接合。因此，第一导体和第二导体分别设置为比形成于第一半导体芯片部26中的逻辑电路55和形成于第二半导体芯片部28中的布线58更靠近接合表面40侧。
接下来，通过CMP等从背侧研磨并抛光使第二半导体衬底变薄，从而保留光电二极管PD的必要膜厚度。
接下来，经由绝缘膜在变薄表面上形成包括对应于光学黑区的光电二极管PD的光屏蔽膜。此外，经由平坦化膜在对应于有效像素阵列的光电二极管PD上形成滤色器44和半导体芯片上镜片45。
随后，将接合的第一半导体衬底和第二半导体衬底分离成半导体芯片以获得单独的半导体芯片，并且可以获得图3所示的目标固态成像装置31。
对于第一电极焊盘71和第二电极焊盘72以及与其构成相同层的布线的金属，期望具有高导电性、高光屏蔽特性和易接合性的材料。作为具有这种特性的材料，除了Cu之外，还可以使用单一材料，例如Al、W、Ti、Ta、Mo或Ru或合金。
优选的是，根据发光的第一半导体芯片部26的侧面的光的波长来确定根据本实施例的第一电极焊盘71和第二电极焊盘72的膜厚度。根据本实施例，由于需要屏蔽从第一半导体芯片部26的MOS晶体管的热载流子发射的光，因此需要针对波长为约1μm的光来设计电极焊盘的厚度。例如，第一电极焊盘71和第二电极焊盘72的膜厚度可以为约50nm至800nm。
根据制造根据本实施例的固态成像装置31的方法，由于第一电极焊盘71和第二电极焊盘72包括金属作为布线层，因此与传统技术相比，整个接合的半导体芯片的厚度可被减小并且固态成像装置31可做得更薄。利用这种配置，可以在不增加整个半导体芯片的厚度的情况下提供具有较小暗电流和较少随机噪声的固态成像装置31。
此外，根据制造根据本实施例的固态成像装置31的方法，由于可以同时形成布线、连接布线和电极焊盘，因此可以减少制造步骤的数量并且可以降低材料成本，并且可以低成本制造具有较少暗电流和随机噪声的固态成像装置。
<4.根据第二实施例的固态成像装置>
将参考图8至图11来描述根据本技术的固态成像装置的第二实施例。本实施例与图6所示的第一实施例的不同之处在于，第一电极焊盘81和第二电极焊盘72以它们的纵向方向彼此正交的方式结合。
根据本实施例，假设第二电极焊盘72的纵向长度为L1，并且假设第一电极焊盘81的不与第二电极焊盘72重叠的部分的纵向长度是L2。此外，假设第一布线36和第二布线58中具有较长间距的第一布线36的延伸方向长度为L。另外，根据本实施例，第一电极焊盘81、第二电极焊盘72和第一布线36被布置成使得偏移且接合的第一电极焊盘81和第二电极焊盘72的总纵向长度(L1+L2)变成第一布线36的延伸方向长度(L)的两倍或更多(L1+L2≥2L)。
利用上述配置，根据本实施例的固态成像装置31还可以实现与根据第一实施例的固态成像装置31类似的效果。此外，由于布局设计在二维方向上的灵活性增加并且可以在期望的地方弯曲，因此存在可以减少布线的布线量的优点。
图11是示出本实施例的变型实例中的第一半导体芯片部26和第二半导体芯片部28的接合区域的放大配置图。图11的变型与图10的实施例的不同之处在于，第一电极焊盘83的宽度窄于第一电极焊盘81的宽度。
如图11所示，即使第一电极焊盘83和第二电极焊盘72的形状不同，也可以实现与上述实施例类似的效果，方式是通过布置第一电极焊盘83、第二电极焊盘72和第一布线36，使得偏移的第一电极焊盘83和第二电极焊盘72的总纵向长度(L1+L2)是具有较长间距的第一布线36的延伸方向长度(L)的两倍或更多(L1+L2≥2L)。
<5.根据第三实施例的固态成像装置>
将参考图12和图13来描述根据本技术的固态成像装置的第三实施例。本实施例与图6所示的第一实施例的不同之处在于，第一通路52和第二通路64通过多个第一电极焊盘71a和71b以及第二电极焊盘72a和72b连接。这里，第一电极焊盘的数量和第二电极焊盘的数量不限于本实施例，并且焊盘中的一者可以是单个焊盘或者三个或更多个。
根据本实施例，假设第二电极焊盘72a和72b的相应纵向长度为L1，并且假设第一电极焊盘71a和71b的不与第二电极焊盘72a和72b重叠的部分的纵向长度为L2。此外，假设第一布线36和第二布线58中具有较长间距的第一布线36的延伸方向长度为L。另外，根据本实施例，第一电极焊盘81、第二电极焊盘72和第一布线36被布置成使得接合的第一电极焊盘71a、71b和第二电极焊盘72a、72b的总纵向长度(L1×2+L2×2)变成第一布线36的延伸方向长度(L)的两倍或更多(L1×2+L2×2≥2L)。
利用上述配置，根据本实施例的固态成像装置31还可以实现与根据第一实施例的固态成像装置31类似的效果。此外，由于可以缩短每个Cu电极焊盘的长度，因此可以提高EM和SM的寿命。另外，由于CuCu接合表面增加，因此接合强度增加。此外，由于可以在所需地方以直角弯曲，因此存在布局设计的灵活性增加的优点。
<6.根据第四实施例的固态成像装置>
将参考图14和图15来描述根据本技术的固态成像装置的第四实施例。本实施例与图6所示的第一实施例的不同之处在于，电极焊盘仅存在于第一半导体芯片部26中，并且两条第一布线36a通过第一通路52a和52b连接到电极焊盘(第一电极焊盘71)。
根据本实施例，假设第一电极焊盘71的纵向长度为L2，并且假设第一布线36的延伸方向长度为L。根据本实施例，第一电极焊盘71和两条第一布线36被布置成使得第一电极焊盘71的纵向长度(L2)变成第一布线36的延伸方向长度(L)的两倍或更多(L2≥2L)。这里，第一布线36的条数和第一通路52的数量不限于两条/个。
利用上述配置，根据本实施例的固态成像装置31还可以实现与根据第一实施例的固态成像装置31类似的效果。另外，由于Cu电极焊盘仅设置在一侧的半导体芯片部上，因此这可以实现可以防止由于未对准而导致的Cu电极焊盘之间的短路的优点。此外，可以降低Cu电极焊盘的成本。
<7.根据第五实施例的固态成像装置>
将参考图16来描述根据本技术的第五实施例的固态成像装置。图16是示出具有多层层合结构的固态成像装置100的主要部分的示意性横截面图，CIS 46、逻辑电路55、DRAM101和逻辑电路102接合在所述多层层合结构中。
根据本实施例的固态成像装置100包括层合的半导体芯片，其中上面形成有CIS46的第二半导体芯片部28、上面形成有逻辑电路55的第一半导体芯片部26、上面形成有DRAM 101的第三半导体芯片部103和上面形成有逻辑电路102的第四半导体芯片部104依次层合。第一半导体芯片部26和第二半导体芯片部28以及第三半导体芯片部103和第四半导体芯片部104彼此接合，使得各个多层布线层面向彼此并且它们的电极焊盘直接彼此接合。第一半导体芯片部26和第三半导体芯片部103彼此接合，使得它们的多条布线直接彼此接合。
关于本实施例的第一半导体芯片部26和第二半导体芯片部28，除了图3所示的接合之外，第二半导体芯片部28的布线58和第一半导体芯片部26的布线901通过第二半导体芯片部28的通路64彼此连接。关于本实施例的第一半导体芯片部26和第三半导体芯片部103，第一半导体芯片部26的布线902和第三半导体芯片部103的布线903在接合表面41处连接。此外，关于本实施例的第一半导体芯片部26和第三半导体芯片部103，位于第一半导体芯片部26的逻辑电路55下方的绝缘层801下面的层间绝缘膜803和位于第三半导体芯片部103的DRAM 101的上层上方的绝缘层802上面的层间绝缘膜804在接合表面41处连接。
在第三半导体芯片部103中，DRAM 101形成于包含薄硅的第三半导体衬底上。在图16所示的第三半导体衬底的下层中，经由层间绝缘膜106形成多层布线层，其中布置有多条布线113a至113c，即本实施例中的三层金属，以及铝(Al)布线(上层布线)107。作为布线113a至113c，使用通过双镶嵌方法形成的铜(Cu)布线。
在第三半导体芯片部103的多层布线层中，第三半导体衬底和布线113c被连接，并且通过导电通路105连接相邻的上层和下层的多条布线113a、113b和113c。此外，金属的第三电极焊盘(第三导体)115形成于绝缘层108的下方，以面向待与第四半导体芯片部104接合的接合表面42。第三电极焊盘115通过通路114连接到包括第四层的铝(Al)的必要布线(上层布线)107。使用第三电极焊盘115进行布线。
在第四半导体芯片部104中，构成外围电路的逻辑电路102形成于包含硅的第四半导体衬底上。逻辑电路102包括多个包含CMOS晶体管的MOS晶体管。在图16所示的上面形成逻辑电路102的第四半导体衬底的上层中，经由层间绝缘膜112设置多层布线层，其中布置有布线118a至118c，其包括多个层，即本实施例中的三层金属。作为布线118a至118c，使用通过双镶嵌方法形成的铜(Cu)布线。
在第四半导体芯片部104的多层布线层中，MOS晶体管和布线118c连接，并且相邻的上层和下层的多条布线118a至118c经由导电通路119连接。此外，第四金属焊盘(第四导体)116形成于绝缘层111的上方，以便面向与第三半导体芯片部103的接合表面42。第四电极焊盘116通过导电通路117连接到包括第一层金属的必要布线(下层布线)118c。使用第四电极焊盘116进行布线。
第三半导体芯片部103和第四半导体芯片部104通过直接接合面向接合表面42的第三电极焊盘115和第四电极焊盘116而电连接，使得它们的多层布线层面向彼此。在第三半导体芯片部103的接合区域附近，形成层间绝缘膜109。在第四半导体芯片部104的接合区域附近，形成层间绝缘膜110。层间绝缘膜109和110分别经由绝缘层108和111接合到层间绝缘膜106和112。
在本实施例中，类似于第一实施例，图16所示的第三电极焊盘115和第四电极焊盘116与它们的接合表面接合而处于彼此偏移。利用该配置，根据本实施例的固态成像装置100还实现了灵活的布局设计。
同样根据本实施例，电极焊盘和布线36被布置成使得待偏移且接合的电极焊盘的总纵向长度变成具有较长间距的布线的延伸方向长度的两倍或更多。利用该配置，根据本实施例的固态成像装置100也实现了与第一实施例的固态成像装置31的那些效果类似的效果。此外，在固态成像装置100中，由于半导体芯片之间的距离通过在上方和下方直接层合多个半导体芯片来缩短，因此处理速度增加。此外，在固态成像装置100中，由于具有各种功能的半导体芯片被层合，因此可以增强处理的功能。注意，固态成像装置100的层合结构不限于四层，并且层数可以是任何数量。另外，通过包括上述布置，根据本实施例的固态成像装置可以应用于任何半导体装置。
<8.根据第六实施例的电子装置>
将参考图17来描述根据本技术的固态成像装置的第六实施例。
图17是示出根据本技术的电子装置的图。根据本技术的上述固态成像装置可以应用于例如电子装置，诸如数码相机、摄像机等的相机系统，具有成像功能的移动电话、或具有成像功能的其他装置。
图17示出了应用于作为根据本技术的电子装置的实例的相机的第六实施例。根据本实施例的相机是能够捕获静止图像或活动图像的摄像机的实例。根据本实施例的相机201包括固态成像装置202、用于将入射光引导到固态成像装置202的光接收传感器单元的光学系统203、以及快门装置204。此外，包括驱动固态成像装置202的驱动电路205和处理固态成像装置202的输出信号的信号处理电路206。
固态成像装置202应用于任何上述固态成像装置。光学系统(光学镜片)203利用来自固态成像装置202的成像表面上的对象的图像光(入射光)形成图像。因此，信号负载在固态成像装置202中累积一段时间。光学系统203可以是包括多个光学镜片的光学镜片系统。快门装置204控制固态成像装置202中的光照射时段和光屏蔽时段。驱动电路205提供用于控制固态成像装置202的传输操作和快门装置204的快门操作的驱动信号。通过从驱动电路205提供的驱动信号(定时信号)来传输固态成像装置202的信号。信号处理电路206执行各种类型的信号处理。经受信号处理的视频信号存储在诸如存储器的存储介质中或输出到监测器。
根据第六实施例的电子装置，由于提供了上述本技术中的背面照射型固态成像装置202，因此来自逻辑电路的MOS晶体管的热载流子发出的光不进入像素阵列侧，并且可以抑制暗电流和随机噪声。因此，可以提供高质量的电子装置。例如，可以提供具有改善的图像质量的相机等。
注意，根据本技术的实施例不限于上述实施例，并且可以在本技术的范围内进行各种改变。例如，可以组合上述多个实施例的全部或一部分的配置。
此外，本技术可以下面的配置进行配置。
(1)一种固态成像装置，其包括：
第一半导体芯片，所述第一半导体芯片包括第一电极焊盘、通过第一通路连接到所述第一电极焊盘的第一布线、以及逻辑电路，所述第一电极焊盘、所述第一布线和所述逻辑电路形成于所述第一半导体芯片中；和
第二半导体芯片，所述第二半导体芯片连接到所述第一半导体芯片，并且包括第二电极焊盘、通过第二通路连接到所述第二电极焊盘的第二布线、以及像素阵列，所述第二电极焊盘、所述第二布线和所述像素阵列形成于所述第二半导体芯片中，
其中
所述第一电极焊盘和所述第二电极焊盘接合在所述第一半导体芯片和所述第二半导体芯片的接合表面上而处于彼此偏移，并且
偏移且接合的第一电极焊盘和第二电极焊盘在所述第一布线和所述第二布线中具有较长间距的布线的延伸方向上的总长度是具有所述较长间距的所述布线的延伸方向长度的两倍或更多。
(2)根据(1)所述的固态成像装置，其中所述第一电极焊盘和所述第二电极焊盘的接合部分的面积等于或大于分别连接到所述第一电极焊盘和所述第二电极焊盘的所述第一通路和所述第二通路的接合表面的总面积。
(3)根据(2)所述的固态成像装置，其中所述第一电极焊盘的尺寸和所述第二电极焊盘的尺寸不同。
(4)根据(2)所述的固态成像装置，其中所述第一电极焊盘和所述第二电极焊盘彼此接合处的表面的形状均为矩形形状，并且所述第一电极焊盘和所述第二电极焊盘以它们的纵向方向彼此正交的方式接合。
(5)根据(4)所述的固态成像装置，其中所述第一电极焊盘的纵向长度和所述第二电极焊盘的未接合到所述第一电极焊盘的部分的纵向长度的总长度是具有所述较长间距的所述布线的延伸方向长度的两倍或更多。
(6)根据(1)所述的固态成像装置，其中所述第一通路和所述第二通路通过多个所述第一电极焊盘和/或所述第二电极焊盘连接。
(7)一种固态成像装置，其包括：
第一半导体芯片，所述第一半导体芯片包括第一电极焊盘、通过第一通路连接到所述第一电极焊盘的第一布线、以及逻辑电路，所述第一电极焊盘、所述第一布线和所述逻辑电路形成于所述第一半导体芯片中，
其中所述第一电极焊盘在所述第一布线的延伸方向上的长度是所述第一布线的延伸方向长度的两倍或更多。
(8)一种制造固态成像装置的方法，所述方法包括：
在第一半导体芯片中形成第一电极焊盘、通过第一通路连接到所述第一电极焊盘的第一布线、以及逻辑电路；
在第二半导体芯片中形成第二电极焊盘、通过第二通路连接到所述第二电极焊盘的第二布线、以及像素阵列，所述第二半导体芯片接合到所述第一半导体芯片；以及
将所述第一半导体芯片和所述第二半导体芯片接合在接合表面上，
其中
所述第一电极焊盘和所述第二电极焊盘接合在所述接合表面上而处于彼此偏移，并且
偏移且接合的第一电极焊盘和第二电极焊盘在所述第一布线和所述第二布线中具有较长间距的布线的延伸方向上的总长度是具有所述较长间距的所述布线的延伸方向长度的两倍或更多。
(9)一种包括固态成像装置的电子装置，所述固态成像装置包括：
第一半导体芯片，所述第一半导体芯片包括第一电极焊盘、通过第一通路连接到所述第一电极焊盘的第一布线、以及逻辑电路，所述第一电极焊盘、所述第一布线和所述逻辑电路形成于所述第一半导体芯片中；和
第二半导体芯片，所述第二半导体芯片接合到所述第一半导体芯片，并且包括在所述第二半导体芯片中的第二电极焊盘、通过第二通路连接到所述第二电极焊盘的第二布线、以及像素阵列，
其中
所述第一电极焊盘和所述第二电极焊盘接合在所述第一半导体芯片和所述第二半导体芯片的接合表面上而处于彼此偏移，并且
偏移且接合的第一电极焊盘和第二电极焊盘在所述第一布线和所述第二布线中具有较长间距的布线的延伸方向上的总长度是具有所述较长间距的所述布线的延伸方向长度的两倍或更多。
附图标记列表
1、1a至1c、31、100 固态成像装置
2 像素
3、23 像素阵列(像素区)
4 垂直驱动电路
5 列信号处理电路
6 水平驱动电路
7 输出电路
8、24、24-1、24-2 控制电路
9 垂直信号线
10 水平信号线
12 输入/输出端子
21 第一半导体衬底
22 第二半导体衬底
25、55、102 逻辑电路
26 第一半导体芯片部
28 第二半导体芯片部
30、50、108、111、801、802 绝缘层
32 层合半导体芯片
35a至35c、36、36a、57a至57b、58、107、113a至113c、118a至118c、901至903 布线
40、41、42 接合面
44 滤色器
45 半导体芯片上镜片
46 CMOS图像传感器(CIS)
52、52a、52b、64、105、114、117、119 通路
33、53、54、56、106、109、110、112、803、804 层间绝缘膜
71、71a、71b、73、81、83 第一电极焊盘(第一导体)
72、72a、72b 第二电极焊盘(第二导体)
101 DRAM
103 第三半导体芯片部
104 第四半导体芯片部
115 第三电极焊盘(第三导体)
116 第四电极焊盘(第四导体)。

Claims (8)

1.一种固态成像装置，其包括：
第一半导体芯片，所述第一半导体芯片包括第一电极焊盘、通过第一通路连接到所述第一电极焊盘的第一布线、以及逻辑电路，所述第一电极焊盘、所述第一布线和所述逻辑电路形成于所述第一半导体芯片中；和
第二半导体芯片，所述第二半导体芯片连接到所述第一半导体芯片，并且包括第二电极焊盘、通过第二通路连接到所述第二电极焊盘的第二布线、以及像素阵列，所述第二电极焊盘、所述第二布线和所述像素阵列形成于所述第二半导体芯片中，
其中
所述第一电极焊盘和所述第二电极焊盘在与所述第一布线和所述第二布线中具有较长间距的布线的延伸方向上彼此偏移，使得在横截面图中，所述第一电极焊盘的一部分和所述第二电极焊盘的一部分在所述第一半导体芯片和所述第二半导体芯片的接合表面上重叠和接合，并且
偏移且接合的所述第一电极焊盘和所述第二电极焊盘在具有所述较长间距的所述布线的所述延伸方向上的总长度是具有所述较长间距的所述布线的延伸方向长度的两倍或更多。
2.根据权利要求1所述的固态成像装置，其中所述第一电极焊盘和所述第二电极焊盘的接合部分的面积等于或大于分别连接到所述第一电极焊盘和所述第二电极焊盘的所述第一通路和所述第二通路的接合表面的总面积。
3.根据权利要求2所述的固态成像装置，其中所述第一电极焊盘的尺寸和所述第二电极焊盘的尺寸不同。
4.根据权利要求2所述的固态成像装置，其中
所述第一电极焊盘和所述第二电极焊盘彼此接合处的表面的形状均为矩形形状，并且
所述第一电极焊盘和所述第二电极焊盘以所述第一电极焊盘和所述第二电极焊盘的纵向方向彼此正交的方式接合。
5.根据权利要求4所述的固态成像装置，其中所述第一电极焊盘的纵向长度和所述第二电极焊盘的未接合到所述第一电极焊盘的部分的纵向长度的总长度是具有所述较长间距的所述布线的延伸方向长度的两倍或更多。
6.根据权利要求1所述的固态成像装置，其中所述第一通路和所述第二通路通过多个所述第一电极焊盘和/或所述第二电极焊盘连接。
7.一种制造固态成像装置的方法，所述方法包括如下步骤：
在第一半导体芯片中形成第一电极焊盘、通过第一通路连接到所述第一电极焊盘的第一布线、以及逻辑电路；
在第二半导体芯片中形成第二电极焊盘、通过第二通路连接到所述第二电极焊盘的第二布线、以及像素阵列，所述第二半导体芯片接合到所述第一半导体芯片；以及
将所述第一半导体芯片和所述第二半导体芯片接合在接合表面上，
其中
所述第一电极焊盘和所述第二电极焊盘在与所述第一布线和所述第二布线中具有较长间距的布线的延伸方向上彼此偏移，使得在横截面图中，所述第一电极焊盘的一部分和所述第二电极焊盘的一部分在所述接合表面上重叠和接合，并且
偏移且接合的第一电极焊盘和第二电极焊盘在具有所述较长间距的所述布线的所述延伸方向上的总长度是具有所述较长间距的所述布线的延伸方向长度的两倍或更多。
8.一种电子装置，所述电子装置包括如权利要求1至6中任一项所述的固态成像装置。
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