TW202414808A - 具有層疊結構的半導體裝置及其製造方法 - Google Patents

Abstract

半導體裝置包括：第一層疊結構，被配置成包括具有透過入射光的轉換產生像素訊號的單位像素的第一基板和具有連接到單位像素的第一導電線的第一互連層；第二層疊結構，被配置成包括具有操作單位像素以讀出從單位像素產生的像素訊號的第一電路元件的第二基板，第二層疊結構還包括具有電極焊盤和連接到第一電路元件的第二導電線的第二互連層以及形成為穿透第二基板的第一互連通孔結構；第三層疊結構，配置成包括具有處理從第二層疊結構接收的訊號的第二電路元件的第三基板和具有連接到第二電路元件的第三導電線的第三互連層；以及焊盤開口區域，其設置在包括單位像素的像素區域外部且使電極焊盤的頂表面暴露於外部。

Description

具有層疊結構的半導體裝置及其製造方法

本專利文件中揭露的技術和實現方式整體上關於包括層疊結構的半導體裝置及其製造方法。

隨著汽車、醫療、電腦和通訊行業的最新發展，在諸如數位相機、攝影機、個人通訊系統（PCS）、視訊遊戲控制台、監視攝影機、醫療微型攝影機、機器人等之類的各種電子裝置中對高度整合、高性能的影像感測器的需求已經快速增加。

相關申請的交叉引用 本專利文件要求於2022年9月16日提交的韓國專利申請No. 10-2022-0117474以及於2023年6月22日提交的韓國專利申請No. 10-2023-0080647的優先權和權益，上述申請透過引用整體併入作為本專利文件的揭露內容的一部分。

所揭露的技術的各種實施方式關於具有能夠在執行各種功能的同時減小晶片尺寸的多個層的半導體裝置。

根據所揭露的技術的一個實施方式，一種半導體裝置可以包括：第一層疊結構，被配置成包括第一基板和第一互連層，第一基板具有被配置成透過入射光的轉換來產生像素訊號的單位像素，第一互連層具有連接到單位像素的第一導電線；第二層疊結構，被配置成包括第二基板，具有被配置成操作單位像素以讀出從單位像素產生的像素訊號的第一電路元件，第二層疊結構還包括第二互連層和第一互連通孔結構，第二互連層具有電極焊盤和連接到第一電路元件的第二導電線，第一互連通孔結構形成為穿透第二基板；第三層疊結構，被配置成包括第三基板和第三互連層，第三基板具有處理從第二層疊結構接收到的訊號的第二電路元件，第三互連層具有連接到第二電路元件的第三導電線；以及焊盤開口區域，設置在包括單位像素的像素區域外部，並且使電極焊盤的頂表面暴露於外部。第一層疊結構設置在第二層疊結構上方，使得第一互連層和第二互連層彼此接合，第二層疊結構設置在第三層疊結構上方，使得第二互連層與第三互連層間隔開地設置，並且第一互連通孔結構的第一表面與電極焊盤的底表面接觸，並且與第一表面相反的第二表面接合到第三互連層。

根據所揭露的技術的另一實施方式，一種半導體裝置可以包括：第一基板，被配置成包括第一前表面以及面向第一前表面或與第一前表面相反的第一後表面；第二基板，與第一基板間隔開地設置並層疊在第一基板上方，並且被配置成包括第二前表面以及面向第二前表面或與第二前表面相反的第二後表面；第三基板，與第二基板間隔開地設置並層疊在第二基板上方，並且被配置成包括第三前表面以及面向第三前表面或與第三前表面相反的第三後表面；第一互連層，設置在第一前表面上方以及第一基板與第二基板之間，第一互連層被配置成包括第一導電線；第二互連層，設置在第二前表面與第一互連層之間，並且被配置成包括電極焊盤和第二導電線；第三互連層，設置在第二後表面與第三前表面之間，並且被配置成包括第三導電線；第一互連通孔結構，形成為穿透第二基板，並且被配置成將電極焊盤連接到第三導電線；以及第二互連通孔結構，形成為穿透第二基板，並且被配置成將第二導電線連接到第三導電線。

根據所揭露的技術的另一實施方式，一種製造半導體裝置的方法可以包括以下步驟：形成第一層疊結構、第二層疊結構和第三層疊結構，在第一層疊結構中，具有第一接合焊盤的第一互連層形成在第一基板的第一前表面上方，在第二層疊結構中，具有第二接合焊盤和電極焊盤的第二互連層形成在第二基板的第二前表面上方，在第三層疊結構中，具有第三接合焊盤的第三互連層形成在第三基板的第三前表面上方；將第一層疊結構設置在第二層疊結構上方，使得第一接合焊盤和第二接合焊盤彼此直接接合；透過對第二基板和第二互連層進行蝕刻來形成穿透第二基板並接觸電極焊盤的互連通孔結構；以及將第三層疊結構設置在第二層疊結構上方，使得互連通孔結構和第三接合焊盤彼此直接接合。

將理解，所揭露的技術的前述一般描述和以下詳細描述都是例示性的和解釋性的，並且旨在提供對所要求保護的本揭露的進一步解釋。

本專利文件提供了包括層疊結構的半導體裝置的實現方式和示例，該層疊結構可以用於基本上解決一個或更多個技術問題或工程問題並且減輕在一些其它半導體裝置中遇到的限制或缺點。所揭露的技術的一些實現方式教導了能夠在執行各種功能的同時減小晶片尺寸的半導體裝置的示例。所揭露的技術提供了可以在透過層疊被設計成執行不同功能的基板層來執行各種功能的同時減小晶片尺寸的半導體裝置的各種實現方式。

現在將詳細參照某些實施方式，其示例在附圖中例示。如果可能，在整個附圖中將使用相同的附圖標記來指代相同或相似的部分。在以下描述中，將省略併入本文的對相關已知配置或功能的詳細描述以避免模糊主題。

在下文中，將參照附圖描述各種實施方式。然而，應當理解，所揭露的技術不限於特定實施方式，而是包括實施方式的各種修改、等同和/或替代。所揭露的技術的實施方式可以提供能夠透過所揭露的技術直接或間接地認識到的各種效果。

本專利文件中揭露的半導體裝置的層疊結構使得不同的層疊基板能夠被構造成支持相應不同基板上的不同電路模組或功能，同時使用基板到基板互連通孔將不同基板上的不同電路模組與兩個相鄰的層疊基板之間的互連層電連接以向這樣的層疊半導體裝置提供期望的電連接，以操作並執行期望的功能。例如，基於所揭露的技術的半導體裝置可以包括：第一基板，被配置成包括第一前表面以及面向第一前表面或與第一前表面相反的第一後表面；第二基板，與第一基板間隔開地設置並層疊在第一基板上方，並且被配置成包括第二前表面以及面向第二前表面或與第二前表面相反的第二後表面；以及第三基板，與第二基板間隔開地設置並層疊在第二基板上方，並且被配置成包括第三前表面以及面向第三前表面或與第三前表面相反的第三後表面。另外，該裝置還可以包括：第一互連層，設置在第一前表面上方以及第一基板與第二基板之間，第一互連層被配置成包括第一導電線；第二互連層，設置在第二前表面與第一互連層之間，並且被配置成包括電極焊盤和第二導電線；以及第三互連層，設置在第二後表面與第三前表面之間，並且被配置成包括第三導電線。此外，該裝置可以包括：第一互連通孔結構，形成為穿透第二基板，並且被配置成將電極焊盤連接到第三導電線；以及第二互連通孔結構，形成為穿透第二基板並且被配置成將第二導電線連接到第三導電線。

具有層疊結構的此類半導體裝置可以被構造成在不同層疊基板上包括各種電路以用於期望的裝置功能和操作（包括影像感測器裝置和除了影像感測器裝置之外的其它裝置）。下面揭露的具體示例使用影像感測器裝置來例示所揭露的層疊結構和互連件的各種特徵，並且所揭露的層疊結構和互連件可以在影像感測器裝置之外使用。

影像感測器使用在電子裝置中以將光學影像轉換成電訊號。為了實現期望的高成像解析度和高速操作，影像感測器可以被設計成使用所揭露的層疊結構和互連件來將不同部分分離成在不同層疊基板上的電路，以透過矽通孔（TSV）結構連接層疊在下層上的上層中的電路，矽通孔（TSV）結構將上層和下層的電路彼此電連接。

圖1是例示基於所揭露的技術的層疊結構和互連件的一些實現方式的影像感測裝置的方塊圖。

參照圖1，影像感測裝置可以包括像素陣列10、列驅動器20、相關雙採樣器（CDS）30、類比數位轉換器（ADC）40、輸出緩衝器50、行驅動器60、時序控制器70和記憶體裝置80。圖1中所示的影像感測裝置的組件僅透過示例的方式被討論，並且該專利文件涵蓋許多其它改變、替換、變化、變更和修改。在本專利文件中，詞語“像素”可以用於指示被構造成檢測入射光以產生承載入射光中的影像的電訊號的影像感測像素以及被構造成產生用於計算影像之間的相位差的第二電訊號的相位檢測像素。

像素陣列10可以包括以列和行佈置的多個單位像素。在一個示例中，多個單位像素可以以包括列和行的二維（2D）像素陣列佈置。在另一示例中，多個單位像素可以以三維（3D）像素陣列佈置。多個單位像素可以基於單位像素或像素組來將光訊號轉換成電訊號，其中，像素組中的單位像素共享至少某些內部電路（例如，浮置擴散區和像素電晶體）。影像像素中的每一個可以產生用作與待拍攝的目標對象相對應的電訊號的影像訊號。

像素陣列10可以從列驅動器20接收驅動訊號（例如，列選擇訊號、重置訊號、發送（或傳送）訊號等）。在接收到驅動訊號時，單位像素可以被啟用以執行與列選擇訊號、重置訊號和傳送訊號相對應的操作。

列驅動器20可以基於由例如時序控制器70的控制器電路提供的控制訊號來啟用像素陣列10以對在對應列中的單位像素執行某些操作。在一些實現方式中，列驅動器20可以選擇佈置在像素陣列10的一個或更多個列中的一個或更多個像素組。列驅動器20可以產生列選擇訊號以從多個列中選擇一個或更多個列。列驅動器20可以依次啟用針對佈置在選擇的列中的單位像素的重置訊號和傳送訊號。由佈置在選擇的列中的單位像素產生的像素訊號可以輸出到相關雙採樣器（CDS）30。

相關雙採樣器（CDS）30可以使用相關雙採樣來去除單位像素的不期望偏移值。在一個示例中，相關雙採樣器（CDS）30可以透過對在由入射光產生的光電荷積累在感測節點（即，浮置擴散（FD）節點）中之前和之後獲得的（單位像素的）像素訊號的輸出電壓進行比較來去除單位像素的不期望偏移值。因此，CDS 30可以獲得僅由入射光產生而不引起噪音的像素訊號。在一些實現方式中，在從時序控制器70接收到時脈訊號時，CDS 30可以依次採樣並保持參考訊號和像素訊號的電壓位準，這些電壓位準被提供給像素陣列10中的多條行線中的每一者。也就是說，CDS 30可以採樣並保持與像素陣列10的每一行相對應的參考訊號和像素訊號的電壓位準。在一些實現方式中，CDS 30可以基於來自時序控制器70的控制訊號將每一行的參考訊號和像素訊號作為相關雙採樣（CDS）訊號傳送到ADC 40。

ADC 40用於將從CDS 30接收到的類比CDS訊號轉換成數位訊號。在一些實現方式中，ADC 40可以實現成斜坡比較型ADC。類比數位轉換器（ADC）40可以將從時序控制器70接收到的斜坡訊號與從CDS 30接收到的CDS訊號進行比較，並且因此可以輸出指示斜坡訊號與CDS訊號之間的比較結果的比較訊號。類比數位轉換器（ADC）40可以響應於從時序控制器70接收到的斜坡訊號來對比較訊號的位準轉變時間進行計數，並且可以將指示所計數的位準轉變時間的計數值輸出到輸出緩衝器50。

輸出緩衝器50可以基於時序控制器70的控制訊號臨時儲存從ADC 40提供的基於行的影像資料。從ADC 40接收到的影像資料可以基於時序控制器70的控制訊號而被臨時儲存在輸出緩衝器50中。輸出緩衝器50可以提供介面以補償影像感測裝置與其它裝置之間的資料速率差或傳送速率差。

行驅動器60可以在接收到來自時序控制器70的控制訊號時選擇輸出緩衝器50的行，並且依次輸出臨時儲存在輸出緩衝器50的選擇的行中的影像資料。在一些實現方式中，在從時序控制器70接收到位址訊號時，行驅動器60可以基於位址訊號來產生行選擇訊號，可以使用行選擇訊號選擇輸出緩衝器50的行，並且可以控制從輸出緩衝器50的選擇的行接收到的影像資料作為輸出訊號輸出。

時序控制器70可以產生用於控制列驅動器20、ADC 40、輸出緩衝器50和行驅動器60的操作的訊號。時序控制器70可以向列驅動器20、行驅動器60、ADC 40和輸出緩衝器50提供影像感測裝置的相應組件的操作所需的時脈訊號、用於時序控制的控制訊號以及用於選擇列或行的位址訊號。在一些實現方式中，時序控制器70可以包括邏輯控制電路、鎖相環（PLL）電路、時序控制電路、通訊介面電路等。

記憶體裝置80可以包括用於儲存從輸出緩衝器50輸出的像素訊號的記憶體電路。

在一些實現方式中，圖1中所示的影像感測裝置中的不同電路或不同模組可以全部形成在公共矽基板上方或由公共矽基板支撐。此類設計可能限制像素陣列10的尺寸並且因此限制成像裝置的空間成像解析度。本專利文件中的所揭露的層疊結構和互連件可以用於透過將成像裝置的不同部分分離成在不同層疊基板上的電路來構造影像感測器，以允許具有大量成像像素和/或實現較大尺寸的成像像素的大像素陣列10，以改進成像解析度或成像品質。

圖2是示意性地例示根據所揭露的技術的基於使用不同基板的層疊結構的一些實現方式的影像感測裝置的示例結構的立體圖。圖3是例示基於所揭露的技術的一些實現方式的圖2中所示的影像感測裝置的平面佈置結構的示例的平面圖。

參照圖2和圖3，基於所揭露的技術的一些實現方式的影像感測裝置可以包括其中層疊有第一層疊結構100、第二層疊結構200和第三層疊結構300以支撐影像感測裝置（例如，圖1中所示的影像感測裝置）的不同電路或不同模組的結構。

第一層疊結構100可以以第一層疊結構100可以在接觸第二層疊結構200的同時電連接到第二層疊結構200的方式形成在第二層疊結構200上方。第一層疊結構100可以包括形成有圖1的像素陣列10的像素區域（PA）以及位於像素區域（PA）外部以暴露形成在第二層疊結構200中的電極焊盤（PAD）的多個焊盤開口（PO）區域。像素區域（PA）可以設置在第一層疊結構100的中心部分處。像素區域（PA）可以包括以列和行佈置的多個單位像素（PX）。

第一層疊結構100可以包括：第一基板，該第一基板包括第一前表面以及面向第一前表面或與第一前表面相反的第一後表面；第一互連層，該第一互連層設置在第一基板的第一前表面下方；以及光接收層，該光接收層設置在第一基板的第一後表面上方。第一基板可以包括被定位成與多個單位像素（PX）相對應的光電轉換元件。像素電晶體和浮置擴散（FD）區可以形成在第一基板的第一後表面上方。第一互連層可以包括用於將第一層疊結構100和第二層疊結構200彼此電連接的導電線。第一互連層可以包括其中金屬線形成在絕緣層中的結構。第一互連層的金屬線可以透過混合接合方法電連接到第二層疊結構200的金屬線。混合接合是指用於將電介質接合與嵌入金屬結合以形成互連的永久接合的接合技術。光接收層可以包括濾色器、外塗層和微透鏡。

第二層疊結構200可以包括用於驅動第一層疊結構100的像素區域PA中的單位像素（PX）以讀出從多個單位像素（PX）產生的電訊號（像素訊號）的驅動電路。例如，第二層疊結構200可以包括其中形成有圖1中所示的列驅動器20、CDS 30、ADC 40、輸出緩衝器50、行驅動器60和時序控制器70的邏輯區域（LA）。邏輯區域（LA）可以設置在第二層疊結構200的中心部分處。

第二層疊結構200可以包括：第二基板，該第二基板包括第二前表面以及面向第二前表面或與第二前表面相反的第二後表面；以及第二互連層，該第二互連層設置在第二基板的第二前表面上方，以便與第一層疊結構100的第一互連層接觸。構成邏輯電路的電子裝置（例如，邏輯電晶體）可以形成在第二基板的第二前表面上方。第二互連層可以包括用於將第一互連層的導電線與第二基板的邏輯電路彼此電連接的導電線。第二互連層可以包括其中金屬線形成在絕緣層中的結構。第二互連層的金屬線可以透過混合接合方法電連接到第一層疊結構100的金屬線。

第二層疊結構200可以包括用於與外部裝置連接的電極焊盤（PAD）。電極焊盤（PAD）可以是或對應於形成在第二互連層上方的金屬線中的一些金屬線。例如，電極焊盤（PAD）可以包括位於形成在第二互連層上方的金屬線當中的最上層處的一些金屬線的焊盤形狀的部分或由該焊盤形狀的部分形成。電極焊盤（PAD）可以透過第一層疊結構100的焊盤開口（PO）區域暴露於外部，使得電極焊盤（PAD）可以透過直接接合方法直接連接到佈線接合球。第二層疊結構200可以包括形成為穿透第二基板的矽通孔（TSV）結構。TSV結構可以將第二互連層的電極焊盤（PAD）和金屬線電連接到第三層疊結構300的金屬線。TSV結構是電連接兩個或更多個組件的互連通孔結構的示例，並且其它實現方式也是可能的。

第三層疊結構300可以以第三層疊結構300在與第二層疊結構200接觸的同時電連接到第二層疊結構200的方式形成在第二層疊結構200下方。第三層疊結構300可以包括用於處理從第二層疊結構200接收到的訊號的邏輯電路。例如，第三層疊結構300可以包括圖1的記憶體裝置80。在一些實現方式中，第三層疊結構300可以包括用於根據預設邏輯處理從第二層疊結構200接收到的訊號的處理器（例如，應用處理器）。在下文中，將描述第三層疊結構300包括記憶體裝置80的示例情況作為示例。

第三層疊結構300可以包括：第三基板，該第三基板包括第三前表面以及面向第三前表面或與第三前表面相反的第三後表面：以及第三互連層，該第三互連層設置在第三基板的第三前表面上方。構成記憶體電路的電子裝置（例如，構成記憶體單元的記憶體電晶體和邏輯電路）可以形成在第三基板的第三前表面上方。第三互連層可以包括用於將第二層疊結構200的TSV結構電連接到第三基板的記憶體電路的導電線。第三互連層可以包括其中金屬線形成在絕緣層中的結構。第三互連層的金屬線可以透過混合接合方法電連接到第二層疊結構200的TSV結構。

圖4是例示基於所揭露的技術的一些實現方式的沿著圖3中所示的線X-X’截取的影像感測裝置的示例的截面圖。

參照圖4，第一層疊結構100可以包括第一基板層110、第一互連層120和光接收層130。

第一基板層110可以包括第一基板112、光電轉換元件114、像素隔離結構116和像素電晶體118。

第一基板112可以包括第一前表面以及面向第一前表面或與第一前表面相反的第一後表面。第一基板112的第一後表面可以是光入射到其上的光接收表面，並且光接收層130可以形成在第一後表面上方。第一前表面可以形成為具有像素電晶體118，並且第一互連層120可以形成在第一前表面下方。與第一基板112的第一後表面相比，第一互連層120可以定位成更靠近第一基板112的第一前表面。第一基板112可以包括半導體基板。例如，第一基板112可以是或包括體矽基板或絕緣體上矽（SOI）基板。另選地，第一基板112可以由形成在基礎基板上方的外延層形成。

光電轉換元件114可以透過對經由光接收層130接收的入射光進行光電轉換來產生光電荷。光電轉換元件114可以形成在第一基板112中以與像素區域（PA）內的多個單位像素（PX）對應。光電轉換元件114可以與入射光的量成比例地產生光電荷。因此，隨著入射光的量增加，由光電轉換元件114產生的光電荷的量增加。光電轉換元件114可以包括光電二極體、光電電晶體、光電閘、釘紮光電二極體、有機光電二極體、量子點或其組合，但是所揭露的技術不限於此。

像素隔離結構116可以在第一基板112內將光電轉換元件114彼此隔離。像素隔離結構116可以包括溝槽隔離結構，但是其它實現方式也是可能的。

像素電晶體118可以形成在第一基板112的第一前表面上方，可以電連接到第一互連層120的第一金屬線124，並且因此可以基於第二層疊結構200的邏輯電路的控制來操作。像素電晶體118可以產生與由光電轉換元件114產生的光電荷相對應的像素訊號，並且可以透過第一互連層120的第一金屬線124輸出像素訊號。像素訊號可以不僅透過第一互連層120的第一金屬線124和第一接合焊盤126而且還透過第二互連層220的第二金屬線（224、225）和第二接合焊盤226傳送到邏輯電晶體214。像素電晶體118可以包括傳送電晶體、重置電晶體、源極跟隨器電晶體和選擇電晶體。

第一互連層120可以形成在第一基板112的第一前表面下方，以便與第二層疊結構200的第二互連層220接觸。第一互連層120可以包括第一層間絕緣層122、形成在第一層間絕緣層122中的多條第一金屬線124、多個第一接合焊盤126和密封環結構128。多條第一金屬線124、多個第一接合焊盤126和密封環結構128與像素電晶體118間隔開地設置。

第一層間絕緣層122可以包括形成在密封環結構128、像素電晶體118、第一金屬線124和第一接合焊盤126中的任何兩者之間的絕緣材料。例如，第一層間絕緣層122可以包括形成在像素電晶體118與第一金屬線124之間、像素電晶體118與密封環結構128之間或者第一金屬線124與密封環結構128之間的絕緣材料。第一層間絕緣層122可以包括矽氧化物、矽氮化物或矽氮氧化物中的至少一種。

第一金屬線124可以形成在第一層間絕緣層122中，並且可以將像素電晶體118和第一接合焊盤126彼此電連接。另外，第一金屬線124可以將像素區域（PA）中的像素電晶體118電互連。第一金屬線124可以包括銅（Cu），並且可以形成為多層結構。在一些實現方式中，第一金屬線124可以包括形成為沿水平方向延伸的金屬線以及設置在不同層中的金屬線透過其彼此垂直連接的通孔（未示出）。

第一接合焊盤126可以將第一金屬線124電連接到第二層疊結構200的第二互連層220。第一接合焊盤126的頂表面可以連接到第一金屬線124，並且第一接合焊盤126的底表面可以與第一層間絕緣層122的底表面形成在相同高度處。第一接合焊盤126的底表面可以接合到形成在第二層疊結構200的第二互連層220中的第二接合焊盤226的頂表面。在一些實現方式中，第一層疊結構100和第二層疊結構200可以透過混合接合方法來接合，在該混合接合方法中，接合焊盤（126、226）在接合介面處彼此直接接合，並且層間絕緣層（122、222）在接合介面處彼此直接接合。第一接合焊盤126可以包括銅（Cu）。

密封環結構128可以形成在焊盤開口（PO）區域的側面上並且圍繞焊盤開口（PO）區域，使得密封環結構128可以防止濕氣透過第一層間絕緣層122滲透到像素區域（PA）中，或者可以防止裂紋朝向像素區域（PA）傳播。密封環結構128可以包括多層金屬線和設置在多層金屬線之間的通孔。

光接收層130可以包括形成在第一基板112的第一後表面上方的濾色器132、以及形成在濾色器132上方的微透鏡134。

濾色器132可以被佈置成與多個單位像素（PX）對應，並且可以過濾來自入射光的可見光。濾色器132可以包括以拜耳陣列（Bayer Pattern）佈置的紅色濾色器、綠色濾色器或藍色濾色器（R、G、B）。

微透鏡134可以形成在濾色器132上方。每個微透鏡134可以形成為具有預定曲率半徑（RoC）的凸形形狀，以將入射光彙聚到對應單位像素（PX）的光電轉換元件114上。

第二層疊結構200可以包括第二基板層210、第二互連層220、接合絕緣層230和矽通孔（TSV）結構240。

第二基板層210可以包括第二基板212和多個邏輯電晶體214。

第二基板212可以包括第二前表面以及面向第二前表面或與第二前表面相反的第二後表面。第二基板212的第二前表面可以與第二互連層220接觸，並且邏輯電晶體214可以形成在第二基板212的第二前表面上。第二基板212可以與第一基板112由相同的材料形成或包括相同的材料。

邏輯電晶體214可以形成在第二基板212的第二前表面上方以連接到第二金屬線224。邏輯電晶體214可以產生用於控制單位像素（PX）的操作的控制訊號，並且可以處理從單位像素（PX）輸出的像素訊號。例如，邏輯電晶體214可以包括構成或包括圖1所示的列驅動器20、相關雙採樣器（CDS）30、ADC 40、輸出緩衝器50、行驅動器60和時序控制器70的電晶體。邏輯電晶體214可以形成在第二基板212的邏輯區域（LA）中。

第二互連層220可以形成在第二基板212的第二前表面上方，並且可以形成為與第一層疊結構100的第一互連層120接觸。與第二基板212的第二後表面相比，第二互連層220可以形成為更靠近第二基板212的第二前表面。第二互連層220可以包括第二層間絕緣層222、多條第二金屬線（224、225）和多個第二接合焊盤226。

第二層間絕緣層222可以包括形成在邏輯電晶體214、第二金屬線（224、225）和第二接合焊盤226中的任何兩者之間的絕緣材料。例如，第二層間絕緣層222可以包括形成在第二金屬線225與224之間或者第二金屬線224與邏輯電晶體214之間的絕緣材料。第二層間絕緣層222可以包括矽氧化物、矽氮化物或矽氮氧化物中的至少一種。

第二金屬線（224、225）可以形成在第二層間絕緣層222中，並且可以將邏輯電晶體214和第二接合焊盤226彼此電連接。在一些實現方式中，第二金屬線（224、225）可以將邏輯區域LA中的邏輯電晶體214電互連。第二金屬線（224、225）可以形成為多層結構。在第二金屬線（224、225）當中，最上側第二金屬線225可以包括鋁（Al），並且另一第二金屬線224可以包括銅（Cu），但是其它實現方式也是可能的。

第二金屬線225可以連接到第二接合焊盤226，並且電極焊盤（PAD）可以透過直接接合方法接合到佈線接合球。儘管在圖4中電極焊盤（PAD）與第二金屬線225分開示出，但是其它實現方式也是可能的。例如，電極焊盤（PAD）可以是第二金屬線225的一部分。例如，電極焊盤（PAD）可以與第二金屬線225設置在同一層處，並且可以與第二金屬線225的形成同時地形成。

第二金屬線224和電極焊盤（PAD）可以透過TSV結構240連接到第三層疊結構300。在一些實現方式中，第二金屬線（224、225）可以包括沿水平方向延伸的金屬線以及形成為垂直地互連位於不同層中的金屬線的多個通孔（未示出）。

第二接合焊盤226可以將第一層疊結構100的第一互連層120電連接到第二金屬線（224、225）。第二接合焊盤226的底表面可以連接到第二金屬線225，並且第二接合焊盤226的頂表面可以接合到第一接合焊盤126的底表面。第二接合焊盤226的頂表面可以與第二層間絕緣層222的頂表面形成在相同高度處。第二接合焊盤226可以包括銅（Cu）。

接合絕緣層230可以形成在第二基板212的第二後表面下方，以與第二基板212的第二後表面接觸。接合絕緣層230可以是透過第二層疊結構200與第三層疊結構300之間的混合接合形成的絕緣層，並且接合絕緣層230的底表面可以形成為與TSV結構240的底表面具有相同高度。接合絕緣層230可以形成在從第二基板212的第二後表面突出的TSV結構240之間，以便使TSV結構240之間絕緣。

TSV結構240可以穿透第二基板212和接合絕緣層230，以將第二層疊結構200的第二互連層220電連接到第三層疊結構300的第三互連層320。例如，TSV結構240可以將第二互連層220的第二金屬線224和電極焊盤（PAD）電連接到第三互連層320的第三接合焊盤326。TSV結構240的底表面可以與接合絕緣層230的底表面形成在相同高度處。在一些實現方式中，第二層疊結構200和第三層疊結構300可以透過混合接合方法彼此接合，在該混合接合方法中，TSV結構240和第三接合焊盤326在接合介面處彼此直接接合，並且絕緣層（230、322）彼此直接接合。TSV結構240可以包括銅（Cu）。

第三層疊結構300可以包括第三基板層310和第三互連層320。

第三基板層310可以包括第三基板312和多個記憶體電晶體314。

第三基板312可以包括第三前表面以及面向第三前表面或與第三前表面相反的第三後表面。第三基板312的第三前表面可以與第三互連層320接觸，並且記憶體電晶體314可以形成在第三基板312的第三前表面上。第三基板312可以與第二基板212由相同的材料形成或包括相同的材料。

記憶體電晶體314可以形成在第三基板312的第三前表面上方以連接到第三金屬線324。記憶體電晶體314可以構成或包括記憶體電路，該記憶體電路接收由第二層疊結構200的邏輯電路處理的訊號（資料）以及透過電極焊盤（PAD）經由第三金屬線324接收的資料，然後儲存接收到的資料。

第三互連層320可以形成在第三基板312的第三前表面上方以與第二層疊結構200的接合絕緣層230接觸。第三互連層320可以包括第三層間絕緣層322、第三金屬線324和第三接合焊盤326。

第三層間絕緣層322可以包括形成在記憶體電晶體314、第三金屬線324和第三接合焊盤326中的任何兩者之間的絕緣材料。例如，第三層間絕緣層的絕緣材料可以設置在記憶體電晶體314與第三金屬線324之間、第三金屬線324與第三接合焊盤326之間或者記憶體電晶體314與第三接合焊盤326之間。

第三金屬線324可以形成在第三層間絕緣層322中，並且可以將記憶體電晶體314和第三接合焊盤326彼此電連接。此外，第三金屬線324可以將記憶體電晶體314彼此電連接。第三金屬線324可以包括銅（Cu），並且可以形成為多層結構。在一些實現方式中，第三金屬線324可以包括沿水平方向延伸的金屬線以及形成為垂直地互連位於不同層中的金屬線的多個通孔（未示出）。

第三接合焊盤326可以將第二層疊結構200的TSV結構240電連接到第三金屬線324。第三接合焊盤326的底表面可以連接到第三金屬線324。第三接合焊盤326的頂表面可以形成為與第三層間絕緣層322的頂表面具有相同高度，並且可以接合到TSV結構240的底表面。在一些實現方式中，第二層疊結構200和第三層疊結構300可以透過混合接合方法彼此接合，在該混合接合方法中，TSV結構240和第三接合焊盤326在接合介面處彼此直接接合，並且絕緣層（230、322）彼此直接接合。第三接合焊盤326可以包括銅（Cu）。

圖5至圖12是例示基於所揭露的技術的一些實現方式的用於形成圖4中所示的結構的方法的示例的截面圖。

參照圖5，第一層疊結構100’和第二層疊結構200’中的每一個可以透過單獨（或獨立）工藝形成。

在第一層疊結構100’中，像素電晶體118可以形成在第一基板112’的第一前表面上方，並且第一互連層120可以形成在第一基板112’的第一前表面上方。

第一互連層120可以具有其中第一金屬線124在第一層間絕緣層122內形成為多層結構並且設置在不同層中的第一金屬線124透過通孔彼此連接的結構。例如，第一層間絕緣層122可以形成為依次層疊有多個絕緣層的結構。在形成每個絕緣層之後，形成為穿透對應絕緣層的通孔可以被形成，並且金屬線可以被圖案化以連接到對應絕緣層上的通孔。第一金屬線124可以包括銅（Cu）。

其中透過將金屬線連接到通孔而形成阻擋結構的密封環結構128可以形成在與將在第一層間絕緣層122中形成焊盤開口區域的區域（以下稱為焊盤開口（PO）預定區域）相鄰的區域中。密封環結構128可以與第一金屬線124電隔離，並且當在平面圖中觀察時可以形成為圍繞焊盤開口（PO）預定區域。

像素電晶體118和第一互連層120可以以與先前技術中的方式相同的方式形成。

在形成第一金屬線124之後，可以形成與最上側第一金屬線連接的第一接合焊盤126。第一接合焊盤126的頂表面可以形成為與第一層間絕緣層122的頂表面具有相同高度。例如，可以透過例如化學機械拋光（CMP）工藝的平坦化工藝使第一互連層120的頂表面平坦化，使得第一接合焊盤126的頂表面和第一層間絕緣層122的頂表面可以設置在相同高度處。第一接合焊盤126可以與第一金屬線124由相同的材料形成。

在第二層疊結構200’中，邏輯電晶體214可以形成在第二基板212’的第二前表面上方，並且第二互連層220可以形成在第二基板212’的第二前表面上方。

在第二互連層220中，第二金屬線（224、225）可以在第二層間絕緣層222內形成為多層結構，並且設置在不同層中的第二金屬線（224、225）可以透過通孔彼此連接。例如，第二層間絕緣層222可以形成為依次層疊有多個絕緣層的結構。在形成每個絕緣層之後，形成為穿透絕緣層的通孔可以被形成，並且金屬線可以被圖案化以連接到對應絕緣層上的通孔。

在第二金屬線（224、25）中，最上側第二金屬線225可以與設置在最上側第二金屬線225下方的其它第二金屬線224由不同的材料形成。例如，第二金屬線224可以包括銅（Cu），並且最上側第二金屬線225可以包括鋁（Al）。

電極焊盤（PAD）可以與第二金屬線225包括相同的材料，並且可以與第二金屬線225設置在同一層處。例如，當形成第二金屬線225時，電極焊盤（PAD）可以形成為寬的平板形狀。

在形成第二金屬線225和電極焊盤（PAD）之後，可以形成連接到第二金屬線225的第二接合焊盤226。第二接合焊盤226的頂表面可以形成為與第二層間絕緣層222的頂表面具有相同高度。

參照圖6，第一層疊結構100’和第二層疊結構200’可以使用混合接合方法彼此接合，在該混合接合方法中，第一接合焊盤126和第二接合焊盤226彼此接合。

隨後，可以透過整體蝕刻第二基板212’的第二後表面以減小基板的厚度來形成第二基板212。例如，可以透過使用濕法減薄工藝拋光第二基板212’的第二後表面來減小基板的厚度。此時，基板的厚度可以減小到預定厚度。

隨後，可以在第二基板212的第二後表面上方形成接合絕緣層230。

參照圖7，可以形成貫通孔（232、234）以使電極焊盤（PAD）和第二金屬線224暴露。

例如，在焊盤區域中，可以形成穿透接合絕緣層230和第二基板212以暴露電極焊盤（PAD）的貫通孔232，使得第二層間絕緣層222的一部分被蝕刻。另外，在形成有邏輯電路的區域中，可以形成穿透接合絕緣層230和第二基板212以暴露第二金屬線224當中的最上側第二金屬線的貫通孔234，使得第二層間絕緣層222的一部分被蝕刻。

在貫通孔232和234中，接合絕緣層230和第二基板212穿過的第一區域以及第二層間絕緣層222被蝕刻的第二區域可以以在第一區域與第二區域之間出現階梯差的方式形成為具有不同寬度的貫通孔。例如，可以依次蝕刻接合絕緣層230和第二基板212以暴露第二層間絕緣層222，從而導致形成第一貫通孔。隨後，可以蝕刻第二層間絕緣層222以暴露第二金屬線224和電極焊盤（PAD），從而導致形成第二貫通孔，每個第二貫通孔具有比第一貫通孔的寬度小的寬度。

參照圖8，可以形成導電材料（例如，銅）以填充貫通孔232和234，使得可以形成連接到電極焊盤（PAD）或第二金屬線224的TSV結構240。

參照圖9，可以透過與第一層疊結構100和第二層疊結構200的工藝不同的單獨工藝來形成第三層疊結構300。例如，可以在第三基板312的第三前表面上方形成記憶體電晶體314，並且可以在第三基板312的第三前表面上方形成第三互連層320，從而導致形成第三層疊結構300。

第三互連層320可以形成為其中第三金屬線324在第三層間絕緣層322內形成為多層結構並且設置在不同層中的第三金屬線324透過通孔彼此連接的結構。例如，第三層間絕緣層322可以形成為其中依次層疊有多個絕緣層的結構。在形成每個絕緣層之後，形成為穿透對應絕緣層的通孔被形成，並且金屬線可以被圖案化以連接到絕緣層上的通孔。第三金屬線324可以包括銅（Cu）。

在形成第三金屬線324之後，可以形成連接到最上側第三金屬線的第三接合焊盤326。第三接合焊盤326的頂表面可以形成為與第三層間絕緣層322的頂表面具有相同高度。

在一些實現方式中，儘管為了便於描述，上述實施方式已經揭露了在形成第一層疊結構100’和第二層疊結構200之後形成第三層疊結構300，但是形成第一層疊結構100’、第二層疊結構200和第三層疊結構300的順序不重要，因為第一層疊結構100’、第二層疊結構200和第三層疊結構300中的每一個是透過單獨（或獨立）工藝形成的。

參照圖10，可以使用混合接合方法將第三層疊結構300接合到第二層疊結構200，在該混合接合方法中，第三接合焊盤326和TSV結構240彼此接合。

參照圖11，可以透過整體蝕刻第一基板112’的第一後表面以減小基板的厚度來形成第一基板112。例如，可以透過使用濕法減薄工藝拋光第一基板112’的第一後表面來減小基板的厚度。此時，基板的厚度可以減小到預定厚度。

隨後，可以在第一基板112中形成光電轉換元件114和像素隔離結構116。

然後，可以在第一基板112的第一後表面上方形成光接收層130。例如，可以在第一基板112的第一後表面上方形成濾色器132，並且可以在濾色器132上方形成微透鏡134。

參照圖12，焊盤開口（PO）預定區域的第一基板112、第一層間絕緣層122和第二層間絕緣層222可以被蝕刻以暴露電極焊盤（PAD），從而導致形成焊盤開口（PO）區域。

此後，佈線接合球可以形成在電極焊盤（PAD）上方，以便透過佈線接合工藝直接接合到電極焊盤（PAD）。

儘管為了便於描述，上述實施方式已經揭露了在影像感測裝置中使用層疊結構的示例情況，但是其它實現方式也是可能的，並且所揭露的技術的實現方式也可以容易地應用於被配置成具有各種功能的各種半導體裝置。

例如，記憶體裝置的單元陣列可以形成在第一層疊結構100的第一基板112中，並且用於將資料儲存在單元陣列中或讀出儲存在單元陣列中的資料的電路元件可以形成在第二層疊結構200的第二基板212中。另外，被配置成使用儲存在單元陣列中的資料來提供各種服務的應用電路可以形成在第三層疊結構300的第三基板312中。

如從以上描述中顯而易見的，基於所揭露的技術的一些實現方式的半導體裝置可以在透過層疊被設計成執行不同功能的基板層來執行各種功能的同時減小晶片尺寸。

所揭露的技術的實施方式可以提供能夠透過上述專利文件直接或間接地認識到的各種效果。

儘管已經描述了多個例示性實施方式，但是應當理解，可以基於在本專利文件中描述和/或例示的內容來設計所揭露的實施方式和其它實施方式的各種修改或增強。

10:像素陣列 20:列驅動器 30:相關雙採樣器（CDS） 40:類比數位轉換器（ADC） 50:輸出緩衝器 60:行驅動器 70:時序控制器 80:記憶體裝置 100:第一層疊結構 100’:第一層疊結構 110:第一基板層 110’:(未說明) 112:第一基板 112’:第一基板 114:光電轉換元件 116:像素隔離結構 118:像素電晶體 120:第一互連層 122:第一層間絕緣層 124:第一金屬線 126:第一接合焊盤 128:密封環結構 130:光接收層 132:濾色器 134:微透鏡 200:第二層疊結構 200’:第二層疊結構 210:第二基板層 210’:(未說明) 212:第二基板 212’:第二基板 214:邏輯電晶體 220:第二互連層 222:第二層間絕緣層 224:第二金屬線 225:第二金屬線 226:第二接合焊盤 230:接合絕緣層 232:貫通孔 234:貫通孔 240:矽通孔（TSV）結構 300:第三層疊結構 310:第三基板層 312:第三基板 314:記憶體電晶體 320:第三互連層 322:第三層間絕緣層 324:第三金屬線 326:第三接合焊盤 LA:邏輯區域 PA:像素區域 PAD:電極焊盤 PO:焊盤開口 PX:單位像素 X-X’:線

當結合附圖考慮時，參照以下具體實施方式，所揭露的技術的上述和其它特徵以及有益方面將變得容易明白。 圖1是例示基於所揭露的技術的一些實現方式的影像感測裝置的示例的方塊圖。 圖2是示意性地例示基於所揭露的技術的一些實現方式的影像感測裝置的示例結構的立體圖。 圖3是例示基於所揭露的技術的一些實現方式的圖2中所示的影像感測裝置的平面佈置結構的示例的平面圖。 圖4是例示基於所揭露的技術的一些實現方式的沿著圖3中所示的線X-X’截取的影像感測裝置的示例的截面圖。 圖5至圖12是例示基於所揭露的技術的一些實現方式的用於形成圖4中所示的結構的方法的示例的截面圖。

100:第一層疊結構

110:第一基板層

112:第一基板

114:光電轉換元件

116:像素隔離結構

118:像素電晶體

120:第一互連層

122:第一層間絕緣層

124:第一金屬線

126:第一接合焊盤

128:密封環結構

130:光接收層

132:濾色器

134:微透鏡

200:第二層疊結構

210:第二基板層

212:第二基板

214:邏輯電晶體

220:第二互連層

222:第二層間絕緣層

224:第二金屬線

225:第二金屬線

226:第二接合焊盤

230:接合絕緣層

240:矽通孔(TSV)結構

300:第三層疊結構

310:第三基板層

312:第三基板

314:記憶體電晶體

320:第三互連層

322:第三層間絕緣層

324:第三金屬線

326:第三接合焊盤PAD電極焊盤

PO:焊盤開口

Claims (20)

1. 一種半導體裝置，所述半導體裝置包括： 第一層疊結構，被配置成包括第一基板和第一互連層，所述第一基板具有透過入射光的轉換來產生像素訊號的單位像素，所述第一互連層具有連接到所述單位像素的第一導電線； 第二層疊結構，被配置成包括第二基板，具有操作所述單位像素以讀出從所述單位像素產生的所述像素訊號的第一電路元件，所述第二層疊結構還包括第二互連層和第一互連通孔結構，所述第二互連層具有電極焊盤和連接到所述第一電路元件的第二導電線，所述第一互連通孔結構形成為穿透所述第二基板； 第三層疊結構，被配置成包括第三基板和第三互連層，所述第三基板被配置成具有處理從所述第二層疊結構接收到的訊號的第二電路元件，所述第三互連層具有連接到所述第二電路元件的第三導電線；以及 焊盤開口區域，設置在包括所述單位像素的像素區域外部，並且使所述電極焊盤的頂表面暴露於外部， 其中， 所述第一層疊結構設置在所述第二層疊結構上方，使得所述第一互連層和所述第二互連層彼此接合， 所述第二層疊結構設置在所述第三層疊結構上方，使得所述第二互連層與所述第三互連層間隔開地設置，並且 所述第一互連通孔結構的第一表面與所述電極焊盤的底表面接觸，並且所述第一互連通孔結構的與所述第一表面相反的第二表面接合到所述第三互連層。
2. 如請求項1所述的半導體裝置，其中，所述第二層疊結構包括： 接合絕緣層，設置成與所述第二基板的後表面接觸，所述第二基板的後表面定位成與接觸所述第二互連層的前表面相反。
3. 如請求項2所述的半導體裝置，其中， 所述第一互連通孔結構包括形成為穿透所述第二基板和所述接合絕緣層的第一矽通孔(through silicon via, TSV)結構，並且所述第二表面與所述接合絕緣層的底表面位於相同高度處。
4. 如請求項3所述的半導體裝置，其中，所述第一TSV結構包括： 第一區域，穿透所述第二基板； 第二區域，穿透所述接合絕緣層；以及 第三區域，從所述第一區域延伸到所述電極焊盤， 其中， 所述第一區域和所述第三區域具有彼此不同的寬度。
5. 如請求項4所述的半導體裝置，其中， 所述第一區域和所述第二區域具有相同的寬度。
6. 如請求項1所述的半導體裝置，其中， 所述焊盤開口區域形成為穿透所述第一基板和所述第一互連層，使得所述第二互連層被部分地蝕刻。
7. 如請求項1所述的半導體裝置，其中， 所述第二導電線包括一條或更多條最上側導電線以及設置在所述一條或更多條最上側導電線下方的一條或更多條其它導電線，並且所述一條或更多條最上側導電線具有與所述一條或更多條其它導電線的材料不同的材料。
8. 如請求項7所述的半導體裝置，其中， 所述電極焊盤與所述一條或更多條最上側導電線包括相同的材料。
9. 如請求項1所述的半導體裝置，其中， 所述第一互連層包括與所述第一導電線當中的一條或更多條最上側導電線連接的第一接合焊盤；並且 所述第二互連層包括與所述第二導電線當中的一條或更多條最上側導電線連接的第二接合焊盤， 其中， 所述第一接合焊盤和所述第二接合焊盤彼此直接接合。
10. 如請求項1所述的半導體裝置，其中，所述第三互連層包括： 第三接合焊盤，所述第三接合焊盤直接接合到所述第一互連通孔結構的所述第二表面。
11. 如請求項1所述的半導體裝置，所述半導體裝置還包括： 第二互連通孔結構，形成為穿透所述第二基板，並且被配置成將所述第二導電線電連接到所述第三導電線。
12. 如請求項1所述的半導體裝置，其中，所述第一互連層還包括： 密封環結構，形成為圍繞所述焊盤開口區域。
13. 一種半導體裝置，所述半導體裝置包括： 第一基板，被配置成包括第一前表面以及面向所述第一前表面或與所述第一前表面相反的第一後表面； 第二基板，與所述第一基板間隔開地設置並被配置成層疊在所述第一基板上方，並且包括第二前表面以及面向所述第二前表面或與所述第二前表面相反的第二後表面； 第三基板，與所述第二基板間隔開地設置並被配置成層疊在所述第二基板上方，並且包括第三前表面以及面向所述第三前表面或與所述第三前表面相反的第三後表面； 第一互連層，設置在所述第一前表面上方以及所述第一基板與所述第二基板之間，所述第一互連層被配置成包括第一導電線； 第二互連層，設置在所述第二前表面與所述第一互連層之間，並且被配置成包括電極焊盤和第二導電線； 第三互連層，設置在所述第二後表面與所述第三前表面之間，並且被配置成包括第三導電線； 第一互連通孔結構，形成為穿透所述第二基板，並且被配置成將所述電極焊盤連接到所述第三導電線；以及 第二互連通孔結構，形成為穿透所述第二基板，並且被配置成將所述第二導電線連接到所述第三導電線。
14. 一種製造半導體裝置的方法，包括以下步驟： 形成第一層疊結構、第二層疊結構和第三層疊結構，在所述第一層疊結構中，具有第一接合焊盤的第一互連層形成在第一基板的第一前表面上方，在所述第二層疊結構中，具有第二接合焊盤和電極焊盤的第二互連層形成在第二基板的第二前表面上方，在所述第三層疊結構中，具有第三接合焊盤的第三互連層形成在第三基板的第三前表面上方； 將所述第一層疊結構設置在所述第二層疊結構上方，使得所述第一接合焊盤和所述第二接合焊盤彼此直接接合； 透過對所述第二基板和所述第二互連層進行蝕刻來形成穿透所述第二基板並接觸所述電極焊盤的互連通孔結構；以及 將所述第三層疊結構設置在所述第二層疊結構上方，使得所述互連通孔結構和所述第三接合焊盤彼此直接接合。
15. 如請求項14所述的方法，其中，形成所述互連通孔結構的步驟包括以下步驟： 透過蝕刻所述第二基板來形成具有第一寬度的第一貫通孔； 透過蝕刻所述第二互連層來形成具有比所述第一寬度小的第二寬度的第二貫通孔以暴露所述電極焊盤；以及 形成導電材料以填充所述第一貫通孔和所述第二貫通孔。
16. 如請求項14所述的方法，還包括以下步驟： 在將所述第一層疊結構設置在所述第二層疊結構上方之後並且在形成所述互連通孔結構之前， 對所述第二基板進行蝕刻以將所述第二基板的厚度減小到預定厚度。
17. 如請求項16所述的方法，還包括以下步驟： 在所述第二基板的所述蝕刻之後， 在所述第二基板的後表面上方形成接合絕緣層，所述第二基板的所述後表面定位成與所述第二基板的其上形成有所述第二互連層的頂表面相反。
18. 如請求項17所述的方法，其中，形成所述互連通孔結構的步驟包括以下步驟： 透過依次蝕刻所述接合絕緣層和所述第二基板來形成具有第一寬度的第一貫通孔； 透過蝕刻所述第二互連層來形成具有比所述第一寬度小的第二寬度的第二貫通孔以暴露所述電極焊盤；以及 形成導電材料以填充所述第一貫通孔和所述第二貫通孔。
19. 如請求項14所述的方法，還包括以下步驟： 在所述第二層疊結構上設置所述第三層疊結構之後， 蝕刻所述第一基板以將所述第一基板的厚度減小到預定厚度； 在所述第一基板中形成光電轉換元件和使所述光電轉換元件彼此隔離的像素隔離結構；以及 在所述第一基板上方形成濾色器和微透鏡。
20. 如請求項14所述的方法，其中， 透過蝕刻所述第一基板、所述第一互連層和所述第二互連層來形成暴露所述電極焊盤的焊盤開口區域。