CN113284878A - 半导体器件 - Google Patents

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semiconductor device
layer
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Samsung Electronics Co Ltd
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Abstract

本公开涉及半导体器件。一种半导体器件包括：第一子芯片，包括由多个第一通路互连的多个第一金属层；第二子芯片，包括由多个第二通路互连的多个第二金属层；绝缘层，插置在第一子芯片和第二子芯片之间，其中绝缘层包括形成在第一子芯片的表面上的第一绝缘层和形成在第二子芯片的表面上的第二绝缘层；连接区，布置在绝缘层中且将第一金属层电连接到第二金属层；以及贯通通路，从第二子芯片的远离第一子芯片的表面穿入第二子芯片，且被电连接到第二金属层，其中第一通路、第二通路、以及连接区至少之一与贯通通路横向间隔开，以及其中至少一个阻挡层被设置在绝缘层中。

Description

半导体器件
本申请是申请日为2016年9月23日且题为“半导体器件”的第201610847066.3号发明专利申请的分案申请。
技术领域
本公开涉及半导体器件及其制造方法，更具体地，涉及包括在晶片级阶段层叠的半导体芯片的半导体器件及其制造方法。
背景技术
由于半导体器件的小尺寸、多功能性和/或低成本特性，其被认为是电子工业中的重要元件。半导体器件可以被分类成用于存储数据的存储器件、用于处理数据的逻辑器件、以及包含存储元件和逻辑元件两者的混合器件。由于对具有快速和/或低功耗的电子器件的增长的需求，需要半导体器件提供高可靠性、高性能和/或多功能。为满足这些技术需求，半导体器件的复杂性和/或集成密度越来越高。
图像传感器是将光学图像转变为电信号的器件。随着计算机和通信产业的增长的发展，在诸如数码相机、摄像机、个人通信系统、游戏机、监控摄像机、用于医疗应用的微型照相机和/或机器人的各种应用中，存在对高性能图像传感器的增长的需求。
图像传感器可以大体上被分类为电荷耦合器件(CCD)图像传感器和互补金属氧化物半导体(CMOS)图像传感器。CMOS图像传感器用简单的操作方法操作，并且被配置为具有集成在单个芯片上的信号处理电路，因此可以实现包括按比例缩小的CMOS图像传感器的产品。此外，CMOS图像传感器可以以相对低的耗电工作，因此，它们可应用于具有低电池容量的产品(例如便携式电子装置)。
发明内容
本发明构思的一些实施方式提供具有I/O互连结构的半导体器件及其制造方法，所述I/O互连结构具有改善的结构稳定性。
根据一些实施方式，一种半导体器件包括包含第一衬底、在第一衬底上的第一金属层、以及在第一金属层之间的第一通路组的第一子芯片，第一通路组包括电互连第一金属层的多个通路。所述器件还包括包含第二衬底、在第二衬底上的第二金属层、以及在第二金属层之间的第二通路组的第二子芯片，第二通路组包括电互连第二金属层的多个通路。连接层被布置在第一子芯片和第二子芯片之间并且包括将第一金属层电连接到第二金属层的连接区。贯通通路穿过第二衬底且被电连接到第二金属层。第一通路组、第二通路组和连接区中的至少一个与贯通通路横向地间隔开。所述器件可以进一步包括在第二衬底的第一表面上的输入/输出(I/O)焊盘，其中贯通通路被电连接到输入/输出焊盘，并且其中第二金属层被布置在第二衬底的第二表面上，所述第二表面在第二衬底的与第一表面相反的一侧。
本发明构思的另外的实施方式提供一种半导体器件，其包括包含第一衬底和在第一衬底上的第一金属层的第一子芯片、包含第二衬底和在第二衬底上的第二金属层的第二子芯片、以及布置在第一子芯片和第二子芯片之间且将第一金属层电连接到第二金属层的连接区。贯通通路穿过第二衬底并且被电连接到第二金属层。第一金属层、连接区和第二金属层被插置在第一衬底和第二衬底之间。连接区与贯通通路横向地间隔开。
另外的实施方式提供一种器件，其包括包含第一衬底和在第一衬底上的第一层间绝缘层的第一子芯片、以及层叠在第一子芯片上并且包含第二衬底和在第二衬底上的第二层间绝缘层的第二子芯片。贯通通路穿过第二衬底。所述器件进一步包括布置在第一子芯片和第二子芯片之间并且电互连第一子芯片和第二子芯片的居间层，居间层包括插置在第一和第二层间绝缘层之间的绝缘层以及在绝缘层中且被电连接到贯通通路的连接区。连接区与贯通通路横向地间隔开。
另外的实施方式提供制造半导体器件的方法。第一金属层和第一通路组被形成在第一衬底上，第一通路组包括电互连第一金属层的多个通路。第一连接图案被形成在第一金属层上。第二金属层和第二通路组被形成在第二衬底上，第二通路组包括电互连第二金属层的多个通路。第二连接图案被形成在第二金属层上。第一衬底和第二衬底被层叠从而使第一连接图案和第二连接图案接触并形成连接区。孔被形成，暴露第二金属层的一部分。孔与第一通路组、第二通路组和连接区中的至少一个横向地间隔开。贯通通路被形成在孔中。所述方法可以进一步包括形成在第二衬底的第一表面上并且被电连接到贯通通路的输入/输出焊盘，其中第二金属层被形成在第二衬底的相反一侧上的第二表面上。在一些实施方式中，孔与连接区横向地间隔开。
再一些实施方式提供一种器件，其包括包含由第一通路互连的多个第一金属层的第一集成电路衬底、以及在第一集成电路衬底上并且包含由第二通路互连的第二金属层的第二集成电路衬底。所述器件还包括布置在第一集成电路衬底和第二集成电路衬底之间的绝缘层、以及在绝缘层中且将第一金属层中的第一个电连接到第二金属层中的第一个的连接区。所述器件进一步包括在第二集成电路衬底上的键合焊盘、以及从键合焊盘延伸并且进入第二集成电路衬底内以接触第二金属层中的第二个的贯通通路。贯通通路被安置从而不重叠第一通路、第二通路和连接区中的至少一个。
在另外的方法实施方式中，制造半导体器件的方法包括：形成包括由第一通路互连的多个第一金属层的第一集成电路衬底；以及形成第一连接层，第一连接层在第一集成电路衬底上并且包括第一绝缘层，第一绝缘层具有在其中的与第一金属层中的第一个接触的第一连接图案。所述方法进一步包括：形成在第一集成电路衬底上并且包括由第二通路互连的第二金属层的第二集成电路衬底；以及形成第二连接层，第二连接层在第二集成电路衬底上并且包括第二绝缘层，第二绝缘层具有在其中的与第二金属层中的第一个接触的第二连接图案。第一集成电路衬底和第二集成电路衬底被层叠以使第一连接图案和第二连接图案接触并形成连接区。贯通通路被形成为从键合焊盘延伸并进入第二集成电路内以接触第二金属层中的第二个。贯通通路被安置从而不重叠第一通路、第二通路和连接区中的至少一个。
附图说明
由以下结合附图的简要描述，示例实施方式将被更加清楚地理解。附图描绘非限制性的，如本文所述的示例实施方式。
图1是示出根据本发明构思的一些实施方式的半导体封装的剖视图。
图2是放大剖视图，其示出根据本发明构思的一些实施方式的半导体芯片的一部分(例如与图1的区域‘M’相应的部分)。
图3是放大剖视图，其示出根据一比较示例的半导体芯片的一部分(例如与图1的区域‘M’相应的部分)。
图4A到4D是示出用于制造半导体芯片的操作的剖视图。
图5到8是放大剖视图，其示出根据本发明构思的一些实施方式的半导体芯片的一部分(例如与图1的区域‘M’相应的部分)。
图9是示出根据本发明构思的一些实施方式的半导体封装的剖视图。
图10是放大剖视图，其示出根据本发明构思的一些实施方式的半导体芯片的一部分(例如与图9的区域‘M’相应的部分)。
图11是根据本发明构思的一些实施方式的图像传感器的框图。
图12是电路图，其示出根据本发明构思的一些实施方式的按像素阵列设置的单位像素的一示例。
图13是剖视图，其示出配备有根据本发明构思的一些实施方式的图像传感器芯片的半导体封装。
图14是放大剖视图，其示出根据本发明构思的一些实施方式的图像传感器芯片的一部分(例如与图13的区域‘M’相应的部分)。
具体实施方式
图1是示出根据本发明构思的一些实施方式的半导体封装的剖视图。
参考图1，半导体芯片20可以被安装在封装基板10上。作为一示例，封装基板10可以是印刷电路板(PCB)。封装基板10可以包括设置在其顶表面和底表面中的一个或其顶表面和底表面两者上的电路图案(未示出)。电路图案中的至少一个可以被电连接到第一外部焊盘2，第一外部焊盘2可以被设置在封装基板10的底表面上。外部端子4(例如焊料凸块或焊球)可以被分别固着在第一外部焊盘2上以将封装基板10电连接到外部设备。电路图案中的至少另一个可以被电连接到第二外部焊盘6，第二外部焊盘6可以被设置在封装基板10的顶表面上。
半导体芯片20可以具有面向封装基板10的第一表面20a，以及与第一表面20a背对的第二表面20b。在一些实施方式中，半导体芯片20可以包括垂直层叠在封装基板10上的第一子芯片CH1和第二子芯片CH2。第一和第二子芯片CH1和CH2可以在晶片层级上彼此物理和电地联接，从而构成半导体芯片20。第一子芯片CH1可以包括第一集成电路IC1，第二子芯片CH2可以包括第二集成电路IC2。
键合焊盘8可以被设置在半导体芯片20的第二表面20b上。键合焊盘8可以被电连接到第一和第二集成电路IC1和IC2。换言之，键合焊盘8可以被配置为允许信号经其被施加到第一和第二集成电路IC1和IC2或被从第一和第二集成电路IC1和IC2接收。
半导体芯片20可以被用粘合层15固着到封装基板10。粘合层15可以被插置在半导体芯片20的第一表面20a和封装基板10的顶表面之间。粘合层15可以是绝缘层或胶带(例如包含环氧树脂或基于硅树脂的材料)。
导线7可以被设置为将半导体芯片20的键合焊盘8分别电连接到封装基板10的第二外部焊盘6。半导体芯片20可以通过导线7与外部控制器(未示出)通信。导线7可以被用于将诸如包含地址和命令数据的控制信号、电压信号以及任何其它数据的各种数据从控制器传输到半导体芯片20。
封装基板10上的模制层9可以覆盖半导体芯片20和导线7。模制层9可以保护半导体芯片20和导线7以抵御外部环境。模制层9可以包括环氧树脂模塑料(EMC)。
图2是放大剖视图，该放大剖视图示出根据本发明构思的一些实施方式的半导体芯片的一部分(例如与图1的区域‘M’相应的部分)。参考图1和2，半导体芯片20可以包括第一子芯片CH1、第二子芯片CH2以及第一和第二子芯片CH1和CH2之间的居间层300。第一子芯片CH1和第二子芯片CH2可以被垂直层叠，居间层300可以被设置为将第一和第二子芯片CH1和CH2物理和电地互连。
第一子芯片CH1可以包括第一集成电路IC1，第二子芯片CH2可以包括第二集成电路IC2。作为一示例，第一子芯片CH1可以是逻辑芯片。第一集成电路IC1可以包括用于处理数据的逻辑单元和用于控制逻辑单元的操作的控制和/或电源电路。在一些实施方式中，第二子芯片CH2可以是存储芯片中的一种(例如DRAM芯片或快闪(FLASH)存储芯片)。第二集成电路IC2可以包括用于存储数据的存储单元和用于控制存储单元的操作的控制和/或电源电路。
第一子芯片CH1可以包括第一衬底100、下部层间绝缘层110-180、下部金属层M11-M14和下部通路组V11-V13。第一衬底100可以具有顶表面100a和底表面100b。底表面100b可以是图1所示的半导体芯片20的第一表面20a。第一衬底100可以是硅衬底、锗衬底或硅锗衬底。
第一集成电路IC1可以被布置在第一衬底100的顶表面100a上。第一集成电路IC1可以包括多个第一晶体管TR1。第一晶体管TR1可以构成逻辑单元。第一晶体管TR1中的每个可以包括栅电极和布置在栅电极两侧的杂质区。杂质区可以被形成在第一衬底100中并且可以用杂质掺杂。此外，器件隔离层可以被设置在第一衬底100上或第一衬底100内以邻近于晶体管TR1。
下部层间绝缘层110-180可以被层叠在第一衬底100的顶表面100a上。例如，下部层间绝缘层110-180可以由硅氧化物形成或可以包括硅氧化物。第一下部层间绝缘层110可以被设置为覆盖第一晶体管TR1。至少一个第一接触CNT1可以被设置为穿过第一下部层间绝缘层110，并且可以被连接到第一晶体管TR1的杂质区中的一个。
第一下部金属层M11、第二下部金属层M12、第三下部金属层M13和第四下部金属层M14可以分别被设置在第二下部层间绝缘层120、第四下部层间绝缘层140、第六下部层间绝缘层160和第八下部层间绝缘层180中。下部通路组V11-V13可以包括第一到第三下部通路V11、V12和V13。第一到第三下部通路V11、V12和V13可以分别布置在第三下部层间绝缘层130、第五下部层间绝缘层150和第七下部层间绝缘层170中。第一到第三下部通路V11、V12和V13可以被设置为垂直连接下部金属层M11-M14。
在一些实施方式中，下部通路组V11-V13可以是将第一晶体管TR1垂直连接到居间层300的连接区310的多个通路插塞(例如第一到第三下部通路V11、V12和V13)的组。换言之，施加到连接区310的输入/输出(I/O)信号可以通过下部通路组V11-V13被传输到第一晶体管TR1。
第一到第三下部通路V11、V12和V13可以按曲折方式叠置。换言之，下部通路中垂直相邻的一对可以按照它们不重叠的方式布置。例如，第一和第二下部通路V11和V12可以不彼此重叠，第二和第三下部通路V12和V13可以不重叠。
第一下部金属层M11可以被电连接到第一接触CNT1。因此，下部金属层M11-M14可以被电连接到第一晶体管TR1。作为一示例，下部金属层M11-M14和下部通路组V11-V13可以包括金属材料(例如铜(Cu)或钨(W))。
作为一示例，尽管未示出，至少一个金属扩散阻挡层可以被布置在下部层间绝缘层110-180中。金属扩散阻挡层可以包括例如SiN、SiCN、SiOCN、SiON或SiC。金属扩散阻挡层可以防止金属元素从下部金属层M11-M14和下部通路组V11-V13扩散。
第二子芯片CH2可以包括第二衬底200、上部层间绝缘层210-280、上部金属层M21-M24和上部通路组V21-V23。第二衬底200可以具有顶表面200a和底表面200b。底表面200b可以是图1所示的半导体芯片20的第二表面20b。第二衬底200可以是硅衬底、锗衬底或硅锗衬底。
第二集成电路IC2可以被布置在第二衬底200的顶表面200a上。第二集成电路IC2可以包括多个第二晶体管TR2。第二晶体管TR2可以构成存储单元。第二晶体管TR2中的每个可以包括栅电极和布置在栅电极两侧的杂质区。杂质区可以被形成在第二衬底200中并且可以以杂质掺杂。此外，器件隔离层可以被形成在第二衬底200中以邻近于第二晶体管TR2。
上部层间绝缘层210-280可以被层叠在第二衬底200的顶表面200a上。例如，上部层间绝缘层210-280可以由硅氧化物形成或可以包括硅氧化物。第一上部层间绝缘层210可以被设置为覆盖第二晶体管TR2。至少一个第二接触CNT2可以被设置为穿过第一上部层间绝缘层210，并且可以被连接到第二晶体管TR2的杂质区中的一个。
第一上部金属层M21、第二上部金属层M22、第三上部金属层M23和第四上部金属层M24可以分别被设置在第二上部层间绝缘层220、第四上部层间绝缘层240、第六上部层间绝缘层260和第八上部层间绝缘层280中。上部通路组V21-V23可以包括第一到第三上部通路V21、V22和V23。第一到第三上部通路V21、V22和V23可以分别被设置在第三上部层间绝缘层230、第五上部层间绝缘层250和第七上部层间绝缘层270中。第一到第三上部通路V21、V22和V23可以被设置为垂直连接上部金属层M21-M24。
在一些实施方式中，上部通路组V21-V23可以是将连接区310垂直连接到贯通通路TSV(将在以下描述)的多个通路插塞(例如第一到第三上部通路V21、V22和V23)的组。换言之，施加到贯通通路TSV的I/O信号可以通过上部通路组V21-V23被传输到连接区310。
第一到第三上部通路V21、V22和V23可以按曲折方式叠置。换言之，上部通路中垂直相邻的一对可以按它们不重叠的方式布置。例如，第一和第二上部通路V21和V22可以不重叠，第二和第三上部通路V22和V23可以不重叠。
第一上部金属层M21可以被电连接到第二接触CNT2。因此，上部金属层M21-M24可以被电连接到第二晶体管TR2。作为一示例，上部金属层M21-M24和上部通路组V21-V23可以包括金属材料(例如铜(Cu)或钨(W))。
作为一示例，尽管未示出，至少一个金属扩散阻挡层可以被设置在上部层间绝缘层210-280中。金属扩散阻挡层可以防止金属元素从上部金属层M21-M24和上部通路组V21-V23扩散。
居间层300可以包括将下部金属层M11-M14电连接到上部金属层M21-M24的连接区310。连接区310可以包括金属(例如铜(Cu)或钨(W))。
在一些实施方式中，连接区310可以包括被电连接到下部金属层M11-M14中的至少一个的第一连接图案310a和被电连接到上部金属层M21-M24中的至少一个的第二连接图案310b。作为一示例，第一连接图案310a可以被连接到下部金属层M11-M14中的最上层(例如第四下部金属层M14)，第二连接图案310b可以被连接到上部金属层M21-M24中的最下层(例如第四上部金属层M24)。第一连接图案310a和第二连接图案310b可以彼此直接接触，从而形成电连接的信号路径。
居间层300可以进一步包括绝缘层350。连接区310可以被布置为穿过绝缘层350。在一些实施方式中，绝缘层350可以包括第一绝缘层350a和第二绝缘层350b。第一连接图案310a可以被布置在第一绝缘层350a中，第二连接图案310b可以被布置在第二绝缘层350b中。绝缘层350可以包括例如硅氧化物层。
至少一个金属扩散阻挡层360可以被设置在绝缘层350中。作为一示例，所述至少一个金属扩散阻挡层360可以包括布置在第一绝缘层350a下面的第一金属扩散阻挡层360a、布置在第二绝缘层350b上的第三金属扩散阻挡层360c和布置在第一和第二绝缘层350a和350b之间的第二金属扩散阻挡层360b。扩散阻挡层360a、360b、360c可以包括例如SiN、SiCN、SiOCN、SiON或SiC。所述至少一个金属扩散阻挡层360可以抑制金属元素从连接区310扩散。
半导体芯片20可以进一步包括至少一个穿过第二衬底200的贯通通路TSV。贯通通路TSV可以从底表面200b穿透第二衬底200到顶表面200a。此外，贯通通路TSV可以延伸以进一步穿过上部层间绝缘层210-280的一部分(例如第一上部层间绝缘层210)。贯通通路TSV可以被电连接到上部金属层M21-M24中的至少一个。作为一示例，贯通通路TSV可以被连接到上部金属层M21-M24中的最上层(例如第一上部金属层M21)。贯通通路TSV可以由金属材料(例如铜(Cu)或钨(W))形成或可以包括所述金属材料。
贯通通路TSV可以相比于下部通路组V11-V13、上部通路组V21-V23和/或连接区310具有更大的横截面面积。例如，贯通通路TSV的直径可以大于连接区310的直径。
在一些实施方式中，当在俯视图中被观察时，下部通路组V11-V13、上部通路组V21-V23和连接区310中的至少一个可以与贯通通路TSV横向地(即沿平行于基板100、200的方向)间隔开。换言之，在俯视图中，下部通路组V11-V13、上部通路组V21-V23和连接区310中的至少一个可以不与贯通通路TSV重叠。
作为一示例，在俯视图中，下部通路组V11-V13、上部通路组V21-V23、连接区310和贯通通路TSV可以彼此横向地间隔开。在一些实施方式中，在俯视图中，贯通通路TSV可以与构成上部通路组V21-V23的所有通路插塞(例如第一到第三上部通路V21、V22和V23)横向地间隔开。在俯视图中，连接区310可以与上部通路组V21-V23的通路插塞横向地间隔开。此外，在俯视图中，连接区310可以与下部通路组V11-V13的通路插塞(例如第一到第三下部通路V11、V12和V13)横向地间隔开。在俯视图中，贯通通路TSV可以与连接区310横向地间隔开。
图3是示出根据一比较示例的半导体芯片的一部分(例如与图1的区域‘M’相应的部分)的放大剖视图。参考图1和3，在俯视图中，下部通路组V11-V13、上部通路组V21-V23、连接区310和贯通通路TSV可以重叠。此外，第一到第三下部通路V11、V12和V13可以对准，第一到第三上部通路V21、V22和V23可以对准。上部通路组V21-V23重叠贯通通路TSV意味着在俯视图中构成上部通路组V21-V23的通路插塞中的至少一个重叠贯通通路TSV。这对于下部通路组V11-V13是相同的。
当半导体芯片20被操作时，半导体芯片20的内部温度可以增加并且引起半导体芯片20中设置的金属部件的膨胀。在这里，由于贯通通路TSV和连接区310具有相对大的体积，所以贯通通路TSV和连接区310的膨胀可以在相邻部件上施加机械应力。在图3所示的其中下部通路组V11-V13、上部通路组V21-V23、连接区310和贯通通路TSV被垂直叠置为重叠的布置中，机械应力可以达到大到足以引起半导体芯片20的电特性或物理特性上的退化的级别。
再参考图1和2，与参考图3描述的布置不同，根据本发明构思的一些实施方式的半导体芯片20可以被配置成下部通路组V11-V13、上部通路组V21-V23和连接区310中的至少一个不重叠最大的贯通通路TSV的方式。图2所示的布置可以分散或减小应力，从而改善半导体芯片20的结构稳定性。这能减小或防止半导体器件的退化并改善半导体器件的可靠性。
键合焊盘8可以被布置在第二衬底200的底表面200b上。例如，键合焊盘8可以是I/O信号被施加至其上的接触。键合焊盘8可以被电连接到贯通通路TSV。因此，施加到键合焊盘8的I/O信号可以通过贯通通路TSV和上部金属层M21-M24被传输到第二集成电路IC2。施加到键合焊盘8的I/O信号可以通过贯通通路TSV、上部金属层M21-M24、上部通路组V21-V23、连接区310、下部金属层M11-M14和下部通路组V11-V13被传输到第一集成电路IC1。
图4A到4D是示出用于制造半导体芯片的操作的剖视图。为了简明的描述，先前参考图1和2描述的元件可以由类似或相同的附图标记标识，其重复描述可以被省略。
参考图4A，第一子芯片CH1可以被制备。在一些实施方式中，第一集成电路IC1可以形成在第一衬底100上。此后，下部层间绝缘层110-180可以被形成以覆盖第一集成电路IC1。下部金属层M11-M14和下部通路组V11-V13可以被形成在下部层间绝缘层110-180中。
第一子芯片CH1可以在第一子芯片CH1的彼此对立的侧具有顶表面CH1a和底表面CH1b。第一绝缘层350a可以形成在第一子芯片CH1的顶表面CH1a上。第一连接图案310a可以形成在第一绝缘层350a中。第一连接图案310a可以被电连接到下部金属层M11-M14中的至少一个。此外，第一金属扩散阻挡层360a和第二金属扩散阻挡层360b可以被分别形成在第一绝缘层350a的底表面和顶表面上。
参考图4B，第二子芯片CH2可以被制备。在一些实施方式中，第二集成电路IC2可以被形成在第二衬底200上。上部层间绝缘层210-280可以被形成以覆盖第二集成电路IC2。上部金属层M21-M24和上部通路组V21-V23可以被形成在上部层间绝缘层210-280中。
第二子芯片CH2可以在第二子芯片CH2的彼此对立的侧具有顶表面CH2a和底表面CH2b。第二绝缘层350b可以被形成在第二子芯片CH2的顶表面CH2a上。第二连接图案310b可以被形成在第二绝缘层350b中。第二连接图案310b可以被电连接到上部金属层M21-M24中的至少一个。第三金属扩散阻挡层360c和第二金属扩散阻挡层360b可以被分别形成在第二绝缘层350b下方和第二绝缘层350b上。
参考图4C，第一和第二子芯片CH1和CH2可以按第一子芯片CH1的顶表面CH1a面向第二子芯片CH2的顶表面CH2a的方式被层叠。第一连接图案310a和第二连接图案310b可以被物理和电地联接以形成连接区310。第一集成电路IC1和第二集成电路IC2可以通过连接区310、下部和上部金属层M11-M14和M21-M24以及下部和上部通路组V11-V13和V21-V23彼此电连接。
参考图4D，通孔TH可以被形成为穿透第二衬底200。通孔TH可以穿过第二衬底200形成。通孔TH还可以穿透第一上部层间绝缘层210以暴露第一上部金属层M21。
在俯视图中，通孔TH可以与下部通路组V11-V13、上部通路组V21-V23和连接区310中的至少一个分离。例如，通孔TH可以不重叠下部通路组V11-V13、上部通路组V21-V23和连接区310中的任何一个。
再参考图2，导电材料(例如铜(Cu)或钨(W))可以被形成以填充通孔TH，从而形成贯通通路TSV。此后，键合焊盘8可以被形成在贯通通路TSV上。例如，键合焊盘8可以被形成在第二衬底200的底表面200b上并且被电连接到贯通通路TSV。
图5到8是放大剖视图，所述放大剖视图示出根据本发明构思的一些实施方式的半导体芯片的一部分(例如与图1的区域‘M’相应的部分)。为了简明的描述，先前参考图1和2描述的元件可以由类似或相同的附图标记标识，其重复描述可以被省略。
参考图1和5，当在俯视图中观察时，上部通路组V21-V23和下部通路组V11-V13可以实质上重叠。然而，当在俯视图中观察时，下部和上部通路组V11-V13和V21-V23可以不与贯通通路TSV和连接区310中的任何一个重叠。上部通路组V21-V23和下部通路组V11-V13重叠意味着在俯视图中上部通路组V21-V23的通路插塞中的至少一个重叠下部通路组V11-V13的通路插塞中的至少一个。
参考图1和6，当在俯视图中被观察时，上部通路组V21-V23、连接区310和下部通路组V11-V13可以实质上彼此重叠，但是可以不重叠贯通通路TSV。
参考图1和7，当在俯视图中被观察时，贯通通路TSV、上部通路组V21-V23和下部通路组V11-V13可以实质上彼此重叠，但是可以不重叠连接区310。
参考图1和8，当在俯视图中被观察时，上部通路组V21-V23和下部通路组V11-V13可以实质上重叠。贯通通路TSV和连接区310也可以实质上重叠。然而，下部和上部通路组V11-V13和V21-V23可以不重叠贯通通路TSV和连接区310中的任何一个。
图9是示出根据本发明构思的一些实施方式的半导体封装的剖视图。图10是放大剖视图，该放大剖视图示出根据本发明构思的一些实施方式的半导体芯片的一部分(例如与图9的区域‘M’相应的部分)。为了简明的描述，先前参考图1和2描述的元件可以由类似或相同的附图标记标识，其重复描述可以被省略。
参考图9和10，半导体芯片20可以被安装在封装基板10上。在一些实施方式中，半导体芯片20可以包括垂直层叠的第一到第三子芯片CH1、CH2和CH3。第一到第三子芯片CH1、CH2和CH3可以在晶片层级上彼此被物理和电地联接，从而构成半导体芯片20。第一子芯片CH1可以包括第一集成电路IC1，第二子芯片CH2可以包括第二集成电路IC2，第三子芯片CH3可以包括第三集成电路IC3。作为一示例，第三子芯片CH3可以是存储芯片(例如DRAM芯片或FLASH存储芯片)。第三集成电路IC3可以包括用于存储数据的存储单元和用于控制存储单元的操作的控制电路和/或电源电路。
在一些实施方式中，第三子芯片CH3可以被布置在第二子芯片CH2的第二衬底200上。第三子芯片CH3可以包括第三衬底400、附加层间绝缘层410-470、附加金属层M31-M33和附加通路组V31和V32。第三集成电路IC3可以被布置在第三衬底400的顶表面400a上。第三集成电路IC3可以包括多个第三晶体管TR3。至少一个第三接触CNT3可以穿过第一附加层间绝缘层410被连接到第三晶体管TR3中的至少一个。附加层间绝缘层410-470中的最下层(例如470)可以被直接联接到第二衬底200。
半导体芯片20可以进一步包括至少一个穿过第三子芯片CH3和第二衬底200的贯通通路TSV。贯通通路TSV可以穿过第三子芯片CH3并且电连接到附加金属层M31-M33中的至少一个。例如，贯通通路TSV可以被连接到附加金属层M31-M33中的最上层(例如第一附加金属层M31)。贯通通路TSV还可以穿透第二衬底200和第一上部层间绝缘层210，并且电连接到上部金属层M21-M24中的至少一个。因此，第三子芯片CH3和第二子芯片CH2可以通过贯通通路TSV彼此电连接。
键合焊盘8可以被布置在第三衬底400的底表面400b上。例如，键合焊盘8可以用作I/O信号被施加至其上的I/O焊盘。键合焊盘8可以被电连接到贯通通路TSV。
包括三个子芯片CH1、CH2和CH3的半导体芯片作为本发明构思的一些实施方式的一示例被描述，但是本发明构思不限于此。例如，附加子芯片可以被进一步层叠在第三子芯片CH3上。
图11是示出根据本发明构思的一些实施方式的图像传感器的框图。在下文中，互补金属氧化物半导体(CMOS)型图像传感器将参考图11被描述。
参考图11，一种图像传感器可以包括像素阵列PA和信号处理单元CC。像素阵列PA可以被配置为将入射光转换为电信号。像素阵列PA可以包括按矩阵形状布置的多个单位像素(未示出)。像素阵列PA可以通过自信号处理单元CC传输的各种驱动信号驱动，并且可以将被转换的电信号提供到信号处理单元CC。
信号处理单元CC可以被配置为由自像素阵列PA传输的电信号产生图像数据。信号处理单元CC可以包括行驱动器、关联双倍采样器(CDS)、模数转换器(ADC)和定时控制器。行驱动器可以被连接到像素阵列PA中的每行，并且可以产生用于驱动像素阵列PA的行的行驱动信号。例如，行驱动器可以以行为单位驱动像素阵列PA中的多个单位像素。
CDS可以被配置为使用电容器和开关执行关联双倍采样并且输出模拟采样信号。关联双倍采样可以包括计算代表单位像素的复位状态的参考电压和代表与入射光相应的信号分量的输出电压之间的差异。模拟采样信号可以被产生为与有效信号分量具有对应性。CDS可以包括分别被连接到像素阵列PA的列线(column line)的多个CDS电路，并且可以被配置为将模拟采样信号输出到每个列线。
ADC可以将模拟采样信号转换为数字图像信号。ADC可以包括参考信号发生器REF、比较器和缓冲器。参考信号发生器REF可以产生具有恒定斜率的斜坡信号，斜坡信号将作为参考信号被提供至比较器。比较器可以将由CDS产生并通过每个列线输出的模拟采样信号与由REF产生的斜坡信号比较，并且基于该比较产生比较信号，其过渡点(transitionpoint)通过有效信号分量确定。计数器可以执行用于产生计数信号的计数操作，并且可以将计数信号提供到缓冲器。缓冲器可以包括被分别连接到列线的多个锁存电路，响应于每个比较信号的过渡将从计数器输出的计数信号锁存到每个列线，并且将用作图像数据的锁存的计数信号输出到外部。定时控制器可以控制行驱动器、CDS和ADC的操作定时。定时控制器可以将定时信号和控制信号提供至行驱动器、CDS和ADC。
图像传感器的模拟双倍采样已参考图11被描述，但是在某些实施方式中，图像传感器可以被配置为执行数字双倍采样(DDS)。当像素被初始化时，DDS可以将与复位和信号分量有关的模拟信号转换为数字信号，并且从这些数字信号之间的差异获取有效信号分量。
图12是示例性地示出根据本发明构思的一些实施方式的像素阵列的单位像素的电路图。参考图12，单位像素可以包括被用作光检测器件的光电二极管PD，以及构成读出电路的传输晶体管TX、复位晶体管RX、驱动晶体管DX和选择晶体管SX。光电二极管PD可以接收外部光(例如可见光或红外光)并由所述光产生光电荷。在一些实施方式中，单位像素可以连同或替代光电二极管PD地包括光电晶体管、光闸(photo gate)和被钉扎光电二极管(pinned photo diode)中的至少一种。
光电二极管PD中产生的光电荷可以通过传输晶体管TX被传输到浮置扩散结FD。例如，如果传输控制信号TG具有第一电平(例如高电平)，则传输晶体管TX可以被开启，光电二极管PD中产生的光电荷可以通过传输晶体管TX被传输到浮置扩散结FD。
驱动晶体管DX可以用作源极跟随缓冲放大器，并且可以产生被放大以具有与浮置扩散结FD中存储的光电荷的量相应的电平的信号。选择晶体管SX可以响应选择信号SEL将放大信号传输到列线COL。浮置扩散结FD可以被复位晶体管RX复位。例如，在CDS操作的每个周期之后，响应复位信号RS，复位晶体管RX可以释放浮置扩散结FD中存储的光电荷。尽管图12示出了包含一个光电二极管PD和四个MOS晶体管TX、RX、DX和SX的单位像素，但是本发明构思不限于此。
图13是示出配备有根据本发明构思的一些实施方式的图像传感器芯片的半导体封装的剖视图。图14是放大剖视图，所述放大剖视图示出根据本发明构思的一些实施方式的图像传感器芯片的一部分(例如与图13的区域‘M’相应的部分)。为了简明的描述，先前参考图1和2描述的元件可以由类似或相同的附图标记标识，其重复描述可以被省略。
参考图13和14，图像传感器芯片20可以被安装在封装基板10上。此外，支架30可以被设置在封装基板10上以具有与图像传感器芯片20间隔开的顶表面。透明基板40可以邻近于支架30的顶表面布置。
图像传感器芯片20可以具有面向封装基板10的第一表面20a和在图像传感器芯片20的相反侧的第二表面20b。在一些实施方式中，图像传感器芯片20可以包括被垂直层叠在封装基板10上的第一子芯片CH1和第二子芯片CH2。多个微透镜ML可以被布置在图像传感器芯片20的第二表面20b上。
第一子芯片CH1可以是逻辑芯片。第一子芯片CH1可以包括例如参考图11描述的信号处理单元CC。第二子芯片CH2可以是像素阵列芯片。第二子芯片CH2可以包括例如参考图11描述的像素阵列PA。
第二子芯片CH2可以包括被集成在第二衬底200上的光电转换器件PCD、浮置扩散区FDA和读取电路器件。读取电路器件可以是传输晶体管TXT。第二衬底200可以包括通过外延工艺形成的半导体层。例如，第二衬底200可以是以p型杂质掺杂的半导体衬底。
单位像素可以被配置为当光穿过第二衬底200的底表面200b入射到其中时，产生图像数据。换言之，根据本发明构思的一些实施方式的图像传感器芯片20可以是背侧照明的图像传感器，其被配置为由穿过第二衬底200的底表面200b入射至其上的光产生图像数据。
作为一示例，在包括所述单位像素的背侧照明型图像传感器中，多个晶体管可以被布置在第二衬底200的顶表面200a上以传输并放大由入射光产生的电信号(例如光电荷)。滤色片CF和微透镜ML可以被布置在第二衬底200的底表面200b上以引导入射光到光电转换器件PCD中。
光电转换器件PCD可以被形成在第二衬底200中以产生与入射光相应的光电荷。例如，光电转换器件PCD中的每个可以被配置为允许电子空穴对由入射光产生并且被配置为收集这样的电荷(例如电子或空穴)。光电转换器件PCD可以被掺杂以具有与第二衬底200的导电类型不同的导电类型(例如n型)。
如图14所示，光电二极管可以被用于光电转换器件PCD。然而，在某些实施方式中，光电转换器件PCD中的每个可以包括光电二极管、光电晶体管、光闸、被钉扎光电二极管或其组合。
传输晶体管TXT可以被布置在第二衬底200的顶表面200a上以将由光电转换器件PCD产生的光电荷传输到第二衬底200的浮置扩散区FDA中。传输晶体管TXT可以被配置为接收传输信号。在传输信号被启动的情况下，光电荷可以被传输到浮置扩散区FDA。
浮置扩散区FDA可以通过传输晶体管TXT接收光电荷。图像数据可以根据被传输到浮置扩散区FDA的光电荷的量确定。
滤色片CF可以分别被布置在光电转换器件PCD上。滤色片CF可以包括按矩阵形状布置的滤色片的阵列。在一些实施方式中，滤色片阵列可以被配置为形成包括红色、绿色和蓝色滤色片的贝尔图案，例如滤色片CF可以包括红色滤色片、绿色滤色片和蓝色滤色片。在某些实施方式中，滤色片阵列可以包括黄色、品红色和青色滤色片，例如滤色片CF可以包括黄色滤色片、品红色滤色片和青色滤色片。在一些实施方式中，滤色片阵列可以被配置为进一步包括白色滤色片。
微透镜ML可以按它们中的每个面对光电转换器件PCD中的相应的一个的方式被布置在滤色片CF上。微透镜ML中的每个可以被配置为将入射光聚集到光电转换器件PCD中的相应的一个上。在一些实施方式中，多个微透镜ML可以按矩阵排列布置。
抗反射层205可以被设置在滤色片CF和第二衬底200的底表面200b之间。抗反射层205可以被配置为防止入射光被第二衬底200的底表面200b反射。例如，抗反射层205可以是包括至少两个被交替层叠的不同膜的多层结构。抗反射层205的膜可以具有彼此不同的折射率。构成抗反射层205的膜越多，抗反射层205的透射率越高。
上部层间绝缘层210-280可以被层叠在第二衬底200的顶表面200a上。上部金属层M21-M24和上部通路组V21-V23可以被布置在上部层间绝缘层210-280中。第一到第三上部通路V21、V22和V23可以被设置为在垂直方向上将上部金属层M21-M24彼此连接。例如，上部金属层M21-M24可以通过附加的互连被电连接到读取电路器件(例如传输晶体管TXT)。
第一子芯片CH1可以包括多个第一晶体管TR1，其被形成在第一衬底100上并且构成附加读取电路器件和信号处理单元CC。例如，尽管未在图中示出，但是读取电路器件可以包括复位晶体管、驱动晶体管和选择晶体管。在某些实施方式中，包括复位、驱动和选择晶体管的读取电路器件可以被形成在第二衬底200上，但是本发明构思不限于此。
复位晶体管可以接收复位信号。例如，复位晶体管可以接收用于重置浮置扩散区FD的电压。当复位信号被启动时，浮置扩散区FDA中存储的电荷可以被释放，因此浮置扩散区FDA可以被重置。
第一子芯片CH1和第二子芯片CH2可以通过连接区310被彼此电连接。此外，贯通通路TSV可以被布置为穿过第二衬底200。贯通通路TSV可以与第二子芯片CH2中的单位像素水平地分离。贯通通路TSV可以被电连接到上部金属层M21-M24中的至少一个。
键合焊盘8可以被布置在第二衬底200的底表面200b上。作为一示例，键合焊盘8可以用作I/O信号被施加至其上的I/O焊盘。键合焊盘8可以被电连接到穿透底表面200b的贯通通路TSV。
与参考图2描述的类似，当在俯视图中被观察时，下部通路组V11-V13、上部通路组V21-V23和连接区310中的至少一个可以不重叠贯通通路TSV。
根据本发明构思的一些实施方式，一种半导体器件可以包括半导体芯片，在所述半导体芯片中层叠至少两个子芯片。通过调节输入/输出端子、连接区和贯通通路的布置，可以有效分散或减小由其导致的应力。因此，可以防止半导体器件退化，此外可以改善半导体器件的可靠性。
虽然本发明构思的一些实施方式已经被具体示出和描述，但是本领域普通技术人员将理解，可以对其进行形式和细节上的改变，而不背离所附权利要求的精神和范围。
本专利申请要求享有2015年9月24日在韩国知识产权局提交的韩国专利申请第10-2015-0135840号的优先权，在此通过引用合并其全部内容。

Claims (15)

1.一种半导体器件，包括：
第一子芯片，包括由多个第一通路互连的多个第一金属层；
第二子芯片，包括由多个第二通路互连的多个第二金属层；
绝缘层，插置在所述第一子芯片和所述第二子芯片之间，其中所述绝缘层包括形成在所述第一子芯片的表面上的第一绝缘层和形成在所述第二子芯片的表面上的第二绝缘层；
连接区，布置在所述绝缘层中且将所述第一金属层电连接到所述第二金属层；以及
贯通通路，从所述第二子芯片的远离所述第一子芯片的表面穿入所述第二子芯片，且被电连接到所述第二金属层，
其中所述第一通路、所述第二通路、以及所述连接区至少之一与所述贯通通路横向间隔开，以及
其中至少一个阻挡层被设置在所述绝缘层中。
2.如权利要求1所述的半导体器件，其中所述阻挡层为金属扩散阻挡层。
3.如权利要求2所述的半导体器件，其中所述至少一个阻挡层包括：第一金属扩散阻挡层，其沿所述第一绝缘层的面对所述第一子芯片的表面自所述连接区延伸；以及第二金属扩散阻挡层，其沿所述第二绝缘层的面对所述第二子芯片的表面自所述连接区延伸。
4.如权利要求3所述的半导体器件，其中所述第一金属扩散阻挡层和所述第二金属扩散阻挡层包括SiN、SiCN、SiOCN、SiON或SiC。
5.如权利要求3所述的半导体器件，其中所述至少一个阻挡层进一步包括第三金属扩散阻挡层，其在所述第一绝缘层和所述第二绝缘层之间且自所述连接区延伸。
6.如权利要求5所述的半导体器件，其中所述第三金属扩散阻挡层包括SiN、SiCN、SiOCN、SiON或SiC。
7.如权利要求1或3所述的半导体器件，其中所述绝缘层包括硅氧化物层。
8.如权利要求1或3所述的半导体器件，其中所述连接区包括邻近于所述第一子芯片的第一连接图案以及邻近于所述第二子芯片且直接与所述第一连接图案接触的第二连接图案。
9.如权利要求8所述的半导体器件，其中所述第一连接图案和所述第二连接图案中的每个包括铜(Cu)。
10.如权利要求1或3所述的半导体器件，其中所述第一子芯片是逻辑芯片，且所述第二子芯片是存储芯片。
11.如权利要求10所述的半导体器件，其中所述第二子芯片是快闪存储芯片。
12.如权利要求11所述的半导体器件，其中所述第一子芯片包括用于处理数据的逻辑单元和用于控制所述逻辑单元的操作的电路。
13.如权利要求1或3所述的半导体器件，其中所述半导体器件是图像传感器，所述第一子芯片是逻辑芯片，且所述第二子芯片是像素阵列芯片。
14.如权利要求13所述的半导体器件，其中所述第一子芯片包括信号处理单元。
15.如权利要求1或3所述的半导体器件，进一步包括通过所述贯通通路被电连接到所述第二金属层的输入/输出焊盘，
其中所述输入/输出焊盘布置在所述第二子芯片的远离所述第一子芯片的所述表面上。
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