KR20240018250A - 이미지 센서 - Google Patents

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KR20240018250A
KR20240018250A KR1020220096270A KR20220096270A KR20240018250A KR 20240018250 A KR20240018250 A KR 20240018250A KR 1020220096270 A KR1020220096270 A KR 1020220096270A KR 20220096270 A KR20220096270 A KR 20220096270A KR 20240018250 A KR20240018250 A KR 20240018250A
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substrate
gate
substrate layer
insulating layer
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KR1020220096270A
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심은섭
이원석
정해욱
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삼성전자주식회사
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Abstract

본 발명에 따른 이미지 센서는, 본 발명에 따른 이미지 센서는, 제1 기판층, 상기 제1 기판층보다 두꺼운 제2 기판층, 상기 제1 기판층과 상기 제2 기판층 사이에 개재되는 기판간 절연층, 서로 이격되며 상기 제1 기판층의 일부분들에 위치하는 제1 불순물 영역, 한 쌍의 제2 불순물 영역, 및 제3 불순물 영역, 상기 제2 기판층 내에 위치하는 광 감지 소자를 구성하는 포토다이오드 영역, 상기 제1 기판층 및 상기 기판간 절연층을 관통하여 상기 제2 기판층으로 연장되는 게이트 홀을 채우는 수직 게이트인 제1 게이트 전극층을 포함하는 전송 트랜지스터, 및 상기 기판간 절연층을 기준으로 상기 제1 기판층 측에 위치하여 상기 전송 트랜지스터와 연결되는 플로팅 확산 영역을 포함한다.

Description

이미지 센서{Image sensor}
본 발명은 이미지 센서에 관한 것으로, 전송 게이트와 플로팅 확산 영역을 가지는 이미지 센서에 관한 것이다.
이미지 센서는 복수 개의 단위 픽셀들이 2차원 어레이 배열되어 구성된다. 일반적으로 단위 픽셀은 포토다이오드와 같은 광 감지 소자와 복수의 픽셀 트랜지스터들로 구성될 수 있다. 여기서, 복수의 픽셀 트랜지스터들은 예컨대, 전송 트랜지스터(Transfer Transistor), 리셋 트랜지스터(Reset Transistor), 소스 팔로워 트랜지스터(Source Follower Transistor), 및 선택 트랜지스터(Selection Transistor)를 포함할 수 있고, 전송 트랜지스터는 포토 다이오드와 플로팅 확산 영역을 연결한다.
본 발명의 기술적 과제는 광 검출 성능이 향상된 이미지 센서를 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 이미지 센서를 제공한다. 본 발명에 따른 이미지 센서는, 제1 기판층; 상기 제1 기판층보다 두꺼운 제2 기판층; 상기 제1 기판층과 상기 제2 기판층 사이에 개재되는 기판간 절연층; 서로 이격되며 상기 제1 기판층의 일부분들에 위치하는 제1 불순물 영역, 한 쌍의 제2 불순물 영역, 및 제3 불순물 영역; 상기 제2 기판층 내에 위치하는 광 감지 소자를 구성하는 포토다이오드 영역; 상기 제1 기판층 및 상기 기판간 절연층을 관통하여 상기 제2 기판층으로 연장되는 게이트 홀을 채우는 수직 게이트인 제1 게이트 전극층을 포함하는 전송 트랜지스터; 및 상기 기판간 절연층을 기준으로 상기 제1 기판층 측에 위치하여 상기 전송 트랜지스터와 연결되는 플로팅 확산 영역;을 포함한다.
본 발명에 따른 이미지 센서는, 제1 도전형의 불순물을 가지는 제1 기판층; 상기 제1 도전형의 불순물을 가지는 제2 기판층; 상기 제1 기판층과 상기 제2 기판층 사이에 개재되는 기판간 절연층; 상기 제1 기판층의 일부분들에 위치하며 서로 이격되고, 각각 상기 제1 도전형과 다른 제2 도전형의 불순물을 가지는 제1 불순물 영역, 한 쌍의 제2 불순물 영역, 및 제3 불순물 영역; 상기 제2 기판층 내에 위치하며 상기 제2 도전형의 불순물을 가지는 포토다이오드 영역; 상기 제1 기판층 및 상기 기판간 절연층을 관통하여 상기 포토다이오드 영역을 향하여 연장되는 수직 게이트인 제1 게이트 전극층을 포함하는 전송 트랜지스터; 상기 한 쌍의 제2 불순물 영역 사이의 상기 제1 기판층의 부분 상에 배치되는 제2 게이트 전극층을 포함하는 소스 팔로워 트랜지스터; 상기 제1 불순물 영역과 상기 제3 불순물 영역 사이의 상기 제1 기판층의 부분 상에 배치되는 제3 게이트 전극층을 포함하는 리셋 트랜지스터;를 포함하며, 상기 제1 불순물 영역은, 상기 전송 트랜지스터와 연결되는 플로팅 확산 영역 및 상기 리셋 트랜지스터의 소스 영역이다.
본 발명에 따른 이미지 센서는, 제1 도전형의 불순물을 가지는 제1 기판층; 상기 제1 도전형의 불순물을 가지는 제2 기판층; 상기 제1 기판층과 상기 제2 기판층 사이에 개재되는 기판간 절연층; 상기 제1 기판층의 일부분들에 위치하며 서로 이격되고, 각각 상기 제1 도전형과 다른 제2 도전형의 불순물을 가지는 제1 불순물 영역, 한 쌍의 제2 불순물 영역, 및 제3 불순물 영역; 상기 제2 기판층 내에 위치하며 상기 제2 도전형의 불순물을 가지는 포토다이오드 영역; 상기 제1 기판층 및 상기 기판간 절연층을 관통하여 상기 제2 기판층으로 연장되는 채널 홀의 측벽을 덮으며, 게이트 홀을 한정하는 상기 제1 도전형의 불순물을 가지는 채널층; 상기 게이트 홀의 저면 및 측벽을 덮는 제1 게이트 절연층 및 상기 제1 게이트 절연층을 덮으며 상기 채널 홀을 채우는 수직 게이트인 제1 게이트 전극층을 포함하는 전송 트랜지스터; 제2 게이트 절연층을 사이에 가지며 상기 한 쌍의 제2 불순물 영역 사이의 상기 제1 기판층의 부분 상에 배치되는 제2 게이트 전극층을 포함하는 소스 팔로워 트랜지스터; 제3 게이트 절연층을 사이에 가지며 상기 제1 불순물 영역과 상기 제3 불순물 영역 사이의 상기 제1 기판층의 부분 상에 배치되는 제3 게이트 전극층을 포함하는 리셋 트랜지스터;를 포함하며, 상기 제2 게이트 전극층은, 상기 한 쌍의 제2 불순물 영역 사이의 상기 제1 기판층의 부분 상으로부터 채널층 상 및 상기 제1 불순물 영역 상으로 연장되며, 상기 채널층 및 상기 제1 불순물 영역과 접한다.
본 발명에 따른 이미지 센서는, 광 감지 소자와 플로팅 확산 영역이 기판간 절연층을 사이에 가지며 서로 이격되어, 광 감지 소자와 플로팅 확산 영역이 pn 접합을 하지 않을 수 있다. 또한 본 발명에 따른 이미지 센서는 플로팅 확산 영역 상에 콘택 패드층 및 콘택 플러그가 배치되지 않을 수 있다.
따라서 광 감지 소자와 플로팅 확산 영역 사이에 기생 커패시터, 및 플로팅 확산 영역과 콘택 패드층 사이에 기생 커패시터가 최소화되고 변환 이득이 향상되어, 이미지 센서의 광 검출 성능이 향상될 수 있다.
도 1은 본 발명의 일 실시 예에 따른 이미지 센서의 단면도이다.
도 2a 내지 도 11은 본 발명의 일 실시 예에 따른 이미지 센서의 제조 방법을 나타내는 평면 레이아웃들 및 단면도들이다.
도 12는 본 발명의 일 실시 예에 따른 이미지 센서의 단면도이다.
도 13a 내지 도 13e는 본 발명의 일 실시 예에 따른 이미지 센서의 제조 방법을 나타내는 단면도들이다.
도 14는 본 발명의 일 실시 예에 따른 이미지 센서의 단면도이다.
도 15a 내지 도 17d는 본 발명의 일 실시 예에 따른 이미지 센서의 제조 방법을 나타내는 단면도들이다.
도 18은 본 발명의 일 실시 예에 따른 이미지 센서의 단면도이다.
도 19는 본 발명의 일 실시 예에 따른 이미지 센서의 단면도이다.
도 20은 본 발명의 일 실시 예들에 따른 이미지 센서의 구성을 나타내는 블록도이다.
도 21은 본 발명의 일 실시 예에 따른 이미지 센서의 구성을 나타내는 블록도이다.
도 22a 및 도 22b는 본 발명의 일 실시 예에 따른 이미지 센서의 리드아웃 회로도들이다.
도 1은 본 발명의 일 실시 예에 따른 이미지 센서의 단면도이고, 도 2a 내지 도 11은 본 발명의 일 실시 예에 따른 이미지 센서의 제조 방법을 나타내는 평면 레이아웃들 및 단면도들이다. 구체적으로 도 5b는 도 5a의 VB-VB'선을 따라서 절단한 단면도이고, 도 6b는 도 6a의 VIB-VIB'선을 따라서 절단한 단면도이고, 도 7b는 도 7a의 VIIB-VIIB'선을 따라서 절단한 단면도이고, 도 8b 및 도 8c는 도 8a의 VIIIB-VIIIB'선 및 VIIIC-VIIIB'선을 따라서 절단한 단면도들이고, 도 9b 및 도 9c는 도 9a의 IXB-IXB'선 및 IXC-IXC'선을 따라서 절단한 단면도이고, 도 10b 및 도 10c는 도 10a의 XB-XB'선 및 XC-XC'선을 따라서 절단한 단면도이고, 도 1 및 도 11은 도 10a의 XB-XB'선에 대응하는 위치를 따라서 절단한 단면도들이다. 도 5a, 도 6a, 도 7a, 도 8a, 도 9a, 및 도 10a에 보인 평면 레이아웃들은 주요 구성들을 위주로 나타내며, 일부 구성들은 생략될 수 있다.
도 1을 도 10a 내지 도 10c와 함께 참조하면, 이미지 센서(1)는 복수의 광 감지 소자(PD)를 가지는 광소자 기판(WFO), 광소자 기판(WFO) 상에 배치되는 복수의 마이크로렌즈(550), 및 광소자 기판(WFO)과 복수의 마이크로렌즈(550) 사이에 개재되는 복수의 컬러필터층(530)을 포함할 수 있다.
도 10a는 이미지 센서(1)의 일부 구성 요소를 나타내는 평면 레이아웃일 수 있고, 도 1은 도 10a의 XB-XB'선에 대응하는 위치를 따라서 절단한 단면도이고, 도 10b 및 도 10c는 도 10a의 XB-XB'선 및 XC-XC'선을 따라서 절단한 단면도로, 도 10b 및 도 10c에서 보호 절연층(220)을 제외한 부분을 상하 회전하고, 도 1에 보인 전면 패시베이션층(510), 가이드 패턴(520), 복수의 컬러필터층(530), 복수의 마이크로 렌즈(550), 배선 구조체(170), 및 로직 기판(WFL)을 포함하면 이미지 센서(1)의 단면도에 해당할 수 있다.
광소자 기판(WFO)은 SOI(silicon on insulator) 기판일 수 있다. 광소자 기판(WFO)은 제1 기판층(100), 제2 기판층(200), 및 제1 기판층(100)과 제2 기판층(200) 사이에 개재되는 기판간 절연층(300)을 포함할 수 있다. 제2 기판층(200)은 제1 기판층(100)보다 두꺼울 수 있다. 예를 들면, 제1 기판층(100)은 수백㎚의 두께를 가질 수 있고, 제2 기판층(200)은 수㎛의 두께를 가질 수 있다. 일부 실시 예에서, 제1 기판층(100)은 약 300㎚ 이하의 두께를 가질 수 있고, 제2 기판층(200)은 약 4㎛ 이하의 두께를 가질 수 있다. 기판간 절연층(300)은 수십㎚ 내지 수백㎚의 두께를 가질 수 있다. 예를 들면, 기판간 절연층(300)은 산화물을 포함할 수 있다. 일부 실시 예에서, 기판간 절연층(300)은 실리콘 산화물을 포함할 수 있다.
복수의 마이크로 렌즈(550)는 제2 기판층(200) 상에 배치될 수 있다. 마이크로렌즈(550)는 이미지 센서(1)로 입사되는 빛을 광 감지 소자(PD)에 집광시킬 수 있다. 일부 실시 예에서, 마이크로렌즈(550)는 유기물층(552) 및 유기물층(552)의 표면을 컨포말하게 덮는 무기물층(554)으로 이루어질 수 있다. 예를 들면, 유기물층(552)은 TMR 계열의 수지 (Tokyo Ohka Kogyo, Co. 제품) 또는 MFR 계열의 수지 (Japan Synthetic Rubber Corporation 제품)로 이루어질 수 있다.
복수의 컬러필터층(530)은 예를 들면, R(red) 필터, B(blue) 필터 및 G(green) 필터를 포함할 수 있다. 또는 복수의 컬러필터층(530)은 C(cyan) 필터, Y(yellow) 필터 및 M(Magenta) 필터를 포함할 수 있다. 각 광 감지 소자(PD) 상에는 R 필터, B 필터 및 G 필터 중 하나의 컬러필터층(530), 또는 C 필터, Y 필터 및 M 필터 중 하나의 컬러필터층(530)이 형성되어, 각 광 감지 소자(PD)는 분리된 입사광의 성분을 감지하여 하나의 색을 인식할 수 있다.
제2 기판층(200)과 복수의 컬러필터층(530) 사이에는 전면 패시베이션층(510)이 배치될 수 있다. 전면 패시베이션층(510)은 산화물, 질화물, 산질화물, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 전면 패시베이션층(510)은 실리콘 질화물, 하프늄 산화물, 알루미늄 산화물, 및 탄탈륨 산화물 중 하나로 이루어지거나, 이들의 적층 구조로 이루어질 수 있다.
전면 패시베이션층(510) 상에는 가이드 패턴(520)이 형성될 수 있다. 평면적으로 가이드 패턴(520)은 그리드 형상 또는 메시 형상을 가질 수 있다. 가이드 패턴(520)은 하나의 광 감지 소자(PD)로 경사각을 가지며 입사하는 빛이 인접한 광 감지 소자(PD) 내로 진입하는 것을 방지할 수 있다. 가이드 패턴(520)은 예를 들어, 텅스텐, 알루미늄, 티타늄, 루테늄, 코발트, 니켈, 구리, 금, 은, 또는 백금 중 적어도 하나의 금속 물질을 포함할 수 있다. 가이드 패턴(520)이 형성된 전면 패시베이션층(510) 상에는, 컬러필터층(530)이 광 감지 소자(PD)와 수직 방향(Z 방향)으로 중첩되도록 배치될 수 있다. 일부 실시 예에서, 가이트 패턴(520)과 복수의 컬러필터층(530)은 동일한 수직 레벨에 위치할 수 있다. 예를 들면, 복수의 컬러필터층(530)은, 평면적으로 그리드 형상 또는 메시 형상을 가지는 가이드 패턴(520) 내에 한정되는 공간을 채울 수 있다.
이미지 센서(1)는 광 감지 소자(PD), 광 감지 소자(PD)에 연결되는 플로팅 확산 영역 (FD), 광 감지 소자(PD)와 플로팅 확산 영역(FD)을 연결하는 전송 트랜지스터(TT), 플로팅 확산 영역(FD)과 연결되는 리셋 트랜지스터(RST), 및 소스 팔로워 트랜지스터(SF)를 포함할 수 있다. 일부 실시 예에서, 플로팅 확산 영역(FD) 및 리셋 트랜지스터(RST)는, 전송 트렌지스터(TT)로부터 제1 수평 방향(X 방향) 측에 배치될 수 있고, 소스 팔로워 트랜지스터(SF)는 전송 트렌지스터(TT)로부터 제2 수평 방향(Y 방향) 측에 배치될 수 있으나, 이는 예시적으로 이에 한정되지 않는다. 제1 수평 방향(X 방향)과 제2 수평 방향(Y 방향)은 서로 직교일 수 있다.
플로팅 확산 영역(FD)은 리셋 트랜지스터(RST)의 소스 영역과 연결될 수 있다. 일부 실시 예에서, 플로팅 확산 영역(FD)과 리셋 트랜지스터(RST)의 소스 영역은 일체를 이룰 수 있다. 플로팅 확산 영역(FD)은 소스 팔로워 트랜지스터(SF)의 게이트 영역, 즉 제2 게이트 전극층(144)과 전기적으로 연결될 수 있다. 예를 들면, 플로팅 확산 영역(FD)과 제2 게이트 전극층(144)은 콘택 패드층(162) 및 콘택 플러그(164)를 통하여 전기적으로 연결될 수 있다. 이미지 센서(1)는 선택 트랜지스터(도 22a 또는 도 22b의 SEL)를 더 포함할 수 있다.
기판간 절연층(300)을 기준으로, 광 감지 소자(PD)는 제2 기판층(200) 측에 위치할 수 있고, 플로팅 확산 영역(FD)은 제1 기판층(100) 측에 위치할 수 있다. 일부 실시 예에서, 광 감지 소자(PD)는 제2 기판층(200) 내에 위치할 수 있고, 플로팅 확산 영역(FD)은 제1 기판층(100) 내에 위치할 수 있다.
제1 기판층(100)은 Ⅳ족 반도체 물질, Ⅲ-Ⅴ족 반도체 물질, 또는 Ⅱ-Ⅵ족 반도체 물질을 포함할 수 있다. 상기 Ⅳ족 반도체 물질은 예를 들어, 실리콘(Si), 저머늄(Ge), 또는 실리콘저머늄(SiGe)을 포함할 수 있다. 상기 Ⅲ-Ⅴ족 반도체 물질은 예를 들어, 갈륨비소(GaAs), 인듐인(InP), 갈륨인(GaP), 인듐비소(InAs), 인듐안티몬(InSb), 또는 인듐갈륨비소(InGaAs)를 포함할 수 있다. 상기 Ⅱ-Ⅵ족 반도체 물질은 예를 들어, 텔루르화아연(ZnTe) 또는 황화카드뮴(CdS)을 포함할 수 있다.
제1 기판층(100)의 일부분들에는 제1 불순물 영역(122), 제2 불순물 영역(124), 및 제3 불순물 영역(126)이 형성될 수 있다. 예를 들면, 제1 기판층(100)에는 제1 도전형의 불순물이 도핑될 수 있고, 제1 불순물 영역(122), 제2 불순물 영역(124), 및 제3 불순물 영역(126) 각각에는 제1 도전형과 다른 제2 도전형의 불순물이 도핑될 수 있다. 일부 실시 예에서, 제1 도전형은 p형일 수 있고, 제2 도전형은 n형일 수 있다. 예를 들면, 제1 도전형의 불순물은 붕소(B), 알루미늄(Al), 갈륨(Ga), 인듐(In), 탈륨(Tl), 아연(Zn), 카드뮴(Cd), 또는 수은(Hg) 중 하나 또는 그 이상을 포함할 수 있다. 예를 들면, 제2 도전형의 불순물은 질소(N), 인(P), 비소(As), 안티몬(Sb), 비스무트(Bi), 황(S), 셀렌(Se), 텔루륨(Te), 또는 폴로늄(Po) 중 하나 또는 그 이상을 포함할 수 있다.
제1 불순물 영역(122)은 채널층(110)에 인접하도록 배치될 수 있다. 예를 들면, 제1 불순물 영역(122)은 채널층(110)과 접하도록 배치될 수 있다. 제3 불순물 영역(126)은 제1 불순물 영역(122)과 인접하되, 제1 불순물 영역(122)과 이격되도록 배치될 수 있다. 제2 불순물 영역(124)은 제1 불순물 영역(122), 및 제3 불순물 영역(126) 각각과 이격되도록 배치될 수 있다. 예를 들면, 이미지 센서(1)는 복수의 광 감지 소자(PD) 각각에 대응하여 서로 인접하되 이격되는 한 쌍의 제2 불순물 영역(124)을 포함할 수 있다.
일부 실시 예에서, 제1 불순물 영역(122), 제2 불순물 영역(124), 및 제3 불순물 영역(126) 각각은 제1 기판층(100)과 실질적으로 동일한 두께를 가질 수 있다. 예를 들면, 제1 불순물 영역(122), 제2 불순물 영역(124), 및 제3 불순물 영역(126) 각각의 상면과 제1 기판층(100)의 상면은 동일 수직 레벨에 위치하여 공면(coplanar)을 이룰 수 있고, 제1 불순물 영역(122), 제2 불순물 영역(124), 및 제3 불순물 영역(126) 각각의 하면과 제1 기판층(100)의 하면은 동일 수직 레벨에 위치하여 공면을 이룰 수 있다. 제1 불순물 영역(122)은 플로팅 확산 영역(FD) 및 리셋 트랜지스터(RST)의 소스 영역일 수 있고, 제2 불순물 영역(124)은 소스 팔로워 트랜지스터(SF)의 소스 영역 및 드레인 영역일 수 있고, 제3 불순물 영역(126)은 리셋 트랜지스터(RST)의 드레인 영역일 수 있다.
본 명세서에서 어느 구성 요소의 상면과 하면은, 설명되는 도면을 기준으로 어느 구성 요소의 상측면과 하측면을 의미하며, 여기에서는 함께 참조되는 도 10a 내지 도 10c가 아니라, 도 1을 기준으로 어느 구성 요소의 상측면과 하측면을 호칭한다.
채널층(110)은 제1 기판층(100) 및 기판간 절연층(300)을 관통하여 제2 기판층(200)으로 연장될 수 있다. 일부 실시 예에서, 채널층(110)은 제2 기판층(200)과 접할 수 있다. 예를 들면, 채널층(110)에는 제1 도전형의 불순물이 도핑될 수 있다. 채널층(110)은 제1 기판층(100) 및 기판간 절연층(300)을 관통하는 채널 홀(CH)의 내측벽을 덮을 수 있다. 예를 들면, 채널층(110)은 채널 홀(CH)의 내측벽에 위치하는 제1 기판층(100) 및 기판간 절연층(300)과 접할 수 있다. 채널층(110)은 채널 홀(CH) 내에 게이트 홀(GH)을 한정할 수 있다. 게이트 홀(GH)은 채널층(110)을 관통할 수 있다. 게이트 홀(GH)은 채널층(110)을 사이에 가지며 제1 기판층(100) 및 기판간 절연층(300)을 관통하여 제2 기판층(200)으로 연장될 수 있다.
제2 기판층(200)은 제1 기판층(100)과 동일한 물질을 포함할 수 있다. 제2 기판층(200)은 Ⅳ족 반도체 물질, Ⅲ-Ⅴ족 반도체 물질, 또는 Ⅱ-Ⅵ족 반도체 물질을 포함할 수 있다. 상기 Ⅳ족 반도체 물질은 예를 들어, 실리콘(Si), 저머늄(Ge), 또는 실리콘저머늄(SiGe)을 포함할 수 있다. 상기 Ⅲ-Ⅴ족 반도체 물질은 예를 들어, 갈륨비소(GaAs), 인듐인(InP), 갈륨인(GaP), 인듐비소(InAs), 인듐안티몬(InSb), 또는 인듐갈륨비소(InGaAs)를 포함할 수 있다. 상기 Ⅱ-Ⅵ족 반도체 물질은 예를 들어, 텔루르화아연(ZnTe) 또는 황화카드뮴(CdS)을 포함할 수 있다.
제2 기판층(200) 내에는 복수의 포토다이오드 영역(210)이 배치될 수 있다. 복수의 포토다이오드 영역(210) 각각에는 제2 도전형의 불순물이 도핑될 수 있다. 복수의 포토다이오드 영역(210) 각각은 광 감지 소자(PD)를 구성할 수 있다. 일부 실시 예에서, 포토다이오드 영역(210)은 채널층(110), 채널 홀(CH), 및 게이트 홀(GH)과 이격될 수 있다. 예를 들면, 포토다이오드 영역(210)과, 채널층(110), 채널 홀(CH), 및 게이트 홀(GH) 각각과의 사이에는 제2 기판층(200)의 부분이 개재될 수 있다.
도 1, 도 10b 및 도 10c에는 제2 기판층(200)이 복수의 포토다이오드 영역(210)을 완전히 포위하는 것으로 도시되었으나, 이에 한정되지 않는다. 예를 들면, 도 1에는 복수의 포토다이오드 영역(210)과 전면 패시베이션층(510) 사이에는 제2 기판층(200)의 부분이 개재된 것으로 도시되었으나, 이에 한정되지 않으면, 복수의 포토다이오드 영역(210)은 전면 패시베이션층(510)과 직접 접할 수 있다.
픽셀 분리 영역(DTI)은 제2 기판층(200) 내에서, 복수의 광 감지 소자(PD) 각각의 주위를 포위할 수 있다. 픽셀 분리 영역(DTI)은 평면도에서 그리드 또는 메시 형상을 가질 수 있다. 일부 실시 예에서, 픽셀 분리 영역(DTI)은 제2 기판층(200)의 상면으로부터 하면까지 연장될 수 있으나, 이에 한정되지 않는다. 예를 들면, 픽셀 분리 영역(DTI)은 제2 기판층(200)의 상면 및 하면 중 어느 하나와 이격될 수 있다. 픽셀 분리 영역(DTI)은 예를 들면, 깊은 트렌치 소자 분리(deep trench isolation)일 수 있다.
제1 기판층(100) 상에는 제1 게이트 구조체(GS1), 제2 게이트 구조체(GS2), 및 제3 게이트 구조체(GS3)를 포함하는 복수의 게이트 구조체가 배치될 수 있다. 상기 복수의 게이트 구조체 각각은 게이트 절연층 및 게이트 전극층을 포함할 수 있다. 예를 들면, 제1 게이트 구조체(GS1)는 제1 게이트 절연층(132) 및 제1 게이트 전극층(142)의 적층 구조를 가질 수 있고, 제2 게이트 구조체(GS2)는 제2 게이트 절연층(134) 및 제2 게이트 전극층(144)의 적층 구조를 가질 수 있고, 제3 게이트 구조체(GS3)는 제3 게이트 절연층(136) 및 제3 게이트 전극층(146)의 적층 구조를 가질 수 있다.
제1 게이트 전극층(142)은 전송 트랜지스터(TT)를 구성하는 전송 게이트일 수 있고, 제2 게이트 전극층(144)은 소스 팔로워 트랜지스터(SF)를 구성하는 소스 팔로워 게이트일 수 있고, 제3 게이트 전극층(146)은 리셋 트랜지스트(RST)를 구성하는 리셋 게이트일 수 있다. 별도로 도시하지는 않았으나, 이미지 센서(1)는 선택 트랜지스터를 구성하는 선택 게이트인 별도의 게이트 전극층을 더 포함할 수 있다.
일부 실시 예에서, 제1 게이트 전극층(142)은 수직 게이트(vertical gate)일 수 있고, 제2 게이트 전극층(144) 및 제3 게이트 전극층(146) 각각은 평면 게이트(planar gate)일 수 있다. 제1 게이트 구조체(GS1)는 게이트 홀(GH)을 채우며 채널층(110)의 하면 상으로 연장될 수 있다. 제2 게이트 구조체(GS2) 및 제3 게이트 구조체(GS3)는 제1 기판층(100)의 하면 상에 배치될 수 있다.
제1 게이트 절연층(132)은 게이트 홀(GH)의 내측벽과 저면을 덮을 수 있다. 일부 실시 예에서, 제1 게이트 절연층(132)은 게이트 홀(GH) 내로부터 채널층(110)의 하면 상으로 연장될 수 있다. 채널층(110)의 하면은 기판간 절연층(300)에 반대되는 채널층(110)의 면을 의미한다. 제1 게이트 전극층(142)은 제1 게이트 절연층(132)을 덮으며 게이트 홀(GH)을 채울 수 있다. 채널층(110) 및 제2 기판층(200) 각각과 제1 게이트 전극층(142) 사이에는 제1 게이트 절연층(132)이 개재될 수 있다. 제2 게이트 절연층(134) 및 제3 게이트 절연층(136) 각각은 제1 기판층(100)의 하면 상에 배치될 수 있다. 제2 게이트 전극층(144) 및 제3 게이트 전극층(146)은 제2 게이트 절연층(134) 및 제3 게이트 절연층(136)을 사이에 개재하며 제1 기판층(100)의 하면 상에 배치될 수 있다. 제2 게이트 구조체(GS2)는 한 쌍의 제2 불순물 영역(124) 사이의 제1 기판층(100)의 하면 상에 배치될 수 있다. 제3 게이트 구조체(GS3)는 제1 불순물 영역(122) 및 제3 불순물 영역(126) 사이의 제1 기판층(100)의 하면 상에 배치될 수 있다.
제1 기판층(100)의 하면 상에는 제1 게이트 구조체(GS1), 제2 게이트 구조체(GS2), 및 제3 게이트 구조체(GS3)의 주위를 포위하는 게이트간 절연층(150)이 배치될 수 있다. 게이트간 절연층(150)은 제1 기판층(100)의 하면 상에서, 제1 게이트 구조체(GS1), 제2 게이트 구조체(GS2), 및 제3 게이트 구조체(GS3) 각각의 측면, 즉 제1 게이트 절연층(132)의 측면과 제1 게이트 전극층(142)의 측면, 제2 게이트 절연층(134)의 측면과 제2 게이트 전극층(144)의 측면, 그리고 제3 게이트 절연층(136)의 측면과 제3 게이트 전극층(146)의 측면을 덮으며 포위할 수 있다.
게이트간 절연층(150)의 하면 상에는 콘택 구조체(160)가 배치될 수 있다. 콘택 구조체(160)는 복수의 콘택 패드층(162), 복수의 콘택 패드층(162)과 연결되는 콘택 플러그(164) 및 복수의 콘택 플러그(164)를 포위하며 게이트간 절연층(150)의 하면을 덮는 층간 절연층(166)을 포함할 수 있다. 일부 실시 예에서, 콘택 구조체(160)는, 복수의 콘택 패드층(162) 중 일부개와 다른 일부개가 다른 수직 레벨에 위치하는 다층 구조를 가질 수 있다.
복수의 콘택 플러그(164) 각각은 제1 불순물 영역(122), 제2 불순물 영역(124), 제3 불순물 영역(126), 제1 게이트 전극층(142), 제2 게이트 전극층(144), 및 제3 게이트 전극층(146) 중 하나와 연결될 수 있다. 복수의 콘택 패드층(162)은, 복수의 콘택 플러그(164)를 통하여 제1 불순물 영역(122), 제2 불순물 영역(124), 제3 불순물 영역(126), 제1 게이트 전극층(142), 제2 게이트 전극층(144), 및 제3 게이트 전극층(146) 중 하나와 전기적으로 연결될 수 있다.
콘택 구조체(160)의 하면 상에는 배선 구조체(170)가 배치될 수 있다. 배선 구조체(170)는 복수의 도전성 배선(172)과 복수의 도전성 배선(172)을 포위하며 콘택 구조체(160)의 하면을 덮는 배선 절연층(176)을 포함할 수 있다. 복수의 도전성 배선(172)은 복수의 배선 라인과 상기 복수의 배선 라인과 복수의 콘택 패드층(162)을 연결하는 복수의 배선 비아를 포함할 수 있다.
배선 구조체(170)의 하면 상에는 로직 기판(WFL)이 배치될 수 있다. 로직 기판(WFL)은 제3 기판층(410), 제3 기판층(410) 내에 배치되는 로직 회로 소자(420), 및 로직 배선 절연층(430)을 포함할 수 있다. 로직 배선 절연층(430)은 배선 절연층(176)과 접할 수 있다. 배선 절연층(176)은 제1 배선 절연층이라 호칭하고, 로직 배선 절연층(430)은 제2 배선 절연층이라 호칭할 수 있다. 일부 실시 예에서, 제3 기판층(410)은 제1 기판층(100) 또는 제2 기판층(200)과 동일한 물질을 포함할 수 있다. 예를 들면, 제3 기판층(410)은 Ⅳ족 반도체 물질, Ⅲ-Ⅴ족 반도체 물질, 또는 Ⅱ-Ⅵ족 반도체 물질을 포함할 수 있다. 로직 회로 소자(420)는 도 20에 보인 로우 드라이버(1120), 컨트롤러(1130), 및 픽셀 신호 처리부(1140) 중 적어도 일부를 포함하거나, 도 21에 보인 수직 구동 회로(2400), 컬럼 신호처리 회로(2500), 수평 구동 회로(2600), 출력 회로(2700), 및 제어 회로(2800) 중 적어도 일부를 포함할 수 있다.
광소자 기판(WFO)과 로직 기판(WFL)은 복수의 결합 패드(BP)에 의하여 전기적으로 연결될 수 있다. 예를 들면, 복수의 결합 패드(BP)는 복수의 도전성 배선(172)과 로직 회로 소자(420)를 전기적으로 연결할 수 있다. 복수의 결합 패드(BP)는 배선 구조체(170)에 배치되는 제1 패드부(190)와 로직 기판(WFL)에 배치되는 제2 패드부(490)를 포함할 수 있다. 일부 실시 예에서, 배선 절연층(176)은 제1 패드부(190)를 포위할 수 있고, 로직 배선 절연층(430)은 제2 패드부(490)를 포위할 수 있다. 예를 들면, 배선 절연층(176)은 제1 패드부(190)의 측면을 감싸고, 로직 배선 절연층(430)은 제2 패드부(490)의 측면을 감쌀 수 있다.
복수의 결합 패드(BP)는, 배선 구조체(170)와 로직 기판(WFL)의 계면, 즉 배선 절연층(176)과 로직 배선 절연층(430)의 계면에 배치될 수 있다. 결합 패드(BP)를 이루도록 서로 대응되는 제1 패드부(190)와 제2 패드부(490)는 서로 수직 오버랩되도록 배치되며, 서로에 대하여 부착될 수 있다. 예를 들어 제1 패드부(190)와 제2 패드부(490)의 계면인 본딩 계면은, 배선 절연층(176)과 로직 배선 절연층(430)의 계면과 동일 평면에 배치될 수 있다. 서로 대응되는 제1 패드부(190)와 제2 패드부(490)는 열에 의하여 확장(expansion)하여 서로 접한 후, 포함하는 금속 원자들의 확산을 통하여 일체를 이루도록 확산 본딩(diffusion bonding)된 결합 패드(BP)가 될 수 있다. 배선 절연층(176)과 로직 배선 절연층(430)은 공유 결합을 이루며 접합될 수 있다. 예를 들어, 광소자 기판(WFO)과 로직 기판(WFL)은 금속-산화물 하이브리드 본딩(metal-oxide hybrid bonding) 방식으로 적층될 수 있다.
본 발명에 따른 이미지 센서(1)는 광 감지 소자(PD)와 플로팅 확산 영역(FD)이 기판간 절연층(300)을 사이에 가지며 서로 이격된다. 광 감지 소자(PD)와 플로팅 확산 영역(FD) 사이의 전하 이동 경로(FP)는 채널층(110)을 통하여 형성될 수 있다. 따라서 광 감지 소자(PD)와 플로팅 확산 영역(FD), 예를 들면, 제2 기판층(200)과 플로팅 확산 영역(FD) 사이에 기판간 절연층(300)이 개재되어, 제2 기판층(200)과 플로팅 확산 영역(FD)이 pn 접합을 하지 않을 수 있다. 따라서 광 감지 소자(PD)와 플로팅 확산 영역(FD) 사이에 기생 커패시터가 최소화되고 변환 이득(conversion gain)이 향상되어, 이미지 센서(1)의 광 검출 성능이 향상될 수 있다.
도 2a를 참조하면, 제1 기판층(100)을 포함하는 제1 웨이퍼(WF1)와 제2 기판층(200)을 포함하는 제2 웨이퍼(WF2)를 준비한다. 제1 기판층(100) 상에는 제1 접합 절연층(310)을 형성하고, 제2 기판층(200) 상에는 제2 접합 절연층(320)을 형성한다.
제1 웨이퍼(WF1) 및 제2 웨이퍼(WF2) 각각에 수소 이온을 주입하고, 제1 기판층(100) 및 제2 기판층(200) 각각에 제1 수소 주입층(HIL1) 및 제2 수소 주입층(HIL2)을 형성한다. 수소 이온은 약 50 KeV 이하의 에너지를 사용하여 제1 기판층(100) 및 제2 기판층(200) 각각에 주입될 수 있다. 제1 수소 주입층(HIL1)을 형성하기 위한 수소 이온의 주입 에너지는, 제2 수소 주입층(HIL2)을 형성하기 위한 수소 이온의 주입 에너지보다 작을 수 있다. 제1 접합 절연층(310)으로부터 제1 수소 주입층(HIL1)까지의 깊이는 제2 접합 절연층(320)으로부터 제2 수소 주입층(HIL2)까지의 깊이보다 작을 수 있다. 예를 들면, 제1 접합 절연층(310)으로부터 제1 수소 주입층(HIL1)까지의 깊이는 수백㎚이고, 제2 접합 절연층(320)으로부터 제2 수소 주입층(HIL2)까지의 깊이는 수㎛일 수 있다.
도 2b를 참조하면, 제1 접합 절연층(310)과 제2 접합 절연층(320)이 접하도록, 제1 웨이퍼(WF1)와 제2 웨이퍼(WF2)를 접하도록 한다.
도 2b 및 도 2c를 함께 참조하면, 제1 웨이퍼(WF1)와 제2 웨이퍼(WF2)에 열처리를 하여, 제1 접합 절연층(310)과 제2 접합 절연층(320)이 접합한 기판간 절연층(300)을 형성하고, 제1 수소 주입층(HIL1) 및 제2 수소 주입층(HIL2) 각각에 기포(blister)가 형성되도록 하여 제1 기판층(100) 및 제2 기판층(200) 각각이 분리되는 플레이크(flake) 형상이 발생하도록 할 수 있다. 제1 기판층(100) 및 제2 기판층(200) 각각이 분리되어, 제1 수소 주입층(HIL1) 및 제2 수소 주입층(HIL2)을 중심으로 기판간 절연층(300)에 가까운 제1 기판층(100)의 부분 및 제2 기판층(200)의 부분만 기판간 절연층(300)의 상면과 하면 상에 잔류된 광소자 기판(WFO)이 형성될 수 있다.
광소자 기판(WFO)에서, 제1 기판층(100)은 수백㎚의 두께를 가질 수 있고, 제2 기판층(200)은 수㎛의 두께를 가질 수 있고, 기판간 절연층(300)은 수십㎚ 내지 수백㎚의 두께를 가질 수 있다. 일부 실시 예에서, 광소자 기판(WFO)에서, 제1 기판층(100)은 약 300㎚ 이하의 두께를 가질 수 있고, 제2 기판층(200)은 약 4㎛ 이하의 두께를 가질 수 있다.
도 3을 참조하면, 광소자 기판(WFO)을 핸들링 기판(WFH) 상에 부착시킨다. 광소자 기판(WFO)은 제1 기판층(100)이 핸들링 기판(WFH)을 향하도록 핸들링 기판(WFH) 상에 부착될 수 있다.
도 4를 참조하면, 제2 기판층(200) 내에, 복수의 포토다이오드 영역(210) 및 복수의 포토다이오드 영역(210) 각각의 주위를 포위하는 픽셀 분리 영역(DTI)을 형성한다. 픽셀 분리 영역(DTI)은 평면도에서 그리드 또는 메시 형상을 가지도록 형성될 수 있다. 일부 실시 예에서, 픽셀 분리 영역(DTI)은 제2 기판층(200)의 상면으로부터 하면까지 연장되도록 형성될 수 있으나, 이에 한정되지 않는다. 예를 들면, 픽셀 분리 영역(DTI)은 제2 기판층(200)의 상면 및 하면 중 어느 하나와 이격되도록 형성될 수 있다.
이후, 제2 기판층(200) 상에 보호 절연층(220)을 형성한다. 보호 절연층(220)은 상대적으로 두껍게 형성할 수 있다. 예를 들면, 제2 기판층(200)은 기판간 절연층(300)보다 두껍게 형성할 수 있다. 이후, 핸들링 기판(WFH)으로부터 광소자 기판(WFO)이 분리될 수 있다.
도 5a 및 도 5b를 함께 참조하면, 도 4의 결과물을 상하로 뒤집어서 보호 절연층(220)이 아래로 가고, 광소자 기판(WFO)이 위로 오도록 배치할 수 있다.
제1 기판층(100)의 일부분 및 기판간 절연층(300)의 일부분을 제거하여, 제1 기판층(100) 및 기판간 절연층(300)을 관통하는 복수의 채널 홀(CH)을 형성한다. 일부 실시 예에서, 채널 홀(CH)의 저면에는 제2 기판층(200)이 노출될 수 있다. 다른 일부 실시 예에서, 채널 홀(CH)은 제2 기판층(200) 내로 연장되어, 채널 홀(CH)의 저면에는 포토다이오드 영역(210)이 노출될 수 있다. 일부 실시 예에서, 채널 홀(CH)의 수평 단면은 원 형상일 수 있으나, 이에 한정되지 않는다. 예를 들면, 채널 홀(CH)의 수평 단면은 원 형상, 타원 형상, 또는 직사각형 형상과 같은 다각형 형상일 수 있다.
도 6a 및 도 6b를 함께 참조하면, 채널 홀(CH)을 채우는 채널층(110)을 형성한다. 예를 들면, 채널층(110)에는 제1 도전형의 불순물이 도핑될 수 있다. 채널층(110)은 제2 기판층(200)을 시드층으로 하는 SEG(selective epitaxial growth) 공정을 수행하여 형성할 수 있다. 채널층(110)은, 제1 기판층(100)의 상면과 채널층(110)의 상면이 공면을 이루도록 형성될 수 있다.
도 7a 및 도 7b를 함께 참조하면, 채널층(110)의 일부분을 제거하여, 채널층(110)을 관통하는 복수의 게이트 홀(GH)을 형성한다. 게이트 홀(GH)은 채널층(110)을 사이에 가지며 제1 기판층(100) 및 기판간 절연층(300)을 관통하여 제2 기판층(200)으로 연장되도록 형성할 수 있다. 채널층(110)은 채널 홀(CH) 내에 게이트 홀(GH)을 한정할 수 있다. 게이트 홀(GH)이 형성된 결과로, 채널층(110)은 제1 기판층(100) 및 기판간 절연층(300)을 관통하는 채널 홀(CH)의 내측벽을 덮으며 채널 홀(CH) 내에 게이트 홀(GH)을 한정할 수 있다.
도 8a 내지 도 8c를 함께 참조하면, 제1 기판층(100)의 일부분들에 제1 불순물 영역(122), 제2 불순물 영역(124), 및 제3 불순물 영역(126)을 형성한다. 예를 들면, 제1 기판층(100)의 일부분들에 제2 도전형의 불순물을 도핑하여, 제1 불순물 영역(122), 제2 불순물 영역(124), 및 제3 불순물 영역(126)을 형성할 수 있다.
일부 실시 예에서, 제1 불순물 영역(122), 제2 불순물 영역(124), 및 제3 불순물 영역(126) 각각은 제1 기판층(100)과 동일한 두께를 가지도록 형성할 수 있다. 예를 들면, 제1 불순물 영역(122), 제2 불순물 영역(124), 및 제3 불순물 영역(126) 각각은 제1 기판층(100)의 상면으로부터 제1 기판층(100)의 하면까지 제2 도전형의 불순물을 도핑하여 형성할 수 있다.
제1 불순물 영역(122)은 채널층(110)과 접하도록 형성될 수 있다. 제3 불순물 영역(126)은 제1 불순물 영역(122)과 인접하되, 제1 불순물 영역(122)과 이격되도록 형성될 수 있다. 제2 불순물 영역(124)은 제1 불순물 영역(122), 및 제3 불순물 영역(126) 각각과 이격되도록 형성될 수 있다. 예를 들면, 복수의 포토다이오드 영역(210) 각각에 대응하여 서로 인접하되 이격되는 한 쌍의 제2 불순물 영역(124)이 형성될 수 있다.
도 9a 내지 도 9c를 함께 참조하면, 제1 기판층(100) 상에 제1 게이트 구조체(GS1), 제2 게이트 구조체(GS2), 및 제3 게이트 구조체(GS3)를 포함하는 복수의 게이트 구조체를 형성한다. 상기 복수의 게이트 구조체 각각은 게이트 절연층 및 게이트 전극층을 포함하도록 형성할 수 있다. 예를 들면, 제1 게이트 구조체(GS1)는 제1 게이트 절연층(132) 및 제1 게이트 전극층(142)의 적층 구조를 가지도록 형성할 수 있고, 제2 게이트 구조체(GS2)는 제2 게이트 절연층(134) 및 제2 게이트 전극층(144)의 적층 구조를 가지도록 형성할 수 있고, 제3 게이트 구조체(GS3)는 제3 게이트 절연층(136) 및 제3 게이트 전극층(146)의 적층 구조를 가지도록 형성할 수 있다.
일부 실시 예에서, 제1 게이트 전극층(142)은 수직 게이트(vertical gate)로 형성될 수 있고, 제2 게이트 전극층(144) 및 제3 게이트 전극층(146) 각각은 평면 게이트(planar gate)로 형성될 수 있다. 제1 게이트 구조체(GS1)는 게이트 홀(GH)을 채울 수 있다. 일부 실시 예에서, 제1 게이트 구조체(GS1)는 게이트 홀(GH)을 채우며 채널층(110)의 상면 상으로 연장되도록 형성될 수 있다. 제2 게이트 구조체(GS2) 및 제3 게이트 구조체(GS3)는 제1 기판층(100)의 상면 상에 형성될 수 있다.
제1 게이트 절연층(132)은 게이트 홀(GH)의 내측벽과 저면을 덮도록 형성될 수 있다. 일부 실시 예에서, 제1 게이트 절연층(132)은 게이트 홀(GH) 내로부터 채널층(110)의 하면 상으로 연장되도록 형성될 수 있다. 제1 게이트 전극층(142)은 제1 게이트 절연층(132)을 덮으며 게이트 홀(GH)을 채우도록 형성될 수 있다. 제1 게이트 절연층(132)은 채널층(110) 및 제2 기판층(200) 각각과 제1 게이트 전극층(142) 사이에 개재되도록 형성될 수 있다. 제2 게이트 절연층(134) 및 제3 게이트 절연층(136) 각각은 제1 기판층(100)의 상면 상에 형성될 수 있다. 제2 게이트 전극층(144) 및 제3 게이트 전극층(146)은 제2 게이트 절연층(134) 및 제3 게이트 절연층(136)을 사이에 개재하며 제1 기판층(100)의 상면 상에 배치될 수 있다. 제2 게이트 구조체(GS2)는 한 쌍의 제2 불순물 영역(124) 사이의 제1 기판층(100)의 상면 상에 형성될 수 있다. 제3 게이트 구조체(GS3)는 제1 불순물 영역(122) 및 제3 불순물 영역(126) 사이의 제1 기판층(100)의 상면 상에 형성될 수 있다.
제1 기판층(100)의 상면 상에는 제1 게이트 구조체(GS1), 제2 게이트 구조체(GS2), 및 제3 게이트 구조체(GS3)의 주위를 포위하는 게이트간 절연층(150)이 형성될 수 있다. 게이트간 절연층(150)은 제1 기판층(100)의 상면 상에서, 제1 게이트 구조체(GS1), 제2 게이트 구조체(GS2), 및 제3 게이트 구조체(GS3) 각각의 측면을 덮도록 형성될 수 있다.
도 10a 내지 도 10c를 함께 참조하면, 게이트간 절연층(150)의 상면 상에 콘택 구조체(160)를 형성한다. 콘택 구조체(160)는 복수의 콘택 패드층(162), 복수의 콘택 패드층(162)과 연결되는 콘택 플러그(164) 및 복수의 콘택 플러그(164)를 포위하며 게이트간 절연층(150)의 상면을 덮는 층간 절연층(166)을 포함하도록 형성할 수 있다. 일부 실시 예에서, 콘택 구조체(160)는, 복수의 콘택 패드층(162) 중 일부개와 다른 일부개가 다른 수직 레벨에 위치하는 다층 구조를 가지도록 형성할 수 있다.
복수의 콘택 플러그(164) 각각은 제1 불순물 영역(122), 제2 불순물 영역(124), 제3 불순물 영역(126), 제1 게이트 전극층(142), 제2 게이트 전극층(144), 및 제3 게이트 전극층(146) 중 하나와 연결되도록 될 수 있다. 복수의 콘택 패드층(162)은, 복수의 콘택 플러그(164)를 통하여 제1 불순물 영역(122), 제2 불순물 영역(124), 제3 불순물 영역(126), 제1 게이트 전극층(142), 제2 게이트 전극층(144), 및 제3 게이트 전극층(146) 중 하나와 전기적으로 연결될 수 있다.
복수의 콘택 패드층(162) 중 일부개와 복수의 콘택 플러그(164) 중 일부개는 제1 불순물 영역(122)과 제2 게이트 전극층(144)을 전기적으로 연결하도록 형성될 수 있다.
도 11을 참조하면, 콘택 구조체(160)의 상면 상에 배선 구조체(170)를 형성한다. 배선 구조체(170)는 복수의 도전성 배선(172)과 복수의 도전성 배선(172)을 포위하며 콘택 구조체(160)의 하면을 덮는 배선 절연층(176)을 포함하도록 형성할 수 있다. 복수의 도전성 배선(172)은 복수의 배선 라인과 상기 복수의 배선 라인과 복수의 콘택 패드층(162)을 연결하는 복수의 배선 비아를 포함하도록 형성할 수 있다.
배선 구조체(170)의 상면 상에는 로직 기판(WFL)이 부착될 수 있다. 로직 기판(WFL)은 제3 기판층(410), 제3 기판층(410) 내에 배치되는 로직 회로 소자(420), 및 로직 배선 절연층(430)을 포함할 수 있다. 로직 배선 절연층(430)은 배선 절연층(176)과 접하도록 형성될 수 있다.
광소자 기판(WFO)과 로직 기판(WFL)은 복수의 결합 패드(BP)에 의하여 전기적으로 연결될 수 있다. 예를 들면, 복수의 결합 패드(BP)는 복수의 도전성 배선(172)과 로직 회로 소자(420)를 전기적으로 연결할 수 있다. 복수의 결합 패드(BP)는 배선 구조체(170)에 배치되는 제1 패드부(190)와 로직 기판(WFL)에 배치되는 제2 패드부(490)를 포함할 수 있다. 일부 실시 예에서, 배선 절연층(176)은 제1 패드부(190)를 포위할 수 있고, 로직 배선 절연층(430)은 제2 패드부(490)를 포위할 수 있다. 예를 들면, 배선 절연층(176)은 제1 패드부(190)의 측면을 감싸고, 로직 배선 절연층(430)은 제2 패드부(490)의 측면을 감쌀 수 있다.
복수의 결합 패드(BP)는, 배선 구조체(170)와 로직 기판(WFL)의 계면, 즉 배선 절연층(176)과 로직 배선 절연층(430)의 계면에 배치되도록 형성될 수 있다. 결합 패드(BP)를 이루도록 서로 대응되는 제1 패드부(190)와 제2 패드부(490)는 서로 수직 오버랩되도록 배치되며, 서로에 대하여 부착될 수 있다. 예를 들어 제1 패드부(190)와 제2 패드부(490)의 계면인 본딩 계면은, 배선 절연층(176)과 로직 배선 절연층(430)의 계면과 동일 평면에 배치되도록 형성될 수 있다. 서로 대응되는 제1 패드부(190)와 제2 패드부(490)는 열에 의하여 확장(expansion)하여 서로 접한 후, 포함하는 금속 원자들의 확산을 통하여 일체를 이루도록 확산 본딩(diffusion bonding)된 결합 패드(BP)가 형성될 수 있다. 배선 절연층(176)과 로직 배선 절연층(430)은 공유 결합을 이루며 접합될 수 있다. 예를 들어, 로직 기판(WFL)은 광소자 기판(WFO) 상에 금속-산화물 하이브리드 본딩(metal-oxide hybrid bonding) 방식으로 적층될 수 있다.
이후, 도 1에 보인 것과 같이, 도 11의 결과물을 뒤집어서 보호 절연층(220)이 위로 가고, 광소자 기판(WFO)이 아래로 오도록 배치한 후, 보호 절연층(220)을 제거하고, 제2 기판층(200) 상에 전면 패시베이션층(510), 가이드 패턴(520), 복수의 컬러필터층(530), 및 복수의 마이크로 렌즈(500)를 형성하여, 이미지 센서(1)를 형성할 수 있다.
도 12는 본 발명의 일 실시 예에 따른 이미지 센서의 단면도이다. 도 12에서 도 1과 중복되는 설명은 생략될 수 있다.
도 12를 도 10a 내지 도 10c와 함께 참조하면, 이미지 센서(1a)는 복수의 광 감지 소자(PD)를 가지는 광소자 기판(WFO), 광소자 기판(WFO) 상에 배치되는 복수의 마이크로렌즈(550), 및 광소자 기판(WFO)과 복수의 마이크로렌즈(550) 사이에 개재되는 복수의 컬러필터층(530)을 포함할 수 있다.
광소자 기판(WFO)은 제1 기판층(100), 제2 기판층(200), 및 제1 기판층(100)과 제2 기판층(200) 사이에 개재되는 기판간 절연층(300)을 포함할 수 있다. 제2 기판층(200)과 복수의 컬러필터층(530) 사이에는 전면 패시베이션층(510)이 배치될 수 있다. 전면 패시베이션층(510) 상에는 가이드 패턴(520)이 형성될 수 있다.가이드 패턴(520)이 형성된 전면 패시베이션층(510) 상에는, 컬러필터층(530)이 광 감지 소자(PD)와 수직 방향(Z 방향)으로 중첩되도록 배치될 수 있다. 예를 들면, 복수의 컬러필터층(530)은, 평면적으로 그리드 형상 또는 메시 형상을 가지는 가이드 패턴(520) 내에 한정되는 공간을 채울 수 있다.
기판간 절연층(300)을 기준으로, 광 감지 소자(PD)는 제2 기판층(200) 측에 위치할 수 있고, 플로팅 확산 영역(FD)은 제1 기판층(100) 측에 위치할 수 있다. 일부 실시 예에서, 광 감지 소자(PD)는 제2 기판층(200) 내에 위치할 수 있고, 플로팅 확산 영역(FD)은 제1 기판층(100) 내에 위치할 수 있다. 제1 기판층(100)의 일부분들에는 제1 불순물 영역(122), 제2 불순물 영역(124), 및 제3 불순물 영역(126)이 형성될 수 있다.
복수의 채널 홀(CHa)은 제1 기판층(100), 기판간 절연층(300), 및 제2 기판층(200)을 관통하여 포토다이오드 영역(210) 내로 연장될 수 있다. 복수의 채널 홀(CHa) 내에 노출되는 제2 기판층(200)의 부분 및 포토다이오드 영역(210)의 부분에는 포토다이오드 불순물 영역(205)이 형성될 수 있다. 예를 들면, 포토다이오드 불순물 영역(205)에는 제1 도전형의 불순물이 도핑될 수 있다. 따라서 채널 홀(CHa)과 제2 기판층(200) 및 포토다이오드 영역(210) 사이에는 포토다이오드 불순물 영역(205)이 개재되어, 채널 홀(CHa) 내에는, 제2 기판층(200) 및 포토다이오드 영역(210)이 노출되지 않고 포토다이오드 불순물 영역(205)이 노출될 수 있다.
채널층(110a)은 제1 기판층(100), 기판간 절연층(300) 및 제2 기판층(200)을 관통하여 포토다이오드 영역(210) 내로 연장될 수 있다. 일부 실시 예에서, 채널층(110a)은 포토다이오드 불순물 영역(205)과 접할 수 있다. 예를 들면, 채널층(110a)에는 제1 도전형의 불순물이 도핑될 수 있다. 채널층(110a)은 제1 기판층(100), 기판간 절연층(300) 및 제2 기판층(200)을 관통하여 포토다이오드 영역(210) 내로 연장되는 채널 홀(CHa)의 내측벽을 덮을 수 있다. 예를 들면, 채널층(110a)은 채널 홀(CHa)의 내측벽에 위치하는 제1 기판층(100), 기판간 절연층(300), 및 포토다이오드 불순물 영역(205)과 접할 수 있다. 채널층(110a)은 채널 홀(CHa) 내에 게이트 홀(GHa)을 한정할 수 있다. 게이트 홀(GHa)은 채널층(110a)을 관통할 수 있다. 게이트 홀(GHa)은 채널층(110a)을 사이에 가지며 제1 기판층(100), 기판간 절연층(300), 및 제2 기판층(200)을 관통하여 포토다이오드 영역(210) 내로 연장될 수 있다.
제2 기판층(200) 내에는 복수의 포토다이오드 영역(210)이 배치될 수 있다. 복수의 포토다이오드 영역(210) 각각에는 제2 도전형의 불순물이 도핑될 수 있다. 복수의 포토다이오드 영역(210) 각각은 광 감지 소자(PD)를 구성할 수 있다. 일부 실시 예에서, 포토다이오드 영역(210)은 채널층(110a), 채널 홀(CHa), 및 게이트 홀(GHa)과 이격될 수 있다. 예를 들면, 포토다이오드 영역(210)과, 채널층(110a), 채널 홀(CHa), 및 게이트 홀(GHa) 각각과의 사이에는 포토다이오드 불순물 영역(205)의 부분이 개재될 수 있다.
픽셀 분리 영역(DTI)은 제2 기판층(200) 내에서, 복수의 광 감지 소자(PD) 각각의 주위를 포위할 수 있다. 픽셀 분리 영역(DTI)은 평면도에서 그리드 또는 메시 형상을 가질 수 있다.
제1 기판층(100) 상에는 제1 게이트 구조체(GS1a), 제2 게이트 구조체(GS2), 및 제3 게이트 구조체(GS3)를 포함하는 복수의 게이트 구조체가 배치될 수 있다. 상기 복수의 게이트 구조체 각각은 게이트 절연층 및 게이트 전극층을 포함할 수 있다. 예를 들면, 제1 게이트 구조체(GS1a)는 제1 게이트 절연층(132a) 및 제1 게이트 전극층(142a)의 적층 구조를 가질 수 있고, 제2 게이트 구조체(GS2)는 제2 게이트 절연층(134) 및 제2 게이트 전극층(144)의 적층 구조를 가질 수 있고, 제3 게이트 구조체(GS3)는 제3 게이트 절연층(136) 및 제3 게이트 전극층(146)의 적층 구조를 가질 수 있다.
제1 게이트 전극층(142a)은 전송 트랜지스터(TT)를 구성하는 전송 게이트일 수 있다. 일부 실시 예에서, 제1 게이트 전극층(142a)은 수직 게이트(vertical gate)일 수 있다. 제1 게이트 구조체(GS1a)는 게이트 홀(GHa)을 채우며 채널층(110)의 하면 상으로 연장될 수 있다. 제1 게이트 절연층(132a)은 게이트 홀(GHa)의 내측벽과 저면을 덮을 수 있다. 일부 실시 예에서, 제1 게이트 절연층(132a)은 게이트 홀(GHa) 내로부터 채널층(110)의 하면 상으로 연장될 수 있다. 제1 게이트 전극층(142a)은 제1 게이트 절연층(132a)을 덮으며 게이트 홀(GHa)을 채울 수 있다. 채널층(110) 및 포토다이오드 불순물 영역(205) 각각과 제1 게이트 전극층(142a) 사이에는 제1 게이트 절연층(132a)이 개재될 수 있고, 제1 게이트 절연층(132a)과 포토다이오드 영역(210) 사이, 및 제1 게이트 절연층(132a)과 제2 기판층(200) 각각의 사이에는 포토다이오드 불순물 영역(205)이 개재될 수 있다.
제1 기판층(100)의 하면 상에는 제1 게이트 구조체(GS1a), 제2 게이트 구조체(GS2), 및 제3 게이트 구조체(GS3)의 주위를 포위하는 게이트간 절연층(150)이 배치될 수 있다. 게이트간 절연층(150)은 제1 기판층(100)의 하면 상에서, 제1 게이트 구조체(GS1a), 제2 게이트 구조체(GS2), 및 제3 게이트 구조체(GS3) 각각의 측면을 덮을 수 있다.
게이트간 절연층(150)의 하면 상에는 콘택 구조체(160)가 배치될 수 있다. 콘택 구조체(160)는 복수의 콘택 패드층(162), 복수의 콘택 패드층(162)과 연결되는 콘택 플러그(164) 및 복수의 콘택 플러그(164)를 포위하며 게이트간 절연층(150)의 하면을 덮는 층간 절연층(166)을 포함할 수 있다. 복수의 콘택 플러그(164) 각각은 제1 불순물 영역(122), 제2 불순물 영역(124), 제3 불순물 영역(126), 제1 게이트 전극층(142a), 제2 게이트 전극층(144), 및 제3 게이트 전극층(146) 중 하나와 연결될 수 있다. 복수의 콘택 패드층(162)은, 복수의 콘택 플러그(164)를 통하여 제1 불순물 영역(122), 제2 불순물 영역(124), 제3 불순물 영역(126), 제1 게이트 전극층(142a), 제2 게이트 전극층(144), 및 제3 게이트 전극층(146) 중 하나와 전기적으로 연결될 수 있다.
콘택 구조체(160)의 하면 상에는 배선 구조체(170)가 배치될 수 있다. 배선 구조체(170)의 하면 상에는 로직 기판(WFL)이 배치될 수 있다.
도 13a 내지 도 13e는 본 발명의 일 실시 예에 따른 이미지 센서의 제조 방법을 나타내는 단면도들이다. 구체적으로 도 13a 내지 도 13e는 도 4 이후의 제조 단계를 나타내는 단면도들이다.
도 13a를 참조하면, 도 4의 결과물을 상하로 뒤집어서 보호 절연층(220)이 아래로 가고, 광소자 기판(WFO)이 위로 오도록 배치할 수 있다.
제1 기판층(100)의 일부분, 기판간 절연층(300)의 일부분, 제2 기판층(200)의 일부분, 및 포토다이오드 영역(210)의 일부분을 제거하여, 제1 기판층(100), 기판간 절연층(300), 및 제2 기판층(200)을 관통하여 포토다이오드 영역(210) 내로 연장되는 복수의 채널 홀(CHa)을 형성한다. 일부 실시 예에서, 채널 홀(CHa)의 저면에는 포토다이오드 영역(210)이 노출될 수 있다. 일부 실시 예에서, 채널 홀(CHa)의 수평 단면은 원 형상일 수 있으나, 이에 한정되지 않는다. 예를 들면, 채널 홀(CHa)의 수평 단면은 원 형상, 타원 형상, 또는 직사각형 형상과 같은 다각형 형상일 수 있다.
도 13a 및 도 13b를 함께 참조하면, 채널 홀(CHa) 내에 노출되는 제2 기판층(200)의 부분, 및 포토다이오드 영역(210)의 부분에 제1 도전형의 불순물을 도핑하여, 포토다이오드 불순물 영역(205)을 형성한다. 포토다이오드 불순물 영역(205)은 채널 홀(CHa)의 측벽의 하측 부분, 및 채널 홀(CHa)의 저면에 배치되도록 형성될 수 있다.
도 13c를 참조하면, 채널 홀(CHa)을 채우는 채널층(110a)을 형성한다. 예를 들면, 채널층(110a)에는 제1 도전형의 불순물이 도핑될 수 있다. 채널층(110a)은 포토다이오드 불순물 영역(205)을 시드층으로 하는 SEG(selective epitaxial growth) 공정을 수행하여 형성할 수 있다. 채널층(110a)은, 제1 기판층(100)의 상면과 채널층(110a)의 상면이 공면을 이루도록 형성될 수 있다.
도 13d를 참조하면, 채널층(110a)의 일부분을 제거하여, 채널층(110a)을 관통하는 복수의 게이트 홀(GHa)을 형성한다. 게이트 홀(GHa)은 채널층(110a)을 사이에 가지며 제1 기판층(100), 기판간 절연층(300), 및 제2 기판층(200)을 관통하여 포토다이오드 영역(210) 내로 연장되도록 형성할 수 있다. 채널층(110a)은 채널 홀(CHa) 내에 게이트 홀(GHa)을 한정할 수 있다. 게이트 홀(GHa)이 형성된 결과로, 채널층(110a)은 제1 기판층(100), 기판간 절연층(300), 및 제2 기판층(200)을 관통하여 포토다이오드 영역(210) 내로 연장하는 채널 홀(CHa)의 내측벽을 덮으며 채널 홀(CHa) 내에 게이트 홀(GHa)을 한정할 수 있다.
도 13e를 참조하면, 제1 기판층(100)의 일부분들에 제1 불순물 영역(122), 제2 불순물 영역(124), 및 제3 불순물 영역(126)을 형성하고, 제1 기판층(100) 상에 제1 게이트 구조체(GS1a), 제2 게이트 구조체(GS2), 및 제3 게이트 구조체(GS3)를 포함하는 복수의 게이트 구조체를 형성한다. 상기 복수의 게이트 구조체 각각은 게이트 절연층 및 게이트 전극층을 포함하도록 형성할 수 있다. 예를 들면, 제1 게이트 구조체(GS1a)는 제1 게이트 절연층(132a) 및 제1 게이트 전극층(142a)의 적층 구조를 가지도록 형성할 수 있고, 제2 게이트 구조체(GS2)는 제2 게이트 절연층(134) 및 제2 게이트 전극층(144)의 적층 구조를 가지도록 형성할 수 있고, 제3 게이트 구조체(GS3)는 제3 게이트 절연층(136) 및 제3 게이트 전극층(146)의 적층 구조를 가지도록 형성할 수 있다.
일부 실시 예에서, 제1 게이트 전극층(142a)은 수직 게이트(vertical gate)로 형성될 수 있다. 제1 게이트 구조체(GS1a)는 게이트 홀(GHa)을 채우며 채널층(110)의 하면 상으로 연장되도록 형성될 수 있다. 제1 게이트 절연층(132a)은 게이트 홀(GHa)의 내측벽과 저면을 덮도록 형성될 수 있다. 일부 실시 예에서, 제1 게이트 절연층(132a)은 게이트 홀(GHa) 내로부터 채널층(110)의 하면 상으로 연장되도록 형성될 수 있다. 제1 게이트 전극층(142a)은 제1 게이트 절연층(132a)을 덮으며 게이트 홀(GHa)을 채우도록 형성될 수 있다. 채널층(110) 및 포토다이오드 불순물 영역(205) 각각과 제1 게이트 전극층(142a) 사이에는 제1 게이트 절연층(132a)이 개재되도록 형성될 수 있다.
제1 기판층(100)의 상면 상에는 제1 게이트 구조체(GS1a), 제2 게이트 구조체(GS2), 및 제3 게이트 구조체(GS3)의 주위를 포위하는 게이트간 절연층(150)이 형성될 수 있다. 게이트간 절연층(150)은 제1 기판층(100)의 상면 상에서, 제1 게이트 구조체(GS1a), 제2 게이트 구조체(GS2), 및 제3 게이트 구조체(GS3) 각각의 측면을 덮도록 형성될 수 있다.
이후 도 10a 내지 도 11을 참조하여 콘택 구조체(160), 및 배선 구조체(170)를 형성하고, 도 12에 보인 것과 같이, 도 11의 결과물을 뒤집어서 보호 절연층(220)이 위로 가고, 광소자 기판(WFO)이 아래로 오도록 배치한 후, 보호 절연층(220)을 제거하고, 제2 기판층(200) 상에 전면 패시베이션층(510), 가이드 패턴(520), 복수의 컬러필터층(530), 및 복수의 마이크로 렌즈(500)를 형성하여, 이미지 센서(1a)를 형성할 수 있다.
도 14는 본 발명의 일 실시 예에 따른 이미지 센서의 단면도이다. 도 14에서 도 1과 중복되는 설명은 생략될 수 있다.
도 14를 도 17a 내지 도 17d와 함께 참조하면, 이미지 센서(2)는 이미지 센서(1a)는 복수의 광 감지 소자(PD)를 가지는 광소자 기판(WFO), 광소자 기판(WFO) 상에 배치되는 복수의 마이크로렌즈(550), 및 광소자 기판(WFO)과 복수의 마이크로렌즈(550) 사이에 개재되는 복수의 컬러필터층(530)을 포함할 수 있다. 광소자 기판(WFO)은 제1 기판층(100), 제2 기판층(200), 및 제1 기판층(100)과 제2 기판층(200) 사이에 개재되는 기판간 절연층(300)을 포함할 수 있다. 제2 기판층(200)과 복수의 컬러필터층(530) 사이에는 전면 패시베이션층(510)이 배치될 수 있다. 전면 패시베이션층(510) 상에는 가이드 패턴(520)이 형성될 수 있다.가이드 패턴(520)이 형성된 전면 패시베이션층(510) 상에는, 컬러필터층(530)이 광 감지 소자(PD)와 수직 방향(Z 방향)으로 중첩되도록 배치될 수 있다.
기판간 절연층(300)을 기준으로, 광 감지 소자(PD)는 제2 기판층(200) 측에 위치할 수 있고, 플로팅 확산 영역(FD)은 제1 기판층(100) 측에 위치할 수 있다. 일부 실시 예에서, 광 감지 소자(PD)는 제2 기판층(200) 내에 위치할 수 있고, 플로팅 확산 영역(FD)은 제1 기판층(100) 상에 위치할 수 있다. 제1 기판층(100)의 일부분들에는 제1 불순물 영역(122b), 제2 불순물 영역(124), 및 제3 불순물 영역(126)이 형성될 수 있다. 제1 불순물 영역(122b)은 리셋 트랜지스터(RST)의 소스 영역일 수 있고, 제2 불순물 영역(124)은 소스 팔로워 트랜지스터(SF)의 소스 영역 및 드레인 영역일 수 있고, 제3 불순물 영역(126)은 리셋 트랜지스터(RST)의 드레인 영역일 수 있다.
제1 기판층(100) 상에는 제1 게이트 구조체(GS1b), 제2 게이트 구조체(GS2b), 및 제3 게이트 구조체(GS3)를 포함하는 복수의 게이트 구조체가 배치될 수 있다. 상기 복수의 게이트 구조체 각각은 게이트 절연층 및 게이트 전극층을 포함할 수 있다. 예를 들면, 제1 게이트 구조체(GS1b)는 제1 게이트 절연층(132b) 및 제1 게이트 전극층(142b)의 적층 구조를 가질 수 있고, 제2 게이트 구조체(GS2b)는 제2 게이트 절연층(134b) 및 제2 게이트 전극층(144b)의 적층 구조를 가질 수 있고, 제3 게이트 구조체(GS3)는 제3 게이트 절연층(136) 및 제3 게이트 전극층(146)의 적층 구조를 가질 수 있다.
제1 게이트 전극층(142b)은 전송 트랜지스터(TT)를 구성하는 전송 게이트일 수 있다. 일부 실시 예에서, 제1 게이트 전극층(142b)은 수직 게이트(vertical gate)일 수 있다. 제1 게이트 전극층(142b)은 게이트 홀(GH)을 채우며 채널층(110)의 하면보다 아래로 돌출될 수 있다. 제1 게이트 절연층(132b)은 게이트 홀(GH)의 내측벽과 저면을 덮을 수 있다. 제1 게이트 전극층(142b)은 제1 게이트 절연층(132b)을 덮으며 게이트 홀(GH)을 채울 수 있다. 채널층(110) 및 제2 기판층(200) 각각과 제1 게이트 전극층(142b) 사이에는 제1 게이트 절연층(132b)이 개재될 수 있다.
제2 게이트 전극층(144b)은 채널층(110) 상으로부터 제1 불순물 영역(122b) 상, 및 한 쌍의 제2 불순물 영역(124) 사이의 제1 기판층(100) 상으로 연장될 수 있다. 제2 게이트 전극층(144b)은 채널층(110) 및 제1 불순물 영역(122b)과 접할 수 있다. 한 쌍의 제2 불순물 영역(124) 사이의 제1 기판층(100)의 부분과 제2 게이트 전극층(144b) 사이에는 제2 게이트 절연층(144b)이 개재될 수 있다. 제2 게이트 전극층(144b)은, 채널층(110) 및 제1 불순물 영역(122b)과 접하여 전기적으로 연결될 수 있고, 한 쌍의 제2 불순물 영역(124) 사이의 제1 기판층(100)의 부분과는 제2 게이트 절연층(144b)을 사이에 가지며 이격될 수 있다.
제2 게이트 전극층(144b)의 일부분, 즉, 제2 게이트 전극층(144b) 중 채널층(110) 상으로부터 제1 불순물 영역(122b) 상으로 연장되어 채널층(110) 및 제1 불순물 영역(122b)을 전기적으로 연결하는 부분은 플로팅 확산 영역(FD)일 수 있다. 제2 게이트 전극층(144b)의 다른 일부분, 즉 제2 게이트 절연층(144b)을 사이에 가지며 한 쌍의 제2 불순물 영역(124) 사이의 제1 기판층(100) 상에 위치하는 부분은 소스 팔로워 트랜지스터(SF)의 게이트 영역일 수 있다.
본 발명에 따른 이미지 센서(2)는 광 감지 소자(PD)와 플로팅 확산 영역(FD)이 기판간 절연층(300)을 사이에 가지며 서로 이격된다. 따라서 광 감지 소자(PD)와 플로팅 확산 영역(FD), 예를 들면, 제2 기판층(200)과 플로팅 확산 영역(FD) 사이에 기판간 절연층(300)이 개재되어, 제2 기판층(200)과 플로팅 확산 영역(FD)이 pn 접합을 하지 않을 수 있다.
플로팅 확산 영역(FD)으로 사용되는 제2 게이트 전극층(144b)의 일부분 상에는 콘택 패드층(162) 및 콘택 플러그(164)가 배치되지 않을 수 있다. 따라서 광 감지 소자(PD)와 플로팅 확산 영역(FD) 사이에 기생 커패시터, 및 플로팅 확산 영역(FD)과 콘택 패드층(162) 사이에 기생 커패시터가 최소화되고 변환 이득이 향상되어, 이미지 센서(2)의 광 검출 성능이 향상될 수 있다.
도 15a 내지 도 17d는 본 발명의 일 실시 예에 따른 이미지 센서의 제조 방법을 나타내는 단면도들이다. 구체적으로 도 15a 내지 도 17d는 도 7a 및 도 7b 이후의 제조 단계를 나타내는 단면도들이다.
도 15a 내지 도 15c를 함께 참조하면, 제1 기판층(100)의 일부분들에 제1 불순물 영역(122b), 제2 불순물 영역(124), 및 제3 불순물 영역(126)을 형성한다. 예를 들면, 제1 기판층(100)의 일부분들에 제2 도전형의 불순물을 도핑하여, 제1 불순물 영역(122b), 제2 불순물 영역(124), 및 제3 불순물 영역(126)을 형성할 수 있다.
제1 불순물 영역(122b)은 채널층(110)과 인접하되, 채널층(110)과 이격되도록 형성될 수 있다. 제3 불순물 영역(126)은 제1 불순물 영역(122b)과 인접하되, 제1 불순물 영역(122)과 이격되도록 형성될 수 있다. 제2 불순물 영역(124)은 제1 불순물 영역(122b), 및 제3 불순물 영역(126) 각각과 이격되도록 형성될 수 있다. 예를 들면, 복수의 포토다이오드 영역(210) 각각에 대응하여 서로 인접하되 이격되는 한 쌍의 제2 불순물 영역(124)이 형성될 수 있다.
도 16a 내지 도 16d를 함께 참조하면, 제1 기판층(100) 상에 제1 게이트 구조체(GS1b), 제2 게이트 구조체(GS2b), 및 제3 게이트 구조체(GS3)를 포함하는 복수의 게이트 구조체를 형성한다. 상기 복수의 게이트 구조체 각각은 게이트 절연층 및 게이트 전극층을 포함하도록 형성할 수 있다. 예를 들면, 제1 게이트 구조체(GS1b)는 제1 게이트 절연층(132b) 및 제1 게이트 전극층(142b)의 적층 구조를 가지도록 형성할 수 있고, 제2 게이트 구조체(GS2b)는 제2 게이트 절연층(134b) 및 제2 게이트 전극층(144b)의 적층 구조를 가지도록 형성할 수 있고, 제3 게이트 구조체(GS3)는 제3 게이트 절연층(136) 및 제3 게이트 전극층(146)의 적층 구조를 가지도록 형성할 수 있다.
일부 실시 예에서, 제1 게이트 전극층(142b)은 수직 게이트(vertical gate)로 형성될 수 있다. 제1 게이트 전극층(142b)은 게이트 홀(GH)을 채우며 채널층(110)의 상면보다 돌출되도록 형성될 수 있다. 제1 게이트 절연층(132b)은 게이트 홀(GH)의 내측벽과 저면을 덮도록 형성될 수 있다. 제1 게이트 전극층(142b)은 제1 게이트 절연층(132b)을 덮으며 게이트 홀(GH)을 채우도록 형성될 수 있다.
제2 게이트 전극층(144b)은 채널층(110) 상으로부터 제1 불순물 영역(122b) 상, 및 한 쌍의 제2 불순물 영역(124) 사이의 제1 기판층(100) 상으로 연장되도록 형성될 수 있다. 제2 게이트 전극층(144b)은 채널층(110) 및 제1 불순물 영역(122b)과 접하도록 형성될 수 있다. 제2 게이트 절연층(144b)은 한 쌍의 제2 불순물 영역(124) 사이의 제1 기판층(100)의 부분과 제2 게이트 전극층(144b) 사이에 개재되도록 형성될 수 있다.
제1 기판층(100)의 상면 상에는 제1 게이트 구조체(GS1b), 제2 게이트 구조체(GS2b), 및 제3 게이트 구조체(GS3)의 주위를 포위하는 게이트간 절연층(150)이 형성될 수 있다. 게이트간 절연층(150)은 제1 기판층(100)의 상면 상에서, 제1 게이트 구조체(GS1b), 제2 게이트 구조체(GS2b), 및 제3 게이트 구조체(GS3) 각각의 측면을 덮도록 형성될 수 있다.
도 17a 내지 도 17d를 함께 참조하면, 게이트간 절연층(150)의 상면 상에 콘택 구조체(160)를 형성한다. 콘택 구조체(160)는 복수의 콘택 패드층(162), 복수의 콘택 패드층(162)과 연결되는 콘택 플러그(164) 및 복수의 콘택 플러그(164)를 포위하며 게이트간 절연층(150)의 상면을 덮는 층간 절연층(166)을 포함하도록 형성할 수 있다.
복수의 콘택 플러그(164) 각각은 제1 불순물 영역(122), 제2 불순물 영역(124), 제3 불순물 영역(126), 제1 게이트 전극층(142b), 제2 게이트 전극층(144b), 및 제3 게이트 전극층(146) 중 하나와 연결되도록 될 수 있다. 복수의 콘택 패드층(162)은, 복수의 콘택 플러그(164)를 통하여 제1 불순물 영역(122), 제2 불순물 영역(124), 제3 불순물 영역(126), 제1 게이트 전극층(142b), 제2 게이트 전극층(144b), 및 제3 게이트 전극층(146) 중 하나와 전기적으로 연결될 수 있다.
제2 게이트 전극층(144b)과 연결되는 콘택 플러그(164)는, 제2 게이트 전극층(144b) 중 채널층(110) 상으로부터 제1 불순물 영역(122b) 상으로 연장되어 채널층(110) 및 제1 불순물 영역(122b)을 전기적으로 연결하는 부분에는 연결되지 않도록 형성될 수 있다. 복수의 콘택 패드층(162) 및 복수의 콘택 플러그(164)는, 제2 게이트 전극층(144b) 중 채널층(110) 상으로부터 제1 불순물 영역(122b) 상으로 연장되어 채널층(110) 및 제1 불순물 영역(122b)을 전기적으로 연결하는 부분 상에는 배치되지 않도록 형성될 수 있다.
이후 도 11을 참조하여 배선 구조체(170)를 형성하고, 도 14에 보인 것과 같이, 도 11의 결과물을 뒤집어서 보호 절연층(220)이 위로 가고, 광소자 기판(WFO)이 아래로 오도록 배치한 후, 보호 절연층(220)을 제거하고, 제2 기판층(200) 상에 전면 패시베이션층(510), 가이드 패턴(520), 복수의 컬러필터층(530), 및 복수의 마이크로 렌즈(500)를 형성하여, 이미지 센서(2)를 형성할 수 있다.
도 18은 본 발명의 일 실시 예에 따른 이미지 센서의 단면도이다. 도 18에서 도 12 및 도 14와 중복되는 설명은 생략될 수 있다.
도 18을 참조하면, 이미지 센서(2a)는 도 14에 보인 이미지 센서(2)의 채널 홀(CH), 채널층(110), 게이트 홀(GH), 및 제1 게이트 구조체(GS1b) 대신에, 채널 홀(CHa), 채널층(110a), 게이트 홀(GHa), 및 제1 게이트 구조체(GS1c)를 포함할 수 있다. 채널 홀(CHa), 채널층(110a), 및 게이트 홀(GHa)은 도 12에 보인 채널 홀(CHa), 채널층(110a), 게이트 홀(GHa)과 대체로 동일한 바, 자세한 설명은 생략하도록 한다.
제1 게이트 구조체(GS1c)는 제1 게이트 구조체(GS1c)는 제1 게이트 절연층(132c) 및 제1 게이트 전극층(142c)의 적층 구조를 가질 수 있다. 일부 실시 예에서, 제1 게이트 전극층(142c)은 수직 게이트(vertical gate)일 수 있다. 제1 게이트 구조체(GS1c)는 게이트 홀(GHa)을 채우며 채널층(110)의 하면보다 아래로 돌출될 수 있다. 제1 게이트 절연층(132c)은 게이트 홀(GHa)의 내측벽과 저면을 덮을 수 있다. 제1 게이트 전극층(142c)은 제1 게이트 절연층(132c)을 덮으며 게이트 홀(GHa)을 채울 수 있다. 채널층(110) 및 포토다이오드 불순물 영역(205) 각각과 제1 게이트 전극층(142c) 사이에는 제1 게이트 절연층(132c)이 개재될 수 있다.
도 19는 본 발명의 일 실시 예에 따른 이미지 센서의 단면도이다. 도 19에서 도 1과 중복되는 설명은 생략될 수 있다.
도 19를 참조하면, 이미지 센서(3)는 도 1에 보인 이미지 센서(1)와 달리 픽셀 분리 플러그(168)를 더 포함할 수 있다. 픽셀 분리 플러그(168)는 복수의 콘택 패드층(162) 중 그라운드(ground)가 제공되는 콘택 패드층(162)과 전기적으로 연결될 수 있다. 일부 실시 예에서, 픽셀 분리 플러그(168)는 복수의 콘택 패드층(162) 중 그라운드(ground)가 제공되는 콘택 패드층(162)과, 복수의 콘택 플러그(164) 중 적어도 하나를 통하여 전기적으로 연결될 수 있다.
픽셀 분리 영역(DTI)은 매립 도전층(DTC) 및 매립 도전층(DTC)을 포위하는 절연 라이너(DTB)를 포함할 수 있다. 절연 라이너(DTB)는 매립 도전층(DTC)을 제2 기판층(200)과 절연시킬 수 있다. 일부 실시 예에서, 절연 라이너(DTB는 하프늄 산화물, 알루미늄 산화물, 탄탈륨 산화물 등과 같은 금속 산화물을 포함할 수 있다. 다른 일부 실시 예에서, 절연 라이너(DTB)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등의 절연 물질을 포함할 수 있다. 매립 도전층(DTC)은 예를 들면, 도핑된 폴리실리콘, 금속, 금속 실리사이드, 금속 질화물, 또는 금속 함유막 중 적어도 하나를 포함할 수 있다. 픽셀 분리 플러그(168)는 매립 도전층(DTC)과 전기적으로 연결되어, 매립 도전층(DTC)에 그라운드를 제공할 수 있다.
별도로 도시하지는 않았으나, 도 12, 도 14, 및 도 18에 보인 이미지 센서(1a, 2, 2a)도 픽셀 분리 플러그(168)를 더 포함할 수 있고, 도 12, 도 14, 및 도 18에 보인 픽셀 분리 영역(DTI)은 매립 도전층(DTC) 및 매립 도전층(DTC)을 포위하는 절연 라이너(DTB)를 포함할 수 있다.
도 20은 본 발명의 일 실시 예들에 따른 이미지 센서의 구성을 나타내는 블록도이다.
도 20을 참조하면, 이미지 센서(1100)는 픽셀 어레이(1110), 컨트롤러(1130), 로우 드라이버(1120) 및 픽셀 신호 처리부(1140)를 포함할 수 있다. 이미지 센서(1100)는 도 1 내지 도 19에서 설명한 이미지 센서(1, 1a, 2, 2a) 중 적어도 하나를 포함한다.
픽셀 어레이(1110)는 2차원적으로 배열된 복수의 단위 픽셀들을 포함할 수 있고, 각 단위 픽셀은 광전 변환층을 포함할 수 있다. 광전 변환층은 빛을 흡수하여 전하를 생성하고, 생성된 전하에 따른 전기적 신호(출력 전압)는 수직 신호 라인을 통해서 픽셀 신호 처리부(1140)로 제공될 수 있다. 픽셀 어레이(1110)가 포함하는 단위 화소들은 로우(row) 단위로 한번에 하나씩 출력 전압을 제공할 수 있고, 이에 따라 픽셀 어레이(1110)의 하나의 로우에 속하는 단위 픽셀들은 로우 드라이버(1120)가 출력하는 선택 신호에 의해 동시에 활성화될 수 있다. 선택된 로우에 속하는 단위 픽셀들은 흡수한 빛에 따른 출력 전압을 대응하는 컬럼의 출력 라인에 제공할 수 있다.
컨트롤러(1130)는 픽셀 어레이(1110)가 빛을 흡수하여 전하를 축적하게 하거나, 축적된 전하를 임시로 저장하게 하고, 저장된 전하에 따른 전기적 신호를 픽셀 어레이(1110)의 외부로 출력하게 하도록, 로우 드라이버(1120)를 제어할 수 있다. 또한, 컨트롤러(1130)는 픽셀 어레이(1110)가 제공하는 출력 전압을 측정하도록, 픽셀 신호 처리부(1140)를 제어할 수 있다.
픽셀 신호 처리부(1140)는 상관 이중 샘플러(CDS, 1142), 아날로그-디지털 컨버터(ADC, 1144) 및 버퍼(1146)를 포함할 수 있다. 상관 이중 샘플러(1142)는 픽셀 어레이(1110)에서 제공한 출력 전압을 샘플링 및 홀드할 수 있다. 상관 이중 샘플러(1142)는 특정한 잡음 레벨과 생성된 출력 전압에 따른 레벨을 이중으로 샘플링하여, 그 차이에 해당하는 레벨을 출력할 수 있다. 또한, 상관 이중 샘플러(1142)는 램프 신호 생성기(1148)가 생성한 램프 신호를 입력받아 서로 비교하여 비교 결과를 출력할 수 있다. 아날로그-디지털 컨버터(1144)는 상관 이중 샘플러(1142)로부터 수신하는 레벨에 대응하는 아날로그 신호를 디지털 신호로 변환할 수 있다. 버퍼(1146)는 디지털 신호를 래치(latch)할 수 있고, 래치된 신호는 순차적으로 이미지 센서(1100)의 외부로 출력되어 이미지 프로세서(도시 생략)로 전달될 수 있다.
도 21은 본 발명의 일 실시 예에 따른 이미지 센서의 구성을 나타내는 블록도이다.
도 21을 참조하면, 본 실시예의 이미지 센서(2000)는 픽셀부(2200)와 주변 회로부를 구비할 수 있다. 픽셀부(2200)는 기판(2010)에 광전 변환층을 포함하는 복수의 픽셀(2100)이 2차원 어레이 구조로 규칙적으로 배열되어 형성될 수 있다. 이미지 센서(2000)는 도 1 내지 도 19에서 설명한 이미지 센서(1, 1a, 2, 2a) 중 적어도 하나를 포함한다.
주변 회로부는 픽셀부(2200) 주변으로 배치되고, 수직 구동 회로(2400), 컬럼 신호처리 회로(2500), 수평 구동 회로(2600), 출력 회로(2700), 제어 회로(2800) 등을 구비할 수 있다.
제어 회로(2800)는 수직 구동 회로(2400), 컬럼 신호처리 회로(2500), 수평 구동 회로(2600) 등을 제어할 수 있다. 예컨대, 제어 회로(2800)에서는 수직 동기 신호, 수평 동기 신호 및 마스터 클럭을 기초로 수직 구동 회로(2400), 컬럼 신호처리 회로(2500) 및 수평 구동 회로(2600) 등의 동작의 기준이 되는 클록 신호나 제어 신호들을 생성할 수 있다. 또한, 제어 회로(2800)는 상기 클록 신호나 제어 신호들을 수직 구동 회로(2400), 컬럼 신호처리 회로(2500) 및 수평 구동 회로(2600) 등에 입력할 수 있다.
수직 구동 회로(2400)는 예컨대 시프트 레지스터로 구성되고, 픽셀 구동 배선을 선택해, 선택된 픽셀 구동 배선에 픽셀을 구동하기 위한 펄스를 공급하여 행 단위로 픽셀을 구동할 수 있다. 예컨대, 수직 구동 회로(2400)는 픽셀부(2200)의 각 픽셀(2100)에 펄스를 행 단위로 수직 방향으로 순차적으로 선택 주사할 수 있다. 또한, 수직 신호선(2320)을 통해 각 픽셀(2100)의 광전 변환층에서 생성한 전하들에 따른 픽셀 신호를 컬럼 신호처리 회로(2500)에 공급하도록 할 수 있다.
컬럼 신호처리 회로(2500)는 픽셀(2100)의 열마다 배치되어 1행분의 픽셀(2100)에서 출력되는 신호를 픽셀 열마다 노이즈 제거 등의 신호 처리를 할 수 있다. 예컨대, 컬럼 신호처리 회로(2500)는 픽셀(2100) 고유의 노이즈를 제거하기 위한 CDS(Crrelated-Double Sampling)나 신호 증폭, AD 변환 등의 신호 처리를 할 수 있다. 컬럼 신호처리 회로(2500)의 출력단에는 수평 선택 스위치(미도시)가 설치될 수 있다.
수평 구동 회로(2600)는, 예컨대, 시프트 레지스터로 구성되고, 수평 주사 펄스를 순차적으로 출력함으로써, 컬럼 신호처리 회로(2500)의 각각을 순서대로 선택하여, 컬럼 신호처리 회로(2500) 각각의 픽셀 신호를 수평 신호선(2340)에 출력시킬 수 있다.
출력 회로(2700)는 컬럼 신호처리 회로(2500) 각각에서 수평 신호선(2340)을 통해 순차적으로 공급되는 신호들에 대해 신호 처리하여 출력할 수 있다. 예컨대, 출력 회로(2700)는 버퍼링만 할 경우도 있고, 흑 레벨 조정, 열불균일 보정, 각종 디지털 신호 처리 등을 행하는 경우도 있다. 한편, 입출력 단자(2900)는 외부와 신호의 교환을 할 수 있다.
도 22a 및 도 22b는 본 발명의 일 실시 예에 따른 이미지 센서의 리드아웃 회로도들이다.
도 22a를 참조하면, 이미지 센서(3000)는 광 감지 소자(PD), 전송 트랜지스터(TT), 플로팅 확산 영역(FD), 리셋 트랜지스터(RST), 소스 팔로워 트랜지스터(SF), 및 선택 트랜지스터(SEL)를 포함할 수 있다. 광 감지 소자(PD), 전송 트랜지스터(TT)는 단위 픽셀을 구성할 수 있다. 이미지 센서(3000)는 도 1 내지 도 19에서 설명한 이미지 센서(1, 1a, 2, 2a) 중 적어도 하나를 포함한다.
전송 트랜지스터(TT), 리셋 트랜지스터(RST), 소스 팔로워 트랜지스터(SF), 및 선택 트랜지스터(SEL) 각각은 전송 게이트, 리셋 게이트, 소스 팔로워 게이트, 및 선택 게이트를 가질 수 있다. 일부 실시 예에서, 상기 전송 게이트는 수직 게이트(vertical gate)일 수 있고, 상기 리셋 게이트, 상기 소스 팔로워 게이트, 및 선택 게이트 각각은 평면 게이트(planar gate)일 수 있다. 상기 전송 게이트는 광 감지 소자(PD)와 플로팅 확산 영역(FD) 사이에 배치되어, 광 감지 소자(PD)에서 생성된 전하를 플로팅 확산 영역(FD)으로 전송할 수 있다.
전송 트랜지스터(TT)는 상기 전송 게이트, 및 플로팅 확산 영역(FD)과 광 감지 소자(PD)에 각각 연결되는 소스 영역과 드레인 영역으로 이루어질 수 있다. 리셋 트랜지스터(RST)는 상기 리셋 게이트, 플로팅 확산 영역(FD)과 연결되는 소스 영역, 및 전원 전압(Vpix)이 연결되는 드레인 영역으로 이루어질 수 있다. 소스 팔로워 트랜지스터(SF)는 플로팅 확산 영역(FD)과 연결되는 상기 소스 팔로워 게이트, 선택 트랜지스터(SEL)의 소스 영역과 연결되는 소스 영역, 및 전원 전압(VPIX)이 연결되는 드레인 영역으로 이루어질 수 있다. 선택 트랜지스터(SEL)는 상기 선택 게이트, 소스 팔로워 트랜지스터(SF)의 소스 영역과 연결되는 소스 영역), 및 출력 전압(VOUT)이 연결되는 드레인 영역으로 이루어질 수 있다.
이미지 센서(3000)는 도 1 내지 도 19를 통하여 설명한 것과 같이, 광 감지 소자(PD)와 플로팅 확산 영역(FD)이 기판간 절연층(300)을 사이에 가지며 서로 이격될 수 있어, 광 감지 소자(PD)와 플로팅 확산 영역(FD) 사이에 기생 커패시터가 최소화되고 변환 이득(conversion gain)이 향상되어, 광 검출 성능이 향상될 수 있다.
또는 이미지 센서(3000)는 도 14 내지 도 18을 통하여 설명한 것과 같이, 감지 소자(PD)와 플로팅 확산 영역(FD) 사이에 기생 커패시터, 및 플로팅 확산 영역(FD)과 콘택 패드층(162) 사이에 기생 커패시터가 최소화되고 변환 이득이 향상되어, 이미지 센서(3000)의 광 검출 성능이 향상될 수 있다.
도 22b를 참조하면, 이미지 센서(3000a)는 복수의 광 감지 소자(PD), 복수의 전송 트랜지스터(TT), 플로팅 확산 영역(FD), 리셋 트랜지스터(RST), 소스 팔로워 트랜지스터(SF), 및 선택 트랜지스터(SEL)를 포함할 수 있다. 광 감지 소자(PD), 전송 트랜지스터(TT)는 단위 픽셀을 구성할 수 있다. 이미지 센서(3000a)는 도 1 내지 도 19에서 설명한 이미지 센서(1, 1a, 2, 2a) 중 적어도 하나를 포함한다.
도 22b에는 4개의 광 감지 소자(PD)로 이루어지는 4개의 단위 픽셀이 4개의 전송 트랜지스터(TT)를 통하여, 1개의 플로팅 확산 영역(FD), 1개의 리셋 트랜지스터(RST), 1개의 소스 팔로워 트랜지스터(SF), 및 1개의 선택 트랜지스터(SEL)를 공유하는 공유 픽셀을 구성하는 것으로 도시되었으나, 이에 한정되지 않는다. 일부 실시 예에서, 2개의 광 감지 소자(PD)로 이루어지는 2개의 단위 픽셀이 2개의 전송 트랜지스터(TT)를 통하여, 1개의 플로팅 확산 영역(FD), 1개의 리셋 트랜지스터(RST), 1개의 소스 팔로워 트랜지스터(SF), 및 1개의 선택 트랜지스터(SEL)를 공유하는 공유 픽셀을 구성할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
1, 1a, 2, 2a, 1100, 2000, 3000, 3000a : 이미지 센서, 100 : 제1 기판층, CH, CHa : 채널 홀, 110, 110a : 채널층, 122, 122b : 제1 불순물 영역, 124 : 제2 불순물 영역, 126 : 제3 불순물 영역, GH, GHa : 게이트 홀, GS1, GS1a, GS1b, GS1c : 제1 게이트 구조체, GS2, GS2b : 제2 게이트 구조체, GS3 : 제3 게이트 구조체, 132, 132a, 132b, 132c : 제1 게이트 절연층, 134, 134b : 제2 게이트 절연층, 136 : 제3 게이트 절연층, 142, 142a, 142b, 142c : 제1 게이트 전극층, 144, 144b : 제2 게이트 전극층, 146 : 제3 게이트 전극층, 150 : 게이트간 절연층, 160 : 콘택 구조체, 170 : 배선 구조체, 200 : 제2 기판층, 205 : 포토다이오드 불순물 영역, 210 : 포토다이오드 영역, 300 : 기판간 절연층, 510 : 전면 패시베이션층, 530 : 컬러필터층, 550 : 마이크로 렌즈, PD : 광 감지 소자, FD : 플로팅 확산 영역, TT : 전송 트랜지스터, RST : 리셋 트랜지스터, SF : 소스 팔로워 트랜지스터, WFO : 광소자 기판, WFL : 로직 기판

Claims (20)

  1. 제1 기판층;
    상기 제1 기판층보다 두꺼운 제2 기판층;
    상기 제1 기판층과 상기 제2 기판층 사이에 개재되는 기판간 절연층;
    서로 이격되며 상기 제1 기판층의 일부분들에 위치하는 제1 불순물 영역, 한 쌍의 제2 불순물 영역, 및 제3 불순물 영역;
    상기 제2 기판층 내에 위치하는 광 감지 소자를 구성하는 포토다이오드 영역;
    상기 제1 기판층 및 상기 기판간 절연층을 관통하여 상기 제2 기판층으로 연장되는 게이트 홀을 채우는 수직 게이트인 제1 게이트 전극층을 포함하는 전송 트랜지스터; 및
    상기 기판간 절연층을 기준으로 상기 제1 기판층 측에 위치하여 상기 전송 트랜지스터와 연결되는 플로팅 확산 영역;을 포함하는 이미지 센서.
  2. 제1 항에 있어서,
    상기 제1 기판층 및 상기 기판간 절연층을 관통하여 상기 제2 기판층으로 연장되는 채널 홀의 측벽을 덮으며, 상기 게이트 홀을 한정하는 채널층;을 더 포함하는 것을 특징으로 하는 이미지 센서.
  3. 제2 항에 있어서,
    상기 제1 불순물 영역의 적어도 일부분은, 상기 전송 트랜지스터와 연결되도록 상기 채널층과 접하는 상기 플로팅 확산 영역인 것을 특징으로 하는 이미지 센서.
  4. 제3 항에 있어서,
    상기 제1 불순물 영역의 두께와 상기 제1 기판층의 두께는 실질적으로 동일한 것을 특징으로 하는 이미지 센서.
  5. 제3 항에 있어서,
    상기 채널층과 상기 제1 게이트 전극층 사이에 개재되며, 상기 기판간 절연층에 반대되는 상기 채널층의 면 상으로 연장되는 제1 게이트 절연층;을 더 포함하는 것을 특징으로 하는 이미지 센서.
  6. 제2 항에 있어서,
    상기 채널 홀은 상기 제2 기판층의 부분을 사이에 가지며 상기 포토다이오드 영역과 이격되는 것을 특징으로 하는 이미지 센서.
  7. 제2 항에 있어서,
    상기 채널 홀은, 상기 제1 기판층, 상기 기판간 절연층, 및 상기 제2 기판층을 관통하여 상기 포토다이오드 영역 내로 연장되며,
    상기 채널 홀과 상기 포토다이오드 영역 사이에 개재되는 포토다이오드 불순물 영역;을 더 포함하는 것을 특징으로 하는 이미지 센서.
  8. 제2 항에 있어서,
    상기 채널층 상으로부터 상기 제1 불순물 영역 상으로 연장되며, 상기 채널층 및 상기 제1 불순물 영역과 접하는 제2 게이트 전극층;을 더 포함하며,
    상기 제2 게이트 전극층의 적어도 일부분은 상기 플로팅 확산 영역인 것을 특징으로 하는 이미지 센서.
  9. 제8 항에 있어서,
    상기 제2 게이트 전극층은, 상기 채널층 상으로부터 상기 한 쌍의 제2 불순물 영역 사이의 상기 제1 기판층의 부분 상으로 더 연장되는 것을 특징으로 하는 이미지 센서.
  10. 제9 항에 있어서,
    상기 채널층과 상기 제1 게이트 전극층 사이에 개재되는 제1 게이트 절연층;
    상기 한 쌍의 제2 불순물 영역 사이의 상기 제1 기판층의 부분과 상기 제2 게이트 전극층 사이에 개재되는 제2 게이트 절연층;을 더 포함하는 것을 특징으로 하는 이미지 센서.
  11. 제1 도전형의 불순물을 가지는 제1 기판층;
    상기 제1 도전형의 불순물을 가지는 제2 기판층;
    상기 제1 기판층과 상기 제2 기판층 사이에 개재되는 기판간 절연층;
    상기 제1 기판층의 일부분들에 위치하며 서로 이격되고, 각각 상기 제1 도전형과 다른 제2 도전형의 불순물을 가지는 제1 불순물 영역, 한 쌍의 제2 불순물 영역, 및 제3 불순물 영역;
    상기 제2 기판층 내에 위치하며 상기 제2 도전형의 불순물을 가지는 포토다이오드 영역;
    상기 제1 기판층 및 상기 기판간 절연층을 관통하여 상기 포토다이오드 영역을 향하여 연장되는 수직 게이트인 제1 게이트 전극층을 포함하는 전송 트랜지스터;
    상기 한 쌍의 제2 불순물 영역 사이의 상기 제1 기판층의 부분 상에 배치되는 제2 게이트 전극층을 포함하는 소스 팔로워 트랜지스터;
    상기 제1 불순물 영역과 상기 제3 불순물 영역 사이의 상기 제1 기판층의 부분 상에 배치되는 제3 게이트 전극층을 포함하는 리셋 트랜지스터;를 포함하며,
    상기 제1 불순물 영역은, 상기 전송 트랜지스터와 연결되는 플로팅 확산 영역 및 상기 리셋 트랜지스터의 소스 영역인 이미지 센서.
  12. 제11 항에 있어서,
    상기 제1 불순물 영역의 상면 및 상기 제1 기판층의 상면은 공면을 이루고,
    상기 제1 불순물 영역의 하면 및 상기 제1 기판층의 하면은 공면을 이루는 것을 특징으로 하는 이미지 센서.
  13. 제12 항에 있어서,
    상기 제1 불순물 영역, 상기 한 쌍의 제2 불순물 영역, 및 상기 제3 불순물 영역 각각의 두께는 상기 제1 기판층의 두께와 실질적으로 동일한 것을 특징으로 하는 이미지 센서.
  14. 제11 항에 있어서,
    상기 제1 기판층 및 상기 기판간 절연층을 관통하여 상기 제2 기판층으로 연장되는 채널 홀; 및
    상기 채널 홀의 측벽을 덮으며 게이트 홀을 한정하며, 상기 제1 도전형의 불순물을 가지는 채널층;을 더 포함하며,
    상기 제1 불순물 영역은, 상기 채널층과 접하는 것을 특징으로 하는 이미지 센서.
  15. 제14 항에 있어서,
    상기 게이트 홀의 저면 및 측벽을 덮는 제1 게이트 절연층;을 더 포함하고,
    상기 제1 게이트 전극층은 상기 제1 게이트 절연층을 덮으며, 상기 게이트 홀을 채우는 것을 특징으로 하는 이미지 센서.
  16. 제14 항에 있어서,
    상기 제1 게이트 절연층은, 상기 채널 홀 내에서 상기 기판간 절연층에 반대되는 상기 채널층의 면 상으로 연장되며,
    상기 제1 게이트 전극층은, 상기 제1 게이트 절연층을 사이에 가지며 상기 채널 홀 내에서 상기 기판간 절연층에 반대되는 상기 채널층의 면 상으로 연장되는 것을 특징으로 하는 이미지 센서.
  17. 제11 항에 있어서,
    상기 제1 기판층 상에서, 상기 제1 게이트 전극층, 상기 제2 게이트 전극층, 및 상기 제3 게이트 전극층을 포위하는 게이트간 절연층; 및
    복수의 콘택 패드층, 상기 복수의 콘택 패드층과 연결되는 복수의 콘택 플러그, 상기 복수의 콘택 패드층을 포위하며 상기 게이트간 절연층을 덮는 층간 절연층을 포함하는 콘택 구조체;을 더 포함하며,
    상기 제1 불순물 영역과 상기 제2 게이트 전극층은 상기 복수의 콘택 패드층 중 적어도 하나와 상기 복수의 콘택 플러그 중 적어도 하나를 통하여 전기적으로 연결되는 것을 특징으로 하는 이미지 센서.
  18. 제1 도전형의 불순물을 가지는 제1 기판층;
    상기 제1 도전형의 불순물을 가지는 제2 기판층;
    상기 제1 기판층과 상기 제2 기판층 사이에 개재되는 기판간 절연층;
    상기 제1 기판층의 일부분들에 위치하며 서로 이격되고, 각각 상기 제1 도전형과 다른 제2 도전형의 불순물을 가지는 제1 불순물 영역, 한 쌍의 제2 불순물 영역, 및 제3 불순물 영역;
    상기 제2 기판층 내에 위치하며 상기 제2 도전형의 불순물을 가지는 포토다이오드 영역;
    상기 제1 기판층 및 상기 기판간 절연층을 관통하여 상기 제2 기판층으로 연장되는 채널 홀의 측벽을 덮으며, 게이트 홀을 한정하는 상기 제1 도전형의 불순물을 가지는 채널층;
    상기 게이트 홀의 저면 및 측벽을 덮는 제1 게이트 절연층 및 상기 제1 게이트 절연층을 덮으며 상기 채널 홀을 채우는 수직 게이트인 제1 게이트 전극층을 포함하는 전송 트랜지스터;
    제2 게이트 절연층을 사이에 가지며 상기 한 쌍의 제2 불순물 영역 사이의 상기 제1 기판층의 부분 상에 배치되는 제2 게이트 전극층을 포함하는 소스 팔로워 트랜지스터;
    제3 게이트 절연층을 사이에 가지며 상기 제1 불순물 영역과 상기 제3 불순물 영역 사이의 상기 제1 기판층의 부분 상에 배치되는 제3 게이트 전극층을 포함하는 리셋 트랜지스터;를 포함하며,
    상기 제2 게이트 전극층은, 상기 한 쌍의 제2 불순물 영역 사이의 상기 제1 기판층의 부분 상으로부터 채널층 상 및 상기 제1 불순물 영역 상으로 연장되며, 상기 채널층 및 상기 제1 불순물 영역과 접하는 이미지 센서.
  19. 제18 항에 있어서,
    상기 제2 기판층은 상기 제1 기판층보다 두껍고,
    상기 제1 불순물 영역, 상기 한 쌍의 제2 불순물 영역, 및 상기 제3 불순물 영역 각각의 두께는 상기 제1 기판층의 두께와 실질적으로 동일한 것을 특징으로 하는 이미지 센서.
  20. 제18 항에 있어서,
    상기 제1 게이트 전극층은 상기 제1 기판층, 상기 기판간 절연층, 및 상기 제2 기판층을 관통하여 상기 포토다이오드 영역 내로 연장되며,
    상기 제1 게이트 절연층과 상기 포토다이오드 영역 사이, 및 상기 제1 게이트 절연층과 상기 제2 기판층 사이에 개재되며 상기 제1 도전형의 불순물을 가지는 포토다이오드 불순물 영역;을 더 포함하는 것을 특징으로 하는 이미지 센서.
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