CN109728012B - 图像感测设备 - Google Patents

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Abstract

提供了一种图像感测设备，该图像感测设备包括第一基底结构、第二基底结构和存储器芯片。第一基底结构包括具有光电转换元件的像素区域。第二基底结构包括连接到第一基底结构的第一表面和与第一表面相对的第二表面，并且还包括电路区域以驱动像素区域。存储器芯片安装在第二基底结构的第二表面上。第一基底结构和第二基底结构通过穿过第一基底结构的第一连接过孔电连接。第二基底结构和存储器芯片通过穿过第二基底结构的一部分的第二连接过孔电连接。第一连接过孔和第二连接过孔在平面上位于不同位置处。

Description

图像感测设备
在2017年10月31日提交且名称为“图像感测设备(Images Sensing Apparatus)”的第10-2017-0143483号韩国专利申请通过引用全部包含于此。
技术领域
这里描述的一个或更多个实施例涉及一种图像感测设备。
背景技术
图像感测装置捕获图像并且将它们转换为电信号。这些装置被使用在例如汽车相机、安保装置、机器人、数码相机、用于移动电话的相机模块和便携式摄像机中。为了满足产品规格，这些图像感测装置中的许多应该尺寸紧凑，具有高分辨率，并且执行高速图像数据处理。
发明内容
根据一个或更多个实施例，图像感测设备包括：第一基底结构，包括具有光电转换元件的像素区域；第二基底结构，包括连接到第一基底结构的第一表面和与第一表面相对的第二表面，第二基底结构包括电路区域以驱动像素区域；以及存储器芯片，安装在第二基底结构的第二表面上，其中，第一基底结构和第二基底结构通过穿过第一基底结构的第一连接过孔电连接，第二基底结构和存储器芯片通过穿过第二基底结构的一部分的第二连接过孔电连接，第一连接过孔和第二连接过孔在平面上位于不同位置处。
根据一个或更多个其它实施例，图像感测设备包括：第一基底结构，包括具有光电转换元件的像素区域；第二基底结构，包括电连接到第一基底结构的像素区域的电路区域以驱动像素区域；以及至少一个半导体芯片，安装在第二基底结构上，通过导电凸起连接到第二基底结构，并且通过连接过孔电连接到电路区域，连接过孔穿过第二基底结构的一部分，其中，第二基底结构包括在电路区域周围并且具有垫的垫区域，其中，连接过孔位于电路区域和垫区域中。
根据一个或更多个其它实施例，图像感测设备包括：第一基底结构，包括具有光电转换元件的像素区域，第一基底结构包括第一连接过孔；第二基底结构，堆叠在第一基底结构的一个表面上并且通过第一连接过孔电连接到第一基底结构，第二基底结构包括第二连接过孔和电路区域以驱动像素区域；以及半导体芯片，堆叠在第二基底结构的一个表面上并且通过第二连接过孔电连接到第二基底结构，其中，第一连接过孔和第二连接过孔在第一基底结构和第二基底结构堆叠的方向上相对于彼此偏移。
附图说明
通过参照附图详细地描述示例性实施例，特征对于本领域技术人员来说将变得明显，在附图中：
图1示出图像感测设备的实施例；
图2示出图像感测设备的布局实施例；
图3示出图像感测设备的剖面实施例；
图4A、图4B和图5示出第一连接过孔和第二连接过孔的实施例；
图6A和图6B示出第二连接过孔的另外的实施例；
图7A和图7B示出像素的实施例；
图8A和图8B示出像素电路的实施例；
图9示出图像感测设备的另一实施例；
图10示出图像感测设备的另一实施例；以及
图11A至图11L示出与用于制造图像感测设备的方法的实施例对应的各个阶段。
具体实施方式
图1示出可以包括图像感测单元1100和存储器1200的图像感测设备1000的实施例。图像感测单元1100可以包括控制寄存器块1110、时序产生器1120、斜坡信号产生器1130、缓冲器单元1140、有源像素传感器(APS)阵列1150、行驱动器1160、相关双采样器(CDS)1170、模拟-数字转换器(ADC，也被称为模数转换器)1180和输出接口(I/F)1190。
控制寄存器块1110可以控制图像感测单元1100的全部操作。例如，控制寄存器块1110可以将操作信号直接传输到时序产生器1120、斜坡信号产生器1130和缓冲器单元1140。时序产生器1120可以产生用于图像感测单元1100的各种组件的操作时序参考信号。由时序产生器1120产生的操作时序参考信号可以被传输到行驱动器1160、CDS 1170和/或ADC 1180。斜坡信号产生器1130可以产生并传输例如在CDS 1170中使用的斜坡信号。缓冲器单元1140可以包括锁存器，并且可以临时存储将被传输到外部装置的图像信号。输出I/F1190可以将图像数据传输到存储器1200和外部装置。
APS阵列1150可以感测外部图像。APS阵列1150包括多个有源像素。行驱动器1160可以选择性地激活APS阵列1150的行。CDS 1170可以采样并输出由APS阵列1150产生的模拟信号。ADC 1180可以将模拟图像数据转换为数字图像数据，并且输出基于转换结果产生的多个数字像素信号。
存储器1200可以接收来自图像感测单元1100的图像数据，存储或处理接收的图像数据，并且将存储或处理的图像数据再传输到图像感测单元1100。存储器1200可以包括存储器装置，例如，动态随机存取存储器(DRAM)装置、静态随机存取存储器(SRAM)装置、自旋转移力矩磁性随机存取存储器(STT-MRAM)装置或闪存装置。当存储器1200可以包括DRAM装置时，存储器1200可以以相对高的速度接收图像数据并且处理接收的图像数据。
图2示出可以包括在垂直方向上堆叠的第一区域R1至第三区域R3的图像感测设备10A的示意性布局实施例。第一区域R1和第二区域R2可以对应于图1的图像感测单元1100。第三区域R3可以对应于图1的存储器1200。
第一区域R1可以包括传感器阵列区域SA、第一垫(pad，也被称为焊盘)区域PA1和连接区域CN，第二区域R2可以包括逻辑电路区域LC和第二垫区域PA2。第三区域R3可以包括存储器芯片MC和虚设芯片DC。第一区域R1至第三区域R3可以在垂直方向上顺序地堆叠。
在第一区域R1中，传感器阵列区域SA可以是与例如以上参照图1所描述的APS阵列1150对应的区域。传感器阵列区域SA可以包括布置为矩阵的多个单元像素P。每个单元像素P可以包括光电二极管和晶体管。
第一垫区域PA1可以在传感器阵列区域SA周围，并且包括多个第一垫PAD1。第一垫PAD1可以将电信号传输到外部装置或其它装置，或者从外部装置或其它装置接收电信号。
连接区域CN可以是其中第一连接过孔将第一区域R1连接到第二区域R2的区域。在第二区域R2中，逻辑电路区域LC可以包括具有多个晶体管的电子装置。逻辑电路区域LC可以电连接到传感器阵列区域SA以向传感器阵列区域SA的每个单元像素P提供预定的信号，或者以控制从传感器阵列区域SA的每个单元像素P输出的信号。
逻辑电路区域LC可以包括与上面参照图1描述的控制寄存器块1110、时序产生器1120、斜坡信号产生器1130、缓冲器单元1140、行驱动器1160、CDS 1170、ADC 1180和输出I/F 1190对应的区域。例如，逻辑电路区域LC可以包括图1的图像感测单元1100中的除了APS阵列1150之外的区域。图2示出了与斜坡信号产生器1130对应的斜坡区域RMP、与行驱动器1160对应的驱动器区域RDV、与CDS 1170对应的采样器区域CDS、与ADC 1180对应的转换区域ADC和与输出I/F 1190对应的接口区域I/F。作为示例提供与逻辑电路区域LC对应的相应区域的布置。区域可以在其它实施例中被不同地布置。
第二垫区域PA2可以在逻辑电路区域LC周围，并且包括多个第二垫PAD2。第二垫区域PA2可以位于第二区域R2的包括与第一区域R1的第一垫区域PA1对应的区域的区域中。
在第三区域R3中，存储器芯片MC可以与虚设芯片DC一起通过封装部分EN来封装。第一区域R1和第二区域R2中的每个可以是基于半导体晶圆的结构。第三区域R3可以是包括半导体芯片的结构。存储器芯片MC可以电连接到第二区域R2的逻辑电路区域LC以传输或接收图像数据。虚设芯片DC可以选择性地设置在第三区域R3的包括存储器芯片MC的区域外部的区域中，并且可以执行散热功能。
图3示出图像感测设备10的剖面实施例。如这里所述，除了当另外表明时，否则术语“上”、“上部”、“上表面”、“下”、“下部”、“下表面”和“侧表面”可以在下面基于图中描绘的方向来理解。
参照图3，图像感测设备10可以包括在一个方向(例如，Y方向)上堆叠的第一基底结构100、第二基底结构200和芯片结构300。第一基底结构100可以包括像素。第二基底结构200可以包括驱动像素的电路。芯片结构300可以包括连接到电路的存储器芯片。第一基底结构100、第二基底结构200和芯片结构300可以分别对应于如参照图2所描述的第一区域R1、第二区域R2和第三区域R3。
第一基底结构100可以包括：像素区域PIXEL，具有布置成矩阵的像素P；垫区域PAD，具有设置在其中的垫层197，以将电信号传输到外部装置或其它装置或者从外部装置或其它装置接收电信号；连接区域CONNECT，将第一基底结构100的像素区域PIXEL电连接到设置在第一基底结构100下方的第二基底结构200。像素区域PIXEL、垫区域PAD和连接区域CONNECT可以分别对应于图2的传感器阵列区域SA、第一垫区域PA1和连接区域CN(出于描述的目的，仅示出了像素区域PIXEL、垫区域PAD和连接区域CONNECT中的每者的一部分)。
第一基底结构100可以包括第一基底101、第一层间绝缘层120和第一结合层195。第一基底101可以是半导体基底。例如，第一基底101可以是p型硅基底。在示例实施例中，第一基底101可以包括p型体基底和其上生长的p型或n型外延层。在一个实施例中，第一基底101可以包括n型体基底和其上生长的p型或n型外延层。在示例实施例中，第一基底101也可以是有机塑料基底。
第一层间绝缘层120可以包括绝缘材料，并且可以包括一个或更多个层。例如，第一层间绝缘层120可以包括氧化硅和/或氮化硅。
第一结合层195可以将第一基底结构100结合到第二基底结构200。第一结合层195可以包括绝缘材料，例如，SiO、SiN、SiCN、SiOC、SiON和SiOCN中的至少一种。
像素区域PIXEL可以包括在第一基底101内的存储节点区域105和光电二极管130、在第一层间绝缘层120内的像素栅极层110、第一布线层140和第一过孔150以及在第一基底101上方的滤色器180和微透镜190。像素区域PIXEL还可以包括在第一基底101内的像素隔离区域165以及在第一基底101上的缓冲层170、栅格(grid)175、下平坦化层177和上平坦化层185。
垫区域PAD和连接区域CONNECT可以在像素区域PIXEL周围，并且可以包括在第一基底101上的上绝缘层192、穿过第一基底101和第一层间绝缘层120的第一连接过孔CV1以及在第一连接过孔CV1中的每个的侧壁的一部分上的第一过孔绝缘层172。垫区域PAD还可以包括在第一基底101上的垫层197，使得垫层197可以由上绝缘层192暴露。
上绝缘层192可以包括绝缘材料，例如，氧化硅和/或氮化硅。垫层197可以包括导电材料，例如，钨(W)、铜(Cu)、铝(Al)、金(Au)、银(Ag)和它们的任意合金中的至少一种。
第一连接过孔CV1可以将第一基底结构100电连接到第二基底结构200。第一连接过孔CV1可以穿过第一基底101和第一层间绝缘层120的全部，并且可以延伸到第二基底结构200的第二层间绝缘层220的一部分。第一连接过孔CV1可以在第一连接过孔CV1的下部分处连接到第二层间绝缘层220内的第二布线层240。第一连接过孔CV1可以连接到在第一层间绝缘层120内的第一布线层140。
在垫区域PAD中，第一连接过孔CV1可以在其上部分处连接到垫层197。第一连接过孔CV1可以具有圆柱形形状，并且可以具有从其上部分到其下部分变窄的宽度。在一个实施例中，第一连接过孔CV1可以包括导电材料，例如，钨(W)、铜(Cu)、铝(Al)、金(Au)、银(Ag)和它们的任意合金中的至少一种。
第一连接过孔CV1可以具有在例如从0.3μm至4μm的预定范围内的第一直径D1。在本说明书中，当物体不是圆柱形或圆形时，术语“直径”可以被理解为物体在平面上的最长对角线的长度。第一连接过孔CV1可以具有在例如从8μm至15μm的预定范围内的第一高度D3。
第一过孔绝缘层172可以位于第一基底101内以使第一基底101与第一连接过孔CV1电隔离。如图3中所示，第一过孔绝缘层172可以与第一连接过孔CV1接触。在示例实施例中，第一过孔绝缘层172也可以与第一连接过孔CV1分隔开。第一过孔绝缘层172可以包括绝缘材料，例如，氧化硅和/或氮化硅。
第二基底结构200可以包括第二基底201、第二层间绝缘层220和第二结合层295。第二基底结构200还可以包括在第二层间绝缘层220内的电路栅极层210、第二布线层240和第二过孔250，以及在第二基底201内的第二连接过孔CV2和第二过孔绝缘层272。第二基底结构200还可以包括在第二基底201的下表面上的再分布层260和第一连接垫270。
第二基底201可以是半导体基底。例如，第二基底201可以包括诸如IV族半导体材料的半导体材料。IV族半导体可以包括例如硅、锗或硅锗。第二基底201还可以设置为体晶圆、外延层、绝缘体上硅(SOI)层、绝缘体上半导体(SOI)层或其它类型的层。
第二层间绝缘层220可以包括绝缘材料，并且可以包括一层或更多层。例如，第二层间绝缘层220可以包括氧化硅和/或氮化硅。
第二结合层295可以是用于将第一基底结构100结合到第二基底结构200的层。第二结合层295可以包括绝缘材料，例如，SiO、SiN、SiCN、SiOC、SiON和SiOCN中的至少一种。
电路栅极层210可以是电路元件的栅电极层。电路栅极层210可以包括掺杂的半导体材料和/或金属材料。第二布线层240和第二过孔250中的每个可以包括导电材料，例如，钨(W)、铜(Cu)、铝(Al)、金(Au)、银(Ag)和它们的任意合金中的至少一种。第二布线层240的数量以及第二过孔250的数量和布置在各种实施例之中可以是不同的。
第二连接过孔CV2可以将第二基底结构200电连接到芯片结构300。第二连接过孔CV2可以穿过第二基底201的全部，并且可以延伸到第二层间绝缘层220中。第二连接过孔CV2可以在第二连接过孔CV2的上部分处连接到在第二层间绝缘层220内的第二布线层240。第二连接过孔CV2可以在其下部分处连接到再分布层260或第一连接垫270。第二连接过孔CV2可以具有圆柱形或其它形状，并且可以具有从其上部分到其下部分(或从其下部分到其上部分)变窄的宽度。第二连接过孔CV2可以包括导电材料，例如，钨(W)、铜(Cu)、铝(Al)、金(Au)、银(Ag)和它们的任意合金中的至少一种。
第二连接过孔CV2和第一连接过孔CV1可以相对于彼此偏移，并且在第一基底结构100和第二基底结构200堆叠的方向(例如，Y方向)上彼此不叠置。第二连接过孔CV2和第一连接过孔CV1可以由不同材料形成，并且具有不同尺寸。第二连接过孔CV2可以包括例如铜(Cu)。第一连接过孔CV1可以包括例如钨(W)。第二连接过孔CV2可以具有可以比第一连接过孔CV1的第一直径D1大的第二直径D2。第二直径D2可以在例如从4μm到10μm的预定范围内。第二连接过孔CV2可以具有大于第一连接过孔CV1的第一高度D3的第二高度D4。第二高度D4可以在例如从50μm到80μm的预定范围内。
第二过孔绝缘层272可以在第二基底201和第二层间绝缘层220内以使第二基底201与第二连接过孔CV2电隔离。第二过孔绝缘层272可以包括绝缘材料，例如，氧化硅和/或氮化硅。
再分布层260和第一连接垫270可以是用于将第二基底结构200结合到芯片结构300的连接结构。再分布层260和第一连接垫270中的每个可以包括一层或更多层。再分布层260和第一连接垫270中的每个可以包括导电材料，例如，钨(W)、铜(Cu)、锡(Sn)、镍(Ni)、铝(Al)、金(Au)、银(Ag)和它们的任意合金中的至少一种。在一些示例实施例中，可以省略再分布层260。在这种情况下，第二连接过孔CV2可以直接连接到第一连接垫270。
芯片结构300可以包括存储器芯片310、虚设芯片320和封装部分350，并且还可以包括在封装部分350内的第二连接垫330、凸起340和结合层370。
存储器芯片310可以包括存储器装置，例如，动态随机存取存储器(DRAM)装置、静态随机存取存储器(SRAM)装置、自旋转移力矩磁性随机存取存储器(STT-MRAM)装置或闪存装置。存储器芯片310可以具有以倒装芯片键合方式结合到第二基底201的下表面的上表面(可以是有源表面)。在一个实施例中，虚设芯片320可以相对于存储器芯片310的侧表面在X方向上与存储器芯片310平行。当存储器芯片310的尺寸相对小于第二基底201的尺寸时，虚设芯片320可以在封装部分350内，从而增加图像感测设备10的散热性能和机械强度。存储器芯片310和虚设芯片320中的每种的数量和布置可以在示例实施例之中改变。在一些示例实施例中，可以省略虚设芯片320。在这种情况下，可以仅设置存储器芯片310。
封装部分350可以包括树脂材料，并且可以包括一层或更多层。封装部分350可以包括例如环氧树脂或硅树脂。封装部分350可以封装第二连接垫330、凸起340和结合层370，并且可以被设置为可以使得存储器芯片310和虚设芯片320的下表面被暴露。在示例实施例中，封装部分350也可以覆盖存储器芯片310和虚设芯片320的下表面。
第二连接垫330和凸起340中的每个可以包括导电材料。凸起340可以具有圆柱形形状、球形形状、与球形形状的一部分对应的形状或者其它形状。凸起340可以包括例如Sn、Pb、Sn-Pb、Sn-Ag、Sn-Au、Sn-Cu、Sn-Bi、Sn-Zn、Sn-Ag-Cu、Sn-Ag-Bi、Sn-Ag-Zn、Sn-Cu-Bi、Sn-Cu-Zn或Sn-Bi-Zn。
结合层370可以将虚设芯片320结合到第二基底结构200。结合层370可以包括例如非导电膜(NCF)或非导电膏(NCP)，使得虚设芯片320可以与参照图2所述的逻辑电路区域LC电隔离。在示例实施例中，结合层370的厚度可以相对小于第二连接垫330和凸起340的厚度的总和。在这种情况下，虚设芯片320的下表面可以由封装部分EN覆盖。
在示例实施例中，芯片结构300可以在图像感测设备10的最下部分中。在示例实施例中，芯片结构300可以在第一基底结构100与第二基底结构200之间。在这种情况下，第一连接过孔CV1可以通过封装部分350连接到第二基底结构200。
图4A、图4B和图5示出在图像感测设备中的第一连接过孔和第二连接过孔的布局实施例。图4A和图4B分别示出在图2中所示的图像感测设备10A的第一区域R1中的第一连接过孔CV1和第二区域R2中的第二连接过孔CV2的示意性设置。在图4A和图4B中，示出了包括第一连接过孔CV1和第二连接过孔CV2中的每个的区域。
参照图4A，第一区域R1可以是对应于图3的第一基底结构100的区域，并且可以具有位于其中的第一连接过孔CV1。第一连接过孔CV1可以包括在第一垫区域PA1中的第一垫连接过孔CV1A和在连接区域CN中的第一互连过孔CV1B。
第一垫连接过孔CV1A可以位于第一垫PAD1的第一侧上，例如，位于第一垫PAD1的与传感器阵列区域SA相邻的第一侧上。如图3中所示，第一垫连接过孔CV1A可以电连接到垫区域PAD中的第一垫PAD1。第一垫连接过孔CV1A可以在Z方向上与第一垫PAD1至少部分地叠置，或者可以与第一垫PAD1接触。
各个第一垫连接过孔CV1A被依次地设置，同时在与传感器阵列区域SA的上端或下端相邻的区域中具有沿X方向延伸的单条细长带形状。在示例实施例中，第一垫连接过孔CV1A可以分别仅位于第一垫PAD1内。在这种情况下，各组第一垫连接过孔CV1A可以沿第一垫PAD1在X方向上彼此分隔开。此外，在示例实施例中，当第一垫PAD1进一步设置在传感器阵列区域SA的右侧和左侧上时，第一垫连接过孔CV1A可以设置在传感器阵列区域SA的右侧和左侧上。
第一互连过孔CV1B可以位于连接区域CN内，并且可以位于传感器阵列区域SA的一侧上。如图3的连接区域CN中所示，第一互连过孔CV1B可以位于第一层间绝缘层120内以电连接到第一布线层140。
第一互连过孔CV1B可以具有与第一垫连接过孔CV1A不同的尺寸。第一互连过孔CV1B的尺寸可以大于第一垫连接过孔CV1A的尺寸。例如，第一垫连接过孔CV1A可以具有例如从大约0.3μm到大约0.8μm的范围的预定直径。第一互连过孔CV1B可以具有例如从大约1.5μm到大约3.5μm的范围的预定直径。第一互连过孔CV1B和第一垫连接过孔CV1A的相对尺寸可以在实施例之中改变。
参照图4B，第二区域R2可以是与图3的第二基底结构200对应的区域，并且可以具有位于其中的第二连接过孔CV2。第二连接过孔CV2可以包括在第二垫区域PA2中的第二垫连接过孔CV2A和在逻辑电路区域LC中的第二电路连接过孔CV2B。
第二垫连接过孔CV2A可以位于第二垫PAD2的同一侧上，例如，位于第二垫PAD2的与传感器阵列区域SA相邻的同一侧上。如图3中所示，第二垫连接过孔CV2A可以电连接到在第一垫区域PA1或垫区域PAD中的第一垫连接过孔CV1A。因此，第二垫连接过孔CV2A可以将驱动电流传输到例如存储器芯片310。第二垫连接过孔CV2A可以仅位于第二垫PAD2的一部分的一侧上。在示例实施例中，第二垫连接过孔CV2A也可以设置在第二垫PAD2的整体的一侧上。
如图4B中所示，第二电路连接过孔CV2B可以位于逻辑电路区域LC中，并且可以设置在斜坡区域RMP的在X方向上的一侧上。如图3中所示，第二电路连接过孔CV2B可以电连接到连接区域CN或连接区域CONNECT中的第一互连过孔CV1B。因此，第二电路连接过孔CV2B可以将图像数据传输到例如存储器芯片310。
图5示出第一区域R1连同第二区域R2中的第二连接过孔CV2的实施例。如图5中所示，第一垫连接过孔CV1A和第二垫连接过孔CV2A可以在平面上相对于彼此位于不同的位置中，并且还可以彼此相邻。第一垫连接过孔CV1A可以在Z方向上比第二垫连接过孔CV2A更靠近第一垫PAD1，第一垫连接过孔CV1A的至少一部分可以与第一垫PAD1叠置。
第一互连过孔CV1B和第二电路连接过孔CV2B可以在平面上位于不同的位置中。第二电路连接过孔CV2B可以位于第二区域R2的内部区域中，使得第二电路连接过孔CV2B可以比第一互连过孔CV1B更靠近平面上的中心。
图6A和图6B示出图像感测设备中的第二连接过孔的另外的布局实施例。图6A示出了在第二垫PAD2周围的第二垫连接过孔CV2A的布局实施例。可以针对每个第二垫PAD2设置两个或更多个(例如，三个)第二垫连接过孔CV2A。如上所述，可以针对每个第二垫PAD2设置多个第二垫连接过孔CV2A。因此，可以在传输电信号时防止IR降。第二垫连接过孔CV2A可以在X方向上成行地位于第二垫PAD2的同一侧上。第二垫连接过孔CV2A的直径D2a可以在例如从4μm到10μm的预定范围内。
图6B示出了在逻辑电路区域LC中的第二电路连接过孔CV2B的布局实施例。第二电路连接过孔CV2B可以成与第二垫连接过孔CV2A相同的间距，并且也可以具有与第二垫连接过孔CV2A不同的图案。
第二电路连接过孔CV2B可以在Z方向上成两列。第二电路连接过孔CV2B的直径D2b可以与第二垫连接过孔CV2A的直径D2a(可以在例如从4μm到10μm的范围)相同或不同。第二电路连接过孔CV2B可以设置为之字形图案。在之字形图案中，第二电路连接过孔CV2B可以以高密度布置，同时具有第一长度L1(最小间距)。第一长度L1可以在例如从30μm到60μm的范围。第一长度L1可以大于第二长度L2，第二长度L2可以对应于所述两列之间的间距。第二电路连接过孔CV2B可以为之字形图案并且在具有预定宽度的区域内以相对高的密度布置。因此，可以改善逻辑电路区域LC的空间效率。
在示例实施例中，第二电路连接过孔CV2B也可以设置为三列或更多列。例如，当第二电路连接过孔CV2B设置为五列或更多列时，在一个第二电路连接过孔CV2B周围的其它第二电路连接过孔CV2B可以成六边形形状。
图7A和图7B以剖面示出了形成根据示例实施例的图像感测设备的像素区域的像素的实施例。图7A和图7B示出了图3的区域P的放大图。
参照图7A，像素Pa可以包括在第一基底101内的存储节点区域105、元件隔离区域107、光电二极管130和像素隔离区域165。像素Pa可以包括在第一层间绝缘层120内的像素栅极层110、第一布线层140和第一过孔150。像素Pa还可以包括在第一基底101上方的缓冲层170、栅格175、下平坦化层177、滤色器180、上平坦化层185和微透镜190。
存储节点区域105可以在第一基底101内并且通过元件隔离区域107与光电二极管130分隔开。存储节点区域105可以包括与第一基底101的导电类型不同的导电类型的杂质。存储节点区域105可以是与浮置扩散区域FD(例如，如参照图8A和图8B所述浮置扩散区域FD)对应的区域。
元件隔离区域107可以从第一基底101的一个表面延伸到第一基底101中，并且可以是由绝缘材料形成的区域。
光电二极管130可以在第一基底101内，并且可以作为光电转换元件吸收入射光以产生并积累与光的强度对应的电荷。光电二极管130可以包括具有与第一基底101的导电类型不同的导电类型的杂质区域，并且可以与第一基底101内的势阱区域形成p-n结。
像素隔离区域165可以在相应像素Pa之间的边界下方。像素隔离区域165可以在光电二极管130周围。像素隔离区域165与光电二极管130之间的相对布置关系可以在另一实施例中是不同的。例如，像素隔离区域165的下表面可以高于或低于光电二极管130的下表面。像素隔离区域165可以包括绝缘材料或导电材料。例如，当像素隔离区域165包括导电材料时，还可以在像素隔离区域165与第一基底101之间设置绝缘层。
像素栅极层110可以位于第一布线层140与光电二极管130之间。像素栅极层110可以对应于像素Pa的像素电路元件的栅电极。
第一布线层140和第一过孔150可以位于第一层间绝缘层120内，并且电连接到第一基底101内的存储节点区域105和光电二极管130。第一布线层140可以与第一基底101的一个表面平行。第一过孔150可以垂直于第一基底101的所述一个表面，并且例如可以具有圆柱形形状或截锥形形状。第一布线层140和第一过孔150中的每个可以包括导电材料，例如，钨(W)、铜(Cu)、铝(Al)、金(Au)、银(Ag)以及它们的任意合金中的至少一种。第一布线层140的数量以及第一过孔150的数量和布置可以在实施例之中改变。
缓冲层170可以位于光电二极管130和像素隔离区域165上。缓冲层170可以包括绝缘材料(例如，SiO2、SiON、Al2O3、HfO2、Ta2O5和ZrO2中的至少一种)，并且可以包括不同材料的多层膜。在示例实施例中，还可以在缓冲层170下方设置防反射层。防反射层可以使得入射光的折射率被调整，以使得光以高水平的透射率行进到光电二极管130。
栅格175可以位于缓冲层170上和相应像素Pa之间的边界下方。栅格175可以在垂直于第一基底101的一个表面的方向上位于像素隔离区域165上方。栅格175可以包括金属，例如，铝(Al)、铬(Cr)、钼(Mo)、钛(Ti)或钨(W)。在示例实施例中，栅格175也可以位于滤色器180内。在这种情况下，可以省略下平坦化层177。
下平坦化层177可以位于缓冲层170和栅格175上。下平坦化层177可以完全地覆盖栅格175，并且可以具有比每个栅格175的上表面高的上表面。下平坦化层177可以包括绝缘材料，例如，氧化硅。
滤色器180可以位于下平坦化层177上。滤色器180可以在光电二极管130上方。滤色器180可以使具有特定波长的光通过，使得光可以到达其下方的光电二极管130。滤色器180可以被实施为包括红色(R)滤波器、绿色(G)滤波器和蓝色(B)滤波器的滤色器阵列。滤色器180可以包括例如树脂和具有金属或金属氧化物的颜料的混合物。
上平坦化层185可以位于滤色器180上。上平坦化层185可以包括绝缘材料，例如，氧化硅。
微透镜190可以使接收到除了光电二极管130之外的区域的光的路径改变方向，以使光集中在光电二极管130上。微透镜190可以包括例如TMR类树脂(东京Ohka Kogyo有限公司)或MFR类树脂(JSR公司)。
参照图7B，与图7A的示例实施例中不同，像素Pb可以具有包括除了光电二极管130a之外的有机光电二极管OPD的结构。例如，像素Pb可以包括在第一基底101内的存储节点区域105、元件隔离区域107、光电二极管130a和像素过孔160。像素Pb还可以包括在第一层间绝缘层120内的像素栅极层110、第一布线层140和第一过孔150。像素Pb还可以包括在第一基底101上的缓冲层170、有机光电二极管OPD、滤色器180和微透镜190。
如图7A的示例实施例中，光电二极管130a可以包括半导体材料。
像素过孔160可以通过像素过孔绝缘层162与第一基底101和光电二极管130a电隔离。像素过孔160可以包括导电材料，并且可以将有机光电二极管OPD连接到第一过孔150。在示例实施例中，像素过孔160也可以包括在垂直方向上堆叠的两个或更多个过孔。
有机光电二极管OPD可以在光电二极管130a上方，并且可以接收光(所述光具有与接收到光电二极管130a的光的颜色不同的颜色)以产生电荷。有机光电二极管OPD可以包括彼此面对的第一电极层182和第二电极层186，并且有位于第一电极层182的不同部分之间的电极绝缘层181。第一电极层182可以连接到像素过孔160。颜色选择层184可以位于第一电极层182与第二电极层186之间以基于光电效应产生电荷。颜色选择层184可以包括有机材料，并且可以包括以空穴作为主要载流子的p型层和以电子作为主要载流子的n型层。颜色选择层184可以基于具有特定波段的光来产生电荷。例如，颜色选择层184可以基于绿色光来产生电荷。在这种情况下，具有除了绿色之外的不同颜色的光可以通过滤色器180传输到光电二极管130a。
第一电极层182和第二电极层186中的每个可以包括透明导电材料(例如，ITO、IZO、ZnO或SnO2)或诸如金属薄膜或其它材料的半透明导电材料。在示例实施例中，第二电极层186可以包括具有功函数大于或等于第一电极层182的功函数的材料。
图7A和图7B中的相应的像素Pa和Pb可以包括光电转换元件(例如，一个或更多个光电二极管130和130a)，并且可以包括处理通过光电转换元件产生的电荷的像素电路。
图8A和图8B示出图像感测设备的像素电路的实施例。参照图8A，像素电路可以使用由有机光电二极管OPD产生的电荷来产生电信号。
像素电路可以包括多个晶体管RX、DX和SX，并且可以具有例如3T电路结构。像素电路可以包括重置晶体管RX、驱动晶体管DX和选择晶体管SX。驱动晶体管DX的栅极端子可以连接到浮置扩散区域FD。由有机光电二极管OPD产生的电荷可以在浮置扩散区域FD中积累。有机光电二极管OPD可以包括彼此平行的第一电极和第二电极，并且有位于其间的有机光转换层。有机光转换层可以接收具有预定波段的光并且产生电荷。
驱动晶体管DX可以通过在浮置扩散区域FD中积累的电荷来作为源极跟随缓冲放大器而操作。驱动晶体管DX可以放大在浮置扩散区域FD中积累的电荷，并且将放大的电荷传输到选择晶体管SX。
选择晶体管SX可以基于由行驱动器输入的选择控制信号SEL来操作，并且可以执行开关和寻址操作。例如，当从行驱动器施加选择控制信号SEL时，第一像素信号VOpix可以输出到连接到选择晶体管SX的第一列线。第一像素信号VOpix可以被列驱动器和读出电路检测到。
重置晶体管RX可以基于由行驱动器输入的重置控制信号RG来操作。重置晶体管RX可以响应于重置控制信号RG将浮置扩散区域FD的电压重置为读出电压VRD。
在示例实施例中，有机光电二极管OPD可以使用空穴作为主要电荷载流子。例如，当空穴被用作主要电荷载流子时，有机光电二极管OPD的阴极可以连接到浮置扩散区域FD且有机光电二极管OPD的阳极可以连接到上电极电压Vtop。上电极电压Vtop可以具有几伏的电压(例如，大约3.0V)。因为空穴在有机光电二极管OPD中产生为主要电荷载流子，所以重置晶体管RX的漏极端子可以连接到具有与电源电压VDD的电压电平不同的电压电平的读出电压VRD。可以通过使像素电路实施为使用空穴作为主要电荷载流子来改善暗电流特性。在示例实施例中，有机光电二极管OPD也可以产生电子作为主要电荷载流子，并且可以具有所得的电路结构。
参照图8B的实施例，像素电路可以使用由半导体光电二极管SPD产生的电荷来产生电信号。像素电路可以具有包括四个晶体管的4T电路。除了重置晶体管RX、驱动晶体管DX、选择晶体管SX之外，像素电路还可以包括传输晶体管TX。
半导体光电二极管SPD连接到像素电路，可以是形成在包括硅等的半导体基底上的半导体光电二极管，并且可以通过传输晶体管TX连接到浮置扩散区域FD。例如，与图8A的示例实施例中不同，半导体光电二极管SPD的阴极或阳极可以不直接连接到浮置扩散区域FD。
传输晶体管TX可以基于来自行驱动器的传输控制信号TG将在半导体光电二极管SPD中积累的电荷传输到浮置扩散区域FD。半导体光电二极管SPD可以产生电子作为主要电荷载流子。重置晶体管RX、驱动晶体管DX和选择晶体管SX的操作可以与参照图8A描述的那些相似。第二像素信号VSpix可以通过连接到选择晶体管SX的第二列线输出。第二像素信号VSpix可以被列驱动器和读出电路检测到。
图9以剖面示出图像感测设备10a的另一实施例。参照图9，与图3的示例实施例中不同，图像感测设备10a可以包括具有除了存储器芯片310之外的逻辑芯片320a的芯片结构300。逻辑芯片320a可以具有以倒装键合方式结合到第二基底201的下表面的上表面(可以为有源表面)。在一个实施例中，逻辑芯片320a可以平行于存储器芯片310，并且可以具有由封装部分350覆盖的侧表面和上表面。
逻辑芯片320a可以是包括例如中央处理单元(CPU)、控制器或专用集成电路(ASIC)芯片的微处理器芯片。逻辑芯片320a可以从第二基底结构200接收图像数据并且处理图像数据。逻辑芯片320a可以通过第二连接垫330a并且通过凸起340a电连接到第二基底结构200的第一连接垫270a。在示例实施例中，逻辑芯片320a可以通过再分布结构直接连接到存储器芯片310。
在示例实施例中，图像感测设备10a也可以包括逻辑芯片320a和根据图3的示例实施例的虚设芯片320的全部。
图10以剖面示出图像感测设备10b的另一实施例。参照图10，与图3的示例实施例中不同，图像感测设备10b可以具有仅延伸到第二基底201的上表面的第二连接过孔CV2。在这种情况下，第二连接过孔CV2可以通过单独的连接过孔245连接到第二布线层240。如上所述的第二连接过孔CV2的结构可以通过形成第二连接过孔CV2的工艺来形成。例如，第二连接过孔CV2可以通过在形成电路元件之前形成过孔的先过孔工艺(via-first process)来形成或者通过在形成布线结构之后形成过孔的后过孔工艺(via-last process)来形成。
连接过孔245可以包括导电材料，并且可以具有与第二连接过孔CV2的尺寸相似的尺寸。连接过孔245的形状可以在其它实施例中是不同的。连接过孔245也可以例如具有包括多个第二过孔250的结构。
图11A至图11L示出了与用于制造图像感测设备的方法的实施例对应的各个阶段。参照图11A，该方法包括在第一基底结构100p上形成像素区域的第一区域。在该工艺中，可以在图3的像素区域PIXEL中形成第一基底101中的组件和第一层间绝缘层120中的组件。
第一基底101可以具有比图3的第一基底101的最终厚度大的第一厚度T1。第一基底101内形成的组件可以包括存储节点区域105和光电二极管130。可以例如通过由离子注入工艺将杂质注入到第一基底101中来形成存储节点区域105和光电二极管130。在一个示例实施例中，可以通过将n型杂质注入到第一基底101中来形成存储节点区域105。每个光电二极管130可以包括n型杂质区域。
随后，可以对应于像素电路在第一基底101上形成像素栅极层110、第一布线层140和第一过孔150。在形成像素栅极层110之后，可以在第一基底101的上表面上形成第一层间绝缘层120的至少一部分。可以在形成第一布线层140和第一过孔150的工艺中部分地形成第一层间绝缘层120，以最终覆盖第一基底101上的组件。可以在第一层间绝缘层120的上表面上形成第一结合层195。在该工艺中，第一基底结构100p(包括其中形成具有像素区域的一部分的第一区域的第一基底101和第一层间绝缘层120)可以具有第一表面100A和第二表面100B。
参照图11B，可以在第二基底结构200中形成电路区域和第二连接过孔CV2。第二基底201可以具有比图3的第二基底201的最终厚度大的第二厚度T2。可以在第二基底201中形成用于电路构造的区域(例如，元件隔离区域和杂质区域)。然后，可以在第二基底201上形成电路栅极层210。
随后，可以形成第二层间绝缘层220的一部分以覆盖电路栅极层210。可以将第二层间绝缘层220和第二基底201蚀刻到距离其上表面预定深度以形成孔。孔可以填充有绝缘材料和导电材料，从而可以形成第二过孔绝缘层272和第二连接过孔CV2。在示例实施例中，可以通过在形成电路元件之后形成布线之前的形成过孔的中过孔工艺(via-middleprocess)来形成第二连接过孔CV2。
可以在第二基底201上形成第二层间绝缘层220的至少一部分。第二布线层240和第二过孔250可以形成在第二层间绝缘层220的至少一部分上。最终，第二层间绝缘层220可以覆盖电路栅极层210、第二布线层240和第二过孔250中的全部。可以在第二层间绝缘层220的上表面上形成第二结合层295。在该工艺中，第二基底结构200(包括其中形成驱动像素的电路的第二基底201和第二层间绝缘层220)可以具有第一表面200A和第二表面200B。
参照图11C，可以将第一基底结构100p结合到第二基底结构200。例如，可以通过将第一基底结构100p的第一表面100A结合到第二基底结构200的第一表面200A来使第一基底结构100p和第二基底结构200结合。可以使第一基底结构100p的第一结合层195和第二基底结构200的第二结合层295彼此结合。例如，当第一结合层195和第二结合层295由相同的材料形成时，可以在没有另外的结合层的情况下通过按压使第一结合层195和第二结合层295结合。将第一基底结构100p结合到第二基底结构200的方式可以在另一实施例中是不同的。
参照图11D，可以在第一基底结构100p的一个表面上形成像素区域的第二区域。在该工艺中，可以主要在图3的像素区域PIXEL中形成在第一基底101上的组件。
首先，可以执行用于使第一基底101减薄的工艺。可以从第一基底结构100p的第二表面100B将第一基底101去除预定厚度，以具有比图11A的第一厚度T1小的第三厚度T3。可以例如通过抛光工艺或背研磨工艺来去除第一基底101的一部分。
可以使像素隔离区域165形成为具有距离已经去除其的一部分的第一基底101的上表面预定深度。随后，可以在第一基底101的上表面上形成缓冲层170，并且可以在包括像素的边界的区域中形成栅格175。可以形成下平坦化层177以覆盖栅格175。可以在相应像素中形成滤色器180(例如，红色(R)滤波器、绿色(G)滤波器和蓝色(B)滤波器)。可以在滤色器180上形成上平坦化层185，并且可以在上平坦化层185上形成微透镜190。
参照图11E，可以将第一连接过孔CV1形成为从第一基底结构100p的一个表面延伸。第一连接过孔CV1可以穿过第一基底101和第一层间绝缘层120，并且可以从第一基底101的上表面延伸到第二层间绝缘层220中。第一连接过孔CV1可以连接到第二层间绝缘层220中的最上部的第二布线层240。
在示例实施例中，第一连接过孔CV1的延伸长度可以不同。例如，在图3的连接区域CONNECT中形成的第一连接过孔CV1可以延伸到第一层间绝缘层120内的至少一个第一布线层140。形成在垫区域PAD中的第一连接过孔CV1可以延伸到第二层间绝缘层220中。
孔可以形成为从第一基底101的上表面延伸。可以将导电材料沉积在孔中以形成第一连接过孔CV1。可以在第一基底101中的第一连接过孔CV1的侧表面上形成第一过孔绝缘层172。
随后，可以形成上绝缘层192以覆盖第一基底101的上表面，可以将垫层197形成在图3的垫区域PAD中以连接到第一连接过孔CV1。
通过该工艺，可以完成包括第一基底101的第一基底结构100。在示例实施例中，可以进一步执行对包括第一基底结构100和第二基底结构200的图像感测单元(例如，图像传感器)的测试工艺。
参照图11F，可以将载体基底400结合到第一基底结构100的一个表面。可以结合载体基底400来在随后工艺中支撑第一基底结构100和第二基底结构200的堆叠结构。可以使用结合层将载体基底400结合到第一基底结构100的第二表面100B。结合层可以是由例如在随后工艺中能够使载体基底400附着到其或者从其分离的材料形成。在一个实施例中，可以使用膜型或液体型材料。载体基底400可以包括例如硅(Si)、锗(Ge)、硅锗(SiGe)、砷化镓(GaAs)、玻璃、塑料或陶瓷。
参照图11G，可以通过去除第二基底结构200的一部分来使第二连接过孔CV2暴露。可以从第二基底结构200去除第二基底201的一部分，可以从第二基底201的与第二基底结构200的第二表面200B对应的上表面使第二基底201减薄。因此，第二基底201可以具有比图11B的第二厚度T2小的第四厚度T4。
例如，通过在该工艺中去除第二基底201的一部分然后在第二基底结构200内形成第二连接过孔CV2，可以制造参照图10描述的图像感测设备10b。
参照图11H，可以形成第一连接垫270，以连接到被暴露的第二连接过孔CV2。除了第一连接垫270之外，该工艺可以包括形成包括再分布层260的再分布结构。
参照图11I，可以提供具有形成在其一个表面上的第二连接垫330的半导体芯片。半导体芯片可以包括例如可以是测试芯片的存储器芯片310，并且在存储器芯片310的上表面上形成有第二连接垫330。当存储器芯片310包括除了第二连接垫330之外的再分布层时，再分布层可以形成在该工艺中。
参照图11J，可以例如使用凸起340将半导体芯片连接到第二基底结构200。可以使用凸起340来连接第一连接垫270和第二连接垫330。因此，存储器芯片310可以安装在第一基底结构100和第二基底结构200的堆叠结构上。在该工艺中，虚设芯片320可以与存储器芯片310一起安装，并且可以通过结合层370连接到第二基底201。也可以例如以与安装存储器芯片310的方式相似的方式来使用虚设凸起将虚设芯片320连接到第二基底201。可以在该工艺中通过以与用于安装存储器芯片310的方式相同的方式安装逻辑芯片320a来制造参照图9描述的图像感测设备10a。
参照图11K，可以形成封装部分350以封装半导体芯片。封装部分350可以覆盖存储器芯片310和虚设芯片320，并且可以填充凸起340之间的空间。在示例实施例中，封装部分350可以具有多层结构，并且可以包括填充凸起340之间的空间的下填充部分。
参照图11L，可以从第一基底结构100去除载体基底400。在从第一基底结构100分离载体基底400之后，可以去除用于结合载体基底400的结合层，并且可以执行清洗工艺。在示例实施例中，可以对包括存储器芯片310的图像感测设备执行测试工艺。
参照图3和图11L，可以去除封装部分350的一部分以暴露半导体芯片的一个表面。可以例如通过研磨工艺去除封装部分350的一部分，以暴露存储器芯片310和虚设芯片320的下表面。
随后，可以执行用于将第一基底结构100和第二基底结构200的堆叠结构(堆叠结构具有安装在其上的半导体芯片)分离为单元图像感测设备10的工艺。首先，例如通过刀片切割工艺或激光切割工艺，可以将第一基底结构100和第二基底结构200的堆叠结构(具有安装在其上的存储器芯片310)分离为单元图像感测设备10。
参照上述实施例中的一个或更多个，连接过孔可以设置在具有像素区域、电路区域和半导体芯片的堆叠布置的图像感测设备中的不同位置中。结果，图像感测设备可以形成为具有紧凑的尺寸，并且具有改善的图像处理速度。
在此已经公开了示例实施例，虽然采用了特定的术语，但是使用它们并将仅以一般的和描述性的含义来解释它们，而并非用于限制的目的。在某些情况下，如对本领域技术人员来说在提交本申请时将明显的是，除非另外说明，否则结合具体实施例描述的特征、特性和/或元件可以单独使用，或者可与结合其它实施例描述的特征、特性和/或元件组合起来使用。因此，在不脱离在权利要求书中阐述的实施例的精神和范围的情况下，可以做出形式上和细节上的各种改变。

Claims (19)

1.一种图像感测设备，所述图像感测设备包括：
第一基底结构，包括具有光电转换元件的像素区域；
第二基底结构，包括连接到第一基底结构的第一表面和与第一表面相对的第二表面，第二基底结构包括电路区域以驱动像素区域；以及
存储器芯片，安装在第二基底结构的第二表面上，其中，第一基底结构和第二基底结构通过穿过第一基底结构的第一连接过孔电连接，第二基底结构和存储器芯片通过穿过第二基底结构的一部分的第二连接过孔电连接，第一连接过孔和第二连接过孔在平面上位于不同位置处，
其中，第二基底结构包括在电路区域周围并且具有第二垫的第二垫区域，并且第二连接过孔包括在第二垫区域中的第二垫连接过孔和在电路区域中的第二电路连接过孔。
2.根据权利要求1所述的图像感测设备，其中：
第一基底结构包括第一垫区域和连接区域，第一垫区域在像素区域周围并且具有第一垫，连接区域在像素区域的一侧上，并且
第一连接过孔位于第一垫区域和连接区域中。
3.根据权利要求1所述的图像感测设备，其中，第二垫连接过孔位于第二垫的侧部上。
4.根据权利要求1所述的图像感测设备，其中，两个或更多个第二垫连接过孔位于第二垫中的每个第二垫的一侧上。
5.根据权利要求1所述的图像感测设备，其中，第二电路连接过孔布置成之字形图案。
6.根据权利要求5所述的图像感测设备，其中，第二电路连接过孔布置成两列。
7.根据权利要求1所述的图像感测设备，其中，第二电路连接过孔在电路区域中位于斜坡信号产生器区域的一侧上。
8.根据权利要求1所述的图像感测设备，其中，第一连接过孔中的每个第一连接过孔的直径小于第二连接过孔中的每个第二连接过孔的直径。
9.根据权利要求1所述的图像感测设备，其中，第一连接过孔中的每个第一连接过孔的高度小于第二连接过孔中的每个第二连接过孔的高度。
10.根据权利要求1所述的图像感测设备，其中：
第二基底结构包括：
第二基底，具有位于其上的元件以形成电路区域；以及
层间绝缘层，位于第二基底上并且具有位于其中的布线结构，
第一连接过孔延伸到层间绝缘层的一部分中。
11.根据权利要求10所述的图像感测设备，其中，第二连接过孔穿过第二基底，并且连接到在层间绝缘层中的布线结构。
12.根据权利要求1所述的图像感测设备，其中，第一连接过孔和第二连接过孔在第一基底结构和第二基底结构堆叠的方向上彼此不叠置。
13.根据权利要求1所述的图像感测设备，其中，存储器芯片通过导电凸起连接到第二基底结构。
14.根据权利要求13所述的图像感测设备，其中，第二基底结构包括：
再分布层，位于第二表面上，以及
连接垫，位于再分布层上，并且连接到导电凸起。
15.根据权利要求1所述的图像感测设备，所述图像感测设备还包括：
虚设芯片，安装在第二基底结构的第二表面上，并且与电路区域电隔离。
16.一种图像感测设备，所述图像感测设备包括：
第一基底结构，包括具有光电转换元件的像素区域；
第二基底结构，包括电连接到第一基底结构的像素区域的电路区域以驱动像素区域；以及
至少一个半导体芯片，安装在第二基底结构上，通过导电凸起连接到第二基底结构，并且通过连接过孔电连接到电路区域，连接过孔穿过第二基底结构的一部分，其中，第二基底结构包括在电路区域周围并且具有垫的垫区域，其中，连接过孔位于电路区域和垫区域中。
17.根据权利要求16所述的图像感测设备，其中，连接过孔在电路区域和垫区域中成不同的图案。
18.根据权利要求16所述的图像感测设备，其中，连接过孔在电路区域中布置成之字形图案。
19.一种图像感测设备，所述图像感测设备包括：
第一基底结构，包括具有光电转换元件的像素区域，第一基底结构包括第一连接过孔；
第二基底结构，堆叠在第一基底结构的一个表面上并且通过第一连接过孔电连接到第一基底结构，第二基底结构包括第二连接过孔和电路区域以驱动像素区域；以及
半导体芯片，堆叠在第二基底结构的一个表面上并且通过第二连接过孔电连接到第二基底结构，其中，第一连接过孔和第二连接过孔在第一基底结构和第二基底结构堆叠的方向上相对于彼此偏移，
其中，第一连接过孔中的每个第一连接过孔的直径小于第二连接过孔中的每个第二连接过孔的直径。
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