JP7153102B2 - 垂直ボンドパッドを含む半導体デバイス - Google Patents

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    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2224/783—Means for applying energy, e.g. heating means by means of pressure
    • H01L2224/78301—Capillary
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
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Description

ポータブル消費者向け電子機器に対する需要の大きな高まりは、高容量記憶デバイスの必要性を推進している。フラッシュメモリ記憶カードなどの不揮発性半導体メモリデバイスは、デジタル情報の記憶及び交換に対するますます高まる要求を満たすために広く使用されている。それらの携帯性、汎用性、及び頑丈な設計は、それらの高い信頼性及び大きな能力と共に、このようなメモリデバイスを、例えば、デジタルカメラ、デジタル音楽プレーヤ、ビデオゲームコンソール、ＰＤＡ、携帯電話、及びソリッドステートドライブを含む、多種多様な電子デバイスにおける使用に理想的なものにしてきた。
多くの様々なパッケージング構成が知られているが、フラッシュメモリ半導体デバイスは、概して、システムインパッケージ（system-in-a-package、ＳＩＰ）又はマルチチップモジュール（multichip module、ＭＣＭ）として作製され得、複数の半導体ダイは、小さなフットプリント基板の上面に実装及び相互接続されている。基板は、概して、片側又は両側にエッチングされた導電層を有する、剛性の誘電体ベースを含み得る。従来の半導体ダイは、ダイの上面のエッジ近くにダイボンドパッドを含む。ダイは、スタック内のダイの各々の上面上にあるダイボンドパッドへのアクセスを可能にするために、階段状のオフセット構成で基板上に積み重ねられる。
所与のサイズの半導体パッケージの記憶容量を増加させるための絶え間ない原動力により、ますます多くのダイが基板上に一緒に積み重ねられている。積み重ねられたダイの階段状のオフセットを考慮すると、ダイスタックの全長は、半導体パッケージに含まれ得る半導体ダイの数及び／又は長さの制限因子になってきている。
本技術の実施形態による半導体ダイを形成するためのフローチャートである。 ウェハの第１の主表面を示す、半導体ウェハの正面図である。 ダイ間のスクライブライン内に形成された半導体ダイ及びキャビティの一部分の上にあるダイボンドパッドを示す、ウェハの一部分の拡大図である。 半導体ダイの一部分の上にあるダイボンドパッド、及びダイ間のスクライブライン内のキャビティを充填する垂直ボンドパッドブロックを示す、ウェハの一部分の拡大図である。 ダイ間のスクライブライン内の垂直ボンドパッドブロックに連結された半導体ダイの一部分の上にあるダイボンドパッドを示す、ウェハの一部分の拡大図である。
本技術の態様によるウェハ内の垂直ボンドパッドブロック、ダイボンドパッド、及び内部構成要素を示すエッジ断面図である。 本技術の代替的な実施形態によるウェハ内の垂直ボンドパッドブロック、ダイボンドパッド、及び内部構成要素を示すエッジ断面図である。 本技術の代替的な実施形態によるウェハ内の垂直ボンドパッドブロック、ダイボンドパッド、及び内部構成要素を示すエッジ断面図である。 本技術の代替的な実施形態によるウェハ内の垂直ボンドパッドブロック、ダイボンドパッド、及び内部構成要素を示すエッジ断面図である。 本技術の代替的な実施形態によるウェハ内の垂直ボンドパッドブロック、ダイボンドパッド、及び内部構成要素を示すエッジ断面図である。 本技術の一実施形態による仕上げられた半導体ダイの斜視図を例示する。 本技術の一実施形態による仕上げられた半導体ダイの断面側面図を例示する。 本技術の実施形態による半導体ダイを使用して半導体デバイスを形成するためのフローチャートである。
本技術の一実施形態による、基板上に積み重ねられた半導体ダイを有する、作製の第１のステージにおける半導体デバイスの斜視図である。 本技術の一実施形態による、互いにワイヤボンディングされた半導体ダイを有する、作製の更なるステージにおける図１４の半導体デバイスの斜視図である。 本技術の代替的な実施形態に従って電気的に連結された半導体ダイを有する、図１４の半導体デバイスの斜視図である。 本技術の実施形態による完成した半導体デバイスのエッジの図である。
本技術の代替的な実施形態による半導体デバイスの斜視図である。 本技術の代替的な実施形態による半導体デバイスの斜視図である。 本技術の代替的な実施形態に従って配列された半導体ダイを有するウェハの第１の主表面を示す半導体ウェハの正面図である。 ダイ間のスクライブライン内の垂直ボンドパッドブロックに連結された半導体ダイの一部分の上にあるダイボンドパッドを示す、図２０のウェハの一部分の拡大図である。
ここで、本技術を、実施形態において、ダイのエッジ上に垂直ボンドパッドで形成された半導体ダイを含む半導体デバイスに関する図を参照して説明する。ウェハの作製中、垂直ボンドパッド（vertical bond pad、ＶＢＰ）ブロックが、隣接する半導体ダイ間のスクライブライン内に形成される。半導体ダイの上面上に形成されたダイボンドパッドは、その後、ＶＢＰブロックに電気的に連結され得る。完了すると、ウェハを、ＶＢＰブロックを切断するようにダイシングすることができ、それによって、各半導体ダイの垂直エッジ上に露出した大きな垂直に向けられたパッドが残る。
半導体デバイスを形成するために、垂直ボンドパッドを含む半導体ダイを、オフセットなしで交互に直接積み重ね、次いで、互いに及び基板に対して垂直にワイヤボンディングすることができる。半導体ダイがオフセットされていないので、半導体デバイスの長さは、デバイス内で使用され得る半導体ダイの数又は長さの点で、もはや制限因子ではない。
本発明は、多くの異なる形態で具現化され得、本明細書に記載される実施形態に限定されるものとして解釈されるべきではないことが理解される。むしろ、これらの実施形態は、本開示が完璧かつ完全であり、本発明を当業者に十分に伝えるように提供される。実際、本発明は、添付の「特許請求の範囲」によって定義される本発明の範囲及び趣旨内に含まれる、これらの実施形態の代替物、修正、及び均等物を網羅することが意図される。更に、本発明の以下の詳細な説明において、本発明の完璧な理解を提供するために、数多くの具体的な詳細が記載される。しかしながら、本発明が、そのような具体的な詳細を伴わずに実施され得ることは、当業者には明らかであろう。
本明細書で使用され得るように、「頂部」及び「底部」、「上方」及び「下方」、並びに「垂直」及び「水平」という用語、並びにそれらの形態は、単に例として、及び例示目的のためであるに過ぎず、参照された項目が位置及び向きにおいて交換され得る限り、本技術の説明を限定することを意図するものではない。また、本明細書で使用するとき、「実質的に」及び／又は「約」という用語は、指定された寸法又はパラメータが、所与の用途の許容可能な製造許容範囲内で変化し得ることを意味する。１つの実施形態では、許容可能な製造許容範囲は、±２．５％である。
ここで、本技術の一実施形態を、図１及び図１３のフローチャート、並びに図２～図１２及び図１４～図２１の図を参照して説明する。最初に図１のフローチャートを参照すると、半導体ウェハ１００は、工程２００で形成され得るウェハ材料のインゴットとして開始し得る。１つの実施例では、ウェハ１００が形成されるインゴットは、チョクラルスキー（Czochralski、ＣＺ）法又は浮遊ゾーン（floating zone、ＦＺ）法のいずれかに従って成長させた単結晶シリコンであり得る。しかしながら、ウェハ１００は、更なる実施形態において、他の材料で、及び他のプロセスによって形成されてもよい。工程２０２において、半導体ウェハ１００をインゴットから切削し、第１の主表面１０２（図２）及び表面１０２の反対側の第２の主表面１０４（図６）の両方で研磨して、平滑な表面を提供することができる。
工程２０４において、キャビティ１０６を、例えば、図３のウェハ１００の拡大斜視図に示されるように、ウェハ１００内の行及び／又は列内に形成することができる。以下で説明されるように、ウェハ１００を加工して、スクライブライン１０８及び１１０によって分離された半導体ダイを形成することができる。しかしながら、実施形態では、キャビティ１０６は、半導体ダイ又はスクライブラインがウェハ１００内に画定される前に、ウェハ１００上に形成され得る。キャビティ１０６は、スクライブライン１０８及び／又はスクライブライン１１０になるべきものの中に形成される。キャビティは、更なる実施形態では、半導体ダイ及びスクライブラインがウェハ１００内に画定された後に形成され得る。
実施形態では、キャビティ１０６は、正方形又は矩形の形状であってもよく、ウェハの最終的な最終厚さよりも大きい深さまで延在し得る。例えば、以下で説明されるように、ウェハを２５マイクロメートル（μｍ）まで薄くすることができ、キャビティを３０μｍに形成することができる。しかしながら、キャビティは、ウェハ１００の最終厚さよりも小さい深さを含む更なる実施形態では、より大きい又はより小さい深さに形成され得ることが理解される。
工程２０４において、キャビティを、図４の拡大斜視図に示されるように、垂直ボンドパッド（ＶＢＰ）ブロック１１２を形成するために、例えば、アルミニウムなどの導電体で充填することができる。更なる実施形態では、ＶＢＰブロック１１２は、例えば、銅、並びにアルミニウム及び銅の合金を含む他の導電性材料から形成され得る。
工程２０６において、第１の主表面１０２は、様々な加工工程を経て、ウェハ１００をそれぞれの半導体ダイ１１４（図２及び図５）に分割し、それぞれの半導体ダイ１１４の集積回路を第１の主表面１０２の上及び／又は中に形成することができる。実施形態では、半導体ダイ１１４は、例えば、２Ｄ ＮＡＮＤフラッシュメモリ若しくは３Ｄ ＢｉＣＳ（ビットコストスケーリング）、Ｖ－ＮＡＮＤ、又は他の３Ｄフラッシュメモリなどのメモリダイであってもよいが、他のタイプのダイ１１４が使用され得る。これらの他のタイプの半導体ダイとしては、ＡＳＩＣなどのコントローラダイ、又はＳＤＲＡＭ、ＤＤＲ ＳＤＲＡＭ、ＬＰＤＤＲ、及びＧＤＤＲなどのＲＡＭが挙げられるが、これらに限定されない。図２のウェハ１００上に示される半導体ダイ１１４の数は、例示目的のためであり、ウェハ１００は、更なる実施形態では、示されているものよりも多くの半導体ダイ１１４を含んでもよい。
半導体ダイ１１４は、ウェハ１００上の半導体ダイ１１４間の水平スクライブライン１０８と垂直スクライブライン１１０とによって、４つの側面上で互いに離間した行及び列でウェハ１００上に形成され得る。スクライブライン１０８、１１０は、半導体ダイを互いに及びウェハ１００からダイシングするために切削を行うことができる、半導体ダイの活性面積周囲の境界として確保される。ソーイングなどの従来のダイシング技術では、ソーの直径を考慮して、切削中に材料がウェハから除去され、切削も正確に制御することができない。したがって、スクライブライン１０８、１１０の幅は、例えば、７０μｍ～１５０μｍの範囲であってもよいが、更なる実施形態における幅よりも広くても、又は狭くてもよい。研削前のステルスダイシングなどのダイシング方法は、より厳しい許容範囲を提供し、かつ数マイクロメートル以内に制御し、それによって、より狭いスクライブライン１０８、１１０を可能にすることができる。
加工工程２０６は、第１の主表面１０２上に露出したダイボンドパッド１１６を含む金属接点を堆積させるメタライゼーション工程を含み得る。各半導体ダイ１１４は、ボンドパッド１１６が隣接する近位端１１４ａと、近位端１１４ａの反対側の遠位端１１４ｂと、を含み得る。
ダイボンドパッド１１６は、例えば、アルミニウムで形成され得るが、更なる実施形態では、パッド１１６は、銅、並びにアルミニウム及び銅の合金を含む他の材料から形成され得る。実施形態では、各ダイボンドパッド１１６は、およそ５０μｍ～７０μｍの長さ及び幅を有し得るが、更なる実施形態では、パッド１１６の長さ及び幅は変化し得る。ボンドパッド１１６（接触層とライナー）は、７２０ｎｍの厚さを有し得るが、この厚さは、更なる実施形態では、より大きくても、又はより小さくてもよい。各ＶＢＰブロック１１２は、およそ５０μｍ～７０μｍの幅を有し得、（スクライブラインの幅にわたって）およそ７０μｍ～１５０μｍの長さを有し得るが、更なる実施形態では、ブロック１１２の長さ及び幅は変化し得る。
各半導体ダイ１１４上のＶＢＰブロック１１２及びボンドパッド１１６の数が例示目的のために示されており、各ダイ１１４は、更なる実施形態に示されるよりも多くのＶＢＰブロック１１２及びダイボンドパッド１１６を含み得る。実施形態では、ダイボンドパッド１１６ごとにＶＢＰブロック１１２が存在する。しかしながら、更なる実施形態では、ＶＢＰブロックよりも多くのダイボンドパッド１１６が存在し得、いくつかのダイボンドパッド１１６は、ＶＢＰブロック１１２への接続を有しない。同様に、更なる実施形態では、しかるべきボンドパッド（due bond pad）１１６よりも多くのＶＢＰブロック１１２が存在し得、いくつかのＶＢＰブロック１１２は、ダイボンドパッド１１６への接続を有しない。
上述のように、ダイボンドパッド１１６は、半導体ダイ１１４内に画定される集積回路への内部電気相互接続によってルーティングされ得、集積回路との間で信号を転送するために使用される。ＶＢＰブロック１１２の行は、図５に示されるように、スクライブライン１０８内に少なくとも部分的に、ダイボンドパッド１１６の行に隣接する各半導体ダイ上に形成され得る。示されるように、ＶＢＰブロック１１２の行は、半導体ダイ１１４の隣接する行の近位端１１４ａと遠位端１１４ｂとの間のスクライブライン１０８内に形成され得る。更なる実施形態では、ＶＢＰブロック１１２は、スクライブライン１１０内に追加的又は代替的に形成され得る。
本技術の態様によれば、ＶＢＰブロック１１２は、半導体ダイ１１４がウェハ１００からダイシングされるときに、ダイシングライン１１８（図５）に沿って引き離される。示されるように、ダイ１１４は、スクライブライン１０８、１１０の一部分が各半導体ダイの周囲の境界として残るように切削され得る。ダイシングライン１１８に沿って切削した後にダイ１１４の一部として近位端１１４ａ内に残り得るＶＢＰブロック１１２の量は変化し得るが、実施形態では、例えば５～１００μｍであってもよい。更なる実施形態では、ダイシング後に残っているＶＢＰブロック１１２の一部分は、その量よりも大きくても、又は少なくてもよい。ダイシング後、各ＶＢＰブロック１１２の残留部分は、半導体ダイ１１４の遠位端１１４ｂにおいて未使用のままであり得る。
図６は、例えば、図２に示される半導体ダイ１１４のチップ領域及びスクライブラインを含む近位端１１４ａの断面側面図である。各半導体ダイ１１４は、半導体ウェハのチップ領域内の基板層１２２の中及び／又は上に形成された集積回路１２０を含み得る。集積回路１２０の形成後、金属相互接続１２４及びビア１２６の複数の層が、誘電体膜１２８の層内に順次形成され得る。当該技術分野において既知であるように、金属相互接続１２４、ビア１２６、及び誘電体膜層１２８は、フォトリソグラフィプロセス及び薄膜堆積プロセスを使用して、一度に層を形成することができる。フォトリソグラフィプロセスは、例えば、パターン定義、プラズマ、化学エッチング、又はドライエッチング及び研磨を含んでもよい。薄膜堆積プロセスは、例えば、スパッタリング及び／又は化学蒸着を含んでもよい。金属相互接続１２４は、当該技術分野において既知のように、例えば、銅、アルミニウム、及びこれらの合金を含む、様々な導電性金属から形成され得る。ビアは、当該技術分野において既知のように、例えば、タングステン、銅、及び銅合金を含む、様々な導電性金属でライニング及び／又は充填され得る。
頂部メタライゼーション層１２４（Ｍ２層とも称される）は、上にダイボンドパッド１１６が形成されるベースとして使用され得る。本技術の態様によれば、頂部Ｍ２層１２４、及び場合によってはボンドパッド１１６自体は、ボンドパッド１１６とそれらの関連するＶＢＰブロック１１２との間に延在して、ボンドパッドをブロックに電気的に連結する、パッド延在部１３０を形成し続けることができる。図６に示される実施形態では、Ｍ２層１２４及びボンドパッド１１６の両方が、ボンドパッドとブロックとの間のパッド延在部１３０内に延在する。図７に示される更なる実施形態では、ボンドパッド１１６の端部、及びＭ２層１２４のみが、ボンドパッド１１６をＶＢＰブロック１１２に電気的に連結するためにパッド延在部１３０を形成し続ける。
例えば、図５及び図６に見られるように、上部誘電体膜層１２８の頂部の上にパッシベーション層１３４を形成することができる。パッシベーション層１３４をエッチングして、ダイボンドパッド１１６及びＶＢＰブロック１１２を露出させることができる。以下に説明されるように、図５及び図６に示されるパッシベーション層１３４を通って露出したＶＢＰブロック１１２の上面を有することが有利な場合がある。しかしながら、図８に示される更なる実施形態では、パッシベーション層１３４を、ＶＢＰブロック１１２及び／又はダイボンドパッド１１６上でエッチングすることができず、その結果、ＶＢＰブロック１１２及び／又はダイボンドパッド１１６が、パッシベーション層１３４の下に埋め込まれたままになる場合がある。ブロック１１２及びパッド１１６が被覆されたままである場合、パッシベーション層１３８をウェハ１００の表面全体にわたって形成して、図８に示すように、ウェハ１００及びそれぞれの半導体ダイ１１４上に平滑で平坦な表面を提供することができる。
実施形態では、図６に示されるように、Ｍ２層１３４、及び場合によってはボンドパッド１１６から構成されるパッド延在部１３０は、ＶＢＰブロック１１２の側面１１２ａと接触するように延在し得る。しかしながら、更なる実施形態では、ＶＢＰブロック１１２は、わずかに凹んでいてもよく、パッド延在部１３０は、ＶＢＰブロック１１２の上面１１２ｂの上に部分的又は完全に延在し得る。かかる一実施形態を図９に示す。図９は、ＶＢＰブロック１１２の上に延在するＭ２層１２４及びボンドパッド１１６の両方を示しているが、更なる実施形態では、これらの層のうちの１つのみがブロック１１２の上に延在し得る。図示及び説明される様々な実施形態の各々では、パッド延在部１３０は、ボンドパッド１１６をそれらの関連するＶＢＰブロック１１２に電気的に連結する役割を果たす。
図１０に示される更なる実施形態では、ダイボンドパッド１１６は、それらのそれぞれのＶＢＰブロック１１２に、Ｍ２層１２４によってではなく、代わりにパッシベーション層１３４上に形成された再配線層（redistribution layer、ＲＤＬ）１３６によって、電気的に連結され得る。パッシベーション層１３４をエッチングして、ボンドパッド１１６及びＶＢＰブロック１１２を露出させると、ＲＤＬトレース１３６が、ボンドパッド１１６とＶＢＰブロック１１２とを電気的に接続するために、ボンドパッド１１６とＶＢＰブロック１１２との間のパッシベーション層１３４の上に形成され得る。実施形態では、ＲＤＬトレース１３６は、銅、アルミニウム、又はこれらの合金から形成され得る。実施形態では、更なるパッシベーション層１３８が、ＲＤＬトレース１３６の上に形成され得る。パッシベーション層１３８をウェハ１００の表面全体にわたって形成して、図１０に示すように、ウェハ１００及びそれぞれの半導体ダイ１１４上に平滑で平坦な表面を提供することができる。更なる実施形態では、パッシベーション層１３８は、ＶＢＰブロック１１２の上及び／又はダイボンドパッド１１６の上でエッチングされ得る。
再び図６を参照すると、ダイボンドパッド１１６と集積回路１２０との間で信号及び電圧を転送するために、金属相互接続１２４及びビア１２６を使用して、チップ領域内に導電性ノード１４０を形成することができる。金属相互接続１２４及びビア１２６を使用して、シールリング面積内にシールリング１４２を形成することもできる。シールリング１４２は、集積回路１２０及び導電性ノード１４０を取り囲み、例えば、ウェハ１００のダイシング中に、集積回路１２０及び導電性ノード１４０への損傷を防止するための機械的サポートを提供することができる。
図３～図１０の実施形態では、ダイボンドパッド１１６は、チップ領域内、シールリング面積の内側、及びウェハ１００上のスクライブライン１０８に形成され得る。ＶＢＰブロック１１２は、スクライブライン１０８、及び場合によってはスクライブライン１１０内、シールリングの外側、ウェハ１００上に形成され得る。チップ領域及びシールリング面積は一緒に、本明細書では、半導体ダイ１１４の活性面積と称され得る。図５～図１０はまた、ダイシングライン１１８を示しており、ダイシングライン１１８は、それに沿って半導体ダイ１１４がウェハ１００から切削されるラインを表す。示されるように、ダイシングライン１１８は、以下で説明されるように、ウェハ１００からダイシングするときに、ＶＢＰブロック１１２の露出部分を各半導体ダイ１１４のエッジに残すように、ＶＢＰブロック１１２を切断する。
工程２０４及び２０６において集積回路１２０及び金属導電層を形成した後、工程２１０において、テープの層をウェハ１００の主表面１０２上に積層することができる。テープ状の表面１０２がチャックに対してサポートされた状態で、次いで、ウェハを、工程２１２において、第２の主表面１０４に適用された研削ホイール（図示せず）を使用して、薄くすることができる。研削ホイールは、ウェハ１００を、例えば、７８０μｍからその最終厚さ、例えば、約２５μｍ～３６μｍまで薄くすることができる。ウェハ１００は、更なる実施形態では、バックグラインド工程の後に、この範囲よりも薄くても、又は厚くてもよいことが理解される。
次いで、工程２１４において、ウェハをダイシングすることができる。例えば、従来のソーブレードを使用することを含む、様々な技術を使用して、ウェハ１００をダイシングすることができる。図６の断面図に見られるように、ソーブレードは、ライン１１８に沿って、各ダイに関連付けられたＶＢＰブロック１１２を真っ直ぐに切断し得る。更なる実施形態では、ソーブレードは、図６のライン１１８ａに沿って切削し得、ＶＢＰブロック１１２を通してではなく、ＶＢＰブロック１１２の側面をソーイングする。その後、ダイエッジをエッチングして、ダイの側面エッジにＶＢＰブロック１１２を露出させることができる。これは、ダイシングのために使用されるソーブレードの寿命を延長させるのに役立つ場合がある。
ウェハ１００は、更なる実施形態では、例えば、研削及びウォータジェット技術の前のステルスダイシングを含む、他の技術を使用してダイシングすることができる。研削前のステルスダイシングでは、レーザが、例えば、１つ以上のコリメーティングレンズを含む、光学システムを使用して、ウェハの表面１０４の下の点に集束されるパルスビームを発し得る。レーザは、ダイ１１４の形状で、スクライブライン１０８、１１０内にいくつかのピンポイント穴を作り出すことができる。その後、振動又は他の応力により、第１及び第２の平坦な主表面１０２、１０４まで延在する垂直な結晶面に沿って、穴から亀裂を伝播させて、半導体ダイ１１４をダイシングする。これらの亀裂は、ＶＢＲブロック１１２を通過してブロック１１２を切断し、ＶＢＰブロック１１２の表面をダイ１１４の側面エッジに露出したままにし得る。研削前のステルスダイシングを使用する実施形態では、レーザ処理工程の後にバックグラインド工程を行うことができ、バックグラインド工程は、亀裂の伝播を引き起こして、ウェハ１００のダイシングを完了する。
バックグラインド及びダイシング工程２１２及び２１４の完了後、工程２１６において、可撓性ダイシングテープに接着されたダイアタッチフィルム（die attach film、ＤＡＦ）の層を、ウェハ１００の第２の主表面１０４上に適用することができる。次いで、ウェハ１００を、チャック又は他のサポート面上で裏返し、サポートすることができ、工程２１８において、ウェハ１００の第１の主表面１０２上の積層テープを除去することができる。工程２２０において、チャック上で、可撓性ダイシングテープを直交軸に沿って延伸させて、個々の半導体ダイ１１４を分離させると、個々の半導体ダイ１１４を、以下で説明されるように、半導体デバイス内に含めるためにピックアンドプレースロボットによって除去することができる。
図１１は、ウェハ１００からダイシングした後の半導体ダイ１１４の斜視図を示す。ダイ１１４は、近位端１１４ａにＶＢＰブロック１１２を含み、ダイボンドパッド１１６は、近位端１１４ａから内方に離間配置される。図１１及び図１２のエッジ断面図に示されるように、ＶＢＰブロック１１２は、ダイ１１４の近位端１１４ａに露出した３つの表面、上面１１２ｂ（上述のとおり）、エッジ面１１２ｃ、及び底面１１２ｄ、を有し得る。これらの表面のいずれか又は全ては、ＶＢＰブロック１１２を別の構成要素に電気的に連結するために、（図１２に点線で示される）金属導体１２５を受容し得る。この金属導体１２５は、例えば、ボールバンプ、ワイヤボンド、又は他の電気コネクタであってもよい。
本明細書でエッジパッド１１２ｃとも称されるエッジ面１１２ｃは、ＶＢＰブロックがバックグラインド工程で薄くなる場合と同じように、ダイ１１４の第１の主表面と第２の主表面との間の垂直エッジ全体に沿って延在し得る。上述のように、このエッジは、例えば、約２５μｍ～３６μｍの長さ（ダイ厚さ）を有し得る。ＶＢＰブロックがウェハ１００の最終厚さよりも小さい深さまで形成される場合、ＶＢＰブロックは、ダイ１１４の第１の主表面と第２の主表面との間の垂直エッジの一部分に沿って延在し得る。いずれの場合も、ＶＢＰブロック１１２のエッジパッド１１２ｃが、以下で説明されるように、従来のボールバンプ及び／又はワイヤボンドを受容するのに十分大きいことが、本技術の特徴である。
ここで図１３のフローチャート及び図１４～図１９の例示を参照して説明されるように、個々の半導体ダイ１１４を一緒にパッケージングして、半導体デバイス１５０を形成することができる。工程２３０において、図１４の斜視図に示されるように、いくつかの半導体ダイ１１４を基板１５２上に積み重ねることができる。ダイを、互いに、及び各ダイの底面上にあるＤＡＦ層によって基板１５２に貼着し、Ｂステージに硬化して、スタック１５４内にダイ１１４を予備的に貼着し、その後、最終Ｃステージに硬化して、スタック１５４内にダイ１１４を永久的に貼着することができる。
例示の実施形態は、４つの半導体ダイ１１４－０～１１４－３を含むが、実施形態は、ダイスタック１５４内に異なる数の半導体ダイ、例えば、１、２、４、８、１６、３２、又は６４個のダイを含み得る。更なる実施形態では、スタック１５４内に他の数のダイが存在してもよい。複数の半導体ダイ１１４が含まれる本技術の態様によれば、半導体ダイ１１４を、オフセットなしに、交互に直接積み重ねて、ダイスタック１５４を形成することができる。したがって、基板１５２上のダイスタック１５４のフットプリントは、個々のダイ１１４のフットプリントと同じサイズである。そのため、半導体デバイス１５０の長さは、スタック１５４内で使用され得るダイの累積数の点で、もはや制限因子ではない。しかしながら、以下で説明されるように、ダイ１１４は、更なる実施形態では、階段状のオフセット構成で積み重ねられ得る。
示されていないが、１つ以上の受動的な構成要素を、基板１５２に追加的に貼着することができる。１つ以上の受動的な構成要素としては、例えば、１つ以上のコンデンサ、抵抗器、及び／又はインダクタが挙げられ得るが、他の構成要素が企図される。
工程２３２において、半導体ダイ１１４と基板１５２との間の電気相互接続が形成され得る。図１５に示される１つの実施形態では、半導体ダイ１１４は、ＶＢＰブロック１１２の垂直エッジパッド１１２ｃに貼着されたボンドワイヤ１５６などの電気コネクタを介して、互いに及び基板１５２に電気的に連結され得る。いくつかのスキームに従って、ワイヤ１５６をエッジパッド１１２ｃにボンディングすることができる。しかしながら、１つの実施形態では、ワイヤボンドキャピラリ（図示せず）は、第１のエッジパッド１１２ｃ（例えば、ダイ１１４－３のエッジパッド１１２ｃ－１）上にボールバンプ１５８を形成する。そこから、ワイヤボンドキャピラリは、ワイヤを繰り出し、次の隣接する半導体ダイ（この実施例ではダイ１１４－２）の対応するエッジパッド１１２ｃ上にステッチボンドを形成する。このプロセスは、ボンドワイヤ１５６がダイ１１４－３のエッジパッド１１２ｃをダイ１１４－２のエッジパッド１１２ｃに連結するまで、ダイスタックを横切って続く。次いで、このプロセスをスタックの下方へと繰り返して、ダイ１１４の各々を互いにボンディングする。
概して、ワイヤボンドキャピラリは、ボンディングされる表面に直交する中心軸を有し、そのため、キャピラリを表面上で押し下げて、ワイヤボンドを形成することができる。したがって、エッジパッド１１２ｃの間にワイヤボンドを形成する際、ワイヤボンドキャピラリは、水平軸に沿って実装され得る。代替的に、ワイヤボンドキャピラリが垂直中心軸を有し得、ダイスタック１５４を（水平面にあるエッジパッド１１２ｃで）垂直にサポートして、ボンドを形成することができる。
ボンドワイヤ１５６の最終セットは、最低部のダイ１１４－０のエッジパッド１１２ｃと基板１５２の接触パッド１６０との間に形成され得る。実施形態では、エッジパッド１１２ｃは、基板の接触パッド１６０から９０°に向けられている。この直交の向きを考慮すると、ボンドワイヤの最終セットは、いくつかの方法で形成され得る。１つの実施例では、ワイヤボンドキャピラリは、互いに直交する表面上、例えば、ｙ軸（図１５）に対して直角に向けられたエッジパッド１１２ｃ上、及びｚ軸に対して直角に向けられた接触パッド１６０上に、ボンドを形成することができる。ダイスタック１５４内のダイ１１４の全てを、それらが基板１５２上に実装される前に互いにワイヤボンディングすることができ、それにより、最低部のダイスタック１５４と基板１５２の接触パッド１６０との間に最終ボンドのみが形成される必要があることも可能である。
ダイスタック１５４は、示されるように、基板１５２上に直接実装され得る。更なる実施形態では、ダイスタックは、スペーサ（図１７のスペーサ１６６など）によって基板から離間配置され得る。これにより、ワイヤボンドキャピラリのクリアランスを提供して、最低部のダイ１１４－０と基板１５２との間にボンドを形成することができる（スペーサはまた、以下に説明されるように、ダイスタックの下の基板上に直接実装されたコントローラダイのための余地を提供し得る）。更なる実施形態では、ダイスタック１５４と基板との間のボンドは、最低部のダイ１１４－０から行われる必要はない。スタック１５４内の別のダイからであってもよい。
導電性エッジパッド１１２ｃを有するＶＢＰブロック１１２は、他の電気コネクタスキームの可能性を提供する。１つのかかるスキームを、図１６の斜視図に示す。図１６では、それぞれのダイ１１４内の対応するＶＢＰブロック１１２のエッジパッド１１２ｃは、隣接するダイ１１４内のエッジパッド１１２ｃと重なり合うように適用されたボールバンプ１５８によって互いに電気的に連結されている。かかるボールバンプを、示されるように、最低部のダイ１１４－０のエッジパッド１１２ｃと基板１５２の接触パッド１６０との間の直交する境界面に形成することもできる。
一対のエッジパッド１１２ｃにまたがる代わりに、導電性バンプ（図１２のバンプ１２５など）を、ＶＢＰブロック１１２の頂面１１２ｂ及び／又は底面１１２ｄ上に提供することができる。例えば、導電性バンプを、ＶＢＰブロック１１２の底面１１２ｄ上に提供することができる。上述のように、ダイを交互に積み重ねることができ、かつその後、表面１１２ｄ上の導電性バンプをリフローして、対応するＶＢＰブロックの各々を互いに及び基板に電気的に連結することができる。かかる実施形態では、バンプ１２５は、例えば、ウェハレベルで、又はウェハ１００からダイ１１４をダイシングした後に適用される、はんだバンプ、はんだカラム、又はスタッドバンプであってもよい。
更なる代替的な実施形態（図示せず）では、導電性バンプ１２５、ワイヤボンド１５６、及びボールボンド１５８は省略されてもよく、それぞれのダイ１１４内のＶＢＰブロック１１２は、交互に実装されるだけで互いに貼着され得る。つまり、ダイがスタック１５４内で交互に実装される場合、各ＶＢＰブロック１１２の底面１１２ｄ（図１２）は、次のより下のダイの頂面１１２ｂの頂部に載置される。この接触は、それぞれのダイ内の対応するＶＢＰブロックを互いに、及びまた、基板の接触パッド１６０に電気的に連結するのに十分であり得る。
ダイ１１４が互いに及び基板１５２に電気的に連結されると、デバイス１５０は、図１７に示されるように、工程２３４においてモールドコンパウンド１６２にカプセル化され得る。工程２３６において、任意選択で、はんだボール（図示せず）を基板１５２のより下の表面に貼着して、半導体デバイス１５０を、プリント回路基板などのホストデバイスに貼着することができる。実施形態では、半導体デバイス１５０は、規模の経済を達成するために、基板１５２のパネル上に組み立てられてもよい。工程２４０において、半導体デバイス１５０の作製は、かかるデバイスのパネルからそれぞれの半導体デバイスを個片化することによって完成され得る。
図１７に示される半導体デバイス１５０は、半導体ダイ１１４を制御するために、基板１５２にワイヤボンディングされた、ＡＳＩＣなどのコントローラダイ１６４を更に含み得る。コントローラダイは、フリップチップ実装を含む他の手段によって基板１５２に連結され得る。コントローラダイはまた、ダイ１１４に関して上述されるように、垂直エッジパッドを有するＶＢＰブロックを含むように作製され得る。示される実施例では、コントローラダイ１６４は、基板１５２に直接実装されたダイ下構成で提供され得る。かかる実施形態では、ダイスタック１５４を誘電体スペーサ１６６の頂部に実装して、コントローラダイ１６４及びそのダイスタック下のワイヤボンドのための余地を作ることができる。コントローラダイ１６４は、代替的に、ダイスタック１５４の隣、又はダイスタック１５４の頂部に実装され得る。
本技術の実施形態に従って、ダイの近位端１１４ａ上にボンディング面又はパッド（１１２ｃ）を形成することは、いくつかの利点を提供する。例えば、上述のように、階段状のオフセットなしで、基板１５２上のダイスタック１５４のフットプリントは、スタック１５４内でどれだけ多くのダイが使用されても、単一のダイ１１４のフットプリントと同じサイズであり得る。階段状のオフセットなしで、半導体デバイス１５０の長さは、スタック１５４内で使用され得るダイの数の点で、もはや制限因子ではない。更に、ダイが階段状のオフセット構成で積み重ねられていないので、各ダイは、例えば、半導体パッケージ１５０の全長よりもわずかに短くなるように最大化された長さを有し得る。
半導体ダイを交互に直接積み重ねることは、上述の利点を有するが、更なる実施形態では、ダイ１１４は、階段状のオフセット構成で積み重ねられ得る。かかる一実施形態を図１８及び図１９に示す。図１８では、ダイ１１４は、互いに階段状にオフセットされ、次いで、上述のように、ボンドワイヤ１５６及びボールバンプ１５８とワイヤボンディングされている。この実施形態では、図１８に示されるように、ボールバンプ１５８及びワイヤボンドは、頂面１１２ｂ、垂直エッジパッド１１２ｃ、又は頂面１１２ｂ及びエッジパッド１１２ｃの両方に適用され得る。更なる実施形態では、ワイヤ１５６は、底面１１２ｄから、ダイからダイへとボンディングされ得る。かかる一実施形態では、ダイスタック及びボンドワイヤは、実際には、図１８に示される図に対して反転されることになる。階段状にオフセットされたダイスタック１５４の更なる実施形態では、ボンドワイヤは省略されてもよく、エッジパッド１１２ｃ及び頂面１１２ｂがスタック内の隣接するダイ上で一緒になる場所に、ボールバンプ１５８を提供することができる。かかる一実施形態を図１９に示す。
図１４～図１９に示される上記の電気的連結スキームのいずれかを異なる方法で互いに組み合わせて、ＶＢＰブロック１１２を使用して、半導体ダイ１１４を互いに及び基板１５２に電気的に連結することができることが理解される。
上述の実施形態では、ダイ１１４は、行で配列され、各々は、図２のウェハ１００の正面図に示されるのと同じ方向を向いている。更なる実施形態では、ダイ１１４は、他の構成でウェハ１００上に配列され得ることが理解される。例えば、図２０及び図２１は、半導体ダイ１１４のミラーリングされた行を有するウェハ１００の正面図及び拡大部分斜視図を示す。かかる一実施形態では、半導体ダイ１１４の第１の行は、半導体ダイ１１４の第２の行のダイボンドパッド１１６を含む近位端１１４ａに面するダイボンドパッド１１６を含む、近位端１１４ａを有する。
図２０及び図２１のウェハ１００は、半導体ダイ１１４－２を含む半導体ダイの第２の行からスクライブライン１０８によって分離された、半導体ダイ１１４－１を含む半導体ダイの第１の行を含み得る（スクライブライン１０８及び１１０は、図２１では互いに対して一定の縮尺で描かれていない場合がある）。第１の半導体ダイ１１４－１は、ダイボンドパッド１１６－１のセットと、スクライブライン１０８内の関連付けられたＶＢＰブロック１１２－１のセットと、を含み得る。第２の半導体ダイ１１４－２もまた、ダイボンドパッド１１６－２のセットと、スクライブライン１０８内の関連付けられたＶＢＰブロック１１２－２の行と、を含み得る。この実施形態によれば、パッド延在部１３０（パッシベーション層の下に破線で示される）は、ダイ１１４－１からの各ダイボンドパッド１１６－１及びＶＢＰブロック１１２－１と、ダイ１１４－２からのダイボンドパッド１１６－２及びＶＢＰブロック１１２－２と、を電気的に連結することができる。
ウェハレベルでのかかる構成は、隣接するダイの各対を同時に試験することができ、試験時間を概ね半分に短縮することができるという利点を有する。つまり、試験プローブをパッド上に着地させ、パッド延在部１３０によってそのパッドに電気的に連結された２つのダイを試験することができる。試験時間の利点にもかかわらず、更なる実施形態では、図２０及び図２１に示されるＶＢＰブロックの隣接する対を互いに電気的に連結する必要はない。
試験が完了すると、ウェハ１００内のダイ１１４を、スクライブライン１０８内の隣接するＶＢＰブロックの対の間を通過する切削ライン１１８に沿ってダイシングし、それに伴って、ＶＢＰブロック及びそれらの関連付けられたダイを互いに電気的に絶縁することができる。これはまた、ソーブレードが、ソーブレードの寿命を延長させるために、ＶＢＰブロックではなく、シリコンを通過するという上記の利点を有する。切削が行われた後、上述のように、近位エッジをエッチングして、ＶＢＰブロック１１２の各々の垂直エッジパッド１１２ｃを露出させることができる。
要約すると、本技術の一実施例は、半導体ダイであって、第１及び第２の主表面と、第１の主表面内に形成された複数のダイボンドパッドと、第１の主表面と第２の主表面との間に延在するエッジと、エッジに露出した複数のエッジパッドと、を備え、複数のエッジパッドが、複数のダイボンドパッドに電気的に連結され、複数のエッジパッドが、ボールバンプ及び／又はワイヤボンドを受容するように構成されている、半導体ダイに関する。
別の実施例では、本技術は、半導体デバイスであって、ダイスタック内に一緒に実装された複数の半導体ダイであって、複数の半導体ダイの各半導体ダイが、第１及び第２の主表面、第１の主表面内に形成された複数のダイボンドパッド、第１の主表面と第２の主表面との間に延在するエッジ、及び複数のダイボンドパッドに電気的に連結された複数の垂直ボンドパッドブロックを備え、複数の垂直ボンドパッドブロックの各々が、各半導体ダイのエッジに露出したエッジパッドを含む、複数の半導体ダイと、複数の半導体ダイを互いに電気的に連結する電気コネクタと、を備える、半導体デバイスに関する。
更なる実施例では、本技術は、半導体デバイスであって、ダイスタック内に一緒に実装された複数の半導体ダイであって、複数の半導体ダイの各半導体ダイが、第１及び第２の主表面、第１の主表面内に形成された複数のダイボンドパッド、第１の主表面と第２の主表面との間に延在するエッジ、及び複数のダイボンドパッドを、半導体ダイの各々のエッジに電気的に連結するためのエッジコネクタ手段を備える、複数の半導体ダイと、複数の半導体ダイを互いに電気的に連結するための電気コネクタ手段と、を備える、半導体デバイスに関する。
本発明の前述の詳細な説明は、例示及び説明の目的のために提示したものである。前述の詳細な説明は、網羅的であること、又は開示した正確な形態に本発明を限定することを意図したものではない。上記の教示に鑑みて多くの修正及び変形が可能である。説明した実施形態は、本発明の原理及びその実際の用途を最良に説明するために選択されたものであり、それによって、当業者が様々な実施形態で、企図される特定の使用法に適するように様々な修正を伴って、本発明を最良に利用することを可能にする。本発明の範囲は、本明細書に添付の請求項によって定義されることが意図されている。

Claims (19)

  1. 半導体ダイであって、
    第１及び第２の主表面と、
    前記第１の主表面内に形成された複数のダイボンドパッドと、
    前記第１の主表面と前記第２の主表面との間に延在するエッジと、
    前記エッジに露出した複数のエッジパッドと、を備え、前記複数のエッジパッドが、前記複数のダイボンドパッドに電気的に連結され、前記複数のエッジパッドが、ボールバンプ及び／又はワイヤボンドを受容するように構成され、
    複数の垂直ボンドパッドブロックを更に備え、各垂直ボンドパッドブロックが、前記複数のエッジパッドのうちのあるエッジパッドを備える、半導体ダイ。
  2. 前記複数のエッジパッドが、前記第１の主表面と前記第２の主表面との間の前記エッジの全高に延在する、請求項１に記載の半導体ダイ。
  3. 前記複数の垂直ボンドパッドブロックのうちのある垂直ボンドパッドブロックが、前記半導体ダイの前記第１の主表面に露出した第１の表面を更に備え、前記第１の表面が、ボールバンプ及び／又はワイヤボンドを受容するように構成されている、請求項１に記載の半導体ダイ。
  4. 前記垂直ボンドパッドブロックが、前記半導体ダイの前記第２の主表面に露出した第２の表面を更に備え、前記第２の表面が、ボールバンプ及び／又はワイヤボンドを受容するように構成されている、請求項３に記載の半導体ダイ。
  5. 前記複数のエッジパッドが、ウェハから前記半導体ダイをダイシングする際に、前記エッジに露出する、請求項１に記載の半導体ダイ。
  6. 前記複数のダイボンドパッドが、前記半導体ダイのチップ領域内に形成され、前記複数のエッジパッドが、前記半導体ダイのスクライブライン領域内に形成される、請求項１に記載の半導体ダイ。
  7. 前記複数のダイボンドパッドが、前記半導体ダイ内の１つ以上のメタライゼーション層によって、前記複数のエッジパッドに電気的に連結されている、請求項１に記載の半導体ダイ。
  8. 前記複数のダイボンドパッドが、前記第１の主表面上に形成された再配線層によって、前記複数のエッジパッドに電気的に連結されている、請求項１に記載の半導体ダイ。
  9. 半導体デバイスであって、
    ダイスタック内に一緒に実装された複数の半導体ダイであって、前記複数の半導体ダイの各半導体ダイが、
    第１及び第２の主表面、
    前記第１の主表面内に形成された複数のダイボンドパッド、
    前記第１の主表面と前記第２の主表面との間に延在するエッジ、及び
    前記複数のダイボンドパッドに電気的に連結された複数の垂直ボンドパッドブロックを備え、前記複数の垂直ボンドパッドブロックの各々が、各半導体ダイの前記エッジに露出したエッジパッドを含む、複数の半導体ダイと、
    前記複数の半導体ダイを互いに電気的に連結する電気コネクタと、を備える、半導体デバイス。
  10. 前記複数の半導体ダイが、互いに直接重なり合う、請求項９に記載の半導体デバイス。
  11. 前記電気コネクタが、ボールボンド及び／又はボンドワイヤを含み、前記複数の垂直ボンドパッドブロックの前記エッジパッドが、前記ボールボンド及び／又はボンドワイヤを受容するように構成されている、請求項９に記載の半導体デバイス。
  12. 前記電気コネクタが、前記ダイスタック内の前記半導体ダイの各々の前記エッジパッドに連結されたボンドワイヤを含む、請求項９に記載の半導体デバイス。
  13. 前記電気コネクタが、前記ダイスタック内の隣接する半導体ダイのエッジパッドに連結されたボールボンドを含む、請求項９に記載の半導体デバイス。
  14. 前記複数の半導体ダイの各々の中の前記複数の垂直ボンドパッドブロックが、前記半導体ダイの各々の前記第１及び第２の主表面のうちの少なくとも１つの上に露出した表面を更に含む、請求項９に記載の半導体デバイス。
  15. 前記電気コネクタが、前記半導体ダイの各々の前記第１及び第２の主表面のうちの少なくとも１つの上に露出した前記垂直ボンドパッドブロックの前記表面に連結されている、請求項１４に記載の半導体デバイス。
  16. 前記電気コネクタが、前記半導体ダイの各々の前記第１及び第２の主表面のうちの１つの上に露出した前記垂直ボンドパッドブロックの前記表面上に導電性バンプを備える、請求項１５に記載の半導体デバイス。
  17. 前記複数の半導体ダイのうちのある半導体ダイの前記第１の主表面上にパッシベーション層を更に備え、前記半導体ダイの前記ダイボンドパッド及び垂直ボンドブロックが、前記パッシベーション層の下に埋め込まれている、請求項９に記載の半導体デバイス。
  18. 半導体デバイスであって、
    ダイスタック内に一緒に実装された複数の半導体ダイであって、前記複数の半導体ダイの各半導体ダイが、
    第１及び第２の主表面、
    前記第１の主表面内に形成された複数のダイボンドパッド、
    前記第１の主表面と前記第２の主表面との間に延在するエッジ、及び
    前記複数のダイボンドパッドを、前記半導体ダイの各々の前記エッジに電気的に連結するためのエッジコネクタ手段であって、前記第１及び第２の主表面の間の前記エッジの全高に延在する、エッジコネクタ手段と
    を備える、複数の半導体ダイと、
    前記複数の半導体ダイを互いに電気的に連結するための電気コネクタ手段と、を備える、半導体デバイス。
  19. 前記複数の半導体ダイが、互いに直接重なり合い、前記電気コネクタ手段が、前記半導体ダイの前記エッジで前記エッジコネクタ手段の一部分に貼着されている、請求項１８に記載の半導体デバイス。
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