TWI602300B - 超接面半導體裝置及製造其之方法 - Google Patents

超接面半導體裝置及製造其之方法 Download PDF

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Description

超接面半導體裝置及製造其之方法 相關申請案交叉參考
本申請案主張於2013年9月17日在韓國智慧財產局提出申請之韓國專利申請案第10-2013-0111887號之依據35 USC 119(a)之權益，該專利申請案之整個揭示內容出於所有目的以引用之方式併入本文中。
以下闡述係關於一種半導體裝置及製造其之方法，且舉例而言，係關於一種具有一超接面結構之半導體裝置及一種製造其之方法。
在用於電力轉換之電力積體電路(IC)設備中及在電力控制系統中通常使用高電壓且高電力裝置。一平面閘極金屬氧化物半導體場效應電晶體(MOSFET)廣泛用作此一高電壓裝置。
然而，在一平面閘極MOSFET中，為維持其磊晶區中之電場之分佈，需要在磊晶區中維持一特定最小厚度，且磊晶區需要具有一特定最小濃度之摻雜劑。因此，歸因於電場分佈與厚度及摻雜劑濃度之間之關係，難以獲得小於一特定電阻分量之一MOSFET。為解決此限制，建議一超接面結構。
習用超接面半導體裝置包括與一一般MOSFET之一閘極及一p型井結構具有某些相似性之組件。然而，用於獲得超接面特性之p型柱 區形成於一p型主體區之一下部末端處之一n型柱區中。結構之差異造成以下效應。在一一般MOSFET中，當將一電壓施加至其汲極時，一空乏層僅在一垂直方向上延伸。在一超接面半導體裝置中，當將一電壓施加至其汲極時，一空乏層在一垂直方向及一水平方向兩者上延伸。在此一裝置中，當此兩個區中之電荷的數量係相同的時，由於n型區及p型區係空乏的，因此可獲得一高崩潰電壓。由於電荷在垂直方向上不存在，因此垂直方向上之一電場理論上係恆定地產生的。
然而，具有超接面結構之習用半導體裝置具有以下之一問題：由於一汲極區附近之一漂移區之一電阻比一源極區附近之一漂移區之電阻相對較高，因此在接通時未獲得高電流密度。
專利文獻：美國註冊專利第7,345,342號
提供此發明內容以按一簡化形式引入下文在具體實施方式中進一步闡述之概念精選。此發明內容並非意欲識別所主張標的物之關鍵特徵或實質特徵，亦不意欲用於協助判定所主張標的物之範疇。
在一項一般態樣中，一種超接面半導體裝置，其包含：一n型半導體區，其安置於一基板中；兩個或兩個以上p型半導體區，其等在平行於該基板之一表面之一方向上毗鄰於該n型半導體區交替地安置；一p型主體區，其安置於該等p型半導體區中之至少一者上；及一源極區，其安置於該p型主體區中，其中一n型離子植入區沿著該n型半導體區之一下部末端及該等p型半導體區之下部末端而形成。
該超接面半導體裝置之該一般態樣可進一步包含：一汲極電極，其電連接至該基板；及一源極電極，其安置於該p型主體區及該源極區上。
該n型半導體區之一淨電荷數量與該p型半導體區之一電荷數量可係平衡的。
在一垂直方向上之該等p型半導體區之一下部區在該等p型半導體區中可具有最低p型摻雜濃度。
在一垂直方向上之該n型半導體區之一下部區可具有高於該n型半導體區之一上部區之一摻雜濃度之一摻雜濃度。
該等p型半導體區可包含安置於一下部末端處之一第一區及安置於一上部末端處之一第二區，且該第一區與該第二區可具有不同寬度。
該下部末端處之該第一區之該寬度可小於該上部末端處之該第二區之該寬度。
該n型半導體區之該摻雜濃度在具有較小寬度之該n型半導體區之該下部末端上方可係恆定的。
在另一一般態樣中，提供一種半導體裝置，其包含：一汲極區；一n型半導體區，其安置於該汲極區上方；兩個或兩個以上p型半導體區，其等在平行於該汲極區之一方向上交替地安置至該n型半導體區；及一源極區，其安置於該p型半導體區上方，其中毗鄰於該汲極區之該n型半導體區之一寬度大於毗鄰於該源極區之該n型半導體區之一寬度，且毗鄰於該汲極區之該p型半導體區之一寬度小於毗鄰於該源極區之該n型半導體區之一寬度。
毗鄰於該汲極區之該n型半導體區之一摻雜濃度可高於毗鄰於該源極區之該n型半導體區之一摻雜濃度，且毗鄰於該汲極區之該等p型半導體區中之每一者之一摻雜濃度可低於毗鄰於該源極區之該n型半導體區之一摻雜濃度。
在另一一般態樣中，提供一種形成一超接面半導體裝置之方法，該方法涉及：在一基板上方形成第一導電類型之一第一磊晶層；藉由用一第二導電類型摻雜劑摻雜該第一磊晶層之兩個或兩個以上區域來形成第二導電類型之第一柱區；及藉由用一第一導電類型摻 雜劑摻雜該等第一柱區及該第一磊晶層來形成一離子植入區；及在該第一磊晶層及該等第一柱區上方形成一第二磊晶層及第二柱區。
可在該第二磊晶層及該等第二柱區上方形成一或多個額外磊晶層及額外柱區，使得該等第一柱區、該等第二柱區及該一或多個額外柱區對準以毗鄰於一第一導電類型柱結構形成兩個或兩個以上第二導電類型柱結構，且該方法之該一般態樣可進一步涉及在該兩個或兩個以上第二導電類型柱結構上方形成一主體區及源極區。
該方法之該一般態樣可進一步涉及：在該主體區及該源極區上形成一源極電極；在該兩個或兩個以上第二導電類型柱結構之間形成一閘極電極；及在該基板下方形成一汲極電極。
該等第二導電類型柱結構之一下部末端可具有比該等第二導電類型柱結構之一上部末端小之一寬度。
該等第二導電類型柱結構之該下部末端可對應於在其中執行反向摻雜之一接面場效應(JFET)離子植入區。
在該方法之該一般態樣中，可不對該等第二柱區以及形成於該等第二柱區上方之該等額外柱區執行反向摻雜。
在形成該離子植入區之後，該兩個或兩個以上第一柱區之間之該第一磊晶層之一摻雜劑濃度可高於該兩個或兩個以上第一柱區之一淨摻雜劑濃度。
將自以下詳細說明、圖式及申請專利範圍顯而易見其他特徵及態樣。
10‧‧‧閘極電極
11‧‧‧源極電極
12‧‧‧源極區
13‧‧‧p型主體區
14‧‧‧p型柱區
14a‧‧‧第一區/底部部分/下部末端/最末端區
14b‧‧‧第二區
15‧‧‧n型柱區
15a‧‧‧第二磊晶層
16‧‧‧汲極區/n型半導體基板/n型汲極區/n型半導體基板
17‧‧‧閘極絕緣膜
18‧‧‧第一p型柱區/第一柱區/接面場效應電晶體離子植入區
18a‧‧‧第二p型柱區/第二柱區
18b‧‧‧第三柱區
18c‧‧‧第四柱區
18d‧‧‧第五柱區
19‧‧‧汲極電極
20‧‧‧層間絕緣膜
30‧‧‧n型磊晶層/磊晶層
A‧‧‧區
B‧‧‧區
C‧‧‧最大寬度/面積/大小
D‧‧‧最大寬度/面積/大小
J‧‧‧垂直長度
L‧‧‧垂直長度
圖1圖解說明一超接面半導體裝置之一實例之一剖視圖。
圖2A圖解說明根據本發明之一超接面半導體裝置之一實例之一剖視圖。
圖2B圖解說明一超接面半導體裝置之另一實例之一剖視圖。
圖2C圖解說明一超接面半導體裝置之另一實例之一剖視圖。
圖3A係圖解說明一超接面半導體裝置之又一實例之一圖。在此實例中，超接面半導體裝置係一堆疊型半導體裝置，且在該圖中圖解說明其一雜質濃度曲線。
圖3B係圖解說明一超接面半導體裝置之又一實例之一圖。在此實例中，超接面裝置係一溝槽型半導體裝置，且在該圖中圖解說明其一雜質濃度曲線。
圖4圖解說明一超接面半導體裝置及其一雜質濃度曲線之又一實例之一剖視圖。
圖5圖解說明一超接面半導體裝置及其一雜質濃度曲線之另一實例之一剖視圖。
圖6A至圖6D圖解說明用於闡述用於製造根據圖3A之超接面半導體裝置之一方法之一實例的剖視圖。
圖7A至圖7C圖解說明用於闡述用於0製造根據圖4之超接面半導體裝置之一方法之一實例的剖視圖。
圖8A至圖8C圖解說明用於闡述用於製造根據圖5之超接面半導體裝置之一方法之一實例的剖視圖。
在圖式及詳細說明通篇中，除非另外闡述或提供，否則相同圖式參考編號將理解為指代相同元件、特徵及結構。圖式可不按比例繪製，且為清晰、圖解說明及方便起見，可放大圖式中之元件之相對大小、比例及繪製。
提供以下詳細說明以幫助讀者獲得對本文中所闡述之方法、裝置及/或系統之一綜合理解。然而，本文所闡述之系統、設備及/或方法之各種改變、修改及等效物對熟悉此項技術者將係顯而易見的。所闡述之處理步驟及/或操作之進程係一實例；然而，步驟及/或操作之 序列不限制於本文所陳述之彼序列且可如此項技術中已知地經改變，除非步驟及/或操作必須以一特定次序發生。同時，為了增加之清晰及簡潔，可省略對熟習此項技術者所熟知之功能及構造之闡述。
本文所闡述之特徵可以各種形式體現，且不應被視為限制於本文所闡述之實例。而是，提供本文所闡述之實例以使得本揭示內容將係透徹且完整的，且將向熟習此項技術者傳達本發明之完全範疇。
除非另有說明，否則一第一層在一第二層或一基板「上」之一陳述應被解讀為涵蓋以下兩種情形：第一層直接接觸第二層或基板之一情形，以及一或多個其他層安置於第一層與第二層或基板之間之一情形。
諸如「下方」、「下面」、「下部」、「上方」、「上部」及其類似者之空間上相對之表達可用於方便地闡述一個裝置或元件與其他裝置或元件間的關係。該等空間上相對之表達應被理解為涵蓋在圖式中圖解說明之方向，加上裝置在使用或操作中之其他方向。此外，裝置可被定向至其他方向且因此，對該等空間上相對之表達的解讀基於該定向。
諸如如本文所使用之「第一導電類型」及「第二導電類型」之表達可指代諸如彼此相反之N型或P型之導電類型，且本文所闡釋及例示之一實例涵蓋其補充實例。
本發明之一態樣提供一超接面半導體裝置之一實例，該超接面半導體裝置能夠藉由減小發生於一汲極區附近之一漂移區中之一空乏區之延伸來降低對在漂移區中流動之電流之阻力。
依根據本發明之超接面半導體裝置之一實例，在將一n型材料額外地植入至一p型柱區之一下部末端之情況下，隨著一空乏區之大小減小，可降低接通裝置時流動之一汲極電流之汲極及源極電阻(Rds/on)，且p型柱區之一面積或一長度形成為小於一上部末端處之其 他部分之面積或長度以進一步減小汲極及源極電阻(Rds/on)。
此外，歸因於單位晶胞之n型電荷之增加的數量，為平衡電荷之數量，僅增加至對應區之離子劑量，且因此下部末端處之一p型濃度高於其他部分處之p型濃度。因此，在p型柱區之下部末端處形成該裝置之一崩潰電壓之一臨界電場。因而，相對於反向電流獲得一穩定崩潰波形並顯著增加該裝置之一內部壓力係可能的。
然而，本發明涵蓋各種修改及各種實施例。其間，將結合詳細說明及附圖詳細闡述某些實例。
一般而言，為接通一超接面半導體裝置，將一反向電壓施加至一汲極區。一空乏層在其中由所施加反向電壓產生一p/n接面之一部分中延伸。因此，當汲極電流朝一源極流動時，不移除空乏層。因此，在本發明中，為確保電流在其中流動之一大非空乏區，即使允許空乏層在其中延伸之區係小的或允許該等延伸區係相同的，仍然首先寬闊地形成非空乏區以允許電流容易地流動，使得減小汲極及源極電阻(Rds/on)係可能的。此外，可同時應用該兩種方法，且可判定用於平衡n型電荷之數量與p型電荷之數量以在作用區中之p型柱之下部末端處形成一臨界電場之一最佳條件。
圖1係根據本發明之一超接面半導體裝置之一實例之一剖視圖。
參考圖1，根據一第一實例之一超接面半導體裝置包含閘極電極10、源極電極11、源極區12、p型主體區13、p型柱區14、n型柱區15、汲極區16、汲極電極19，以及閘極絕緣膜17。
具有一超接面結構之半導體裝置在具有一高摻雜劑濃度之n型汲極區16上包含n型柱區15及p型柱區14。n型柱區15及p型柱區14替代性地形成於半導體裝置之一水平方向上。n型柱區15及p型柱區14係分別均勻植入有一n型摻雜劑及一p型摻雜劑之區。n型柱區15及p型柱區14可被分別稱作一n型半導體區及一p型半導體區。此外，p型柱區14形 成於一n型磊晶層(一n型漂移層)30中，且p型柱區14由堆疊式p型離子植入區之立柱形成。n型柱區15係n型磊晶層30之未植入p型離子之區。n型磊晶層30之一濃度與n型柱區15之一濃度可係相同的。
在一項實例中，藉由允許n型柱區15之一第二摻雜材料之一摻雜濃度與植入至p型柱區14之一第一摻雜材料之一摻雜濃度相同來平衡n型柱區與p型柱區之間之電荷的數量(摻雜劑之量)。該第一摻雜材料可係一p型摻雜材料，且該第二摻雜材料可係一n型摻雜材料。
此外，在此實例中，在一垂直方向上之p型柱區14之上部末端與下部末端具有相同之濃度。
此外，在此實例中，p型主體區13形成於p型柱區14上，且第一摻雜材料之源極區12選擇性地形成於p型主體區13上。p型主體區13與p型柱區14接觸以電連接至p型柱區14。另外，由於p型主體區13電連接至源極區12及源極電極11，因此p型柱區14具有與源極電極之電位相同之電位。閘極絕緣膜17安置於源極區12及n型柱區15上。一通道區形成於源極區12與n型柱區15之間。閘極電極10形成於閘極絕緣膜17上，且源極電極11接觸源極區12及p型主體區13。n型柱區15係n型磊晶層之一部分。
虛線係表示藉由p-n接面自p型區延伸至n型區之空乏區之線。p-n接面產生於p型柱區14與n型柱區15之間，且虛線表示自兩個相鄰p型柱區14延伸至n型柱區15之空乏區。在此實例中，p型柱區14之濃度具有不隨深度變化之一恆定值。箭頭表示空乏區之間之寬度。例如，沿著兩個虛線之兩個箭頭分別對應於一區A及一區B之寬度。由於區A與區B相比具有一大寬度，因此區A中之電流之一流動與B區相比係平滑的。此乃因寬度B區之寬度小於A區之寬度。
因此，n型柱區15之寬度變得越接近源極電極11就越寬，或在一向上方向上變得越來越寬。此乃因n型柱區15之電阻致使一電壓降。p 型柱區14之電位係源極電極11之電位，而由n型柱區15之電位之電壓降產生一電位梯度。例如，當將一10V電壓施加於源極電極11與汲極電極19之間時，在接近汲極電極19之半導體裝置之一部分處產生一10V電場，且在一中部部分處產生一5V電場。因此，由降低之電場降低延伸至n型磊晶層(亦即，n型柱區15)之空乏區。
當電子自源極電極11朝汲極電極19移動時，由於電子通過具有一極窄寬度之區B，因此需要一較高汲極電壓。當施加一較高汲極電壓時，由於空乏區在一水平方向上自p型柱區14大程度地延伸至n型柱區15，因此n型柱區15幾乎變成空乏區，此可造成夾止。因而，裝置效能可由夾止決定。當致使了夾止時，汲極電流係飽和的，使得不增加電流密度。
同時，參考圖2A，當執行至汲極區16上之p型柱區14及n型柱區15之毯覆式n型離子植入時，防止上文所闡述之夾止，使得確保高電流密度係可能的。將一n型摻雜劑材料植入至p型柱區14及n型柱區15之下部末端(第一區14a)。在以下闡述中，所植入區被稱作一接面場效應電晶體離子植入(JFET IMP)區。
增加n型柱區15之一底部區中之一n型摻雜濃度，而經由藉由JFET離子植入之反向摻雜局部地降低p型柱區14之一底部區中之一p型摻雜濃度。雖然將與p型柱區14之一上部末端之初始離子劑量相同之初始離子劑量植入至其底部區，但執行經由藉由n型JFET離子植入之反向摻雜之補充，使得下部末端之一淨p型摻雜濃度相對低於上部末端之摻雜濃度。藉由如此做，在前述反向偏壓狀態(一關斷狀態)中，空乏區幾乎不自p型柱區14延伸至n型柱區15。因此，在接通狀態中藉由一反向偏壓之一空乏層難以在下部末端中延伸。
因此，藉由降低之空乏層使電流流動穿過之一路徑變寬，使得降低汲極及源極電阻(Rds/on)係可能的。此外，可防止夾止，使得確 保較高電流密度係可能的。即使p型離子在n型柱區15之一中心中擴散，濃度仍隨著其接近於n型柱區15之中心而降低，使得與不執行JFET離子植入之一情形相比，可獲得甚至更高n型摻雜濃度。因而，進一步降低電阻係可能的。
此外，當將n型材料植入至n型柱區15時，由於閘極電極與汲極電極之間之一反向電容值Cgd增加，展示對裝置或EMI之振盪不敏感之一優點係可能的。
另外，當將n型摻雜材料植入至p型柱區14之下部末端之第一區14a時，為平衡相同數量之電荷，使p型離子劑量進一步增加相同數量之電荷，使得可增加p型柱區14之p型摻雜濃度。藉由如此做，藉由經由藉由JFET離子植入之增加之n型濃度增加p型濃度來平衡p型柱區14與n型柱區15之間之電荷的數量。然而，可不執行用於確保p型柱區14之較高濃度之p型離子植入。可取決於裝置效能來判定電荷之數量係平衡的還是電荷之數量係不平衡的。
可在不使用一特定遮罩之情況下執行至p型柱區之JFET離子植入，或可藉由使用一特定遮罩僅對n型柱區15執行離子植入。當不使用遮罩時，由於減少了程序之數目，因此存在成本減小之一優點。因此，在不使用遮罩之情況下執行毯覆式離子植入係較佳的。
在根據本發明之一實例中，可將n型材料植入至p型柱區14之上部末端。然而，由於與在其中於p型柱區14之下部末端處執行JFET離子植入之一裝置相比進一步降低崩潰電壓，因此在一實例中，在p型柱區14之下部末端處執行JFET離子植入。
圖2B係圖解說明根據另一實例之一超接面半導體裝置之一實例之一圖。
為減小空乏區在水平方向上自p型柱區14至n型柱區15之延伸，p型柱區14之下部末端處之第一區14a之一面積被設定為小於p型柱區14 之上部末端處之一第二區14b處之面積。亦即，在此實例中，在p型柱區14之下部末端處之第一區14a具有比p型柱區14之上部末端處之第二區14b之一水平長度短之一水平長度。在一項實例中，具有較短水平長度之p型柱區14之下部末端沿著垂直方向可具有係p型柱區14之一垂直長度L之約50%至5%，或約30%至10%之垂直長度J。p型柱區14之下部末端之垂直長度J範圍在10μm以下。然而，下部末端之垂直長度J不限制於此。
如上所述及，為防止接近汲極區之n型柱區15之一區中之空乏層之延伸，p型柱區14之底部區處之第一區14a需要係窄的而不是在底部區上額外地執行JFET離子植入。亦即，p型柱區14之下部末端處之第一區14a可在面積或長度(柱寬度)上小於上部部分或中間部分。
即使空乏層如在圖1中所圖解說明地延伸，由於在p型柱區14之下部末端處之第一區14a減小，因此空乏層延伸。因此，確保類似於n型柱區15之上部末端之一電流流動區係可能的。
此外，由於p型柱區14之上部部分及中間部分(亦即，第二區14b)具有相同之面積，因此p型柱區之上部部分及中間部分具有相同之濃度。然而，當將與上部部分相同之量之離子植入至柱區之下部部分(亦即，第一區14a)時，由於第一區之一面積降低，因此p型濃度在p型柱區之下部末端處之第一區14a中局部地降低。因此，為平衡p型柱區14與n型柱區15之間之電荷之數量，亦即，為允許p型柱區與n型柱區具有相同數量之電荷，將高濃度p型離子植入至p型柱區14之下部部分係可能的。因此，在下部末端處之p型摻雜濃度可高於在上部末端處之p型摻雜濃度。當下部末端處之p型濃度增加時，由於電場增加至與其他部分之電場相同之電場，因此在p型柱區14之下部末端處形成裝置之崩潰電壓之一臨界電場。因此，可獲得穩定崩潰電壓，使得顯著增加裝置在一關斷狀態中之一內部壓力。當電荷之數量係不平衡的 時，稍微降低崩潰電壓。因此，平衡電荷之數量係重要的。
圖2C圖解說明組合圖2A中圖解說明之實例與圖2B中圖解說明之實例兩者之特徵之又一實例。亦即，一接面場效應電晶體離子植入(JFET IMP)區18存在於p型柱區14與n型柱區15之下部末端處，且p型柱區14之底部部分14a之寬度窄於p型柱區14之其他部分之寬度。藉由如此做，由於展示全部前述效應，因此確保一較大量之電流係可能的。
如上文所闡述，在本發明中，當將n型材料額外地植入至p型柱區14之下部末端時，空乏區之大小減小。因此，進一步確保在接通裝置時汲極電流在其中流動之一區，使得可減小汲極及源極電阻(Rds/on)。此外，由於p型柱區之下部末端14a之寬度變得較窄，因此藉由已變窄寬度減少至n型柱區15之擴散。出於此原因，在n型柱區15之電流流動區中獲得較小汲極及源極電阻(Rds/on)係可能的。因此，獲得高電流密度係可能的。
此外，由於一單位晶胞中之n型電荷之數量增加，因此需要平衡電荷之數量。出於此原因，當p型濃度僅在下部末端處增加時，由於下部末端處之電場與其他部分相比而增加，因此裝置之崩潰電壓之臨界電場在p型柱區之下部末端處形成。因而，與其中電場在其他部分處增加之一裝置相比，可獲得穩定崩潰電壓。此外，裝置在關斷狀態中之內部壓力顯著增加。
本發明適用於其中在沈積磊晶層30之同時形成n型柱區15及p型柱區14之一磊晶堆疊型半導體裝置，或適用於其中溝槽用於形成n型柱區15及p型柱區14之一溝槽型半導體裝置。
圖3A及圖3B包含展示超接面半導體裝置之另一實例之剖視圖。另外，圖3A及圖3B包含圖解說明一堆疊型半導體裝置之一實例以及n型及p型雜質濃度曲線之圖。
參考圖3A，在超接面半導體裝置中，執行至p型柱區14及n型柱區15之下部末端上之一JFET離子植入。當執行JFET離子植入時，與n型柱區15之上部末端相比，JFET離子植入區中之n型柱區15之一n型濃度增加。同時，與p型柱區14之上部末端處之p型摻雜濃度相比，p型柱區14之下部末端處之一淨摻雜濃度降低。此乃因JFET離子植入摻雜劑被反向摻雜為一n型摻雜劑。由於上部末端與下部末端處之初始p型離子植入濃度係相同的，如在一雜質濃度曲線圖表(b)中所圖解說明，上部末端與下部末端具有相同之摻雜劑濃度。然而，在下部末端處引入n型摻雜劑。因此，若獲得一淨摻雜濃度量變曲線(未圖解說明)，則上部末端處之淨摻雜濃度的摺線呈一降序圖表形式。
在圖3B中圖解說明之溝槽型超接面半導體裝置之實例類似於一磊晶堆疊型半導體裝置。因此，為簡潔起見已省略重複闡述。
此外，在圖4中圖解說明之半導體裝置中，p型柱區14之最末端區(第一區14a)之一寬度或一剖面積與p型柱區14之上部區相比較小。因此，參考一濃度曲線圖表(b)，p型濃度降低，而n型濃度係恆定的。藉由如此做，空乏區至n型柱區15之延伸可減小。在此實例中，為平衡電荷之數量，最末端區處之p型濃度可有意進一步增加。當n型區與p型區之間之電荷之數量係平衡的時，防止崩潰電壓減小係可能的。藉由如此做，n型及p型摻雜濃度曲線可具有相同之濃度(未圖解說明)。
圖5係圖解說明其中在執行JFET離子植入時p型柱區14之最末端區14a之一寬度或一剖面積降低之一半導體裝置之一實例之一圖。n型濃度藉由n型JFET離子植入而增加，且p型柱區14之p型濃度由於離子植入之一面積降低而整體上降低。然而，如上所述及為平衡電荷之數量，最末端區處之p型濃度可進一步增加。當p型濃度進一步增加時，需要藉由增加之n型濃度來補充p型濃度。在此實例中，雖然電場可大 程度地增加，但與其中其他區處之電場增加之一裝置相比，最末端區處之p型濃度增加係更有利的。由於n型汲極電極附近之區之電場係高的，因此電場係偏置的，使得確保穩定崩潰電壓係可能的。
圖6A至圖6D係圖解說明用於製造根據圖3A之一超接面半導體裝置之一方法之一實例之剖視圖。
參考圖6A，用於製造超接面半導體裝置之方法涉及在一汲極區16形成於其上之一N+基板上生長一n型第一磊晶層15。在此實例中，汲極區16具有比n型第一磊晶層大之一摻雜劑濃度。此後，藉由在n型第一磊晶層中使用一遮罩用一p型摻雜劑形成一第一p型柱區18。當移除遮罩時，藉由使用一n型摻雜劑(諸如，砷(As)或磷(P))將離子植入至整個表面以形成一JFET離子植入區，如在圖6B中所圖解說明。隨後，如在圖6C中所圖解說明，一n型第二磊晶層係生長於第一磊晶層15上方，且形成一第二p型柱區18a。此後，藉由在n型第二磊晶層中之p型摻雜植入而形成第三p型柱區18b、第四p型柱區18c及第五p型柱區18d。此外，n型柱區15a、15b、15c及15d係形成於n型第二磊晶層中之p型柱區之間。隨後，為使n型及p型摻雜劑擴散，可在一高溫下執行一退火程序。
此後，如在圖6D中所圖解說明地形成一MOSFET。隨後形成一閘極絕緣膜17及一閘極電極10，且植入用於形成一p型主體區13之離子及用於形成一源極區之離子。隨後，執行一退火程序以使p型主體區13及源極區12之n型及p型摻雜劑擴散。此後，形成一層間絕緣膜20，且蝕刻層間絕緣膜之一部分以形成源極電極11用於連接源極區12與p型主體區13。
圖7A至圖7C係圖解說明用於製造一超接面半導體裝置之一方法之另一實例之剖視圖。所獲得之超接面半導體裝置可對應於圖4中圖解說明之半導體裝置。
參考圖式，在圖7A至圖7C中圖解說明之用於製造根據圖4之一超接面半導體裝置之方法類似於參考圖6A至圖6C所闡述之方法。因此，為簡潔起見省略重複闡述。參考圖7A，在一汲極區16形成於其上之一高濃度之一n型(N+)基板上生長一低濃度之一n型(n-或n)第一磊晶層15。此後，藉由使用一遮罩用一p型摻雜劑形成一第一p型柱區18。隨後，一n型第二磊晶層係生長於第一磊晶層15上方，且形成一第二p型柱區18a。形成第二p型柱區18a以具有大於第一柱區18之一最大寬度D或一面積之一最大寬度C。此後，藉由在n型第二磊晶層中之p型摻雜植入而形成具有類似於第二柱區18a之面積或寬度之面積或寬度之第三p型柱區18b、第四p型柱區18c及第五p型柱區18d。此外，n型柱區15a、15b、15c及15d係形成於n型第二磊晶層中之p型柱區之間。隨後，可在一高溫下執行一退火以使n型及p型摻雜劑擴散。圖7C之一製造程序類似於圖6C之製造程序，且第一柱區18之寬度比第二柱區18a至第五柱區18d之寬度窄。
圖8A至圖8C係圖解說明用於製造根據圖5之一超接面半導體裝置之一方法之另一實例之剖視圖。
參考圖8A，在一n型半導體基板16上生長一第一磊晶層15。此後，藉由使用一遮罩用一p型摻雜劑形成一第一p型柱區18。當使用遮罩植入離子時，需要界定第一柱區18之一面積/大小C，使得第一柱區係敞開的以具有小於下文將闡述之一第二柱區18a之一面積/大小D之面積/大小。隨後，移除用於形成第一p型柱區18之遮罩，且經由一n型摻雜劑將離子植入至整個表面上以形成一JFET離子植入區。此後，如在圖8B中所圖解說明地，一n型第二磊晶層係生長於第一磊晶層15上方，且形成一第二p型柱區18a。隨後，藉由在n型第二磊晶層中之p型摻雜植入而形成第三p型柱區18b、第四p型柱區18c及第五p型柱區18d。此外，n型柱區15a、15b、15c及15d係形成於n型第二磊晶 層中之p型柱區之間。此後，可在一高溫下執行一退火程序以使n型及p型摻雜劑擴散。圖8C之一製造程序類似於圖6C之製造程序或圖7C之製造程序。
儘管本發明包含具體實例，但熟習此項技術者將理解可在不脫離申請專利範圍及其等效物之精神與範疇之情況下在此等實例中作出形式及細節上之各種改變。本文所闡述之實例僅以一說明性意義來考量，並非用於限制目的。在每一實例中對特徵或態樣之闡述被視為適用於其他實例中之類似特徵或態樣。若以一不同次序執行所闡述技術及/或若以一不同方式及/或由其他組件或其等效物替代或補充一所闡述系統、架構、裝置或電路中之組件，則可達成適合之結果。因而，本發明之範疇並非由詳細說明來界定，而是由申請專利範圍及其等效物來界定，且申請專利範圍及其等效物之範疇內之所有變體被視為包含在本發明中。
10‧‧‧閘極電極
11‧‧‧源極電極
12‧‧‧源極區
13‧‧‧p型主體區
14‧‧‧p型柱區
15‧‧‧n型柱區
16‧‧‧汲極區/n型半導體基板/n型汲極區/n型半導體基板
17‧‧‧閘極絕緣膜
19‧‧‧汲極電極
30‧‧‧n型磊晶層/磊晶層
A‧‧‧區
B‧‧‧區

Claims (21)

  1. 一種超接面(super junction)半導體裝置，其包括：一n型半導體區，其安置於一基板中；兩個或兩個以上p型半導體區，其等在平行於該基板之一表面之一方向上毗鄰於(adjacent to)該n型半導體區交替地安置；一p型主體區，其安置於該等p型半導體區中之至少一者上；及一源極區，其安置於該p型主體區中，其中該n型半導體區之一下部末端(lower end)及該等p型半導體區之下部末端係以一n型離子植入。
  2. 如請求項1之超接面半導體裝置，其進一步包括：一汲極電極，其電連接至該基板；及一源極電極，其安置於該p型主體區及該源極區上。
  3. 如請求項1之超接面半導體裝置，其中該n型半導體區之一淨電荷數量與該p型半導體區之一電荷數量係平衡的。
  4. 如請求項1之超接面半導體裝置，其中在一垂直方向上之該等p型半導體區之一下部區在該等p型半導體區中具有最低p型摻雜濃度。
  5. 如請求項1之超接面半導體裝置，其中在一垂直方向上之該n型半導體區之一下部區具有高於該n型半導體區之一上部區之一摻雜濃度之一摻雜濃度。
  6. 如請求項1之超接面半導體裝置，其中該等p型半導體區包含安置於一下部末端處之一第一區及安置於一上部末端處之一第二區，且該第一區與該第二區具有不同寬度。
  7. 如請求項6之超接面半導體裝置，其中該下部末端處之該第一區 之該寬度小於該上部末端處之該第二區之該寬度。
  8. 如請求項7之超接面半導體裝置，其中該n型半導體區之該摻雜濃度在具有該較小寬度之該n型半導體區之該下部末端上方係恆定的。
  9. 如請求項1之超接面半導體裝置，其中該n型摻雜劑經由反向摻雜(counter-doping)局部地降低該p型半導體區之該等下部末端中之p型摻雜濃度且局部地增加該n型半導體區之該下部末端中之n型摻雜濃度。
  10. 一種半導體裝置，其包括：一汲極區；一n型半導體區，其安置於該汲極區上方(above)；兩個或兩個以上p型半導體區，其等與該n型半導體區在平行於該汲極區之一方向上交替地安置；及一源極區，其安置於該p型半導體區上方，其中該p型半導體區具有毗鄰於該汲極區之一第一區，及毗鄰於該源極區之一第二區，及其中該第二區沿著該第二區之深度具有一實質相同之寬度，且該第一區具有小於該第二區之該寬度之一寬度。
  11. 如請求項10之半導體裝置，其中毗鄰於該汲極區之該n型半導體區之一摻雜濃度高於毗鄰於該源極區之該n型半導體區之一摻雜濃度，且毗鄰於該汲極區之該等p型半導體區中之每一者之一摻雜濃度低於毗鄰於該源極區之該n型半導體區之一摻雜濃度。
  12. 如請求項10之半導體裝置，其中具有較小寬度之該p型半導體區之高度係在該p型半導體區之高度的約50%及約5%之間。
  13. 如請求項10之半導體裝置，其中毗鄰於該汲極區之該p型半導體 區和該n型半導體區係以一n型摻雜劑植入。
  14. 如請求項10之半導體裝置，其中n型摻雜劑經由反向摻雜局部地降低該p型半導體區之下部末端中之p型摻雜濃度且局部地增加該n型半導體區之下部末端中之n型摻雜濃度。
  15. 一種形成一超接面半導體裝置之方法，該方法包括：在一基板上方(above)形成第一導電類型之一第一磊晶層；藉由用一第二導電類型摻雜劑摻雜該第一磊晶層之兩個或兩個以上區域來形成第二導電類型之第一柱區(pillar region)；及藉由用一第一導電類型摻雜劑摻雜該等第一柱區及該第一磊晶層來形成一離子植入區；及在該第一磊晶層及該等第一柱區上方(above)形成一第二磊晶層及第二柱區。
  16. 如請求項15之方法，其中在該第二磊晶層及該等第二柱區上方形成一或多個額外磊晶層及額外柱區，使得該等第一柱區、該等第二柱區及該一或多個額外柱區對準以毗鄰於一第一導電類型柱結構形成兩個或兩個以上第二導電類型柱結構，該方法進一步包括在該兩個或兩個以上第二導電類型柱結構上方形成一主體區及源極區。
  17. 如請求項16之方法，其進一步包括：在該主體區及該源極區上形成一源極電極；在該兩個或兩個以上第二導電類型柱結構之間形成一閘極電極；及在該基板下方形成一汲極電極。
  18. 如請求項16之方法，其中該等第二導電類型柱結構之一下部末端具有比該等第二導電類型柱結構之一上部末端小之一寬度。
  19. 如請求項18之方法，其中該等第二導電類型柱結構之該下部末 端對應於在其中執行反向摻雜之一接面場效應(JFET)離子植入區。
  20. 如請求項18之方法，其中不對該等第二柱區以及形成於該等第二柱區上方之該等額外柱區執行反向摻雜。
  21. 如請求項15之方法，其中在形成該JFET區之後，該兩個或兩個以上第一柱區之間之該第一磊晶層之一摻雜劑濃度高於該兩個或兩個以上第一柱區之一淨摻雜劑濃度。
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