KR100197768B1 - 유전체분리 반도체장치 및 그 제조방법 - Google Patents

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Abstract

본 발명은 캐리어 라이프타임 콘트롤기술을 이용하지 않은 것으로, 고속스위칭이 가능한 반도체장치를 실현한 구조를 제공한다.
SOI기판 등을 이용한 유전체분리(DI)구조를 갖춘 반도체장치이고, 기판의 주표면에 대하여 거의 수직인 측벽부를 갖춘 DI구조에 의해 반도체장치의 주전류의 통로로 되는 활성층을 끼우며, 이 주전류의 통로의 폭(W)을 5㎛이하로 한 구조에 의해 역회복전하(Qrr)를 작게 한다.

Description

유전체분리 반도체장치 및 그 제조방법
제1도는 본 발명의 실시예 1에 따른 p+nn+ 다이오드의 조감도.
제2도는 제1도의 삼면도에서 (a)는 상면도, (b)는 (a)의 A-A방향으로 나타낸 단면도, (c)는 (a)의 B-B방향으로 나타낸 단면도.
제3도는 본 발명의 실시예 2에 따른 p+nn+ 다이오드의 (a)단면도 및 (b)상면도.
제4도는 실시예 3에 따른 p+nn+ 다이오드의 (a)단면도 및 (b)상면도.
제5도는 실시예 4에 따른 p+nn+ 다이오드의 상면도.
제6도는 본 발명의 실시예 5에 따른 IGBT의 (a)상면도 및 (b)단면도.
제7도는 본 발명의 실시예 6에 따른 IGBT의 (a)상면도 및 (b)단면도.
제8도는 박형 활성층기판(SOI기판)을 이용한 경우의 종래의 다이오드의 단면도.
제9도는 SDB방식의 SOI기판을 이용한 경우의 종래의 DI기술에 의한 다이오드 단면도.
제10도는 EPIC방식의 기판을 이용한 경우의 종래의 다이오드의 단면도.
제11도는 다이오드의 턴오프시의 역회복파형.
제12도는 SOI층의 두께와 하강시간의 관계를 나타낸 도면이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 트랜치 측벽절연층 2 : n형 반도체층(드리프트층)
3 : p+에 노드 확산층 4 : n+캐소드 확산층
5 : 저면절연층 6 : 표면절연층
7 : 금속 캐소드전극 8 : 금속 에노드전극
25 : n+층 42 : n+이미터영역
43 : p+컬렉터영역 44 : p베이스층
45 : 게이트전극 46 : 게이트절연막
47 : 이미터전극 48 : 컬렉터전극
51 : p-에픽택셜층 55 : 기판
58, 59 : 소자간분리홈구멍매립물(NDPOS)
[산업상의 이용분야]
본 발명은 유전체분리형 반도체장치에 관한 것으로, 특히 반도체장치의 고속화 및 그 제조방법에 관한 것이다.
[종래의 기술 및 그 문제점]
유전체분리(Dielectric Isolation; 이하, DI라 함) 형 집적회로의 종래예를 제9도와 제10도에 나타냈다. 이들의 제1도는 다이오드를 타나내고 있다. 제9도는 실리콘 직접접착(Silicon Direct Bonding; 이하, SDB라 함) 법에 의한 유전체기판과 V홈을 이용하고 있다.
제10도는 EPIC(Epitaxial Passivated; IC)법에 의한 기판을 사용하고 있다. 기판의 두께는 소자의 내압계에 의해 다르게 되지만, 110∼50㎛가 일반적이다. 10㎛ 이하의 두께는 연마에 의한 마무리로서는 현재는 곤란하다.
제9도 및 제10도는 나타낸 종래의 다이오드의 스위칭시의 역회복파형을 제11도에 나타냈다. 종축은 전류, 횡축은 시간이다. 역회복시간(trr)은 장치내의 캐리어가 흐르기 때문에 발생하고, 접합간에 공핍층이 넓어지기까지 계속한다. 따라서, 역회복전하(Qrr)는 캐리어 라이프타임과 순방향으로 전류가 흐르고 있던 경우의 장치내의 캐리어 총량에 의존한다. Qrr이 크면, 특히 모터를 구동하는 용도등에서는 손실이 많게 되므로, 할 수 있는 한 작게 하는 것이 바람직하다. 이들을 다이오드에 한정하지 않고, 종래의 IGBT, MOSFET, GTO등의 다양한 디스크리트 장치에서는 전자선조사나 중금속확산 등으로 결정 중의 캐리어의 재접합중심을 생성해 두고, 캐리어의 소멸에 역회복전하(Qrr)를 작게하는 소위, 캐리어 라이프타임 콘트롤기술이 이용되고 있다.
그러나, 집적회로의 경우 다이오드에만 캐리어 라이프타임 콘트롤을 행하는 것은 곤란해서 다른 소자에도 동시에 재결합중심을 생성하고 있었다. 그러면, 특히 바이폴라 트랜지스터등은 증폭률의 저하가 일어나고, 또한 접합간의 누설등도 증가한다는 문제가 있었다.
그런데, 활성층의 두께를 예컨대 5㎛이하 정도로 얇게하여 그와 같은 기판에 다이오드나 IGBT등의 반도체장치를 만들면, 라이프타임 콘트롤을 적어도 턴오프타임 또는 역회복전하(Qrr)가 작은 반도체장치를 할 수 있는 것은 수치 시뮬레이션 등으로 검증되고 있다. 예컨대 제12도는 산화막의 상부에 실리콘막으로 이루어진 얇은 활성층을 갖춘 DI기판을 이용하여 IGBT를 구성한 경우에 있어서의 SOI층의 두께와 IGBT의 하강시간의 관계이지만, SOI층의 두께가 얇게되면 되는만큼 하강시간이 짧게 되는 것을 알수 있다. 제8도에 나타낸 다이오드의 경우도 SOI등(2)이 얇게 되면 역회복전하(Qrr) 가 작게 되는 것이 알려져 있다. 이와 같이 하는 것으로 제9도, 제10도에 비해 유효체적이 작게 되고, 따라서 스위칭시에 보다 빠른 잉여캐리어가 없어지기 때문이다. 그러나, SDB법에서 SOI기판을 작성하기 위해서는 활성층을 약 5㎛이하로 연마가공하는 것은 기계적 강도나 결정결함의 발생등의 문제가 있어 곤란하다. 이점 SIMX(Separation by IMplanted OXygen)법, 즉 산소인플라 가공에 의한 SOI 기판을 이용한 반도체장치는 절연막의 내압이 낮고, 특히 모터 용도등의 고내압(100V이상)에는 사용할 수 없는 문제가 있었다.
[발명의 목적]
본 발명은 상기한 점을 감안하여 발명된 것으로, SOI층의 두께를 얇게 하는 것을 필요로하지 않고, 또한 캐리어 라이프타임 콘트롤기술을 이용하지 않아도 고속스위칭을 실현할 수 있는 새로은 구조의 다이오드나 IGBT등의 반도체장치를 제공하는 것에 그 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위한 본 발명의 제1특징은 제1도 및 제2도에 나타낸 바와 같이, 반도체 기판(55)상에 형성된 저면절연막(5)과, 이 저면절연막(5)상에 실질적으로 수직인 측벽부를 갖추어 형성된 제1도전형 반도체층(2), 반도체층(2)의 측벽부에 형성된 소자간 분리절연막(1), 반도체층(2)의 측벽부에 형성된 소자간 분리절연막(1), 반도체층(2)중에 형성된 제1도전형의 제1주전극영역(4) 및 제2도전형의 제2주전극영역(3)으로 적어도 구성된 다이오드 구조를 구비하는 반도체장치이고, 제1 및 제2주전극영역과 사이에 형성되는 전류경로영역의 소자분리 절연막(1)에 끼워진 부분의 폭(W)이 5㎛이하인 구성을 갖추고 있는 것이다. 바람직하게는 반도체층(2)의 두께(t)가 5㎛이상인 것이다. 더욱 바람직하게는 제3도 또는 제4도에 나타낸 바와 같이, 제1 및 제2주전극영역의 적어도 한쪽은 반도체층(2)의 표면으로부터 저면절연막(5)에 이르기까지 형성되어 있는 것이다.
또한, 바람직하게는 제5도에 나타낸 바와 같이, 캐소드측의 폭(WK)과 애노드측의 폭(WK)이 다르고, 적어도 한쪽이 5㎛이하인 것이다.
또한, 본 발명의 제2특징은 공정을 적어도 포함하는 유전체분리형 반도체장치의 제조방법인 것이다. 즉,
(가) 반도체 기판(55)상에 저면절연막(5)을 형성하고, 저면절연막(5)상에 제1도전형(2)을 형성하는 제1공정.
(나) 반도체층(2)의 표면으로부터 반도체층(2)의 표면에 대하여 실질적으로 수직인 측벽을 갖춘 제1소자간 분리용홈(트랜치)을 형성, 제1소자간 분리용홈을 매개로 반도체층(2)에 제1도전형 또는 제2도전형의 물순물을 확산하고, 제1주전극영역(4)을 형성하며, 그 후에 제1소자간 분리용홈의 표면에 소자간 분리절연막(1)을 형성하는 제2공정.
(다) 반도체층(2)의 표면으로부터 반도체층(2)의 표면에 대하여 실질적으로 수직인 측벽을 갖춘 제2소자간 분리용홈을 제1소자간 분리용홈과는 이간(離間)하여 형성하고, 제2소자간 분리용홈을 매개로 반도체층(2)에 제2공정에 이용한 불순물과는 반대 도전형의 불순물을 확산하며, 제2주전극영역(3)을 형성하는 제3공정.
(라) 제1 및 제2소자간 분리용홈에 연속하여 제3 및 제4소자간 분리용홈을 형성하고, 제1∼제4소자간 분리용홈에서 반도체층(2)을 에워싸는 제4공정.
(마) 제1∼제4소자간 분리용홈의 표면에 소자간 분리절연막(1)을 형성하고, 더욱이 그 후 제1∼제4소자간 분리용홈을 소자간 분리구멍매립물(59)로 매립하는 제5공정으로 이루어진 제조방법인 것을특징으로 한다. 이 경우, 제3공정을 생략하는 소위, 포토리소그래피를 이용하여 선택확산등에 의해 반도체층(2)의 표면측에 제2주전극영역을 형성해도 된다.
또한, 본 발명의 제3특징은 다음의 공정을 적어도 포함하는 유전체분리형 반도체장치의 제조방법인 것이다. 즉,
(가) 반도체 기판(55)상에 저면절연막(5)을 형성하고, 저면절연막(5)상에 제1도전형(2)을 형성하는 제1공정.
(나) 반도체층(2)의 표면으로부터 반도체층(2)의 표면에 대하여 실질적으로 수직인 측벽을 갖춘 소자간 분리용홈(트랜치)을 형성하는 제2공정.
(다) 소자간 분리용홈의 측벽부에 소자간 분리절연막(1)을 형성하는 제3공정.
(라) 소자간 분리절연막(1)의 소정의 부분에 확산창을 개공하고, 제1 및 제2도전형의 불순물의 내 적어도 한쪽의 불순물을 확산창을 매개로 반도체층(2)에 확산하며, 제1 및 제2주전극영역의 적어도 한쪽을 형성하는 제4공정.
(마) 확산창의 상에 새로운 분리절연막(1)을 형성하고, 더욱이 그 후 소자간 분리용홈을 소자간 분리구멍매립물(59)로 매립하는 제5공정으로 이루어진 제조방법인 것을 특징으로 한다. 이 경우, 제4공정에서 제1 및 제2주전극영역이 형성되는 경우는 제5공정까지에서 제4도에 나타낸 구조가 제조되지만, 제4공정에서 제1 또는 제2주전극영역의 한쪽에만 형성되는 때는 제5공정에 이어서 나머지 다른쪽의 주전극영역을 반도체층(2)의 표면으로부터 소위, 포토리소그래피를 이용하여 표면측으로부터 선택확산등에 의해 형성하면 제3도 나타낸 바와 같은 구조를 실현할 수 있다. 제3도에서는 p+애노드 확산층(3)을 표면측으로부터 선택확산하고 있다.
[작용]
본 발명의 제1특징에 의하면, 주전류경로 즉, 채널을 소자간 분리절연막(1)에서 폭(W)의 얇은 영역으로서 끼워져 있기 때문에, 턴오프시에 잉여캐리어가 없어지고, 역회복전하(Qrr)가 작게 된다. 따라서, 턴오프타임이 짧아지고 고속스위칭이 가능하게 된다. 폭(W)은 소자간 분리용홈의 상호 간격의 정도로 결정되면 되고, 기계적 강도상의 문제나 결정결함 발생의 문제를 수반하지 않고 Qrr을 작게 할 수 있다.
본 발명의 제2 및 제3특징에 의하면, 소자간 분리용홈의 측벽을 매개로 제1 또는 제2주전극영역의 적어도 한쪽을 횡방향 확산으로 형성할 수 있다. 따라서 고온, 장시간의 열처리공정이나 깊은 확산에 따라 프로세스 유기결함이 발생한다는 문제도 없고, 또한 다이오드 구조의 미세화도 가능하게 된다.
[실시예]
이하, 예시도면을 참조하면서 본 발명의 실시예를 상세히 설명한다.
제1도는 본발명의 실시예 1에 따른 pn다이오드의 조감도이다. 제2도(a)는 그 상면도, 제2도(b)는 제2도(a)의 A-A방향으로부터 나타낸 단면도, 제2도(c)는 제2도(a)의 B-B방향으로부터 나타낸 단면도이다. 제2도(b) 및 제2도(c)로부터 밝혀진 바와 같이, SOI기판 상에서 거의 수직의 측벽으로 되는 것과 같은 깊은 트랜치가 저면절연막(5)까지 도달한 DI기술을 이용하고 있다. n형 반도체층(2)으로 이루어진 활성층의 두께(t)로써는 5㎛∼20㎛이다. 이정도의 활성층(2) 두께의 SOI기판은 SDB법을 이용하는 것으로 가공정도의 면도 포함하여 용이하게 실현할 수 있다. 또한, SDB번에 의한 SOI기판은 내압의 면에서도 산소인플라에 대해 휠씬 강한 기판이 얻어진다. 제1도에서는 저면의 절연막(5)이나 트랜치 분리를 위한 트랜치 측벽절연막(1)이외의 구조는 생략하고 있지만, 제2도에는 SOI기판을 구성하는 실리콘기판(55), 저면절연막(5), 활성층으로 이루어진 n형 반도체층(2)의 표면에는 SiO2등의 절여막(6)이 형성되고, 이 절연막(6) 중의 형성된 콘택트홀을 매개로 n+캐소드 확산층(4) 및 p+애노드 확산층(3)에 대하여 금속 캐소드전극(7), 금속 애노드전극(8)이 형성되어 있다. 더욱이, 제1도의 조감도 제2도(a) 상면도는 간단화하기 위한 금속 캐소드전극(7), 금속 애노드전극(8)의 도시를 생략하고 있다. 또한, n형 반도체층(2)의 주변에 배치된 측벽에 형성된 트랜치 측벽절연막(1)의 외측은 비도프폴리실리콘(NDPOS)등의 소자간 분리홈구멍매립물(59)이 형성되어 있다. NDPOS대신에 산소첨가의 폴리실리콘 즉, SIPOS(Semi-Insulating Poly-Silicon)에서도 된다. 제1도 및 제2도에 나타낸 본 발명의 실시예 1의 특징은 전류의 경로에 따른 1쌍의 트랜치 측벽절연막(1)의 상호의 거리(1)를 5㎛이하로 하고 있는 것이다. 기판 두께(t)의 박형가공의 내압의 면에서 어렵기 때문에 횡방향으로 폭(W)을 얇게한 소자를 만들어 넣는 것이다. 즉, 본 발명의 실시예 1에 있어서는 제1도 및 제2도에 나타낸 바와 같이, 활성층의 두께(t)와 양전극의 거리(1) 대하여 전류에 따른 1쌍의 트랜치 측벽절연막의 상호의 거리(1)를 작게하고 있는 것이 특징이다. 이와 같은, 구조로 하는 것으로 다이오드 등의 반도체소자의 유효제적을 작게 억제할 수 있다. 그 때문에, 다이오드의 역회복전하(Qrr)를 작게할 수 있다. 본 발명의 실시예 1에 있어서, W=1㎛의 경우를 도시했지만, W=5㎛이하로 하면 역회복전하(Qrr)는 작게할 수 있기 때문에 그 이외의 가공기술이나 전하용량을 고려하여 W=5㎛이하의 원하는 값으로 선택하면 된다. 또한 50A∼100A또는 1000A이상이라는 대전류의 소자에서는 이들의 W=5㎛이하의 소자를 병렬접속한 멀티채널 구조로 하면 된다. 더욱이, 깊이 5∼20㎛ 의 수직측벽을 갖춘 트랜치는 CF4+O2,SF6+O2,SiCl4, CCI4등을 이용한 RIEeEH는 ECR이온에칭을 이용하면 용이하게 형성할 수 있다. 이트랜치에칭시에 기판을 -5℃로부터 -196℃로 냉각하면, 고애스팩트비의 트랜치를 형성할 수 있다.
제3도는 본 발명의 실시예2에 따라 n+캐소드 확산층(4)을 저면절연막(5)에 이르기까지 형성한 경우이다. 활성층인 n형 반도체층(2)의 두께(t)가 5㎛ 정도이면, n형 반도체층(2)의 표면으로부터 인(P)등을 깊이 5㎛확산은 비교적 용이하지만, 두께(t)가 20㎛에서는 1150℃∼1200℃ 라는 고온에서 장시간의 확산을 필요로 하고, 열처리에 의해 새로운 결정결함이 발생한다. 또한, 깊이 확산을 행하면, 당연히 횡방향 확산도 생기므로, 구조의 미세화가 곤란하게 되고, 결과적으로는 단위 칩면적당의 온전압이 높게 된다. 또한, 확산에 장시간을 필요로 하는 것은 제조비용 면에서도 불리하다. 따라서, 표면으로 확산하는 것은 아니고, 트랜치 측면으로부터 횡방향으로 확산하여 n+캐소드 확산층(4)을 형성하면 된다. 즉, 본 발명의 실시예 2의 구조는 이하와 같은 방법으로 제조할 수 있다.
(가) SDB법을 이용하여 반도체 기판(55)상에 저면절연막(5)을 매개로 n형 반도체층(2)을 형성하는 제1공정.
(나) n형 반도체층(2)의 표면으로부터 제3도(a)의 좌측부분에 반도체층(2)의 표면에 대하여 실질적으로 수직인 측벽을 갖는 제1소자간 분리용홈(트랜치)을 형성하는 제2공정.
(다) 제1소자간 분리용홈으로부터 POCI3이나 AsCl3을 이용하여 n형 불순물을 확산하여 n+캐소드 확산층(4)을 형성하는 제3공정(예컨대, 1050℃에서 POCI3를 O2와 N2의 혼합가스 안으로 30분간 디포지션하고, 디포지션에 의해 형성된 PSG막을 제거후, 더욱 1050℃에서 30분간 드라이브인 하면된다).
(라) 다음에, 제1소자간 분리용홈(트랜치)에 연속하여 제2소자간 분리홈(트랜치)을 형성하고, 제1 및 제2소자간 분리홈으로 반도체층(2)을 에워싸는 제4공정.
(마) 제1 및 제2소자간 분리용홈의 측벽에 소자간 분리절연막(1)을 형성하고, 더욱이 그 후 제1 및 제2소자간 분리홈을 폴리실리콘 등의 소자간 분리구멍매립물(59)로 매립하는 제5공정.
(바) 반도체층(2)의 표면으로부터 소정의 부분에만 p형 불순물을 확산하고, p+애노드 학산층(3)을 형성하는 제6공정의 제1∼제6공정에 의하면, 제3도의 구조는 용이하게 실현할 수 있다.
더욱이, 본 발명의 실시예 2에서는 폭(W)이 작다는 본 발명의 특징을 생기게 하여 n형 반도체층(2) 트랜치 측벽절연막(1)에 확산층을 개공하여 이 확산창에서 POCI3등을 이용하여 인(P)을 측벽으로부터 횡방향으로 확산하는 것에 의해서도 저온에서 단시간의 확산에 의해 n+캐소드 확산층(4)이 저면절연막(5)에 이르도록 형성할 수 있다. 이 경우에는 측벽부의 확산창으로부터의 확산시에 산소 분위기 중으로 확산하면, 확산종료후에 확산창 상부에 산화막을 형성하고, 그 후 감압 CVD법등을 이용하여 소자간 분리홈인 트랜치를 매립하는 것과 같이, NDPOS(59)를 퇴적하면 제3도의 구조를 실현할 수 있다. NDPOS대신에 10∼50%의 산소를 첨가한 SIPOS에서도 된다. 더욱이, 제3도는 소위 멀티 채널 구조의 경우로 제3도(b)에 나타낸 것은 W=1㎛의 n+np 다이오드가 1000개 병렬접속된 구조의 일부를 나타내고 있는 것이다. 이와 같이 함으로써, 역회복전하(Qrr)가 대응하여 고속 턴오프 가능으로 대전류를 흐르게 할 수 있는 다이오드가 가능하게 된다.
제4도는 본 발명의 실시예 3에 따른 n+형캐소드 확산층(4), p+애노드 확산층(3)을 공통으로 트랜치 측벽을 매개로 횡방향 확산에 의해 형성하고, 각 확산층이 저면절연막(5)에 이르도록 한 것이다.
제3도의 경우는 p+애노드 확산층(3)이 n형 반도체층(2)의 표면근방에만 형성되어 있지 않기 때문에, 약간의 다이오드 동작의 주전류 통로의 실효부분으로 되는 체적으로는 안되는 부분이 발생하지만, 제4도의 구조로 하면, 과잉 캐리어가 축적하는것과 같은 여분 체적부분이 없어지고, 역회복전하(Qrr)를 작게 할 수 있다. 따라서, 고속 턴오프가 가능하게 된다. 제4도(a)는 제4도(b)의 A-A방향으로부터 나타낸 단면도이지만, 긴쪽방향에 소자간 분리홈을 매개로 p+nn+ 다이오드가 배열된 경우의 일부를 나타내고 있다. 이들의 p+nn+ 다이오드를 직렬접속하면, 고내압이면서 고속스위칭의 다이오드가 얻어진다. p+애노드 확산층(3)의 횡방향 확산은 예컨대, 소스의 BBr3나 개체소스의 BN을 이용하면 된다.
본 발명의 실시예 3의 구조는 이하와 같은 공정에 의해 용이하게 제조할 수 있다. 즉,
(가) SDB법 등에 의해 반도체 기판(55)상에 저면절연막(5)을 매개로 n형 반도체층(2)을 형성하는 제1공정.
(나) n형 반도체층(2)의 표면으로부터 n형 반도체층(2)의 표면에 대하여 실질적으로 수직인 측벽을 갖춘 제1트랜치를 제4도(a)의 좌측부분에 형성하고, 제1트랜치에 대하여 POCI3등에 의해 n+확산을 행하지 않는 n+캐소드영역(4)을 형성하고, 그 후 제1트랜치의 표면에 소자간 분리절연막(1)을 형성하는 제2공정.
(다) n형 반도체층(2)의 표면으로부터 n형 반도체층(2)의 표면에 대하여 실질적으로 수직인 측벽을 갖춘 제2트랜치를 제4도(a)의 우측부분에 형성하고, 제1트랜치와는 소정의 거리만큼 떨어져 형성하고, 이 제2트랜치에 대하여 BBr3등을 이용하여 p+확산을 행하지 않는 p+애노드영역(3)을 형성하는 제3공정(예컨대, 950∼1000℃에서 BBr3을 30분간 디포지션하고, 디포지션에 의해 형성된 BSG막을 제거후, 더욱이 1100℃에서 15분간 드라이브인 하면된다).
(라) 제1 및 제2트랜치에 연속하여 제4도(b)에 나타낸 바와 같이, 제3 및 제4트랜치를 여성하고, 제1∼제4트랜치를 형성하고, 제1∼제4트랜치로 n형 반도체층(2)을 에워싸는 제4공정.
(마) 제1∼제4트랜치의 SiO2막 등의 소자간 분리절연막(1)을 형성하고, 더욱이 그 후 제1∼제4트랜치를 폴리실리콘 등의 소자간 분리구멍매립물(59)로 매립하는 제5공정.
(바) n형 반도체층(2)의 표면에 산화막 등의 표면절연층(6)을 형성하고, n+캐소드영역(4) ,p+캐소드영역(3)의 상부의 소정의 부분에 콘택트홀을 개공하여 Al, Al∼Si 등의 금속박막을 증착하고, 포토리소그래피에 의해 패턴형성하고, 캐소드전극(7) 및 애노드전극(8)을 형성하는 제6공정에 의하면 된다..
제5는 본 발명의 실시예 4에 따른 다이오드의 상면도를 나타냈다. 단면도는 본 발명의 실시예 1∼3와 마찬가지이므로 생략한다. 또한, 간단화를 위한 제5도의 상면도에 있어서도 캐소드전극(7), 애노드전극(8)이나 이들에 접속되는 금속배선층 및 본딩패드 등은 도시를 생략하고 있다. 본 발명의 실시예 4에 있어서는 n+형캐소드 확산층(4) 측의 폭(Wk)을 8㎛, p+애노드 확산층(3) 측의 폭(WA)을 2㎛로 하고 있다. 즉, 다이오드의 턴오프시의 역회복전하(Qrr)에 기여하는 것은 애노드 전면의 n형 반도체층(2)중의 캐리어이므로 애노드 전면의 폭(WA)만을 끼워넣고 있다. WA=2㎛는 예시이고 2㎛일 필요는없고 WA5㎛되면 Qrr은 작게되어 고속 턴오프가 가능하게 된다. 더욱이, n-반도체층 대신에 불순물밀도 5×1011∼ 2×1012cm-3이하의 I층을 이용해도 된다. p+캐소드 확산층의 전면의 면적보다도 n+캐소드 확산층(4) 측의 면적이 크게되므로, n+ 캐소드 확산층(4)으로부터 실효적인 전자의 인플라효율이 증대하여 더욱 턴오프가 빨라진다. 저온저항화와 고속스위칭화는 트레이드오프 관계에 있지만, 본 발명에 의해 온저항(RON)과 턴오프타임(|TOFF)의 트레이드오프 곡선은 보다 작은값 측으로 시프트한다.
제6도(a)는 본 발명의 실시예 5에 따른 IGBT의 상면도로 제6도(b)는 제 6도(a)의 A-A방향 단면도이다. 제6도의 IGBT는 Si기판(55)상에 저면절연막(5)을 매개로 n형 반도체층(2)이 형성된 SOI기판으로 두께(t)는 15㎛이지만, 폭(W)은 2㎛이다. n형 반도체층(2)의 표면으로부터 베이스층(44)이 형성되고, 그 표면에 n+이미터영역(42)이 형성되고 있다. p베이스층의 표면에는 두께 70nm의 게이트절연막(46)을 매개로 도프드폴리실리콘(DOPOS)으로 이루어진 게이트전극(4)이 형성되어 있다. 또한, n+이미터영역(42)과 p베이스층(44)의 양방향에 접촉하도록 금속 이미터전극(47)이 형성되어 있다. n형 반도체층(2)의 일부에는 p+컬렉터영역(43)이 형성되고, p+컬렉터영역(43)의 표면에는 금속 컬렉터전극(48)이 형성되어 있다. 더욱이, 간단화를 위한 제6도(a)에서는 금속 이미터전극(47), 금속컬렉터전극(48), 게이트전극(45)의 도시를 생략하고 있다. 제6도로부터 알수 있는 바와 같이, n형 반도체층(2)의 표면에는 두께 350nm의 SiO2로 이루어진 절연막(6)이 형성되고, 이 절연막(6)중에 형성된 컬렉터홀을 매개로 금속 이미터전극(47), 금속 컬렉터전극(48)이 형성되어 있다. 또한 n형 반도체층(2)의 주변에 배치된 측벽에 형성된 두께 300nm의 트랜치 측벽절연막(1)의 외측은 NDPOS로 이루어진 소자간 분리홈구멍매립물(59)이 형성되어 있다. NDPOS 대신에 산소첨가의 폴리실리콘 즉, SIPOS에서도 된다.
본 발명의 실시예 5에 있어서는 제6도에 나타낸 바와 같이, 활성층의 두께(t)에 대하여 전류에 따른 1쌍의 트랜치 측벽절연막의 상호 거리(1)를 작게 하고 있는 것이 특징이다. 이와 같은 구조로 하는 것으로 IGBT의 활성영역의 유효체적을 작게 억제할 수 있다. 그 때문에, IGBT의 하강시간을 짧게 할 수 있다. 본 발명의 실시예 5에 있어서는 W=2㎛의 경우로 도시했지만, W=5㎛이하이면, 하강시간을 짧게 할 수 있으므로, 그 외의 가공기술이나 전류용량을 고려하여 W=5㎛이하의 원하는 값으로 선택하면 된다. 또한, 100A 또는 100이상이라는 대전류의 소자에서는 이들의 W=5㎛ 이하의 소자를 병렬접속한 멀티채널 구조로 하면된다. 활성층의 두께(t)는 5∼20㎛ 의 범위로 목적게 대응하여 선택하면 된다. 더욱이, 깊이 5∼20㎛의 수직측벽을 갖춘 트랜치는 본 발명의 실시예 1과 마찬가지로 SF6+O2,CCI4등을 이용한 RIE 또는 ECR 이온에칭을 이용하면 용이하게 여성할 수 있다.
제7도(a)는 본 발명의 실시예 6에 따른 IGBT의 상면도로 제7도(b)는 제7도(a)의 A-A방향 단면도이다. 제7도의 IGBT는 Si기판(55 )상에 저면절연막(5)을 매개로 n형 반도체층(2)이 형성된 SOI기판으로 두께(t)는 20㎛이지만, 폭(W)은 1.5㎛이다. n형 반도체층(2)의 좌측은 저면절연막(5)에 이르기까지 n+이미터층(42), p베이스층(44)이 형성되어 있다. 또한, n형 반도체층(2)의 우측은 n형 반도체층(2)의 표면으로부터 저면절연막(5)에 이르기까지 p+컬렉터영역(43)이 형성되어 있다. n+이미터영역(42), p베이스층(44)은 n형 반도체층(2)의 좌측의 트랜치를 이용하여 트랜치 측벽으로부터 보론(B) 및 인(P)의 이중확산으로 형성하면된다. p+컬렉터영역(43)은 n형 반도체층(2)의 우측의 트랜치를 이용하여 트랜치 측벽으로부터 보론(B)의 확산을 하면 된다. 제7도(a)에 나타낸 바와 같이, p베이스층(44)의 측벽부에는 100nm의 게이트 산화막(46)을 매개로 DOPOS로 이루어진 게이트전극(45)이 트랜치의 내부에 매립 형성 되어 있다. 또한, n+이미터영역(42)과 p베이스층(44)의 양방향에 접촉하도록 금속 이미터전극(47)이 형성되고, p+컬렉터영역(43)의 표면에는 금속 컬렉터전극(48)이 형성되어 있다. 더욱이, 간단화를 위한 제7도(a)에서는 금속 이미터전극(47), 금속 컬렉터전극(48), 게이트전극(45)의 도시를 생략하고 있다. 제7도(b)로부터 알수 있는 바와 같이, n형 반도체층(2)의 표면에는 두께 350nm의 SiO2로 이루어진 절연막(6)이 형성되고, 이 절연막(6) 중에 형성된 콘택트홀을 매개로 금속 이미터전극(47), 금속 컬렉터전극(48)이 형성되어 있다. 또한, n형 반도체층(2)의 주변에 배치된 측벽에 형성된 두께 300nm의 트랜치측벽절연막(1)의 외측은 NDPOS로 이루어진 소자간 분리홈구멍매립물(59)이 형성되어 있다. NDPOS대신에 산소첨가의 폴리실리콘 즉, SIPOS에서도 된다.
본 발명의 실시예 6에 있어서는 제7도에 나타낸 바와 같이, 활성층의 두께(t)에 대하여 전류에 따른 1쌍의 트랜치 측벽절연막의 상호의 거리(1)를 작게하고 있는 것이 특징이다. 이와 같은, 구조로 하는 것으로 IGBT의 활성영역의 유효체적을 작게 억제할 수 있다. 그 때문에, IGBT의 하강시간을 짧게 할 수 있다. 본 발명의 실시예 6에 있어서는 W=1.5㎛이하로 하면 하강시간은 짧아지므로 그 외의 가공기술이나 전류용량을 고려하여 W=5㎛이하의 원하는 값으로 선택하면 된다. 또한, 1000A 이라는 대전류의 소자에서는 이들의 W=5㎛ 이하의 소자를 병렬접속한 멀티채널 구조로 하면된다. 또한 활성층의 두께(t)는 5∼20㎛ 의 사이에서 임의로 선택한다. 더욱이, 깊이 5∼20㎛의 수직측벽을 갖춘 트랜치는 본 발명의 실시예 1과 마찬가지로 RIE 또는 ECR 이온에칭을 이용하면 용이하게 형성할 수 있다. 본 발명의 실시예에서는 나타낸 길이등은 예시했고, 본 발명의 취지에 적합한 범위에서 선택하면 된다.
더욱이, 번 발명의 실시예 6의 p베이스영역(44)을 생략하고, 제7도(a)의 게이트 산화막(46)이 형성되어 있는 측벽부분을 p+확산창으로써 p+게이트영역을 트랜치 측벽으로부터 얇게 확산하면, 예컨대 중앙부에 n형 반도체층(2)이 남는 정도로 양측으로부터 0.5㎛ 정도 확산하면, 정전유도형 사이리스터(SI사이리스터)를 구성할 수 있고, 이 경우도 극히 고속인 턴오프가 가능하게 된다.
또한, 본원 청구범위의 각 구성요건에 병기한 도면 참조부호는 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시한 실시예로 한정할 의도로 병기한 것은 아니다.
[발명의 효과]
이상 설명한 바와 같이, 본 발명에 의하면 라이프타임 콘트롤을 하지 않아도 고속의 다이오드나 IGBT등의 반도체장치를 실현할 수 있다.
본 발명에 의하면, 극히 용이한 다이오드 구조를 제조할 수 있으므로 제조공정중에 프로세스 유기결함의 발생등도 없고, 고속 또는 고내압 반도체장치를 실현할 수 있다.
따라서, 이 다이오드 구조를 기초한 IGBT나 SI사이리스터 등의 다양한 반도체장치의 고속스위칭이 가능하게 된다.
본 발명에 의하면, 캐소드 확산층, 애노드 확산층을 깊게 형성하면서 평면의 패턴을 미세화할 수 있으므로 실효적인 채널 면적이 증대하고, 칩면적당의 온저항(RON)이 절감하고, 더욱이 턴오프타임(|TOFF)이 짧아진다. 따라서, RON-|TOFF트레이드오프의 곡선보다 작은값 측에 시프트하고 고속, 저손실의 스위칭이 가능하게 된다.

Claims (9)

  1. 반도체 기판 상에 형성된 저면절연막(5)과, 이 저면절연막(5)상에 실질적으로 수직인 측벽부를 갖추어 형성된 제1도전형 반도체층(2), 이 반도체층(2)의 측벽부에 형성된 소자간 분리절연막(1), 상기 반도체층(2)중에 형성된 제1도전형의 제1주전극영역(4) 및, 제2도전형의 제2주전극영역(3)으로 적어도 구성된 다이오드구조를 구비하고, 상기 제1 및 제2주전극영역(4, 3)의 사이에 형성되는 전류영역의 상기 소자분리 절연막(1)에 끼워진 부분의 폭(W)이 5㎛이하인 것을 특징으로 하는 반도체장치.
  2. 제1항에 있어서, 상기 반도체층(2)의 두께가 5㎛이상인 것을 특징으로 하는 반도체장치.
  3. 제2항에 있어서, 상기 제1 및 제2주전극영역(4, 3)의 적어도 한쪽은 상기 반도체층(2)의 표면으로부터 상기 저면절연막(5)에 이르기까지 형성되어 있는 것을 특징으로 하는 반도체장치.
  4. 제1항에 있어서, 상기 폭(W)은 제1주전극영역(4) 근방의 폭(WK)과 제2주전극영역(3) 근방의 폭(WA)으로 이루어지고, WK또는 WA의 한쪽만을 5㎛이하로 한 것을 특징으로 하는 반도체장치.
  5. 제1항에 있어서, 상기 제1주전극영역(4)과 상기 반도체층(2)의 계면부분에 형성된 제2도전형의 베이스영역(44)과, 이 베이스영역(44)의 측면에 위치하는 상기 소자간 분리절연막(1)의 일부를 절연막으로써 이용하고, 이 게이트 절연막을 매개로 상기 베이스영역(44)에 전압을 인가하는 게이트수단을 더 구비하여 구성된 것을 특징으로 하는 반도체장치.
  6. 반도체 기판 상에 저면절연막(5)를 형성하고, 이 저면절연막(5)상에 제1도전형 반도체층(2)을 형성하는 제1공정과, 상기 반도체층(2)의 표면으로부터 상기 반도체층(2)의 표면에 대하여 실질적으로 수직인 측벽을 갖춘 제1소자간 분리용홈을 상기 저면절연막(5)에 이르기까지 형성하는 제2공정, 상기 제1소자간 분리용홈으로부터 제1도전형 또는 제2도전형의 어느 한쪽이 한쪽방향의 불순물을 상기 반도체층(2)에 확산하여 제1주전극영역(4)을 형성하는 제3공정, 상기 제1소자간 분리용홈에 연속하여 제2소자간 분리홈을 형성하고, 상기 제1 및 제2소자간 분리홈으로 상기 반도체층(2)을 에워싸는 제4공정, 상기 제1 및 제2소자간 분리용홈의 측벽부에 소자간 분리절연막(1)을 형성하고, 더욱이 그 후 상기 제1 및 제2소자간 분리홈을 소자간 분리구멍매립물로 매립하는 제5공정 및, 상기 반도체층(2)의 표면으로부터 소정의 부분에만 제3공정에 이용한 불순물과는 반대 도전형의 불순물을 확산하여 제2주전극영역(3)을 형성하는 제6공정을 적어도 포함하는 것을 특징으로 하는 유전체분리형 반도체장치의 제조방법.
  7. 반도체 기판 상에 저면절연막(5)를 형성하고, 이 저면절연막(5)상에 제1도전형 반도체층(2)을 형성하는 제1공정과, 상기 반도체층(2)의 표면으로부터 상기 반도체층(2)의 표면에 대하여 실질적으로 수직인 측벽을 갖춘 제1소자간 분리용홈을 상기 저면절연막(5)에 도달하기까지 형성하고, 상기 제1소자간 분리용홈을 매개로 상기 반도체층(2)에 제1도전형 또는 제2도전형의 불순물을 확산하여 제1주전극영역(4)을 형성하고, 그 후 상기 제1분리용홈의 표면에 소자간 분리절연막을 형성하는 제2공정, 상기 반도체층(2)의 표면으로부터 상기 반도체층(2)의 표면에 대하여 실질적으로 수직인 측벽을 갖추고, 상기 저면절연막(5)에 이르는 제2소자간 분리용홈을 제1소자간 분리용홈과 이간(離間)하여 형성하고, 상기 제2소자간 분리용홈을 매개로 상기 반도체(2)에 제2공정에 이용한 불순물과는 반대 도전형의 불순물과는 반대 도전형의 불순물을 확산하여 제2주전극영역(3)을 형성하는 제3공정, 상기 제1 및 제2소자간 분리용홈에 연속하여 제3 및 제4소자간 분리용홈을 형성하고, 상기 제1∼제4소자간 분리용구로 상기 반도체층(2)을 에워싸는 제4공정 및, 상기 제1∼제4소자간 분리용홈의 표면에 소자간분리절연막(1)을 형성하고, 더욱이 그 후 제1∼제4소자간 분리용홈을 소자간 분리구멍매립물로 매립하는 제5공정을 적어도 포함하는 것을 특징으로 하는 유전체분리형 반도체장치의 제조방법.
  8. 반도체 기판 상에 저면절연막(5)를 형성하고, 이 저면절연막(5)상에 제1도전형 반도체층(2)을 형성하는 제1공정과, 상기 반도체층(2)의 표면으로부터 상기 반도체층(2)의 표면에 대하여 실질적으로 수직인 측벽을 갖춘 소자간 분리용홈을 형성하는 제2공정, 상기 소자간 분리용홈의 측벽부에 소자간 분리절연막(1)을 형성하는 제3공정, 상기 소자간 분리절연막(1)의 소정의 부분에 확산창을 개공하고, 제1 또는 제2도전형의 어느 한쪽의 불순물을 상기 확산창을 매개로 반도체층(2)에 확산하여 제1주전극영역(4)을 형성하는 제4공정, 상기 확산창에 새로운 소자간 분리절연막(1)을 형성하고, 더욱이 그 후 소자간 분리용홈을 소자간 분리구멍매립물로 매립하는 제5공정 및, 상기 반도체층(2)의 표면으로부터 소정의 부분에만 제4공정과는 반대 도전형의 불순물을 확산하여 제2주전극영역(3)을 형성하는 제6공정을 적어도 포함하는 것을 특징으로 하는 유전체분리형 반도체장치의 제조방법.
  9. 반도체 기판 상에 저면절연막(5)를 형성하고, 이 저면절연막(5)상에 제1도전형 반도체층(2)을 형성하는 제1공정과, 상기 반도체층(2)의 표면으로부터 상기 반도체층(2)의 표면에 대하여 실질적으로 수직인 측벽을 갖춘 소자간 분리용홈을 형성하는 제2공정, 상기 소자간 분리용홈의 측벽부에 소자간 분리절연막(1)을 형성하는 제3공정, 상기 소자간 분리절연막(1)의 소정부분에 확산창을 개공하고, 제1 및 제2도전형의 불순물을 상기 확산창을 매개로 반도체층(2)에 확산하여 제1 및 제2주전극영역(4, 3)을 형성하는 제4공정 및, 상기 확산창에 새로운 소자간 분리절연막(1)을 형성하고, 더욱이 그 후 소자간 분리용홈을 소자간 분리구멍매립물로 매립하는 제5공을 적어도 포함하는 것을 특징으로 하는 유전체분리형 반도체장치의 제조방법.
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19735542A1 (de) * 1997-08-16 1999-02-18 Bosch Gmbh Robert Hochspannungsbauelement und Verfahren zu seiner Herstellung
KR19990024988A (ko) * 1997-09-09 1999-04-06 윤종용 반절연 폴리실리콘막을 이용한 전력 반도체장치의 제조방법
JP3602745B2 (ja) * 1999-06-30 2004-12-15 株式会社東芝 半導体装置
JP2003069019A (ja) * 2001-08-29 2003-03-07 Toshiba Corp 半導体装置およびその製造方法
JP2010098189A (ja) * 2008-10-17 2010-04-30 Toshiba Corp 半導体装置
JP2011238771A (ja) * 2010-05-11 2011-11-24 Hitachi Ltd 半導体装置
US8796731B2 (en) 2010-08-20 2014-08-05 International Business Machines Corporation Low leakage, low capacitance electrostatic discharge (ESD) silicon controlled recitifer (SCR), methods of manufacture and design structure
JP6789177B2 (ja) 2017-06-02 2020-11-25 株式会社東芝 半導体装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3411051A (en) * 1964-12-29 1968-11-12 Texas Instruments Inc Transistor with an isolated region having a p-n junction extending from the isolation wall to a surface
US4242697A (en) * 1979-03-14 1980-12-30 Bell Telephone Laboratories, Incorporated Dielectrically isolated high voltage semiconductor devices
DD154049A1 (de) * 1980-10-30 1982-02-17 Siegfried Wagner Steuerbares halbleiterbauelement
US5043787A (en) * 1980-12-29 1991-08-27 Rockwell International Corporation Extremely small area npn lateral transistor
US5241210A (en) * 1987-02-26 1993-08-31 Kabushiki Kaisha Toshiba High breakdown voltage semiconductor device
JPH0736419B2 (ja) * 1990-02-09 1995-04-19 株式会社東芝 半導体装置及びその製造方法
DE4228832C2 (de) * 1992-08-29 1994-11-24 Daimler Benz Ag Feldeffekt-gesteuertes Halbleiterbauelement
CA2130806C (en) * 1992-12-25 2002-02-19 Makio Iida Semiconductor device
JP3181759B2 (ja) * 1993-06-10 2001-07-03 富士通株式会社 半導体記憶装置
EP0631305B1 (de) * 1993-06-23 1998-04-15 Siemens Aktiengesellschaft Verfahren zur Herstellung eines Isolationsgrabens in einem Substrat für Smart-Power-Technologien

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