JPWO2019220940A1 - 半導体装置 - Google Patents

Abstract

半導体基板とトランジスタ部とダイオード部とを備え、トランジスタ部およびダイオード部は、それぞれ、配列方向に複数配列されたトレンチ部と、トレンチ部の内壁に形成された絶縁部と、トレンチ部の内部に設けられた導電部と、配列方向においてトレンチ部の間に配置された複数のメサ部と、コンタクトホールが設けられた層間絶縁膜と、コンタクトホールを介してメサ部と接する第１電極と、を有し、トランジスタ部のメサ部は、ダイオード部の最も近くに配置された２つ以上のＴ側メサ部を備え、ダイオード部のメサ部は、トランジスタ部の最も近くに配置された１つ以上のＤ側メサ部を備え、トランジスタ部において第１電極と電気的に接続するメサ部の最大のメサ幅は、Ｔ側メサ部のメサ幅およびＤ側メサ部のメサ幅のいずれよりも大きい半導体装置を提供する。

Description

本発明は、半導体装置に関する。

従来、一つの半導体基板に絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）等のトランジスタ素子と、還流ダイオード（ＦＷＤ）等のダイオード素子とを設けた半導体装置が知られている（例えば、特許文献１および２参照）。
特許文献１ ＷＯ２０１２−１６９０５３号
特許文献２ 特開２００９−０２１５５７号公報

解決しようとする課題

ダイオード素子を設けた半導体装置においては、逆回復耐量を向上させることが好ましい。

一般的開示

本発明の第１の態様においては、第１導電型のドリフト領域を有する半導体基板を備える半導体装置を提供する。半導体装置は、半導体基板の下面に露出した第２導電型のコレクタ領域を有するトランジスタ部を備えてよい。半導体装置は、半導体基板の下面に露出した第１導電型のカソード領域を有し、上面視の配列方向においてトランジスタ部と並んで設けられたダイオード部を備えてよい。トランジスタ部およびダイオード部は、それぞれ、半導体基板の上面からドリフト領域まで達して設けられ、配列方向に複数配列されたトレンチ部を有してよい。トランジスタ部およびダイオード部は、それぞれ、トレンチ部の内壁に形成された絶縁部を有してよい。トランジスタ部およびダイオード部は、それぞれ、トレンチ部の内部に設けられ、絶縁部によりトレンチ部の内壁と絶縁された導電部を有してよい。トランジスタ部およびダイオード部は、それぞれ、配列方向においてトレンチ部の間に配置され、配列方向においてそれぞれ所定のメサ幅を有する複数のメサ部を有してよい。トランジスタ部およびダイオード部は、それぞれ、半導体基板の上面においてトレンチ部の一部を覆って設けられ、且つ、一以上のメサ部上面を露出させるコンタクトホールが設けられた層間絶縁膜を有してよい。トランジスタ部およびダイオード部は、それぞれ、コンタクトホールを介してメサ部と接する第１電極を有してよい。トランジスタ部のメサ部は、ダイオード部の最も近くに配置された２つ以上のＴ側メサ部を備えてよい。ダイオード部のメサ部は、トランジスタ部の最も近くに配置された１つ以上のＤ側メサ部を備えてよい。トランジスタ部において第１電極と電気的に接続するメサ部の最大のメサ幅は、Ｔ側メサ部のメサ幅およびＤ側メサ部のメサ幅のいずれよりも大きくてよい。

トランジスタ部およびダイオード部の境界に配置されたＴ側メサ部およびＤ側メサ部の少なくとも一方は、トランジスタ部およびダイオード部に含まれる複数のメサ部において最小のメサ幅を有してよい。

Ｔ側メサ部およびＤ側メサ部のメサ幅は、トランジスタ部において配列方向の中央に配置されたメサ部のメサ幅よりも小さくてよい。

トランジスタ部は、トレンチ部としてゲートトレンチ部およびダミートレンチ部を有してよい。Ｔ側メサ部およびＤ側メサ部は、ダミートレンチ部の間に配置されていてよい。

Ｔ側メサ部およびＤ側メサ部の少なくとも一方に接するトレンチ部のうちの、少なくとも一つのトレンチ部は、層間絶縁膜に覆われておらず、導電部が第１電極に接していてよい。

２つのＴ側メサ部の間に配置されたトレンチ部と、２つのＤ側メサ部の間に配置されたトレンチ部と、Ｔ側メサ部およびＤ側メサ部の間に配置されたトレンチ部は、層間絶縁膜に覆われておらず、導電部が第１電極に接してよい。

Ｔ側メサ部と、Ｔ側メサ部よりもメサ幅の大きいメサ部との間に配置されたダミートレンチ部は、層間絶縁膜に覆われていてよい。

ダイオード部の全てのトレンチ部は、層間絶縁膜に覆われておらず、導電部が第１電極に接していてよい。

ダイオード部のメサ部は、全てＤ側メサ部であってよい。

ダイオード部の配列方向の中央に配置されたメサ部は、ダイオード部においてトランジスタ部の最も近くに配置されたＤ側メサ部よりもメサ幅が大きくてよい。

トランジスタ部の少なくとも一部のメサ部は、ゲートトレンチ部に接して配置され、且つ、半導体基板の上面に露出した第１導電型のエミッタ領域を有してよい。トランジスタ部の少なくとも一部のメサ部は、エミッタ領域とドリフト領域との間に設けられた、第２導電型のベース領域を有してよい。トランジスタ部の少なくとも一部のメサ部は、半導体基板の上面に露出し、ベース領域よりもドーピング濃度の高い第２導電型のコンタクト領域を有してよい。トランジスタ部の少なくとも一部のメサ部は、半導体基板の上面に露出し、コンタクト領域よりもドーピング濃度の高いプラグ領域を有してよい。ダイオード部におけるＤ側メサ部にはプラグ領域が設けられていなくてよい。

トランジスタ部は、ゲートトレンチ部に接して配置され、且つ、半導体基板の上面に露出した第１導電型のエミッタ領域が設けられた第１のメサ部を有してよい。トランジスタ部のＴ側メサ部の少なくとも一部は、各メサ部の面積に対して半導体基板の上面に露出した第２導電型の領域の面積割合が、第１のメサ部の面積割合よりも大きいキャリア引抜メサ部であってよい。

キャリア引抜メサ部に接するトレンチ部は、層間絶縁膜に覆われていなくてよい。

ダイオード部は、半導体基板の上面側に、ライフタイム制御領域を有してよい。ライフタイム制御領域は、トランジスタ部のＴ側メサ部の少なくとも一部にも設けられていてよい。

ダイオード部およびトランジスタ部のそれぞれは、半導体基板の上面側に、ライフタイム制御領域を有してよい。配列方向において、ダイオード部のライフタイム制御領域と、トランジスタ部のライフタイム制御領域との間に、ライフタイム制御領域よりも欠陥密度の小さい低欠陥領域が設けられていてよい。

低欠陥領域は、ダイオード部およびトランジスタ部の境界を含む範囲に設けられていてよい。

トランジスタ部の少なくとも一部のメサ部は、半導体基板の上面に露出した第１導電型のエミッタ領域を有してよい。トランジスタ部の少なくとも一部のメサ部は、エミッタ領域とドリフト領域との間に設けられた、第２導電型のベース領域を有してよい。トランジスタ部の少なくとも一部のメサ部は、ベース領域とドリフト領域との間に設けられ、ドリフト領域よりもドーピング濃度の高い蓄積領域を有してよい。Ｔ側メサ部における蓄積領域のドーピング濃度の深さ方向における積分値は、他のメサ部における蓄積領域のドーピング濃度の深さ方向における積分値よりも高くてよい。

上記の発明の概要は、本発明の特徴の全てを列挙したものではない。これらの特徴群のサブコンビネーションも発明となりうる。

本発明の実施形態に係る半導体装置１００の上面を部分的に示す図である。 図１におけるａ−ａ断面の一例を示す図である。 上面視におけるプラグ領域２７の配置例を示す図である。 上面視におけるプラグ領域２７の他の配置例を示す図である。 半導体装置１００の上面の他の例を示す図である。 図５におけるｂ−ｂ断面の一例を示す図である。 トランジスタ部７０のＸＺ断面の一例を示す図である。 ダイオード部８０のＸＺ断面の一例を示す図である。 ダイオード部８０のＸＺ断面の他の例を示す図である。 ダイオード部８０と、ダイオード部８０の両側に配置されたトランジスタ部７０の一部の断面の他の例を示す図である。 上面視におけるライフタイム制御領域９４の配置例を示す図である。 ダイオード部８０と、ダイオード部８０の両側に配置されたトランジスタ部７０の一部の断面の他の例を示す図である。 幅狭メサ部６１と、メサ部６０における蓄積領域１６の構成例を示す図である。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

本明細書においては半導体基板の深さ方向と平行な方向における一方の側を「上」、他方の側を「下」と称する。基板、層またはその他の部材の２つの主面のうち、一方の面を上面、他方の面を下面と称する。「上」、「下」の方向は重力方向、または、半導体装置の実装時における基板等への取り付け方向に限定されない。

本明細書では、Ｘ軸、Ｙ軸およびＺ軸の直交座標軸を用いて技術的事項を説明する場合がある。本明細書では、半導体基板の上面と平行な面をＸＹ面とし、半導体基板の上面と垂直な深さ方向をＺ軸とする。

各実施例においては、第１導電型をＮ型、第２導電型をＰ型とした例を示しているが、第１導電型をＰ型、第２導電型をＮ型としてもよい。この場合、各実施例における基板、層、領域等の導電型は、それぞれ逆の極性となる。また、本明細書においてＰ＋型（またはＮ＋型）と記載した場合、Ｐ型（またはＮ型）よりもドーピング濃度が高いことを意味し、Ｐ−型（またはＮ−型）と記載した場合、Ｐ型（またはＮ型）よりもドーピング濃度が低いことを意味する。

本明細書においてドーピング濃度とは、ドナーまたはアクセプタ化した不純物の濃度を指す。本明細書において、ドナーおよびアクセプタの濃度差（すなわちネットドーピング濃度）をドーピング濃度とする場合がある。この場合、ドーピング濃度はＳＲ法で測定できる。また、ドナーおよびアクセプタの化学濃度をドーピング濃度としてもよい。この場合、ドーピング濃度はＳＩＭＳ法で測定できる。特に限定していなければ、ドーピング濃度として、上記のいずれを用いてもよい。特に限定していなければ、ドーピング領域におけるドーピング濃度分布のピーク値を、当該ドーピング領域におけるドーピング濃度としてよい。

図１は、本発明の実施形態に係る半導体装置１００の上面を部分的に示す図である。本例の半導体装置１００は、絶縁ゲート型バイポーラトランジスタ等のトランジスタを含むトランジスタ部７０、および、還流ダイオード等のダイオードを含むダイオード部８０を有する半導体チップである。還流ダイオードは、トランジスタに対して並列に配置される。還流ダイオードは、トランジスタの主電流とは逆向きに電流を流す逆導通ダイオードである。ダイオード部８０は、半導体基板の上面においてトランジスタ部７０と所定の配列方向に並んで設けられる。本明細書において配列方向はＸ軸方向である。一例としてトランジスタ部７０およびダイオード部８０は、Ｘ軸方向において交互に設けられている。図１においてはチップ端部周辺のチップ上面を示しており、他の領域を省略している。

ダイオード部８０は、半導体基板の下面側にカソード領域８２が設けられた領域である。カソード領域８２は、半導体基板の下面側に露出しており、半導体基板の下面に設けられた電極と接触している。本明細書では、カソード領域８２とＺ軸方向において重なる領域をダイオード部８０とする。つまり、半導体基板の上面に対して、半導体基板の下面と垂直な方向にカソード領域８２を投影したときの投影領域をダイオード部８０とする。また、当該投影領域のＹ軸方向端から、Ｙ軸方向に活性領域の端までの領域を延長領域とする。この延長領域もダイオード部８０としてよい。Ｙ軸方向は、Ｘ軸方向およびＺ軸方向の両方に垂直な方向である。ダイオード部８０は、投影領域および延長領域のうち、半導体基板の上面に第２導電型の領域が設けられた領域を指してもよい。

トランジスタ部７０は、活性領域においてダイオード部８０以外の領域を指してよい。トランジスタ部７０は、半導体基板の下面に露出した第２導電型のコレクタ領域を有する。トランジスタ部７０は、半導体基板の上面に対してコレクタ領域を投影したときの投影領域であって、且つ、後述するエミッタ領域１２およびコンタクト領域１５を含む所定の単位構成が規則的に配置された領域を指してもよい。

図１においては半導体装置１００における半導体基板の活性領域を示している。活性領域は、半導体装置１００をオン状態に制御した場合に、半導体基板の上面および下面の間で電流が流れる領域を指す。例えば活性領域は、図１に示したゲート金属層５０に囲まれた領域である。

半導体装置１００は、活性領域を囲んでエッジ終端構造部を有してもよい。例えばエッジ終端構造部は、図１に示したゲート金属層５０よりも、半導体基板の端部側に設けられている。エッジ終端構造部は、半導体基板の上面側の電界集中を緩和する。エッジ終端構造部は、例えばガードリング、フィールドプレート、リサーフ、または、これらのうちの２つ以上を組み合わせた構造を有してよい。

本例の半導体装置１００は、半導体基板の上面側の内部に設けられたゲートトレンチ部４０、ダミートレンチ部３０、ウェル領域１１、エミッタ領域１２、ベース領域１４およびコンタクト領域１５を備える。また、本例の半導体装置１００は、半導体基板の上面の上方に設けられたエミッタ電極５２およびゲート金属層５０を備える。エミッタ電極５２およびゲート金属層５０は互いに分離して設けられる。ゲートトレンチ部４０およびダミートレンチ部３０は、それぞれがトレンチ部の一例である。

エミッタ電極５２およびゲート金属層５０と、半導体基板の上面との間には層間絶縁膜が設けられるが、図１では省略している。本例の層間絶縁膜には、コンタクトホール５６、コンタクトホール４９およびコンタクトホール５４が、当該層間絶縁膜を貫通して設けられる。図１においては、それぞれのコンタクトホールに斜線のハッチングを付している。なお、コンタクトホール５４の斜線のハッチング部分は、半導体基板の上面が露出している部分であり、エミッタ領域１２とコンタクト領域１５とのｐｎ接合面も露出している。図１等においては、コンタクトホール５４のハッチング部分と、ｐｎ接合面を示す実線とを重ねて示している。

エミッタ電極５２は、ゲートトレンチ部４０、ダミートレンチ部３０、ウェル領域１１、エミッタ領域１２、ベース領域１４およびコンタクト領域１５の上方に設けられる。エミッタ電極５２は、コンタクトホール５４を通って、半導体基板の上面におけるエミッタ領域１２、コンタクト領域１５およびベース領域１４と接触する。エミッタ電極５２は、コンタクトホール５６を通って、ダミートレンチ部３０内のダミー導電部と接続される。エミッタ電極５２とダミー導電部との間には、不純物がドープされたポリシリコン等の、導電性を有する材料で形成された接続部２５が設けられてよい。接続部２５は、半導体基板の上面に設けられる。接続部２５と半導体基板との間には、熱酸化膜等の絶縁膜が設けられる。

ゲート金属層５０は、トランジスタ部７０にゲート電圧を印加する。ゲート金属層５０は、半導体基板の上面の上方に設けられたゲートパッドに接続されてよい。ゲートパッドは、ワイヤー等により外部の装置と接続される。ゲート金属層５０は、上面視において、活性領域を囲むように設けられてよい。一例としてゲート金属層５０は、上面視において半導体基板の外周に沿って環状に設けられている。

ゲート金属層５０は、コンタクトホール４９を通って、ゲート配線４８と接触する。ゲート配線４８は、不純物がドープされたポリシリコン等で形成される。ゲート配線４８と半導体基板との間には、熱酸化膜等の絶縁膜が設けられる。ゲート配線４８は、半導体基板の上面において、ゲートトレンチ部４０内のゲート導電部と接続される。ゲート配線４８は、ダミートレンチ部３０内のダミー導電部とは接続されない。

本例のゲート配線４８は、コンタクトホール４９の下方から、ゲートトレンチ部４０の先端部４１まで設けられる。先端部４１は、ゲートトレンチ部４０において、最もゲート金属層５０に近い端部である。ゲート導電部は、ゲートトレンチ部４０の先端部４１において半導体基板の上面に露出しており、ゲート配線４８と接触する。

エミッタ電極５２およびゲート金属層５０は、金属を含む材料で形成される。例えば、エミッタ電極５２およびゲート金属層５０の少なくとも一部の領域は、アルミニウムまたはアルミニウム‐シリコン合金で形成される。エミッタ電極５２およびゲート金属層５０は、アルミニウム等で形成された領域の下層に、チタンやチタン化合物等で形成されたバリアメタルを有してよい。さらにエミッタ電極５２およびゲート金属層５０は、コンタクトホール内において、バリアメタルとアルミニウム等に接するようにタングステン等を埋め込んで形成されたプラグを有してもよい。

ウェル領域１１は、ゲート金属層５０およびゲート配線４８と重なって設けられている。ウェル領域１１は、ゲート金属層５０およびゲート配線４８と重ならない範囲にも、所定の幅で延伸して設けられている。本例のウェル領域１１は、コンタクトホール５４のＹ軸方向の端から、ゲート金属層５０側に離れて設けられている。ウェル領域１１のＹ軸方向端は、ゲートトレンチ部４０の先端部４１およびダミートレンチ部３０の先端部３１よりもコンタクトホール５４側に位置してよい。ウェル領域１１は、ベース領域１４よりもドーピング濃度の高い第２導電型の領域である。本例のベース領域１４はＰ−型であり、ウェル領域１１はＰ＋型である。

トランジスタ部７０は、配列方向に複数配列されたトレンチ部を有する。本例のトランジスタ部７０には、配列方向に沿って１以上のゲートトレンチ部４０と、１以上のダミートレンチ部３０とが交互に設けられている。ゲートトレンチ部４０とダミートレンチ部３０の配列は、これに限らない。１つのゲートトレンチ部４０と２つ以上のダミートレンチ部３０のユニットが、配列方向に沿って繰り返し配置されてもよい。また、１つのダミートレンチ部３０と２つ以上のゲートトレンチ部４０とのユニットが、配列方向に沿って繰り返し配置されてもよい。２つ以上のゲートトレンチ部４０と２つ以上のダミートレンチ部３０のユニットが、配列方向に沿って繰り返し配置されてもよい。

ダイオード部８０は、配列方向に複数配列されたトレンチ部を有する。本例のダイオード部８０には、複数のダミートレンチ部３０が、配列方向に沿って設けられている。本例のダイオード部８０には、ゲートトレンチ部４０が設けられていない。ダイオード部８０には、ゲートトレンチ部４０が設けられてもよい。さらにダイオード部８０の表面には、エミッタ領域と同じ導電型で同じ深さの領域が、ゲートトレンチ部４０またはダミートレンチ部３０に接するように設けられてもよい。

本例のゲートトレンチ部４０は、配列方向と垂直な延伸方向に沿って延伸する２つの延伸部分３９（延伸方向に沿って直線状であるトレンチの部分）と、２つの延伸部分３９を接続する先端部４１を有してよい。図１における延伸方向はＹ軸方向である。

先端部４１の少なくとも一部は、上面視において曲線状に設けられることが好ましい。ゲートトレンチ部４０の２つの延伸部分３９において、延伸方向に沿った直線形状の端である端部どうしを先端部４１が接続することで、延伸部分３９の端部における電界集中を緩和できる。ゲート配線４８は、ゲートトレンチ部４０の先端部４１において、ゲート導電部と接続してよい。

トランジスタ部７０において、ダミートレンチ部３０はゲートトレンチ部４０のそれぞれの延伸部分３９の間に設けられる。それぞれの延伸部分３９の間には、１本のダミートレンチ部３０が設けられてよく、複数本のダミートレンチ部３０が設けられていてもよい。ダミートレンチ部３０は、延伸方向に延伸する直線形状を有してよく、ゲートトレンチ部４０と同様に、延伸部分２９と先端部３１とを有していてもよい。図１に示した半導体装置１００は、先端部３１を有さない直線形状のダミートレンチ部３０と、先端部３１を有するダミートレンチ部３０の両方を含んでいる。

ウェル領域１１の拡散深さは、ゲートトレンチ部４０およびダミートレンチ部３０の深さよりも深くてよい。すなわちウェル領域１１は、ゲートトレンチ部４０の先端部４１の深さ方向（−Ｚ軸方向）の底面と、ダミートレンチ部３０の先端部３１の深さ方向の底面を、それぞれ含んでよい。ゲートトレンチ部４０およびダミートレンチ部３０のＹ軸方向の端部は、上面視においてウェル領域１１に設けられる。つまり、各トレンチ部のＹ軸方向の端部において、各トレンチ部の深さ方向の底部は、ウェル領域１１に覆われている。本明細書では、深さ方向をＺ軸方向と称する場合がある。該底部がウェル領域１１に覆われることにより、各トレンチ部の当該底部における電界集中を緩和できる。

配列方向において各トレンチ部の間には、メサ部６０またはメサ部６１が設けられている。それぞれのメサ部は、配列方向において所定のメサ幅を有する。メサ部は、半導体基板の内部において、トレンチ部に挟まれた領域を指す。一例としてメサ部の上端は半導体基板の上面である。メサ部の下端の深さ位置は、トレンチ部の下端の深さ位置と同一である。

メサ部６１のメサ幅は、メサ部６０のメサ幅よりも小さい。本明細書ではメサ部６１を、幅狭メサ部６１と称する。幅狭メサ部６１は、トランジスタ部７０に位置するＴ側メサ部６７と、ダイオード部８０に位置するＤ側メサ部６８を有する。図１等においては、Ｔ側メサ部６７である幅狭メサ部６１に対して、６７（６１−１）のように一方の符号を括弧内に併記している。また、Ｄ側メサ部６８である幅狭メサ部６１に対しても同様に、一方の符号を括弧内に併記している。Ｔ側メサ部６７とＤ側メサ部６８の両方に接するトレンチ部は、カソード領域８２とコレクタ領域２２の境界を上面に投影した位置を含む。Ｔ側メサ部６７の配列方向（Ｘ軸方向）の幅とＤ側メサ部６８の幅は、同じでよく、異なってもよい。

トランジスタ部７０において、コンタクトホール５４を介してエミッタ電極５２と電気的に接続するメサ部の最大のメサ幅は、いずれのＴ側メサ部６７のメサ幅より大きく、且つ、いずれのＤ側メサ部６８のメサ幅よりも大きい。幅狭メサ部６１以外のメサ部６０には、メサ幅が最大となるメサ部が含まれる。幅狭メサ部６１は、最大メサ幅よりも小さいメサ幅のメサ部であってよい。幅狭メサ部６１は、半導体基板に設けられたメサ部の平均メサ幅よりもメサ幅の小さいメサ部を指してよく、メサ幅が最小のメサ部を指してもよい。

Ｔ側メサ部６７の幅は、Ｔ側メサ部６７を除くトランジスタ部７０のうち、幅が最小となるメサ部の幅よりも、小さくてよい。Ｄ側メサ部６８の幅は、Ｄ側メサ部６８を除くダイオード部８０のうち、幅が最小となるメサ部の幅よりも、小さくてよい。

各トレンチ部に挟まれたメサ部６１および６０には、ベース領域１４が設けられる。各メサ部において半導体基板の上面に露出したベース領域１４のうち、ゲート金属層５０に最も近く配置された領域をベース領域１４−ｅとする。図１においては、それぞれのメサ部の一方の端部に配置されたベース領域１４−ｅを示しているが、それぞれのメサ部の他方の端部にもベース領域１４−ｅが配置されている。一部のメサ部には、上面視においてベース領域１４−ｅに挟まれた領域に、第１導電型のエミッタ領域１２および第２導電型のコンタクト領域１５の少なくとも一方が設けられてよい。本例のエミッタ領域１２はＮ＋型であり、コンタクト領域１５はＰ＋型である。エミッタ領域１２およびコンタクト領域１５は、深さ方向において、ベース領域１４と半導体基板の上面との間に設けられてよい。

メサ部６０のうち、半導体基板の上面に露出したエミッタ領域１２を有し、且つ、ゲートトレンチ部４０に接して設けられたメサ部６０を、第１のメサ部６０−１とする。エミッタ領域１２は、半導体基板の上面に露出しており、且つ、ゲートトレンチ部４０に接して設けられている。本例の第１のメサ部６０−１には、半導体基板の上面に露出したコンタクト領域１５が設けられている。

コンタクト領域１５およびエミッタ領域１２のそれぞれは、Ｘ軸方向における一方のトレンチ部から、他方のトレンチ部まで設けられる。一例として、第１のメサ部６０−１のコンタクト領域１５およびエミッタ領域１２は、トレンチ部の延伸方向（Ｙ軸方向）に沿って交互に配置されている。

他の例においては、第１のメサ部６０−１のコンタクト領域１５およびエミッタ領域１２は、トレンチ部の延伸方向（Ｙ軸方向）に沿ってストライプ状に設けられていてもよい。例えばトレンチ部に接する領域にエミッタ領域１２が設けられ、エミッタ領域１２に挟まれた領域にコンタクト領域１５が設けられる。

メサ部６０のうち、ゲートトレンチ部４０に接していないメサ部６０を、第２のメサ部６０−２とする。第２のメサ部６０−２の上面には、エミッタ領域１２が設けられてよい。本例の第２のメサ部６０−２の上面には、エミッタ領域１２およびコンタクト領域１５が、Ｙ軸方向において交互に設けられている。第２のメサ部６０−２は、トランジスタ部７０のうちＴ側メサ部６７以外のメサ部にも配置されてよい。

幅狭メサ部６１のうち、エミッタ領域１２が設けられた幅狭メサ部６１を、第１の幅狭メサ部６１−１とする。本例の第１の幅狭メサ部６１−１は、ダミートレンチ部３０の間に配置されている。第１の幅狭メサ部６１−１の上面には、エミッタ領域１２およびコンタクト領域１５が、Ｙ軸方向において交互に設けられてよい。エミッタ領域１２およびコンタクト領域１５が設けられたＹ軸上の位置は、第１のメサ部６０−１、第２のメサ部６０−２および第１の幅狭メサ部６１−１の各メサ間で同一であってよい。第１の幅狭メサ部６１−１は、Ｔ側メサ部６７であってもよく、Ｄ側メサ部６８であってもよい。本例では、第１の幅狭メサ部６１−１はＴ側メサ部６７である。

幅狭メサ部６１のうち、メサ部の面積に対するコンタクト領域１５が設けられた面積の割合が比較的に大きい幅狭メサ部６１を、第２の幅狭メサ部６１−２とする。メサ部の面積とは、上面視における面積を指す。コンタクト領域１５の面積割合とは、上面視におけるコンタクト領域１５の面積を、メサ部の面積で除算した値を指す。第２の幅狭メサ部６１−２におけるコンタクト領域１５の面積割合は、第１のメサ部６０−１におけるコンタクト領域１５の面積割合より大きくてよく、第２のメサ部６０−２におけるコンタクト領域１５の面積割合より大きくてよく、第１の幅狭メサ部６１−１におけるコンタクト領域１５の面積割合より大きくてよく、後述する第３の幅狭メサ部６１−３におけるコンタクト領域１５の面積割合より大きくてもよい。第２の幅狭メサ部６１−２は、Ｔ側メサ部６７であってもよく、Ｄ側メサ部６８であってもよい。本例では、第２の幅狭メサ部６１−２はＴ側メサ部６７である。

本例の第２の幅狭メサ部６１−２は、上面視においてベース領域１４−ｅに挟まれた領域全体に、コンタクト領域１５が設けられている。第２の幅狭メサ部６１−２は、トランジスタ部７０のターンオフ時等にホール等のキャリアをエミッタ電極５２側に引き抜くキャリア引抜メサ部として機能する。

幅狭メサ部６１のうち、エミッタ領域１２の面積割合が、第１のメサ部６０−１よりも小さい幅狭メサ部６１を、第３の幅狭メサ部６１−３とする。第３の幅狭メサ部６１−３には、エミッタ領域１２が設けられていなくてよい。本例の第３の幅狭メサ部６１−３には、上面視において、ベース領域１４−ｅに接してコンタクト領域１５が配置されている。また、本例の第３の幅狭メサ部６１−３には、上面視において、コンタクト領域１５に挟まれた領域全体にベース領域１４が配置されている。第３の幅狭メサ部６１−３は、Ｔ側メサ部６７であってもよく、Ｄ側メサ部６８であってもよい。本例では、第３の幅狭メサ部６１−３はＤ側メサ部６８である。

トランジスタ部７０およびダイオード部８０の配列方向における境界には、幅狭メサ部６１が配置されている。本例では、トランジスタ部７０において最もダイオード部８０側に連続して配置された２つ以上のメサ部は、幅狭メサ部６１であり、本例ではＴ側メサ部６７である。一例としてトランジスタ部７０には、ダイオード部８０側から順番に、１つ以上の第２の幅狭メサ部６１−２と、１つ以上の第１の幅狭メサ部６１−１が、配列方向に連続して配置されている。図１の例では、第２の幅狭メサ部６１−２と、第１の幅狭メサ部６１−１が一つずつ配置されているが、各幅狭メサ部６１の数はこれに限定されない。なおトランジスタ部７０は、第１の幅狭メサ部６１−１であるＴ側メサ部６７に代えて、第２のメサ部６０−２を有してもよい。

トランジスタ部７０のＴ側メサ部６７である第１の幅狭メサ部６１−１よりも内側には、１つ以上の第２のメサ部６０−２と、複数の第１のメサ部６０−１とが配置されている。第２のメサ部６０−２は第１の幅狭メサ部６１−１の内側に配置されており、第１のメサ部６０−１は第２のメサ部６０−２の内側に配置されている。トランジスタ部７０における内側とは、配列方向（Ｘ軸方向）におけるトランジスタ部７０の中央に近い側を指す。図１の例では、第２のメサ部６０−２が一つ配置されているが、第２のメサ部６０−２の数はこれに限定されない。

また、ダイオード部８０において最もトランジスタ部７０側に配置された１つ以上のメサ部は、幅狭メサ部６１であり、本例ではＤ側メサ部６８である。一例としてダイオード部８０は、最もトランジスタ部７０側に、第３の幅狭メサ部６１−３を有している。第３の幅狭メサ部６１−３は、配列方向に複数個連続して配置されていてもよい。

それぞれのメサ部６０には、コンタクトホール５４が設けられている。コンタクトホール５４は、ベース領域１４−ｅに挟まれた領域に配置されている。本例のコンタクトホール５４は、コンタクト領域１５およびエミッタ領域１２の各領域の上方に設けられる。コンタクトホール５４は、ベース領域１４−ｅおよびウェル領域１１に対応する領域には設けられない。

幅狭メサ部６１（すなわち、Ｔ側メサ部６７およびＤ側メサ部６８）には、コンタクトホール５４が設けられてよく、設けられなくともよい。図１の例では、コンタクトホール５４が設けられている。幅狭メサ部６１においても、コンタクトホール５４は、ベース領域１４−ｅに挟まれた領域に配置されている。

トランジスタ部７０およびダイオード部８０の境界に、幅狭メサ部６１を設けることで、ダイオード部８０の逆回復時等において、境界部分からカソード領域８２にホールが流れることを抑制できる。このため、半導体装置１００の逆回復耐量を向上できる。また、トランジスタ部７０側に２つ以上幅狭メサ部６１を設けることで、ホール注入量が比較的に多いメサ部６０と、カソード領域８２との距離を離すことができる。このため、逆回復耐量を向上できる。

また、キャリア引抜メサ部として機能するメサ部を、第２の幅狭メサ部６１−２とすることで、カソード領域８２に流れるホールを更に抑制できる。ホールの引抜効率は、メサ幅を小さくしても、それほど低下しない。

図２は、図１におけるａ−ａ断面の一例を示す図である。ａ−ａ断面は、エミッタ領域１２を通過するＸＺ面である。本例の半導体装置１００は、当該断面において、半導体基板１０、層間絶縁膜３８、エミッタ電極５２およびコレクタ電極２４を有する。層間絶縁膜３８は、半導体基板１０の上面２１に設けられている。層間絶縁膜３８は、ボロンまたはリン等の不純物が添加されたシリケートガラス等の絶縁膜である。層間絶縁膜３８は半導体基板１０の上面２１に接していてよく、層間絶縁膜３８と半導体基板１０の間に酸化膜等の他の膜が設けられていてもよい。層間絶縁膜３８には、図１において説明したコンタクトホール５４、４９、５６が設けられている。図２においては、コンタクトホール５４を示している。

エミッタ電極５２は、層間絶縁膜３８の上方に設けられる。エミッタ電極５２は、層間絶縁膜３８のコンタクトホール５４を通って、半導体基板１０の上面２１と接触している。エミッタ電極５２は、第１電極の一例である。コレクタ電極２４は、半導体基板１０の下面２３に設けられる。エミッタ電極５２およびコレクタ電極２４は、金属等の導電材料で設けられる。本明細書において、エミッタ電極５２とコレクタ電極２４とを結ぶ方向を深さ方向と称する。

半導体基板１０は、シリコン基板であってよく、炭化シリコン基板であってよく、窒化ガリウム等の窒化物半導体基板等であってもよい。本例の半導体基板１０はシリコン基板である。半導体基板１０は、Ｎ−型のドリフト領域１８を有する。ドリフト領域１８は、トランジスタ部７０およびダイオード部８０の両方に設けられている。

メサ部６０および第１の幅狭メサ部６１−１には、Ｎ＋型のエミッタ領域１２およびＰ−型のベース領域１４が、半導体基板１０の上面２１側から順番に設けられている。エミッタ領域１２は半導体基板１０の上面２１に露出している。ベース領域１４は、エミッタ領域１２とドリフト領域１８との間に設けられている。

メサ部６０および第１の幅狭メサ部６１−１には、Ｎ＋型の蓄積領域１６が設けられてよい。蓄積領域１６は、ベース領域１４とドリフト領域１８との間に設けられる。蓄積領域１６は、Ｎ型のドーパントがドリフト領域よりも高濃度に蓄積した領域である。本例では蓄積領域１６およびドリフト領域１８のドーパントはそれぞれリンである。蓄積領域１６は、深さ方向において１つ設けられてよく、複数設けられてもよい。図２の例では、各メサ部に２つの蓄積領域１６−１、１６−２が設けられている。それぞれの蓄積領域１６は、深さ方向においてドーピング濃度のピークを有してよい。ドリフト領域１８とベース領域１４との間に、ドリフト領域１８よりも高濃度の蓄積領域１６を設けることで、キャリア注入促進効果（ＩＥ効果）を高めて、オン電圧を低減することができる。

第２の幅狭メサ部６１−２には、Ｐ＋型のコンタクト領域１５およびベース領域１４が、半導体基板１０の上面２１側から順番に設けられている。コンタクト領域１５は半導体基板１０の上面２１に露出している。ベース領域１４は、コンタクト領域１５とドリフト領域１８との間に設けられている。第２の幅狭メサ部６１−２には、ベース領域１４とドリフト領域１８との間に、１つ以上の蓄積領域１６が設けられてよい。

第３の幅狭メサ部６１−３には、半導体基板１０の上面２１に露出したベース領域１４が設けられている。第３の幅狭メサ部６１−３には、ベース領域１４とドリフト領域１８との間に、１つ以上の蓄積領域１６が設けられてよい。本例の蓄積領域１６は、各メサ部におけるベース領域１４の下面全体を覆うように設けられてよい。

トランジスタ部７０およびダイオード部８０の双方において、ドリフト領域１８の下にはＮ＋型のバッファ領域２０が設けられる。バッファ領域２０のドーピング濃度は、ドリフト領域１８のドーピング濃度よりも高い。バッファ領域２０は、ベース領域１４の下面から広がる空乏層が、Ｐ＋型のコレクタ領域２２およびＮ＋型のカソード領域８２に到達することを防ぐフィールドストップ層として機能してよい。バッファ領域２０は、深さ方向のドーピング濃度分布において、複数のピークを有してよく、単一のピークを有してもよい。

トランジスタ部７０において、バッファ領域２０の下には、Ｐ＋型のコレクタ領域２２が設けられる。ダイオード部８０において、バッファ領域２０の下には、Ｎ＋型のカソード領域８２が設けられる。コレクタ領域２２およびカソード領域８２は、半導体基板１０の下面２３に露出している。

半導体基板１０の上面２１側には、１以上のゲートトレンチ部４０、および、１以上のダミートレンチ部３０が設けられる。各トレンチ部は、半導体基板１０の上面２１から、ベース領域１４を貫通して、ドリフト領域１８に到達している。エミッタ領域１２、コンタクト領域１５および蓄積領域１６の少なくともいずれかが設けられている領域においては、各トレンチ部はこれらの領域も貫通して、ドリフト領域１８に到達している。トレンチ部がドーピング領域を貫通するとは、ドーピング領域を形成してからトレンチ部を形成する順序で製造したものに限定されない。トレンチ部を形成した後に、トレンチ部の間にドーピング領域を形成したものも、トレンチ部がドーピング領域を貫通しているものに含まれる。

ゲートトレンチ部４０は、半導体基板１０の上面２１に設けられたゲートトレンチ、ゲート絶縁膜４２およびゲート導電部４４を有する。ゲート絶縁膜４２は、ゲートトレンチの内壁を覆って設けられる。ゲート絶縁膜４２は、ゲートトレンチの内壁の半導体を酸化または窒化して形成してよい。ゲート導電部４４は、ゲートトレンチの内部においてゲート絶縁膜４２よりも内側に設けられる。つまりゲート絶縁膜４２は、ゲート導電部４４と、ゲートトレンチ部の内壁の半導体基板１０とを絶縁する。ゲート導電部４４は、ポリシリコン等の導電材料で形成される。

ゲート導電部４４は、深さ方向において、ベース領域１４よりも長く設けられてよい。当該断面におけるゲートトレンチ部４０は、半導体基板１０の上面２１において層間絶縁膜３８により覆われる。ゲート導電部４４に所定の電圧が印加されると、ベース領域１４のうちゲートトレンチに接する界面の表層に電子の反転層によるチャネルが形成される。

ダミートレンチ部３０は、当該断面において、ゲートトレンチ部４０と同一の構造を有してよい。ダミートレンチ部３０は、半導体基板１０の上面２１に設けられたダミートレンチ、ダミー絶縁膜３２およびダミー導電部３４を有する。ダミー絶縁膜３２は、ダミートレンチの内壁を覆って設けられる。ダミー導電部３４は、ダミートレンチの内部に設けられ、且つ、ダミー絶縁膜３２よりも内側に設けられる。ダミー絶縁膜３２は、ダミー導電部３４と、ダミートレンチの内壁の半導体基板１０とを絶縁する。ダミー導電部３４は、ゲート導電部４４と同一の材料で形成されてよい。例えばダミー導電部３４は、ポリシリコン等の導電材料で形成される。ダミー導電部３４は、深さ方向においてゲート導電部４４と同一の長さを有してよい。

本例のダミートレンチ部３０は、半導体基板１０の上面２１において層間絶縁膜３８により覆われている。なお、ダミートレンチ部３０およびゲートトレンチ部４０の底部は、下側に凸の曲面状（断面においては曲線状）であってよい。

図１において説明したように、幅狭メサ部６１のメサ幅Ｗ２は、メサ部６０のメサ幅Ｗ１よりも小さい。メサ幅Ｗ１は、トランジスタ部７０における最大のメサ幅であってよく、トランジスタ部７０の配列方向の中央に配置されたメサ部６０のメサ幅であってもよい。トランジスタ部７０およびダイオード部８０の境界Ｂには、メサ幅Ｗ１よりも小さいメサ幅Ｗ２を有する幅狭メサ部６１が設けられている。これにより、逆回復時等において、トランジスタ部７０およびダイオード部８０の境界Ｂのメサ部から、カソード領域８２に流れるホールを低減できる。このため、逆回復耐量を向上できる。

メサ幅Ｗ２は、メサ幅Ｗ１の７５％以下であってよく、半分以下であってもよい。幅狭メサ部６１のメサ幅Ｗ２は、各幅狭メサ部６１で同一であってよく、異なっていてもよい。例えばトランジスタ部７０の幅狭メサ部６１のメサ幅は、トランジスタ部７０およびダイオード部８０の境界Ｂに近いほど小さくてよい。トランジスタ部７０およびダイオード部８０の境界に配置されたＴ側メサ部６７およびＤ側メサ部６８の少なくとも一方は、トランジスタ部７０およびダイオード部８０に含まれる複数のメサ部において最小のメサ幅を有してよい。

幅狭メサ部６１は、ダミートレンチ部３０の間に配置されてよい。つまり、幅狭メサ部６１は、ゲートトレンチ部４０に接していない。これにより、チャネルとして機能するメサ部６０のメサ幅を維持できる。

トランジスタ部７０およびダイオード部８０の境界Ｂは、コレクタ領域２２とカソード領域８２との境界と、当該境界を上面２１に投影した位置を結んだ面である。Ｔ側メサ部６７とＤ側メサ部６８の両方に接するトレンチ部は、境界Ｂを含む。

境界Ｂを含むトレンチ部（本例ではダミートレンチ部３０）に接して配置された幅狭メサ部６１の幅は、トランジスタ部７０およびダイオード部８０に含まれる複数のメサ部にの中で最小値であってよい。これにより、カソード領域８２の端部の直上から注入されるホールを低減して、カソード領域８２の端部にホールが集中することを抑制できる。

トランジスタ部７０およびダイオード部８０の境界Ｂの配列方向における位置は、コレクタ領域２２とカソード領域８２との境界の位置である。当該境界位置において、半導体基板１０の上面２１にトレンチ部が設けられている場合、当該境界に配置された幅狭メサ部６１とは、当該トレンチ部に接する幅狭メサ部６１（本例では、幅狭メサ部６１−２および幅狭メサ部６１−３）である。

他の例では、キャリア引抜メサ部として機能する第２の幅狭メサ部６１−２は、他の幅狭メサ部６１よりもメサ幅が小さくてよい。つまり、第２の幅狭メサ部６１−２のメサ幅は、半導体装置１００において最小であってよい。第２の幅狭メサ部６１−２は、コンタクト領域１５の面積割合が大きいので、第２の幅狭メサ部６１−２のメサ幅を小さくすることで、半導体基板１０の上面２１からのホールの注入を効率よく抑制できる。

それぞれのメサ部には、コンタクトホール５４により露出する上面２１に、コンタクト領域１５よりもドーピング濃度の高い第２導電型のプラグ領域２７が設けられてよい。プラグ領域２７は、エミッタ領域１２には設けられなくてよい。プラグ領域２７を設けることで、メサ部とエミッタ電極５２との接触抵抗を低減できる。

図３は、上面視におけるプラグ領域２７の配置例を示す図である。本例のプラグ領域２７は、各メサ部において、Ｐ型の領域内に設けられている。Ｐ型の領域とは、例えばコンタクト領域１５およびベース領域１４である。ただし、ベース領域１４−ｅには、プラグ領域２７が設けられていない。プラグ領域２７を設けることで、Ｐ型の領域と、エミッタ電極５２との接触抵抗を低減できる。なお、プラグ領域２７は、エミッタ領域１２にも設けられてよい。

図４は、上面視におけるプラグ領域２７の他の配置例を示す図である。本例では、少なくとも一つの幅狭メサ部６１に、プラグ領域２７が設けられない。これにより、幅狭メサ部６１からのホールの注入を抑制できる。図４の例では、ダイオード部８０において、最もトランジスタ部７０側に配置された１つ以上の第３の幅狭メサ部６１−３にはプラグ領域２７が設けられていない。第２の幅狭メサ部６１−２にはプラグ領域２７が設けられてよい。これにより、第２の幅狭メサ部６１−２におけるホールの引抜機能を維持しつつ、１つ以上の第３の幅狭メサ部６１−３からのホール注入を抑制できる。全ての第３の幅狭メサ部６１−３において、プラグ領域２７が設けられていなくてよい。

他の例では、第２の幅狭メサ部６１−２も、プラグ領域２７が設けられていなくてよい。また、第１の幅狭メサ部６１−１も、プラグ領域２７が設けられていなくてよい。これにより、ホール注入を更に抑制できる。

また、他の例における第２の幅狭メサ部６１−２は、本例のコンタクト領域１５に代えて、ベース領域１４を有してもよい。第２の幅狭メサ部６１−２は、ベース領域１４にプラグ領域２７を有してよく、有さなくてもよい。また、第２の幅狭メサ部６１−２は、コンタクト領域１５に代えて、ベース領域１４よりもドーピング濃度の低い第２導電型の領域を有してもよい。このような構成によっても、第２の幅狭メサ部６１−２からのホール注入を抑制できる。

図５は、半導体装置１００の上面の他の例を示す図である。本例の半導体装置１００は、層間絶縁膜３８におけるコンタクトホールの配置が、図１から図４において説明した例とは異なる。他の構造は、図１から図４において説明した半導体装置１００と同一であってよい。図５においては、層間絶縁膜３８が設けられている範囲を点線で示している。本例の層間絶縁膜３８は、半導体基板１０の上面２１においてトレンチ部の一部を覆って設けられている。

本例の層間絶縁膜３８は、幅狭メサ部６１に設けられていたコンタクトホール５４に代えて、コンタクトホール５５を有する。コンタクトホール５５は、配列方向（Ｘ軸方向）において、複数の幅狭メサ部６１および複数のトレンチ部にまたがって設けられている。コンタクトホール５５は、配列方向において、ダイオード部８０と同一の幅を有してよく、ダイオード部８０より大きい幅を有してもよい。また、コンタクトホール５５は、Ｘ軸方向およびＹ軸方向の両方において、カソード領域８２よりも大きい範囲に設けられてよい。エミッタ電極５２は、コンタクトホール５５を通って、半導体基板１０の上面２１と接触する。

本例のコンタクトホール５５のＹ軸方向の端部位置は、コンタクトホール５４のＹ軸方向の端部位置と同一である。つまり、コンタクトホール５５のＹ軸方向の端部は、Ｙ軸方向において最もベース領域１４−ｅに近いコンタクト領域１５内に配置されている。つまり、コンタクトホール５５は、幅狭メサ部６１に接するダミートレンチ部３０の先端部３１は露出させない。他の例では、コンタクトホール５５は、幅狭メサ部６１に接する少なくとも一つのダミートレンチ部３０の、上面視における全体を露出させてもよい。

図６は、図５におけるｂ−ｂ断面の一例を示す図である。ｂ−ｂ断面は、エミッタ領域１２およびカソード領域８２を通過するＸＺ断面である。本例では、幅狭メサ部６１に接する少なくとも一つのダミートレンチ部３０は、層間絶縁膜３８に覆われていない。つまり、Ｔ側メサ部６７およびＤ側メサ部６８の少なくとも一方に接するダミートレンチ部３０のうちの、少なくとも一つのダミートレンチ部３０は、層間絶縁膜３８に覆われていない。層間絶縁膜３８に覆われていない領域において、ダミートレンチ部３０のダミー導電部３４は、エミッタ電極５２に接していてよい。

ダミートレンチ部３０が層間絶縁膜３８に覆われていないとは、ゲートトレンチ部４０が層間絶縁膜３８に覆われており、且つ、ダミートレンチ部３０が層間絶縁膜３８に覆われていないｂ−ｂ断面が存在することを指してよい。つまり、図５に示したように、ダミートレンチ部３０は、上面視において部分的に層間絶縁膜３８に覆われていてもよい。ダミートレンチ部３０は、Ｙ軸方向の半分以上の範囲がコンタクトホール５５により露出していてよく、３／４以上の範囲が露出していてもよい。

層間絶縁膜３８に覆われていないダミートレンチ部３０では、ダミー導電部３４の上面が、半導体基板１０の上面２１と同じ高さか、もしくは上面２１よりも下方で露出する。露出したダミー導電部３４の上面は、上面２１と同じ高さか、もしくは上面２１よりも下方で、エミッタ電極５２に接触する。

本例では、少なくとも幅狭メサ部６１の間に配置されたダミートレンチ部３０は、層間絶縁膜３８に覆われていない。また、幅狭メサ部６１も層間絶縁膜３８に覆われていない。つまり、２つのＴ側メサ部６７の間に配置されたダミートレンチ部３０と、２つのＤ側メサ部６８の間に配置されたダミートレンチ部３０と、Ｔ側メサ部６７およびＤ側メサ部６８の間に配置されたダミートレンチ部３０は、いずれも層間絶縁膜３８に覆われていない。層間絶縁膜３８に覆われていない領域において、ダミートレンチ部３０のダミー導電部３４は、エミッタ電極５２に接触する。このような構造により、幅狭メサ部６１のメサ幅を微細化しても、幅狭メサ部６１が層間絶縁膜３８に覆われることを防ぎ、幅狭メサ部６１をエミッタ電極５２に接触させることができる。

本例では、キャリア引抜メサ部として機能する第２の幅狭メサ部６１−２に接するダミートレンチ部３０は、層間絶縁膜３８に覆われていない。これにより、層間絶縁膜３８を設ける位置にバラツキが生じても、第２の幅狭メサ部６１−２が層間絶縁膜３８に覆われることを防げる。このため、キャリア引抜メサ部としての機能を維持できる。

幅狭メサ部６１と、幅狭メサ部６１よりもメサ幅の大きいメサ部６０との間に配置されたダミートレンチ部３０は、層間絶縁膜３８に覆われていてよい。本例では、第２のメサ部６０−２と、第１の幅狭メサ部６１−１の間に配置されたダミートレンチ部３０は、層間絶縁膜３８に覆われている。なお、第２のメサ部６０−２および第１の幅狭メサ部６１−１は、少なくとも部分的には、層間絶縁膜３８に覆われていない。

図７は、トランジスタ部７０のＸＺ断面の一例を示す図である。当該断面は、図５に示したエミッタ領域１２を通過する断面である。図７における各メサ部の構造は、図１から図６において説明した各メサ部と同様であるので、各メサ部の各構成要素の符号を省略している。また、エミッタ電極５２およびコレクタ電極２４のハッチングを省略している。

本例のトランジスタ部７０は、配列方向（Ｘ軸方向）において、２つのダイオード部８０の間に設けられている。トランジスタ部７０は、配列方向の両端において、それぞれ２つ以上の幅狭メサ部６１を有している。トランジスタ部７０は、配列方向の両端部に配置された第２のメサ部６０−２よりも内側において、複数の第１のメサ部６０−１を有する。

トランジスタ部７０の配列方向における中央位置に配置された第１のメサ部６０−１のメサ幅をＷ３とする。なお中央位置にトレンチ部が配置されている場合、当該トレンチ部に接する２つの第１のメサ部６０−１の平均メサ幅をＷ３とする。幅狭メサ部６１のメサ幅Ｗ２は、メサ幅Ｗ３より小さくてよい。メサ幅Ｗ２は、メサ幅Ｗ３の半分以下であってよい。

また、幅狭メサ部６１のメサ幅Ｗ２は、ゲートトレンチ部４０に接する第１のメサ部６０−１の平均メサ幅より小さくてもよい。メサ幅Ｗ２は、当該平均メサ幅の半分以下であってよい。

なお、メサ幅Ｗ３は、中央位置以外のトランジスタ部７０のメサ幅Ｗ１と同じでもよい。また、メサ幅Ｗ３はメサ幅Ｗ１より大きくてもよく、メサ幅Ｗ１より小さくてもよい。本例では、メサ幅Ｗ３はメサ幅Ｗ１と同じである。

図８は、ダイオード部８０のＸＺ断面の一例を示す図である。当該断面は、図５に示したエミッタ領域１２を通過する断面である。図８における各メサ部の構造は、図１から図６において説明した各メサ部と同様であるので、各メサ部の各構成要素の符号を省略している。また、エミッタ電極５２およびコレクタ電極２４のハッチングを省略している。

本例のダイオード部８０は、配列方向（Ｘ軸方向）において、２つのトランジスタ部７０の間に設けられている。ダイオード部８０は、配列方向の両端において、それぞれ１つ以上の幅狭メサ部６１を有している。本例のダイオード部８０は、全てのメサ部が、第３の幅狭メサ部６１−３（つまり、Ｄ側メサ部６８）である。また、ダイオード部８０の全てのトレンチ部は、当該断面において層間絶縁膜３８に覆われていない。つまり、コンタクトホール５５は、ダイオード部８０の配列方向の一方の端部から他方の端部まで、連続して設けられている。本例のコンタクトホール５５は、トランジスタ部７０の第１の幅狭メサ部６１−１まで連続して設けられてよい。このような構造により、ダイオード部８０を容易に微細化できる。層間絶縁膜３８に覆われていない領域において、トレンチ部の導電部は、エミッタ電極５２に接触する。

図９は、ダイオード部８０のＸＺ断面の他の例を示す図である。当該断面は、図５に示したエミッタ領域１２を通過する断面である。本例のダイオード部８０は、第３のメサ部６０−３を有する。第３のメサ部６０−３は、幅狭メサ部６１よりもメサ幅が大きい。第３のメサ部６０−３は、第１のメサ部６０−１または第２のメサ部６０−２と同一のメサ幅を有してよく、より大きいメサ幅を有してよく、より小さいメサ幅を有してもよい。第３のメサ部６０−３に挟まれたダミートレンチ部３０は、当該断面において層間絶縁膜３８に覆われていてよく、覆われていなくてもよい。第３のメサ部６０−３は、ダミートレンチ部３０に挟まれてよい。

第３のメサ部６０−３は、半導体基板１０の上面２１に露出したベース領域１４が設けられている。第３の幅狭メサ部６１−３には、ベース領域１４とドリフト領域１８との間に、１つ以上の蓄積領域１６が設けられてよい。

ダイオード部８０は、配列方向における中央位置を含む所定の範囲に、第３のメサ部６０−３を有してよい。つまり、ダイオード部８０の配列方向の中央に配置されたメサ部は、ダイオード部８０においてトランジスタ部７０に最も近く配置されたメサ部よりも、メサ幅が大きい。本例のダイオード部８０は、トランジスタ部７０との境界において第３の幅狭メサ部６１−３を有し、配列方向の中央において第３のメサ部６０−３を有する。これにより、トランジスタ部７０との境界Ｂ近傍におけるホールの注入を抑制しつつ、ダイオード部８０においてメサ部が占める面積を向上できる。

第３の幅狭メサ部６１−３のメサ幅Ｗ２は、第３のメサ部６０−３のメサ幅Ｗ４より小さい。第３の幅狭メサ部６１−３のメサ幅Ｗ２は、ダミートレンチ部３０の配列方向におけるトレンチ幅Ｗ５より小さくてもよい。メサ幅Ｗ２は、トレンチ幅Ｗ５の半分以下であってよい。

図１０Ａは、ダイオード部８０と、ダイオード部８０の両側に配置されたトランジスタ部７０の一部の断面の他の例を示す図である。当該断面は、エミッタ領域１２およびカソード領域８２を通過するＸＺ断面である。

本例のダイオード部８０は、半導体基板１０の上面２１側に、ライフタイム制御領域９４を有する。ライフタイム制御領域９４は、ダイオード部８０の配列方向における全体に設けられてよく、一部に設けられていてもよい。本例のライフタイム制御領域９４は、ダイオード部８０の全体に設けられている。なお半導体基板１０の上面２１側とは、半導体基板１０の深さ方向における中央よりも、上面２１側の領域を指す。

ライフタイム制御領域９４は、結晶欠陥９２の単位体積当たりの密度が、他の領域よりも高い領域である。結晶欠陥９２は、キャリアの再結合中心（センター）となる欠陥であってよく、空孔（Ｖ）や複空孔（ＶＶ）を主体としてよい。結晶欠陥９２の密度とは、再結合中心の密度であってよい。深さ方向における結晶欠陥９２の密度がピークとなる位置を、ライフタイム制御領域９４の深さ方向における位置としてよい。一般的にはドナーやアクセプタなどのドーパントも結晶欠陥に含まれるが、本明細書では、結晶欠陥９２を、再結合中心としてキャリアの再結合に主に機能する欠陥とする。結晶欠陥９２は、例えばヘリウム等のイオンを半導体基板１０の上面２１または下面２３から注入することで形成できる。

本例のライフタイム制御領域９４は、トランジスタ部７０の幅狭メサ部６１の少なくとも一部にも設けられている。なおメサ部にライフタイム制御領域９４が設けられているとは、メサ部の下方にライフタイム制御領域９４が設けられていることを指す。

ライフタイム制御領域９４は、トランジスタ部７０の全ての幅狭メサ部６１に設けられてよい。ライフタイム制御領域９４は、トランジスタ部７０のメサ部６０の一部にも設けられてよい。本例では、トランジスタ部７０のメサ部６０の一部にライフタイム制御領域９４が設けられている。

図１０Ａの例では、ライフタイム制御領域９４は、ダイオード部８０の全体に形成されている。ダイオード部８０のライフタイム制御領域９４は、ダイオード部８０の幅狭メサ部６１（Ｄ側メサ部６８）に延伸している。さらにライフタイム制御領域９４は、Ｄ側メサ部６８からトランジスタ部７０の幅狭メサ部６１（Ｔ側メサ部６７）に延伸している。Ｔ側メサ部６７に延伸したライフタイム制御領域９４は、Ｔ側メサ部６７の内側端を超えて第２のメサ部６０−２に延伸している。Ｔ側メサ部６７の内側端とは、Ｔ側メサ部６７のＸ軸方向の両端のうち、トランジスタ部７０の中央側の端を指す。さらにライフタイム制御領域９４は、第１のメサ部６０−１に延伸してもよい。すなわち、ダイオード部８０のライフタイム制御領域９４は、幅狭メサ部６１に延伸し、さらに幅狭メサ部６１を超えてトランジスタ部７０のメサ部まで延伸してよい。

ライフタイム制御領域９４の配列方向の端部位置Ｘ１は、第２のメサ部６０−２の下方に配置されているが、端部位置Ｘ１は、第１のメサ部６０−１の下方に配置されていてよく、トランジスタ部７０におけるいずれかのダミートレンチ部３０の下方に配置されていてもよい。

幅狭メサ部６１とメサ部６０とに挟まれたトレンチ部のＸ軸方向の端部から、ライフタイム制御領域９４のＸ軸方向の端部までのＸ軸方向の距離Ｌは、５０μｍ以上、１００μｍ以下であってよい。距離Ｌは、メサ部６０のメサ幅の２倍以上であってよく、５倍以上であってもよい。距離Ｌは、半導体基板１０の厚さより短くてよい。

図１０Ｂは、上面視におけるライフタイム制御領域９４の配置例を示す図である。ライフタイム制御領域９４は、延伸方向（Ｙ軸方向）のゲート配線４８よりも、ダミートレンチ部３０の側に配置されてよい。他の例では、ライフタイム制御領域９４は、延伸方向においてゲート配線４８を超えて配置されてもよい。図１０Ｂの例では、ライフタイム制御領域９４はゲート配線４８よりも、ダミートレンチ部３０の側に配置されている。これによりゲート配線４８と半導体基板との間のゲート絶縁膜に、ライフタイム制御領域９４を形成するためのイオン注入による結晶欠陥またはダメージが導入されるのを防ぐことができる。

図１１は、ダイオード部８０と、ダイオード部８０の両側に配置されたトランジスタ部７０の一部の断面の他の例を示す図である。当該断面は、エミッタ領域１２およびカソード領域８２を通過するＸＺ断面である。

本例では、ダイオード部８０およびトランジスタ部７０のそれぞれが、半導体基板１０の上面２１側に、ライフタイム制御領域９４を有する。本例の半導体基板１０には、配列方向（Ｘ軸方向）において、ダイオード部８０のライフタイム制御領域９４と、トランジスタ部７０のライフタイム制御領域９４との間に、低欠陥領域９５が設けられている。低欠陥領域９５は、ライフタイム制御領域９４よりも欠陥密度の小さい領域である。

低欠陥領域９５における欠陥密度は、ライフタイム制御領域９４が設けられていない他の領域における欠陥密度と同一であってよい。あるいは、低欠陥領域９５における欠陥密度は、ライフタイム制御領域９４より低く、ライフタイム制御領域９４が設けられていない他の領域における欠陥密度よりは高くてもよい。本例では、低欠陥領域９５における欠陥密度は、ライフタイム制御領域９４が設けられていない他の領域における欠陥密度と同一である。

例えば低欠陥領域９５における欠陥密度は、低欠陥領域９５の真下であって、半導体基板１０の深さ方向の中央の領域における欠陥密度と同一であってよい。欠陥密度が同一とは、例えば１０％程度の誤差を有する場合を含む。また、低欠陥領域９５の欠陥密度は、上述した半導体基板１０の深さ方向の中央の領域における欠陥密度より高く、ライフタイム制御領域９４における欠陥密度より低くてもよい。

低欠陥領域９５は、ダイオード部８０およびトランジスタ部７０の配列方向における境界Ｂを含む範囲に設けられてよい。低欠陥領域９５は、全ての幅狭メサ部６１の下方に設けられてよい。幅狭メサ部６１からのホールの注入は比較的に小さいので、ライフタイム制御領域９４を設けると、キャリア密度が小さくなりすぎる場合がある。これに対して、低欠陥領域９５を設けることで、幅狭メサ部６１の下方におけるキャリア密度を適切に調整できる。

低欠陥領域９５は、第２の幅狭メサ部６１−２の下方と、１つ以上の第３の幅狭メサ部６１−３の下方に設けられてよい。低欠陥領域９５は、第１の幅狭メサ部６１−１の下方にも設けられてよい。低欠陥領域９５は、第３の幅狭メサ部６１−３のうち、第２の幅狭メサ部６１−２に近い側の一部の第３の幅狭メサ部６１−３に対して設けられてもよい。

図１２は、幅狭メサ部６１と、メサ部６０における蓄積領域１６の構成例を示す図である。少なくとも一つの幅狭メサ部６１における蓄積領域１６のドーピング濃度の深さ方向における積分値は、メサ部６０における蓄積領域１６のドーピング濃度の深さ方向における積分値よりも高い。図１２の例では、幅狭メサ部６１における蓄積領域１６の深さ方向における段数が、メサ部６０における蓄積領域１６の深さ方向における段数よりも多い。幅狭メサ部６１における蓄積領域１６のドーピング濃度のピーク値が、メサ部６０における蓄積領域１６のドーピング濃度のピーク値よりも高くてもよい。

図１２の例では、第１の幅狭メサ部６１−１の蓄積領域１６の積分濃度が高い例を示しているが、第２の幅狭メサ部６１−２の蓄積領域１６の積分濃度も、メサ部６０における蓄積領域１６の積分濃度よりも高くてよい。第３の幅狭メサ部６１−３の蓄積領域１６の積分濃度も、メサ部６０における蓄積領域１６の積分濃度よりも高くてよい。このような構成により、幅狭メサ部６１からのホールの注入を更に抑制できる。

他の例では、幅狭メサ部６１における蓄積領域１６の積分濃度を、メサ部６０における蓄積領域１６の積分濃度よりも低くしてもよい。これにより、幅狭メサ部６１からのホールの注入量を適切に調整してもよい。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。

１０・・・半導体基板、１１・・・ウェル領域、１２・・・エミッタ領域、１４・・・ベース領域、１５・・・コンタクト領域、１６・・・蓄積領域、１８・・・ドリフト領域、２０・・・バッファ領域、２１・・・上面、２２・・・コレクタ領域、２３・・・下面、２４・・・コレクタ電極、２５・・・接続部、２７・・・プラグ領域、２９・・・延伸部分、３０・・・ダミートレンチ部、３１・・・先端部、３２・・・ダミー絶縁膜、３４・・・ダミー導電部、３８・・・層間絶縁膜、３９・・・延伸部分、４０・・・ゲートトレンチ部、４１・・・先端部、４２・・・ゲート絶縁膜、４４・・・ゲート導電部、４８・・・ゲート配線、４９・・・コンタクトホール、５０・・・ゲート金属層、５２・・・エミッタ電極、５４・・・コンタクトホール、５５・・・コンタクトホール、５６・・・コンタクトホール、６０・・・メサ部、６１・・・幅狭メサ部、６７・・・Ｔ側メサ部、６８・・・Ｄ側メサ部、７０・・・トランジスタ部、８０・・・ダイオード部、８２・・・カソード領域、９２・・・結晶欠陥、９４・・・ライフタイム制御領域、９５・・・低欠陥領域、１００・・・半導体装置

Claims (17)

1. 第１導電型のドリフト領域を有する半導体基板と、
   前記半導体基板の下面に露出した第２導電型のコレクタ領域を有するトランジスタ部と、
   前記半導体基板の下面に露出した第１導電型のカソード領域を有し、上面視の配列方向において前記トランジスタ部と並んで設けられたダイオード部と
   を備え、
   前記トランジスタ部および前記ダイオード部は、それぞれ、
   前記半導体基板の上面から前記ドリフト領域まで達して設けられ、前記配列方向に複数配列されたトレンチ部と、
   前記トレンチ部の内壁に形成された絶縁部と、
   前記トレンチ部の内部に設けられ、前記絶縁部により前記トレンチ部の内壁と絶縁された導電部と、
   前記配列方向において前記トレンチ部の間に配置され、前記配列方向においてそれぞれ予め定められたメサ幅を有する複数のメサ部と、
   前記半導体基板の上面において前記トレンチ部の一部を覆って設けられ、且つ、一以上の前記メサ部上面を露出させるコンタクトホールが設けられた層間絶縁膜と、
   前記コンタクトホールを介して前記メサ部と接する第１電極と、
   を有し、
   前記トランジスタ部のメサ部は、前記ダイオード部の最も近くに配置された２つ以上のＴ側メサ部を備え、
   前記ダイオード部のメサ部は、前記トランジスタ部の最も近くに配置された１つ以上のＤ側メサ部を備え、
   前記トランジスタ部において前記第１電極と電気的に接続するメサ部の最大のメサ幅は、前記Ｔ側メサ部のメサ幅および前記Ｄ側メサ部のメサ幅のいずれよりも大きい半導体装置。
2. 前記トランジスタ部および前記ダイオード部の境界に配置された前記Ｔ側メサ部および前記Ｄ側メサ部の少なくとも一方は、前記トランジスタ部および前記ダイオード部に含まれる複数の前記メサ部において最小の前記メサ幅を有する
   請求項１に記載の半導体装置。
3. 前記Ｔ側メサ部および前記Ｄ側メサ部の前記メサ幅は、前記トランジスタ部において前記配列方向の中央に配置された前記メサ部の前記メサ幅よりも小さい
   請求項１または２に記載の半導体装置。
4. 前記トランジスタ部は、前記トレンチ部としてゲートトレンチ部およびダミートレンチ部を有し、
   前記Ｔ側メサ部および前記Ｄ側メサ部は、前記ダミートレンチ部の間に配置されている
   請求項１から３のいずれか一項に記載の半導体装置。
5. 前記Ｔ側メサ部および前記Ｄ側メサ部の少なくとも一方に接する前記トレンチ部のうちの、少なくとも一つの前記トレンチ部は、前記層間絶縁膜に覆われておらず、前記導電部が前記第１電極に接する
   請求項４に記載の半導体装置。
6. ２つの前記Ｔ側メサ部の間に配置された前記トレンチ部と、２つの前記Ｄ側メサ部の間に配置された前記トレンチ部と、前記Ｔ側メサ部および前記Ｄ側メサ部の間に配置された前記トレンチ部は、前記層間絶縁膜に覆われておらず、前記導電部が前記第１電極に接する
   請求項５に記載の半導体装置。
7. 前記Ｔ側メサ部と、前記Ｔ側メサ部よりもメサ幅の大きい前記メサ部との間に配置された前記ダミートレンチ部は、前記層間絶縁膜に覆われている
   請求項５または６に記載の半導体装置。
8. 前記ダイオード部の全ての前記トレンチ部は、前記層間絶縁膜に覆われておらず、前記導電部が前記第１電極に接する
   請求項５から７のいずれか一項に記載の半導体装置。
9. 前記ダイオード部の前記メサ部は、全て前記Ｄ側メサ部である
   請求項８に記載の半導体装置。
10. 前記ダイオード部の前記配列方向の中央に配置された前記メサ部は、前記ダイオード部において前記トランジスタ部の最も近くに配置された前記Ｄ側メサ部よりも前記メサ幅が大きい
    請求項５から８のいずれか一項に記載の半導体装置。
11. 前記トランジスタ部の少なくとも一部の前記メサ部は、
    前記ゲートトレンチ部に接して配置され、且つ、前記半導体基板の上面に露出した第１導電型のエミッタ領域と、
    前記エミッタ領域と前記ドリフト領域との間に設けられた、第２導電型のベース領域と、
    前記半導体基板の上面に露出し、前記ベース領域よりもドーピング濃度の高い第２導電型のコンタクト領域と、
    前記半導体基板の上面に露出し、前記コンタクト領域よりもドーピング濃度の高いプラグ領域と
    を有し、
    前記ダイオード部における前記Ｄ側メサ部には前記プラグ領域が設けられていない
    請求項８から１０のいずれか一項に記載の半導体装置。
12. 前記トランジスタ部は、前記ゲートトレンチ部に接して配置され、且つ、前記半導体基板の上面に露出した第１導電型のエミッタ領域が設けられた第１のメサ部を有し、
    前記トランジスタ部の前記Ｔ側メサ部の少なくとも一部は、各メサ部の面積に対して前記半導体基板の上面に露出した第２導電型の領域の面積割合が、前記第１のメサ部の前記面積割合よりも大きいキャリア引抜メサ部である
    請求項５から１１のいずれか一項に記載の半導体装置。
13. 前記キャリア引抜メサ部に接する前記トレンチ部は、前記層間絶縁膜に覆われていない
    請求項１２に記載の半導体装置。
14. 前記ダイオード部は、前記半導体基板の上面側に、ライフタイム制御領域を有し、
    前記ライフタイム制御領域は、前記トランジスタ部の前記Ｔ側メサ部の少なくとも一部にも設けられている
    請求項１から１３のいずれか一項に記載の半導体装置。
15. 前記ダイオード部および前記トランジスタ部のそれぞれは、前記半導体基板の上面側に、ライフタイム制御領域を有し、
    前記配列方向において、前記ダイオード部の前記ライフタイム制御領域と、前記トランジスタ部の前記ライフタイム制御領域との間に、前記ライフタイム制御領域よりも欠陥密度の小さい低欠陥領域が設けられている
    請求項１から１３のいずれか一項に記載の半導体装置。
16. 前記低欠陥領域は、前記ダイオード部および前記トランジスタ部の境界を含む範囲に設けられている
    請求項１５に記載の半導体装置。
17. 前記トランジスタ部の少なくとも一部の前記メサ部は、
    前記半導体基板の上面に露出した第１導電型のエミッタ領域と、
    前記エミッタ領域と前記ドリフト領域との間に設けられた、第２導電型のベース領域と、
    前記ベース領域と前記ドリフト領域との間に設けられ、前記ドリフト領域よりもドーピング濃度の高い蓄積領域と
    を有し、
    前記Ｔ側メサ部における前記蓄積領域のドーピング濃度の深さ方向における積分値は、他の前記メサ部における前記蓄積領域のドーピング濃度の深さ方向における積分値よりも高い
    請求項１から１６のいずれか一項に記載の半導体装置。

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