CN102201335A

CN102201335A - 一种应力稳定的mos晶体管的栅的制造方法

Info

Publication number: CN102201335A
Application number: CN2011101454703A
Authority: CN
Inventors: 王向展; 罗谦; 秦桂霞; 曾庆平
Original assignee: University of Electronic Science and Technology of China
Current assignee: University of Electronic Science and Technology of China
Priority date: 2011-06-01
Filing date: 2011-06-01
Publication date: 2011-09-28

Abstract

一种应力稳定的MOS晶体管的栅的制造方法，属于半导体器件领域，尤其涉及关于MOS晶体管的栅的制造方法，来固定锗硅源漏或锗硅虚拟衬底引入到MOS晶体管沟道区的应力。它的特征是先在MOS晶体管的栅电极区域淀积原子无序排列的硬度较小的栅材料，之后，采用高温退火，或快速热退火，或激光退火或是快速热退火与激光退火相结合处理，使原子无序排列硬度较小的栅材料变为原子有序排列的硬度较大的栅材料，从而固定由锗硅源漏或锗硅虚拟衬底引入到MOS晶体管沟道区域的应力。本发明工艺简单，与传统的MOS工艺兼容，成本较低，不仅适用于90纳米工艺节点以下的小尺寸器件，还可以推至0.13微米以上的较大尺寸的器件。

Description

一种应力稳定的MOS晶体管的栅的制造方法

所属技术领域

本发明属于半导体器件领域，尤其涉及关于栅的制造方法来稳定锗硅源漏(SiGe S/D)或锗硅虚拟衬底(SiGe Virtual Substrate)引入到金属氧化物半导体(MOS)晶体管沟道区的应力。

背景技术

半导体集成电路自诞生以来，一直按照摩尔定律飞速的发展，器件的特征尺寸已经进入到纳米数量级，随之而来的短沟道效应限制了器件性能的进一步提高。采用应变硅技术可以通过提高半导体器件的载流子迁移率来提高器件的电流驱动能力，而且与现有的工艺技术有良好的兼容性。

在应变硅技术中，MOS晶体管(常称MOS管或MOS器件)沟道区的张应力能够提升电子的迁移率，压应力能够提升空穴的迁移率。一般而言，在N型金属氧化物半导体场效应管(NMOSFET，也就是NMOS)的沟道区引入张应力来提升NMOS器件的性能，在P型金属氧化物半导体场效应管(PMOSFET，也就是PMOS)的沟道区引入压应力来提升PMOS器件的性能。

目前，已经报道了多种应力引入技术，按照应力引入的方式，应变硅技术主要分为局部应变和全局应变。局部应变，是指仅在半导体器件的沟道的区引入应变，如刻蚀停止阻挡层(Contact Etch StopLiners，缩写为CESL)，浅槽隔离(Shallow Trench Isolation，缩写为STI)，应变记忆(Stress Memorization Technique，缩写为SMT)和锗硅源漏(SiGe S/D)等；全局应变，是指在整个晶圆表面外延一层具有不同晶格常数的赝晶层，如绝缘层上的锗硅(SiGe OnInsulator，缩写为SGOI)，绝缘层上的应变硅(Strained Silicon OnInsulator，缩写为SSOI)和锗硅虚拟衬底(SiGe Virtual Substrate)等。一般而言，应变硅技术中采用的应力源主要来自于工艺过程中材料体积的改变，如Si氧化变成SiO₂体积膨胀了2.2倍；薄膜淀积过程中产生的本征应力，如CESL；材料之间因热膨胀系数的差异引入的热失配应力，如STI；材料层之间晶格参数的差异引入的晶格失配应力，如SiGe S/D。

相比本征应力和热失配应力源而言，晶格失配应力往往会由于材料层的亚稳态而导致器件在高温工艺过程中产生应力弛豫，影响器件性能的稳定。例如对SiGe S/D和SiGe Virtual Substrate这类采用SiGe与Si晶格参数的不同引入应力的技术而言，Ge原子会在高温工艺过程中发生扩散，导致SiGe材料层的Ge含量发生变化，也即SiGe材料层处于亚稳态，这会使得引入到器件沟道区的应力产生应力弛豫，影响器件的性能。

发明内容

本发明针对SiGe层的亚稳态对应变硅MOS器件产生的应力弛豫现象，特提供了一种能够稳定MOS晶体管沟道区应力的栅的制造方法。它是通过固定MOS器件沟道区的初始应变来稳定SiGe层引入到沟道区的应力。因此，与通常的通过SiGe S/D引入局部应力和锗硅虚拟衬底引入全局应变的技术相比，采用本发明可获得更加稳定的沟道应力，从而可以使得器件的性能更加稳定。

本发明涉及的稳定SiGe S/D局部应力的MOS器件结构和应力稳定的SiGe Virtual Substrate全局应变MOS器件结构如附图2所示。附图2a：该器件包括有P型半导体衬底11，N阱13，SiGe S/D区15，隔离器件的STI区17，MOS器件应变沟道区16，栅氧化层20，栅极22，侧墙24以及覆盖层30；附图2b：该MOS器件包括有半导体衬底10，线性渐变SiGe缓冲层12，弛豫SiGe层14，MOS器件的应变沟道区(应变硅或应变锗硅层)16，栅氧化层20，栅极22，侧墙24，覆盖层30以及器件的源漏区18。

与已知的通过SiGe与Si晶格失配引入应力的相关技术相比，本发明的不同之处在于，在形成MOS器件的栅极时，分两步制作来完成，第一步在MOS器件的栅极区域淀积具有原子无序排列的硬度较小的非晶栅材料(如非晶硅，α-Si，无定形硅)，然后在栅上淀积一层覆盖层(如SiO2材料，)；第二步将淀积了覆盖层的器件采用高温退火、或快速热退火、或激光退火、或是快速热退火与激光退火相结合处理，使原子无序排列的硬度较小的非晶栅材料变成原子有序排列的硬度较大的多晶栅材料(如非晶硅变为多晶硅)。

本发明的应力固定的原理为非晶材料与多晶材料的硬度的差异。非晶材料硬度较小，在外力作用下能引起较大的应变，而多晶材料硬度较大，在外力作用下不易发生应变。在本发明中，SiGe材料层引入的到沟道中的应力，通过栅氧化层对栅极材料产生应力的作用，使得硬度小的非晶栅电极材料产生较大的应变，在对MOS器件进行退火处理之后，硬度较小的非晶栅电极变为硬度大的多晶栅电极，从而固定了在初始应力状态下产生的应变，稳定了MOS器件沟道区的应力。

由上述可见，本发明提供的具有应力稳定的MOS晶体管的栅的制造方法，在SiGe层由于高温工艺等因素的作用，产生应力弛豫时，仍能很好的保留在应力弛豫之前由SiGe层在沟道区引入的应力，即稳定了MOS器件沟道区的应力，因而避免了SiGe材料层的不稳定性对沟道应力产生的影响。

附图说明

图1，是典型的应变锗硅弛豫缓冲层结构，a图是其基本的结构，b图是由Si原子和Ge原子的晶格失配产生双轴张应变的示意图。其中，1——Si衬底(Si-Sub)，2——线性渐变锗硅缓冲层(Graded SiGebuffer layer，Ge组分从0→x)，3——弛豫锗硅层(Relaxed SiGelayer，Ge组分x)，4——顶部应变硅层(Strained top Si layer)。

图2，是本发明的两个实施例，a图是稳定SiGe S/D局部应力的MOS器件结构的剖面图，b图是应力稳定的SiGe Virtual Substrate全局应变MOS器件结构的剖面图。

下表是本发明对照图2的注序号的含义说明。

序号	含义说明	序号	含义说明
				10	半导体衬底	18	MOS器件源漏区
11	P型半导体衬底	20	栅氧化层

12	线性渐变锗硅缓冲层	22	栅电极
				13	N型阱区	24	侧墙
14	弛豫锗硅层	30	覆盖层
				15	SiGe S/D区	40	双轴应变MOS器件
16	MOS器件应变沟道区	50	PMOSFET
				17	浅槽隔离区

具体实施方式

结合附图，通过下面两个实施例进一步说明本发明。

实施例1，附图2a是稳定SiGe S/D局部应力的MOS器件结构的剖面图。在P型半导体衬底11上形成隔离器件的浅槽隔离区17，之后通过离子注入形成N型阱区13，在栅氧化层20生长之后，淀积原子无序排列的非晶栅材料，并刻蚀形成栅电极22，在形成侧墙24之后，刻蚀器件的S/D区，再通过选择性外延技术生长SiGe材料层，形成SiGe S/D区15，在沟道区引入局部应力，形成应变沟道区16，，然后淀积用于固定栅形状的覆盖层30，接下来将淀积了覆盖层的器件采用高温退火、或快速热退火、或激光退火、或是快速热退火与激光退火相结合处理，使原子无序排列的非晶栅材料变成原子有序排列的多晶栅材料(如非晶硅变为多晶硅)，从而固定住应变沟道区16的应力，接下来按照传统的MOS器件制作工艺完成整个器件的制作。

实施例2，附图2b是栅记忆SiGe虚拟衬底在沟道区引入双轴应变的MOS器件的剖面结构图。按照传统的衬底诱生应变技术：在半导体衬底10上生长一层线性渐变的锗硅缓冲层12，之后生长一层锗组份固定的弛豫锗硅层14，最后生长一层较薄的应变硅层或应变锗硅层作为MOS器件的应变沟道区16，完成SiGe虚拟衬底的制备，在栅氧化层20形成之后，淀积原子无序排列的非晶栅材料，并刻蚀形成栅电极22，在侧墙24形成之后，淀积一层用于固定栅形状的覆盖层30，之后，将淀积了覆盖层的器件采用高温退火、或快速热退火、或激光退火、或是快速热退火与激光退火相结合处理，使原子无序排列的非晶栅材料变成原子有序排列的多晶栅材料(如非晶硅变为多晶硅)，从而固定住应变沟道区16的应力，接下来按照传统的MOS器件制作工艺完成整个器件的制作。

申明：本发明的实施方式仅为示意性，并不意味着本发明仅限于此实施方案，或是最佳实施方案。例如本发明硬度较小的栅材料，并不仅局限于非晶硅，还可以是非晶的SiGe、非晶的Ge等；硬度小的栅也不局限于采用淀积的方法直接形成，也可以是采用大剂量的重离子注入硬度大的栅材料形成的；沟道区的应力也可以是处于亚稳态的嵌入式SiC源漏引入的张应力。

Claims

1.一种应力稳定的MOS晶体管的栅的制造方法，其特征在于在形成MOS器件的栅极时，首先在MOS器件的栅极区域淀积具有原子无序排列的硬度较小的非晶栅材料，再在栅上淀积一层覆盖层，之后，对该器件采用高温退火、或快速热退火、或激光退火、或是快速热退火与激光退火相结合处理，使原子无序排列的硬度较小的非晶栅材料变成原子有序排列的硬度较大的多晶栅材料。主要制作步骤如下：

①应力的引入与栅材料的淀积：对SiGe S/D引入局部应力的技术而言，按照传统的MOS器件制作工艺流程直到栅氧化层(20)形成，之后淀积原子无序排列的硬度较小的非晶栅材料，并刻蚀形成栅电极(22)，在形成侧墙(24)之后，刻蚀S/D区域，并通过选择性外延技术生长SiGe材料层，形成SiGe S/D区(15)，引入局部应力，形成MOS器件的应变沟道区(16)，对SiGe虚拟衬底引入全局应变技术而言，按照传统的SiGe虚拟衬底制备技术，在半导体衬底(10)上生长一层线性渐变的锗硅缓冲层(12)、弛豫锗硅层(14)及较薄的应变硅或应变锗硅层形成MOS器件的应变沟道区(16)，之后生长栅氧化层(20)，淀积原子无序排列的硬度较小的非晶栅材料，并刻蚀形成栅电极(22)，接着形成侧墙(24)；

②改变栅材料的性质：在制备好侧墙(24)的器件上淀积一层覆盖层(30)，之后将器件进行退火处理，使原子无序排列的硬度较小的非晶栅转变为原子有序排列的硬度较大的多晶栅，从而固定应变沟道区(16)的应力；

③按照传统的MOS器件制作工艺完成整个器件的制作。

2.根据权利要求1所述的一种应力稳定的MOS晶体管的栅的制造方法，其特征是淀积的原子无序排列的硬度较小的栅材料，可采用非晶硅、α-Si、无定形硅、非晶锗硅或非晶锗。

3.根据权利要求1所述的一种应力稳定的MOS晶体管的栅的制造方法，其特征是原子无序排列的硬度较小的栅材料可以采用淀积的方法直接形成，也可以采用大剂量的重离子注入原子排列有序硬度大的栅材料形成的。

4.根据权利要求1所述的一种应力稳定的MOS晶体管的栅的制造方法，其特征是沟道区的应变也可以是处于亚稳态的嵌入式SiC源漏引入。