KR20180042847A - 불균일 트렌치 산화물 층을 갖는 반도체 디바이스 - Google Patents

불균일 트렌치 산화물 층을 갖는 반도체 디바이스 Download PDF

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Abstract

반도체 디바이스는 에피택셜 층에 형성된 트렌치 및 트렌치의 측벽을 라이닝하는 산화물 층을 포함한다. 산화물 층의 두께는, 트렌치의 상부로 향하는 산화물 층의 두께가 트렌치의 저부로 향하는 것보다 더 얇도록, 불균일하다. 에피택셜 층은 불균일 도판트 농도를 가질 수 있되, 도판트 농도는 산화물 층의 두께에 따라 달라진다.

Description

불균일 트렌치 산화물 층을 갖는 반도체 디바이스
항복 전압(breakdown voltage)은 역 전압 조건 하에서 파괴에 견딜 수 있는 반도체 디바이스(예컨대, 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET) 디바이스)의 능력의 표시를 제공한다. 에너지 효율적 전력 변환 시스템을 실현하기 위해, 전력 MOSFET(예컨대, 중간 내지 높은 전압 레벨을 취급하도록 설계된 MOSFET)은 낮은 전도 손실을 가져야 한다. 전도 손실은 RDS(온), 드레인과 소스 간 온-상태 저항(on-state resistance)을 감소시킴으로써 낮춰질 수 있다. 그렇지만, RDS(온)을 감소시키는 것은 항복 전압에 악영향을 미친다.
MOSFET에서의 드리프트 영역은 에피택셜(에피) 기술에 의해 성장된 비교적 높은 저항률 층이고, 그리고 항복 전압 및 온-상태 저항과 같은 전기적 특성을 위한 특정 값을 달성하도록 설계된다. 중간 전압(예컨대, 100 V) 내지 높은 전압(예컨대, 600 V) 디바이스에 대해, 온-상태 저항의 대부분은 드리프트 영역 저항으로부터 유래한다. 예컨대, 200 V 디바이스에 대해, 분석은 총 온-상태 저항의 88 퍼센트가 드리프트 영역 저항에 기인하는 한편, 6 퍼센트만이 채널 저항에 기인하고, 5 퍼센트가 패키지 저항에 기인하고, 그리고 1 퍼센트가 기판 저항에 기인함을 보여준다. 결과적으로, 드리프트 영역 저항을 감소시키는 것은 총 온-상태 저항을 감소시키는데 유의미한 기여를 할 수 있다.
그러나, 에피택셜 층의 드리프트 영역에서의 저항률 감소는 RDS(온)에 긍정적으로 영향을 미칠 수 있기는 하지만, 관용적으로 그러한 감소는 위에서 언급된 바와 같이 항복 전압이 부정적으로 영향을 받을 것으로 예상될 것임을 의미한다.
따라서, 드리프트 영역에서의 저항률 감소를 제공하고 그리하여 온-상태 저항을 낮추지만, 항복 전압에 부정적으로 충격을 주지 않는 반도체 디바이스(예컨대, MOSFET)가 가치 있을 것이다.
개관하면, 본 발명에 따른 실시형태는, 국한되는 것은 아니지만, 국한되는 것은 아니지만 이중 트렌치(dual trench) MOSFET을 포함하는 전력 MOSFET과 같은 반도체 디바이스에 관한 것으로서, 소스 전극에 연결되는 트렌치를 라이닝하는 불균일 산화물 층을 갖는다. 그러한 디바이스는 드리프트 영역에서의 더 낮은 저항률 및 더 낮은 온-상태 저항을 가질 것이지만 관용적 그러나 필적하였을 MOSFET과 동일한 또는 대략 동일한 항복 전압을 가질 것이다.
더 구체적으로, 일 실시형태에서, 반도체 디바이스는 기판 층에 인접하여 배치된 에피택셜 층 및 에피택셜 층에 형성된 트렌치를 포함한다. 산화물 층은 트렌치의 각각의 측벽을 라이닝한다. 트렌치는 소스 전극에 연결되는 폴리실리콘과 같은 재료로 채워진다. 산화물 층은 각각의 트렌치의 측벽을 따라 불균일 두께를 갖는다. 예컨대, 트렌치의 저부로부터의 제1 거리에서의 산화물 층의 두께는 저부에서의 산화물 층의 두께보다 더 작고, 그리고 (제1 거리보다 더 큰) 저부로부터의 제2 거리에서의 산화물 층의 두께는 제1 거리에서의 산화물 층의 두께보다 더 작다. 일반적으로, 본 발명에 따른 실시형태에서, 산화물 층은 트렌치의 상부에서 또는 그 가까이에서 가장 얇고, 그리고 트렌치의 저부로 향하여 더 두껍다.
일 실시형태에서, 에피택셜 층은 불균일 도판트 농도를 갖는다. 그러한 일 실시형태에서, 도판트 농도는 산화물 층의 두께에 따라 달라진다. 더 구체적으로, 일 실시형태에서, 도판트 농도는 산화물 층이 더 얇은 곳에서 더 높고, 그리고 산화물 층이 더 두꺼운 곳에서 더 낮다. 그리하여, 위 예에서, 제1 거리에서의 도판트 농도는 제2 거리에서의 도판트 농도보다 더 작다.
본 발명에 따른 실시형태에서의 트렌치에서의 불균일 산화물 층 두께는 산화물 층의 두께에 따라 에피택셜 층에서의 도판트 농도를 맞춤으로써 에피택셜 층에서의 드리프트 영역에서의 전하 균형을 개선하여, 동일한 항복 전압에서 온-상태 저항 감소(개선)를 초래할 기회를 제공한다.
본 발명에 따른 실시형태의 이들 및 다른 목적 및 이점은 당업자에 의해, 다양한 도면에서 예시되는, 이하의 상세한 설명을 읽은 후 인식될 것이다.
본 명세서에 편입되어 그 일부분을 형성하는 수반 도면은 본 발명의 실시형태를 예시하고, 그 설명과 함께, 본 발명의 원리를 설명하는 역할을 한다. 유사한 번호는 도면 및 명세서 곳곳에서 유사한 요소를 나타낸다. 도면은 축척대로 그려진 것은 아닐 수 있다.
도 1a는 본 발명에 따른 일 실시형태에서 반도체 디바이스의 일부의 일례의 예시도,
도 1b는 본 발명에 따른 일 실시형태에서 반도체 디바이스의 일부의 일례의 예시도,
도 2는 본 발명에 따른 일 실시형태에서 반도체 디바이스의 일부의 일례의 예시도,
도 3은 본 발명에 따른 일 실시형태에서 반도체 디바이스의 일부의 일례의 예시도,
도 4는 본 발명에 따른 일 실시형태에서 반도체 디바이스의 일부의 일례의 예시도,
도 5는 본 발명에 따른 일 실시형태에서 디바이스를 제조하기 위한 동작의 일례의 순서도, 및
도 6, 도 7, 도 8, 도 9, 도 10, 도 11, 도 12 및 도 13은 본 발명에 따른 일 실시형태에서 제조 프로세스의 다양한 단계에서의 반도체 디바이스의 일부의 예시도.
본 발명의 이하의 상세한 설명에서는, 본 발명의 철저한 이해를 제공하기 위해 수많은 특정 상세가 제시된다. 그렇지만, 본 발명이 이들 특정 상세 없이 또는 그 균등물로 실시될 수 있음을 당업자는 인식할 것이다. 다른 사례에서, 주지의 방법, 프로시저, 컴포넌트, 및 회로는 본 발명의 태양을 불필요하게 모호하게 하지 않도록 상세히 설명되지는 않았다.
뒤따르는 상세한 설명 중 일부 부분은 프로시저, 논리 블록, 프로세싱, 및 반도체 디바이스를 제조하기 위한 동작의 다른 기호 표현의 관점에서 제시된다. 이들 설명 및 표현은 반도체 디바이스 제조 분야에서의 당업자에 의해 그들 작업의 요지를 그 분야에서의 다른 당업자에게 가장 효과적으로 전하는데 사용되는 수단이다. 본 출원에서, 프로시저, 논리 블록, 프로세스 등은 소망 결과에 이르는 명령 또는 단계의 자기-일관 시퀀스라고 생각된다. 단계는 물리량의 물리적 조작을 필요로 하는 것들이다. 그렇지만, 이들 또는 유사한 용어 전부는 적합한 물리량과 연관되어야 하고 그리고 이들 물리량에 붙은 편리한 라벨에 불과함을 유념해야 한다. 이하의 논의로부터 분명한 바와 같이 특히 달리 서술되지 않는 한, 본 출원의 곳곳에서, "형성", "수행", "산출", "퇴적", "에칭", "부가", "제거" 등과 같은 용어를 이용하는 논의는 반도체 디바이스 제조의 동작 및 프로세스(예컨대, 도 5의 프로세스(500))를 지칭한다고 인식된다.
도면은 반드시 축척대로 그려진 것은 아니고, 그리고 묘사된 디바이스 및 구조는 물론 또한 그들 구조를 형성하는 다양한 층의 일부만이 도시된다고 이해된다. 논의 및 예시의 단순화를 위해, 프로세스는 하나 또는 2개의 디바이스 또는 구조에 대해 설명되지만, 실제로는 하나 또는 2개보다 많은 디바이스 또는 구조가 형성될 수 있다.
용어 "채널"은 여기에서는 용인된 방식으로 사용된다. 즉, 전류는 MOSFET 내에서 채널에서, 소스 커넥션으로부터 드레인 커넥션으로, 이동한다. 채널은 n-형 또는 p-형 반도체 재료 중 어느 것으로 제작될 수 있다; 따라서, MOSFET은 n-채널 또는 p-채널 디바이스 중 어느 것으로서 특정된다. 본 개시는 n-채널 디바이스의 맥락에서 제시된다; 그렇지만, 본 발명에 따른 실시형태는 그렇게 한정되지는 않는다. 즉, 여기에서 설명된 특징은 p-채널 디바이스에서 이용될 수 있다. 본 개시는, 논의에서, n-형 도판트 및 재료를 대응하는 p-형 도판트 및 재료로 대체함으로써 p-채널 디바이스로 쉽게 매핑될 수 있고, 그 역도 마찬가지이다.
여기에서 사용될 때, 문자 "n"는 n-형 도판트를 지칭하고 그리고 문자 "p"는 p-형 도판트를 지칭한다. 플러스 부호 "+" 또는 마이너스 부호 "-"는, 각각, 도판트의 상대적으로 높은 또는 상대적으로 낮은 농도를 표현하도록 사용된다. 예컨대, "n+"는, "n-"보다 더 높은 농도의 n-형 도판트를 표시할, "n"보다 더 높은 농도의 n-형 도판트를 표시할 것이다.
일반적으로, 용어 "트렌치"는 당업계에서, 예컨대, 에피택셜(에피) 층에 형성되는 빈 트렌치를 지칭하도록 사용되고, 그리고 또한 보통은 하나 이상의 재료로 부분적으로 또는 완전히 채워지는 트렌치를 지칭하도록 사용된다. 용어 "트렌치 구조"는 여기에서 때로는 채워진 또는 부분적으로 채워진 트렌치를 빈 또는 채워지지 않은 트렌치와 구별하도록 사용될 수 있다. 다른 때, 이들 용어가 사용되고 있는 방식은 주위 논의의 맥락으로부터 분명할 것이다.
도 1a는 본 발명에 따른 일 실시형태에서 반도체 디바이스(100)의 일부의 일례의 단면도이다. 도 1a의 예에서, 디바이스(100)는 기판 층(5) 위에 그리고 그에 인접하여 형성된 에피택셜 층(15)(예컨대, n-형 에피택셜 층)을 포함한다. 디바이스(100)는 또한 에피택셜 층(15)에 형성되는 제1 트렌치(30)에 형성된 제1 트렌치 구조(31)를 포함하고, 그리고 또한 에피택셜 층에 형성되는 제2 트렌치(32)에 형성된 제2 트렌치 구조(33)를 포함한다.
본 발명에 따른 실시형태에서, 트렌치(30)는 산화물 층(21)으로 라이닝되고, 그리고 트렌치(32)는 산화물 층(22)으로 라이닝된다. 산화물 층(21, 22)은 차폐 산화물이라고 지칭될 수 있다. 산화물 층(21)은 트렌치(30)의 저부 및 측벽을 라이닝하고, 그리고 산화물 층(22)은 트렌치(32)의 저부 및 측벽을 라이닝한다.
도 1a 실시형태에서, 산화물 층(21, 22) 내 볼륨은, 각각, 트렌치 구조(31, 33)를 형성하기 위한 재료로 채워진다. 일 실시형태에서, 재료는 폴리실리콘 재료이다. 일 실시형태에서, 트렌치 구조(31, 33)에서의 재료는 소스 전극(81)에 연결된다. 따라서, 트렌치 구조(31, 33)는 소스 트렌치라고 지칭될 수 있다.
본 발명에 따른 실시형태에서는, 산화물 층(21, 22)이 트렌치(30, 32)의 측벽을 따라 불균일 두께를 갖는다는 것이 유의미하다. 예컨대, 도 1a 실시형태에서, 트렌치 구조(31)의 저부로부터 제1 거리(d1)에서의 산화물 층(21)의 두께(x1)는 저부에서의 산화물 층의 두께보다 더 작고, 그리고 저부로부터 제2 거리(d2)(제2 거리는 제1 거리보다 더 큼)에서의 산화물 층의 두께(x2)는 제1 거리에서의 산화물 층의 두께보다 더 작다. 산화물 층(22)의 두께는 유사하게 설명될 수 있다.
도 1a 실시형태에서, 산화물 층(21, 22)은 트렌치(30, 32)의 저부로부터의 거리의 함수로서 더 얇아진다. 환언하면, 도 1a 실시형태에서, 산화물 층(21)의 두께는 거리(d1)와 거리(d2) 사이에서 또는 d2부터 트렌치(30)의 상부까지 일정 또는 균일하지 않다. 산화물 층(22)의 두께는 유사하게 설명될 수 있다.
일 실시형태에서, 산화물 층(21)의 두께는 거리(d1)와 거리(d2) 사이에서 선형으로 감소한다. 즉, 산화물 층(21)의 두께는 본질적으로 d1으로부터 d2로까지 그려진 직선을 사용하여 표현될 수 있다. 산화물 층(21)의 두께는 도 1a의 예에서 도시된 바와 같이 거리(d2) 너머로 선형으로 감소하기를 계속할 수 있다. 산화물 층(22)의 두께는 유사하게 설명될 수 있다.
그렇지만, 산화물 층의 두께는 트렌치의 저부로부터의 거리가 증가함에 따라 반드시 선형으로 감소할 필요는 없다. 산화물 층은 다른 프로파일(단면)을 가질 수 있다. 일반적으로, 산화물 층은 트렌치의 상부에서 또는 그 가까이에서 가장 얇고, 그리고 트렌치의 저부로 향하여 더 두껍다.
도 1a의 예에서는, 트렌치 구조(31, 33)의 사이에(그에 인접하여) 구조 또는 디바이스가 형성된다. 일 실시형태에서, 구조/디바이스는 재료(예컨대, 산화물 및 폴리실리콘)로 채워진 트렌치(51), 바디 영역(61, 62)(예컨대, p-형 바디 영역), 및 소스 영역(71, 72)(예컨대, n-형 소스 영역)을 포함한다. 일 실시형태에서, 트렌치(51)에서의 재료는 유전체 영역(41)에 의해 소스 전극(81)으로부터 차폐(절연)된다. 트렌치 구조(31, 33) 사이의 특정 유형의 구조/디바이스가 도 1a에서 그리고 아래 다른 도면(예컨대, 도 1b, 도 2 및 도 3)에서 도시되기는 하지만, 본 발명에 따른 실시형태는 그렇게 한정되지는 않는다. 예컨대, 구조/디바이스는 도면에서 도시된 유형의 구조/디바이스 대신 소정 유형의 쇼트키(Schottky) 디바이스 또는 절연-게이트 양극성 트랜지스터(IGBT)일 수 있다.
본 발명에 따른 실시형태에서, 에피택셜 층(15)의 설계는 산화물 층(21, 22)의 불균일 두께를 보완하도록 맞춰질 수 있다. 더 구체적으로, 에피택셜 층(15)은 불균일 도판트 농도를 가질 수 있되, 도판트 농도는 산화물 층의 두께에 따라 달라진다. 그리하여, 본 발명에 따른 실시형태에서 트렌치에서의 불균일 산화물 층 두께는, 드리프트 영역에서의 저항률을 감소시키고 그리하여 총 온-상태 저항을 감소(및 개선)시키기 위해, 드리프트 영역(바디 영역(61, 62) 아래의 그리고 트렌치 구조(31, 33) 사이의 에피택셜 층에서의 영역)에서 도판트 농도를 튜닝하고 전하 균형을 개선할 기회를 제공한다. 본 발명에 따른 실시형태에서는, 항복 전압에 영향을 미치지 않고 온-상태 저항이 감소될 수 있다는 것이 중요하다.
도 1b는 본 발명에 따른 일 실시형태에서 반도체 디바이스(150)의 일부의 일례의 단면도로서, 거기서 도판트 농도는 산화물 층의 두께에 따라 달라진다. 도 1b의 예에서, 에피택셜 층(15)은 3개의 부분-층 또는 영역(10, 11, 12)을 포함한다. 일 실시형태에서, 부분-층(10, 11, 12)의 각각은 인접하는 트렌치 구조(31, 33) 사이에서 거리 전체를 가로질러 뻗어 있다.
도 1b의 예에서, 영역(10)은 트렌치 구조(31, 33)의 저부 부분에 대응(이웃 또는 인접)하고, 영역(11)은 거리(d1)에 대응하고, 그리고 영역(12)은 거리(d2)에 대응한다. 용어 "에 대응한다"는, 위에서 그리고 이하에서 사용될 때, 영역(10)이 트렌치 구조(31, 33)의 저부와 겹치고, 영역(11)이 두께(x2)보다 더 큰 두께를 갖는 산화물 층(21, 22)의 부분과 겹치고, 그리고 영역(12)이 두께(x1)보다 더 작은 두께를 갖는 산화물 층(21, 22)의 부분과 겹침을 의미한다.
도 1b의 예에서, 영역(10)에서의 도판트 농도(예컨대, n-)는 영역(11)에서의 도판트 농도(예컨대, n)보다 더 작고, 그리고 영역(11)에서의 도판트 농도는 영역(12)에서의 도판트 농도(예컨대, n+)보다 더 작다. 그렇지만, 본 발명에 따른 실시형태는 그렇게 한정되지는 않는다. 즉, 도판트 농도는 방금 설명된 바와 같이 깊이에 따라 반드시 감소할 필요는 없다. 일반적으로, 도판트 농도는 산화물 층이 더 얇은 곳에서 더 높고, 그리고 산화물 층이 더 두꺼운 곳에서 더 낮다. 그리하여, 에피택셜 층(15)의 다른 영역에서의 상대적 도판트 농도는 산화물 층(21, 22)의 대응하는 두께에 종속하여 서로보다 더 작거나, 같거나, 더 클 수 있다. 3개의 도판트 농도 레벨/영역이 도 1b에서 그리고 아래 다른 도면(예컨대, 도 2 및 도 3)에서 설명되기는 하지만, 본 발명은 그렇게 한정되지는 않는다; 3개보다 더 많거나 더 적은 도판트 농도 레벨/영역이 있을 수 있다.
관용적 디바이스 대 디바이스(150)의 분석에 의하면, 관용적 디바이스는 220 V의 항복 전압 및 12.5 마이크로-옴(mΩ)의 온-상태 저항을 갖는 한편, 디바이스(150)는 220 V의 항복 전압 및 9.7 mΩ의 온-상태 저항을 갖는다. 그리하여, 본 발명에 따른 실시형태는 관용적 디바이스에 비해 동일한 항복 전압으로 22 퍼센트만큼 온-상태 저항을 개선할 수 있다.
도 2는 본 발명에 따른 일 실시형태에서 반도체 디바이스(200)의 일부의 일례의 단면도이다. 도 2의 예에서, 산화물 층(23, 24)은 계단형이다. 더 구체적으로, 예컨대, 산화물 층(23)은 트렌치 구조(31)의 저부 위에 있는 지점(A)부터 제1 거리(d1)까지 균일한 제1 두께(x1)를, 거리(d1)부터 제2 거리(d2)까지 균일한 제2 두께(x2)를, 거리(d2)부터 제3 거리(d3)까지 균일한 제3 두께(x3)를, 그리고 거리(d3)부터 트렌치 구조(31)의 상부 표면까지 균일한 제4 두께(x4)를 갖되, x1은 x4보다 더 큰 x3보다 더 큰 x2보다 더 크다. 도 2에서 도시된 수보다 더 많거나 더 적은 수의 계단이 있을 수 있다. 거리(d1, d2, d3, d4)는 같을 수도 있고 같지 않을 수도 있다. 산화물 층(24)의 두께는 유사하게 설명될 수 있다.
도 1b의 예처럼, 디바이스(200)는 도 2에서 도시된 바와 같이 에피택셜 층에서 불균일 도판트 농도를 가질 수 있다.
도 1a, 도 1b 및 도 2의 디바이스의 특징은 조합될 수 있다. 구체적으로, 도 2를 참조하면, 대신 산화물 층(23, 24)의 균일한 두께 부분 중 하나, 일부 또는 전부는 트렌치 구조(31)의 저부로부터의 거리에 따라 감소(예컨대, 선형으로 감소)하고 있을 수 있다. 예컨대, 거리(d1)의 길이를 가로지르는 산화물 층(23)의 부분의 두께는 저부로부터의 거리가 증가함에 따라 감소할 수 있다; 예컨대, 그 부분에서의 두께는 거리(d1)를 가로질러 x1으로부터 x2로까지 선형으로 감소할 수 있다. 유사하게, 산화물 층(23)의 다른 부분의 각각의 두께는 균일할 수 있거나 또는 저부로부터의 거리가 증가함에 따라 감소(예컨대, 선형으로 감소)할 수 있다. 산화물 층(24)의 두께는 유사하게 설명될 수 있다.
또한, 하나의 부분의 변화율(예컨대, 기울기)은 다른 부분의 것과는 다를 수 있다. 예컨대, 산화물 층(23)의 두께는 거리(d2)를 가로질러 감소할 수 있고, 그리고 또한 거리(d3)를 가로질러 선형으로 감소할 수 있지만, d2를 가로질러 두께가 감소하는 비율은 d3를 가로질러 두께가 감소하는 비율과는 다를 수 있다.
도 3은 본 발명에 따른 일 실시형태에서 반도체 디바이스(300)의 일부의 일례의 단면도이다. 도 3의 예에서는, 단지 단일의 계단만이 있다. 더 구체적으로, 예컨대, 산화물 층(25)은 트렌치 구조(31)의 저부 위에 있는 지점(A)부터 제1 거리(d1)까지 균일한 제1 두께(x1)를, 그리고 d1부터 제2 거리(d2)까지 균일한 제2 두께(x2)를 갖되, x1은 x2보다 더 크다. 산화물 층(26)의 두께는 유사하게 설명될 수 있다.
위의 예처럼, 디바이스(300)는 도 3에서 도시된 바와 같이 에피택셜 층에서 불균일 도판트 농도를 가질 수 있다. 또한, 위에서 설명된 특징은 디바이스(300)의 특징과 조합될 수 있다. 구체적으로, 대신 산화물 층(25, 26)의 균일한 두께 부분 중 하나 또는 양자는 트렌치 구조(31)의 저부로부터의 거리에 따라 감소(예컨대, 선형으로 감소)하고 있을 수 있다. 예컨대, 거리(d1)의 길이를 따른 산화물 층(25)의 부분의 두께는 저부로부터의 거리가 증가함에 따라 감소할 수 있다; 예컨대, 그 부분에서의 두께는 거리(d1)를 가로질러 x1으로부터 x2로까지 선형으로 감소할 수 있다. 산화물 층(26)의 두께는 유사하게 설명될 수 있다.
그리하여, 일반적으로 그리고 도 4를 참조하면, 산화물 층은 트렌치(30)의 저부 및 제1 및 제2 측벽을 라이닝한다. 산화물 층은, 본질적으로, 적어도 다음을 포함한다: 하나의 측벽으로부터 다른 하나로까지 트렌치(30)의 저부에 걸쳐 이어지는 제1 부분(42); 제1 부분의 경계로부터 측벽을 따라 특정 높이로까지 뻗어 있는 제2 부분(43); 및 제2 부분의 경계로부터 측벽을 따라 뻗어 있는 제3 부분(44). 산화물 층은 제2 부분(43)에서 제1 두께(예컨대, x1)를 그리고 제3 부분(44)에서 제2 두께(예컨대, x2)를 갖되, 제2 두께는 제1 두께보다 더 작다. 제1 두께(x1)는 반드시 제2 부분(43)의 길이 전체를 따라 뻗어 있지는 않다; 즉, 제2 부분(43)의 두께는 반드시 균일하지는 않고, 트렌치(30)의 저부로부터의 거리가 증가함에 따라 감소할 수 있다. 제2 두께(x2)는 유사하게 설명될 수 있다.
더욱, 일 실시형태에서, 에피택셜 층은 산화물 층의 제1 부분(42)과 이웃하는 제1 영역(10), 산화물 층의 제2 부분(43)과 이웃하는 제2 영역(11), 및 산화물 층의 제3 부분(44)과 이웃하는 제3 영역(12)을 포함한다. 일 실시형태에서, 제1 영역(10)은 제1 도판트 농도를 갖고, 제2 영역(11)은 제2 도판트 농도를 갖고, 그리고 제3 영역(12)은 제3 도판트 농도를 갖는다. 그러한 일 실시형태에서, 제3 도판트 농도(예컨대, n+)는 제2 도판트 농도(예컨대, n)보다 더 크고, 제2 도판트 농도는 제1 도판트 농도(예컨대, n-)보다 더 크다.
도 5는 본 발명에 따른 일 실시형태에서 디바이스를 제조하기 위한 방법의 순서도(500)이다. 별개의 블록으로서 설명된 동작은 동일한 프로세스 단계에서(즉, 선행 프로세스 단계 후에 그리고 다음 프로세스 단계 전에, 동일한 시간 구간에서) 조합 및 수행될 수 있다. 또한, 동작은 아래에서 설명되는 순서와는 다른 순서로 수행될 수 있다. 더욱, 제조 프로세스 및 단계는 여기에서 논의된 프로세스 및 단계와 함께 수행될 수 있다; 즉, 여기에서 도시 및 설명된 단계 전에, 사이에, 그리고/또는 후에 여러 프로세스 단계가 있을 수 있다. 본 발명에 따른 실시형태는 이들 다른(아마 관용적) 프로세스 및 단계와 함께 그것들을 상당히 교란하지 않고 구현될 수 있다는 것이 중요하다. 일반적으로 말하면, 본 발명에 따른 실시형태는 주변 프로세스 및 단계에 상당히 영향을 미치지 않고 관용적 프로세스의 부분을 대신할 수 있다. 또한, 도 5는 단일 트렌치 및 트렌치 구조의 맥락에서 논의된다; 그렇지만, 다수의 트렌치 및 트렌치 구조가 병행 제조될 수 있다.
도 5의 블록(502)에서, 그리고 도 6을 참조하면, 트렌치(30)는 기판(5) 위에 형성된 에피택셜 층(15)에서 에칭된다. 일 실시형태에서, 트렌치(30)는 산화물 하드 마스크 또는 실리콘 질화물 또는 포토레지스트와 같은 어떤 다른 마스킹 재료를 통해 에칭된다. 마스킹 재료는 그 후 제거된다.
도 5의 블록(504)에서, 도 7을 참조하면, 산화물 층(75)은 저부를 가로질러 그리고 트렌치(30)의 측벽을 따라 그리고 또한 에피택셜 층(15)의 상위 표면 위에 퇴적 또는 성장된다. 산화물 층(75)의 두께는 요구되는 항복 전압 정격에 의해 결정된다. 예컨대, 산화물 층(75)의 두께는 200 V 정격 디바이스에 대해 약 0.7 마이크로미터(㎛)이다. 일 실시형태에서, 산화물 층(75)은 도 7의 예에서 도시된 바와 같이 트렌치(30)의 측벽을 따라 균일한 두께를 갖는다. 다른 실시형태에서, 산화물 층(75)은 불균일 두께를 갖는다; 즉, 산화물 층의 두께는 트렌치(30)의 저부로 향하여 더 두껍고 그리고 트렌치의 저부로부터의 거리가 증가함에 따라 더 얇아진다. 후자의 실시형태에서, 산화물 층(75)의 두께는 트렌치(30)의 저부로부터의 거리가 증가함에 따라 선형으로 감소한다.
도 5의 블록(506)에서, 도 8을 참조하면, 트렌치(30)는 도핑된 폴리실리콘과 같은 재료(85)로 특정된 깊이까지 채워진다. 일 실시형태에서, 재료(85)는 특정된 깊이를 지나 퇴적되고, 그 후 특정된 깊이까지 에칭 백 된다. 도핑된 폴리실리콘을 퇴적시키는 대신, 폴리실리콘은 퇴적되고 그 후 POCl3(옥시염화인) 또는 인 이식 및 주입을 사용하여 주지의 방법에 의해 도핑될 수 있다.
도 5의 블록(508)에서, 도 9를 참조하면, 산화물 층(75)은 특정된 깊이(트렌치(30)의 저부로부터 측정된 거리(d1))까지 에칭 백 된다. 본질적으로, 재료(85)는, 산화물 층의 하위 부분이 에칭 백 되지 않도록, 산화물 층(75)의 하위 부분(91)을 마스킹한다. 일 실시형태에서, 산화물 층(75)의 일부만이 상위 부분(92)에서 제거된다. 결과로서, 산화물 층(75)의 상위 부분(92)의 두께(x2)는 산화물 층의 하위 부분(91)의 두께(x1)보다 더 작다.
도 5의 블록(510)에서, 도 10을 참조하면, 블록(506) 및/또는 블록(508)의 동작은 산화물 층(75)에 대한 소망 프로파일을 달성하도록 반복된다.
더 구체적으로, 트렌치(30)의 잔여 볼륨의 일부 또는 전부는 위 블록(506)에서 퇴적된 동일한 재료(85)로 채워진다. 잔여 볼륨의 일부만이 위 블록(506)의 동작과 유사하게 채워지면, 산화물 층(75)의 노출된 부분은, 블록(508)의 동작과 유사하게, 산화물 층의 그 부분을 더 얇게 하도록 재차 에칭 백될 수 있다.
일반적으로, 트렌치(30)가 재료(85)로 완전히 채워지기 전에, 블록(506, 508)의 동작은 산화물 층(75)에 대한 소망 프로파일(단면)을 달성하는데 필요한 만큼 많은 횟수 반복될 수 있다. 예컨대, 블록(506, 508)의 동작은 도 2의 예에서의 프로파일을 달성하도록 3회 수행될 수 있다. 산화물 층(75)의 두께에서 단일 계단만이 (예컨대, 도 3의 예에서와 같이) 형성되어야 하면, 그때 트렌치(30)의 잔여 볼륨은 산화물 층이 블록(508)에서 단일 횟수 에칭 백 된 후에 채워진다.
트렌치(30)가 완전히 채워지고 나면, 트렌치(30)에서의 재료(필러 재료(filler material)(85) 및 산화물 층(75))의 상부 표면이 인접하는 표면과 같은 평면으로 되도록, 예컨대, CMP(화학적 기계적 평탄화 또는 연마)를 사용하여 과잉 재료가 제거될 수 있다.
도 5의 블록(512)에서, 도 11을 참조하면, 일 실시형태에서, 위에서 설명된 바와 같이, 도판트는, 에피택셜 층의 일부 영역에서의 도판트의 농도를 에피택셜 층의 다른 영역에 비해 증가시키기 위해, 하나 이상의 프로세스 단계에서 에피택셜 층(15)에 부가된다. 예컨대, 일 실시형태에서, 부가적 도판트는 영역(11, 12)에 대응하는 에피택셜 층(15)의 영역에, 그들의 도판트 농도를 영역(10)에 비해 증가시키기 위해, 주입될 수 있다. 그 후, 부가적 도판트는 영역(12)에, 그 도판트 농도를 영역(11)에 비해 증가시키기 위해, 재차 주입될 수 있다.
그렇지만, 본 발명에 따른 실시형태는 도 11의 예로 한정되지는 않는다. 일반적으로, 여기에서 앞서 설명된 바와 같이, 도판트는 에피택셜 층에서 도판트의 불균일 농도를 산출하도록 에피택셜 층(15)에 부가되되, 농도는 산화물 층(75)의 두께에 따라 달라진다. 더 구체적으로, 도판트 농도는 산화물 층(75)의 더 얇은 부분에 인접하는 에피택셜 층(15)의 영역에서 더 높을 수 있고, 그리고 도판트 농도는 산화물 층의 더 두꺼운 부분에 인접하는 에피택셜 층의 영역에서 더 낮을 수 있다.
또한, 에피택셜 층(15)에서의 다양한 도판트 농도는 순서도(500)에 포함된 다른 동작이 수행되기 전의, 후의, 또는 동안의 어느 시점에서라도 도입될 수 있다. 예컨대, 에피택셜 층(15)은 트렌치(30)가 에칭되기 전에 도핑될 수 있다; 즉, 트렌치는 이미 도핑된 에피택셜 층에서 에칭될 수 있다.
도 5의 블록(514)에서, 도 12를 참조하면, 트렌치(30)에 인접하는 영역(120)에 디바이스 또는 구조가 형성된다. 일 실시형태에서는, 트렌치(30)보다 더 얕은 제2 트렌치(51)(예컨대, 게이트 트렌치)가 형성되고, 산화물 층(도시되지 않음)이 제2 트렌치의 내측에 성장되고, 재료(예컨대, 폴리실리콘)가 제2 트렌치의 내측에 부가되고, 과잉 재료가 예컨대 CMP를 사용하여 제거되고, 바디 영역(61, 62)이 형성되고, 그리고 소스 영역(71, 72)이 형성된다.
도 5의 블록(516)에서, 도 13을 참조하면, 소스 영역(71, 72)에 대한 개구부가 형성되고, 트렌치(51)를 포함하는 트렌치 구조 위에 유전체 영역(41)이 형성되고, 그리고 소스 트렌치에서의 재료(85)는 물론 또한 바디 영역(61, 62) 및 소스 영역(71, 72)과 접촉하여 소스 전극(81)을 형성하도록 금속 층이 퇴적된다.
반도체 디바이스 및 반도체 디바이스 제조 방법의 실시형태가 그렇게 설명된다. 이들 실시형태에서, 국한되는 것은 아니지만, 국한되는 것은 아니지만 이중 트렌치 MOSFET을 포함하는 전력 MOSFET과 같은 반도체 디바이스는 소스 전극에 연결되는 트렌치를 라이닝하는 불균일 산화물 층을 갖는다. 그러한 디바이스는 관용적 디바이스에 비해 드리프트 영역에서의 더 낮은 저항률 및 더 낮은 온-상태 저항을 가질 것이지만 동일한 또는 대략 동일한 항복 전압을 가질 것이다.
여기에서 설명된 특징은 (예컨대, 100 내지 250 V의 범위에 있는) 더 낮은 전압 디바이스는 물론 또한 (예컨대, 400 내지 600 V의 범위에 있는) 더 높은 전압 디바이스에서 사용될 수 있다.
본 발명의 특정 실시형태의 상기 설명은 예시 및 설명의 목적으로 제시되었다. 그것들은 본 발명을 개시된 바로 그 형태로 한정하거나 총망라한 것으로 의도되는 것은 아니고, 위 교시에 비추어 많은 수정 및 변형이 가능하다. 본 발명의 원리 및 그 실제 응용을 최상으로 설명하여 그로써 당업자가 본 발명 및 다양한 실시형태를 고려되는 특정 사용에 어울리는 바와 같은 다양한 수정으로 최상으로 이용할 수 있게 하기 위해 실시형태가 선택 및 설명되었다. 본 발명의 범위는 여기에 첨부된 청구범위 및 그들 균등물에 의해 정의되는 것으로 의도된다.

Claims (20)

  1. 반도체 디바이스로서,
    기판 층;
    상기 기판 층에 인접하는 에피택셜 층;
    상기 에피택셜 층에 형성된 그리고 저부 및 측벽을 갖는 제1 트렌치 구조(first trench structure)로서, 소스 전극과 접촉하고 있는 필러 재료를 더 포함하는, 상기 제1 트렌치 구조; 및
    상기 측벽을 라이닝하는 산화물 층으로서, 상기 측벽을 따라 불균일 두께를 갖는, 상기 산화물 층을 포함하되, 상기 저부로부터의 제1 거리에서의 상기 산화물 층의 두께는 상기 저부에서의 상기 산화물 층의 두께보다 더 작고, 그리고, 상기 제1 거리보다 더 큰, 상기 저부로부터의 제2 거리에서의 상기 산화물 층의 두께는 상기 제1 거리에서의 상기 산화물 층의 상기 두께보다 더 작은, 반도체 디바이스.
  2. 제1항에 있어서, 상기 에피택셜 층은 불균일 도판트 농도를 갖되, 상기 불균일 도판트 농도는 당해 인접하는 상기 산화물 층의 상기 두께에 따라 달라지는, 반도체 디바이스.
  3. 제1항에 있어서, 상기 제1 거리에 대응하는 깊이에서의 상기 에피택셜 층의 영역은 제1 도판트 농도를 갖고, 그리고 상기 제2 거리에 대응하는 깊이에서의 상기 에피택셜 층의 영역은 제2 도판트 농도를 갖는, 반도체 디바이스.
  4. 제3항에 있어서, 상기 제1 도판트 농도는 상기 제2 도판트 농도보다 더 작은, 반도체 디바이스.
  5. 제1항에 있어서, 상기 산화물 층의 상기 두께는 상기 제1 거리와 상기 제2 거리의 사이에서 상기 측벽의 길이를 따라 선형으로 감소하는, 반도체 디바이스.
  6. 제1항에 있어서, 상기 산화물 층은 상기 제1 트렌치 구조의 상기 저부 위부터 상기 제1 거리까지 균일한 제1 두께를 갖고, 그리고 상기 제1 거리부터 상기 제2 거리까지 균일한 제2 두께를 갖고, 상기 제2 두께는 상기 제1 두께보다 더 작은, 반도체 디바이스.
  7. 제1항에 있어서, 상기 제1 트렌치 구조에 인접하여 형성된 구조를 더 포함하고, 상기 구조는 재료로 채워진 제2 트렌치, 바디 영역 및 소스 영역을 포함하는, 반도체 디바이스.
  8. 반도체 디바이스로서,
    기판 층;
    상기 기판 층에 인접하는 에피택셜 층;
    상기 에피택셜 층에 형성된 제1 트렌치 구조로서, 상기 제1 트렌치 구조는 저부, 제1 측벽, 및 제2 측벽을 갖되, 소스 전극과 접촉하고 있는 필러 재료를 더 포함하는, 상기 제1 트렌치 구조; 및
    상기 저부 및 상기 제1 측벽 및 상기 제2 측벽을 라이닝하는 산화물 층으로서, 상기 제1 측벽으로부터 상기 제2 측벽으로까지 상기 제1 트렌치 구조의 상기 저부에 걸쳐 이어지는 제1 부분, 상기 제1 부분으로부터 상기 제1 측벽을 따라 뻗어 있는 제2 부분, 및 상기 제2 부분으로부터 상기 제1 측벽을 따라 뻗어 있는 제3 부분을 포함하는, 상기 산화물 층을 포함하되, 상기 산화물 층은 상기 제2 부분에서의 제1 두께 및 상기 제3 부분에서의 제2 두께를 갖고, 상기 제2 두께는 상기 제1 두께보다 더 작은, 반도체 디바이스.
  9. 제8항에 있어서, 상기 에피택셜 층은 상기 산화물 층의 상기 제1 부분과 이웃하는 제1 영역, 상기 산화물 층의 상기 제2 부분과 이웃하는 제2 영역, 및 상기 산화물 층의 상기 제3 부분과 이웃하는 제3 영역을 포함하되, 상기 제1 영역은 제1 도판트 농도를 갖고, 상기 제2 영역은 제2 도판트 농도를 갖고, 그리고 상기 제3 영역은 제3 도판트 농도를 갖는, 반도체 디바이스.
  10. 제9항에 있어서, 상기 제3 도판트 농도는 상기 제2 도판트 농도보다 더 크고, 그리고 상기 제2 도판트 농도는 상기 제1 도판트 농도보다 더 큰 반도체 디바이스.
  11. 제8항에 있어서, 상기 제1 두께는 상기 저부로부터의 거리가 증가함에 따라 선형으로 감소하고, 그리고 상기 제2 두께는 상기 저부로부터의 거리가 증가함에 따라 선형으로 감소하는, 반도체 디바이스.
  12. 제8항에 있어서, 상기 제1 두께는 상기 산화물 층의 상기 제2 부분에서 균일하고, 그리고 상기 제2 두께는 상기 산화물 층의 상기 제3 부분에서 균일하고, 상기 제2 두께는 상기 제1 두께보다 더 작은, 반도체 디바이스.
  13. 제8항에 있어서, 상기 제1 트렌치 구조에 인접하여 형성된 구조를 더 포함하고, 상기 구조는 재료로 채워진 제2 트렌치, 바디 영역 및 소스 영역을 포함하는, 반도체 디바이스.
  14. 반도체 디바이스 형성 방법으로서,
    에피택셜 층에 제1 트렌치로서 저부 및 측벽을 갖는 상기 제1 트렌치를 형성하는 단계;
    상기 제1 트렌치의 상기 측벽 상에 그리고 상기 저부를 가로질러 산화물 층을 퇴적시키는 단계;
    상기 산화물 층의 제1 부분을 덮도록 상기 제1 트렌치 내에 재료를 퇴적시키고 그리고 상기 산화물 층의 제2 부분을 노출되게 남겨 두는 단계;
    상기 제2 부분에서 상기 산화물 층의 일부를 제거하는 단계로서, 상기 제거하는 단계 후에 상기 산화물 층의 상기 제2 부분은 상기 산화물 층의 상기 제1 부분의 두께보다 더 작은 두께를 갖는, 상기 제거하는 단계;
    상기 산화물 층의 상기 제2 부분을 덮도록 상기 제1 트렌치에 상기 재료를 퇴적시키는 단계; 및
    상기 제1 트렌치에서의 상기 재료와 접촉하고 있는 소스 전극을 형성하는 단계를 포함하는, 반도체 디바이스 형성 방법.
  15. 제14항에 있어서, 상기 에피택셜 층에서 도판트의 불균일 농도를 산출하도록 상기 에피택셜 층에 상기 도판트를 부가하는 단계를 더 포함하되, 상기 에피택셜 층에서의 상기 도판트의 상기 불균일 농도는 당해 인접하는 상기 산화물 층의 상기 두께에 따라 달라지는, 반도체 디바이스 형성 방법.
  16. 제14항에 있어서,
    제1 영역에서의 제1 도판트 농도를 산출하도록 상기 산화물 층의 상기 제1 부분에 대응하는 깊이에서의 상기 에피택셜 층의 상기 제1 영역에 도판트를 부가하는 단계; 및
    제2 영역에서의 제2 도판트 농도를 산출하도록 상기 산화물 층의 상기 제2 부분에 대응하는 깊이에서의 상기 에피택셜 층의 상기 제2 영역에 상기 도판트를 부가하는 단계를 더 포함하는, 반도체 디바이스 형성 방법.
  17. 제16항에 있어서, 상기 제1 도판트 농도는 상기 제2 도판트 농도보다 더 작은, 반도체 디바이스 형성 방법.
  18. 제14항에 있어서, 상기 산화물 층의 상기 두께는 상기 산화물 층의 상기 제1 부분을 통해 선형으로 감소하고 그리고 상기 산화물 층의 상기 제2 부분을 통해 선형으로 감소하는, 반도체 디바이스 형성 방법.
  19. 제14항에 있어서, 상기 산화물 층의 상기 제1 부분은 균일한 제1 두께를 갖고, 그리고 상기 산화물 층의 상기 제2 부분은 균일한 제2 두께를 갖고, 상기 제2 두께는 상기 제1 두께보다 더 작은, 반도체 디바이스 형성 방법.
  20. 제14항에 있어서, 상기 제1 트렌치에 인접하는 구조를 형성하는 단계를 더 포함하고, 상기 구조는 재료로 채워진 제2 트렌치, 바디 영역 및 소스 영역을 포함하는, 반도체 디바이스 형성 방법.
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