KR20220041698A - 고 종횡비 보쉬 딥 에칭 - Google Patents

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Abstract

일부 방법에서, 제1 리세스는 기판의 선택된 영역에서 에칭된다. 제1 리세스의 측벽 및 하단 표면 상에 제1 중합체 라이너가 형성된다. 제1 중합체 라이너의 일부는 하단 표면으로부터 제거되고, 제1 중합체 라이너의 잔여 부분은 측벽을 따라 남겨진다. 제1 중합체 라이너의 잔여 부분이 측벽을 따라 남겨지면서, 제1 리세스가 깊어져서 제2 리세스를 확립한다. 제1 산화물 라이너는 제1 리세스의 측벽을 따라 그리고 제2 리세스의 측벽 및 하단 표면을 따라 형성된다. 제1 리세스의 측벽 및 제2 리세스의 측벽 상에 제1 산화물 라이너의 잔여 부분이 남겨지면서 제2 리세스의 하단 표면으로부터 제1 산화물 라이너의 일부가 제거된다.

Description

고 종횡비 보쉬 딥 에칭{HIGH ASPECT RATIO BOSCH DEEP ETCH}
빠르게 확장되는 MEMS(Microelectrical Mechanical System) 시장 및 기타 반도체 프로세싱 분야는 실리콘 기판에서 딥 트렌치(deep trench)를 달성하기 위해 에칭 기술을 활용할 수 있다. 예를 들어, 일부 미세 유체 디바이스, 화학적, 생물학적 및 광학적 변환기는 매우 매끄러운(smooth) 측벽이 있는 딥 고 종횡비 트렌치(deep, high aspect ratio trenches)를 갖는 이점을 누릴 수 있다. 특히, 디커플링 커패시터, DRAM(Dynamic Random Access Memory) 및/또는 CMOS(Complementary Metal Oxide Semiconductor) 디바이스도 딥 트렌치 에칭이 유리할 수 있는 응용 분야이다.
본 개시의 양상은 첨부한 도면들과 함께 읽을 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준적 관행에 따라, 다양한 피처는 실제 크기대로 도시되지 않는 것이 주목된다. 실제로, 다양한 피처(feature)의 치수는 논의의 명료화를 위해 임의로 증가되거나 감소될 수 있다.
도 1은 일부 실시예에 따른 딥 고 종횡비 트렌치를 형성하는 방법의 흐름도 형식의 방법론을 도시한다.
도 2 내지 17은 일부 실시예에 따라 딥 고 종횡비 트렌치를 형성하는 방법을 집합적으로(collectively) 예시하는 일련의 단면도를 도시한다.
도 18은 일부 실시예에 따른 딥 고 종횡비 트렌치를 형성하는 방법의 흐름도 형식의 방법론을 도시한다.
도 19 내지 43은 일부 실시예에 따라 딥 고 종횡비 트렌치를 형성하는 방법을 집합적으로 예시하는 일련의 단면도를 도시한다.
도 44는 일부 실시예에 따른 디커플링 커패시터를 도시한다.
하기의 개시는 제공되는 청구 대상의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다. 컴포넌트들 및 배열들의 특정 예시는 본 개시를 단순화시키기 위해 이하에서 설명된다. 물론, 이것들은 단지 예이고, 제한하는 것으로 의도되지 않는다. 예를 들어, 이하의 설명에서 제2 피처 위에 또는 제2 피처 상에 제1 피처의 형성은, 제1 피처와 제2 피처가 직접 접촉해서 형성되는 실시예를 포함할 수 있고, 추가적인 피처가 제1 피처와 제2 피처 사이에 형성될 수 있어서 제1 피처와 제2 피처가 직접 접촉될 수 없는 실시예를 또한, 포함할 수 있다. 또한, 본 개시는 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이 반복은 간략함과 명료함을 위한 것이고, 논의되는 다양한 실시예들 및/또는 구성들 간의 관계를 본질적으로 지시하지는 않는다.
또한, "밑에", "아래에", "하부에", "위에", "상부에" 등과 같은 공간적으로 상대적인 용어들은 도면들에서 도시되는 바와 같이 하나의 요소 또는 피처와 또 다른 요소(들) 또는 피처(들) 간의 관계를 설명하도록 설명의 용이함을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에서 묘사된 방위에 추가적으로 사용 또는 동작 중인 디바이스의 상이한 방위들을 포괄하도록 의도된다. 장치는 다르게(90도 회전되거나 또는 다른 방위로) 배향될 수 있고, 본 명세서에서 사용된 공간적으로 상대적인 기술어들(descriptors)은 마찬가지로 상응하게 해석될 수 있다.
"트렌치"라는 용어는 전통적으로 길고 좁은 도랑(ditch)을 정의하는 데 사용되지만, 본 개시에서 사용되는 "트렌치"라는 용어는 길고 좁은 도랑에 국한되지 않고, 그렇게 길고 좁지 않은 직사각형 구멍, 정사각형 구멍, 원형 또는 둥근 구멍, 또는 심지어 구불구불한 형상이나 다각형 형상의 구멍을 포함하는 것으로 광범위하게 해석되어야 하며, 이들 모두는 본 개시의 목적 상 "트렌치"로 고려된다.
보쉬(Bosch) 프로세스는 전통적으로 딥 실리콘 에칭에 사용되는 하나의 프로세스이며 교번 퇴적 및 에칭 사이클을 사용하여 수행된다. 많은 응용 분야에서 유용하지만 기존의 보쉬 프로세스는 트렌치의 상단 영역에서 측방향 에칭이 증가하는 반면 트렌치의 하단 영역은 측면 에칭이 적다. 본 개시는 트렌치의 상단 영역에서 측방향 에칭을 감소시키기 위해 보쉬 프로세스의 다양한 단계에서의 산화 동작을 포함하여, 이전의 접근법 보다 높은 종횡비를 갖는 트렌치를 제공한다.
일부 실시예를 설명하기 위해, 도 1은 흐름도 형식으로 다소 일반적인 제조 방법을 예시하는 반면, 도 2 내지 17은 일련의 단면도로서 보다 상세한 제조 방법을 집합적으로 예시한다. 이 방법 및/또는 본 명세서에서 예시되거나 설명된 다른 방법들이 다수의 동작을 예시하고 그리고/또는 설명하더라도, 이러한 모든 행위가 반드시 필요한 것은 아니며, 예시되지 않은 다른 동작도 존재할 수 있음을 이해할 것이다. 또한, 일부 실시예에서 동작의 순서는 도면에 예시된 것과 다를 수 있다. 또한, 예시된 동작은 일부 구현에서 하위 동작으로 더 분할될 수 있는 반면, 다른 구현에서는 예시된 동작 중 일부가 서로 동시에 수행될 수 있다.
도 1의 방법(100)은 기판이 제공되는 단계(102)에서 시작한다. 단계(104)에서, 보쉬 프로세스는 기판의 선택된 영역에 트렌치를 형성하기 위해 교번하는 퇴적 및 에칭 사이클을 포함한다. 따라서, 단계(106)에서, 기판의 선택된 영역에 트렌치를 형성하기 위해 에칭 프로세스가 수행된다. 단계(108)에서, 에칭 프로세스가 트렌치를 형성한 후, 형성 프로세스가 트렌치의 측벽 상에와 트렌치의 하단 표면 상에 중합체 라이너를 형성하기 위해 사용된다. 단계(110)에서, 중합체 라이너는 트렌치의 하단 표면에서 제거되지만 트렌치의 측벽 상에는 제자리에(in place) 남겨지며, 에칭은 트렌치의 깊이를 연장하는 데 사용된다. 중합체 라이너의 에칭 프로세스 및 형성은, 원하는 제1 트렌치 깊이에 도달할 때까지 그리고/또는 미리 결정된 수의 보쉬 에칭 사이클이 수행될 때까지 연속적인 사이클(예를 들어, 단계(112)에 의해 도시된 바와 같이 반복됨)로 수행될 수 있다. 여전히 더 깊은 트렌치가 요구되는 경우(단계(114)에서 "예(YES)"), 단계(116)에 트렌치의 측벽 및 하단 표면 상에 산화물이 형성된다. 그 다음, 단계(118)에서, 산화물이 트렌치의 측벽 상에 남겨지면서 트렌치의 하단 표면 상의 산화물을 관통하기 위해 에칭이 사용된다. 단계(120)에 도시된 바와 같이 깊게 된(deepened) 트렌치의 측벽 상에 산화물이 제자리에 있는 상태에서 방법은 단계(108)로 돌아가고 중합체 라이너가 트렌치의 측벽 상에 형성된다. 이 시점에서 중합체 라이너는 트렌치 측벽을 라이닝하는 산화물의 내부 측벽을 따라 형성된다. 그런 다음, 중합체 라이너는 단계(110)에서 트렌치의 하단 표면으로부터 제거되고, 트렌치는 단계(110)에서 다시 기판 내로 더 깊게 연장된다. 다시, 중합체 라이너의 에칭 프로세스 및 형성은, 원하는 제2 트렌치 깊이에 도달될 때까지 그리고/또는 미리 결정된 수의 사이클이 수행될 때까지 연속적인 사이클(예를 들어, 단계(112)에 의해 도시된 바와 같이 반복됨)로 수행될 수 있다. 이 방법은 트렌치에 대해 원하는 총 깊이에 도달될 때까지(예를 들어, 단계(114)에서 "아니오(No)") 이러한 방식으로 계속되고, 이 방법은 단계(122)에서 추가 프로세싱으로 이동할 수 있다.
보쉬 프로세스에 산화 동작을 삽입함으로써, 이 방법은 트렌치의 상단 영역에서 측방향 에칭을 감소시켜 이전 접근법보다 더 높은 종횡비를 가진 트렌치를 제공할 수 있다. 이러한 접근법은 특히 디커플링 커패시터, MEMS 디바이스, CMOS 디바이스 및 DRAM과 같은 많은 응용 분야에서 유용할 수 있다.
이제 도 2 내지 17을 참조하면, 일부 실시예에 따라 딥 고 종횡비 트렌치를 형성하는 방법을 집합적으로 예시하는 일련의 단면도를 볼 수 있다.
도 2는 기판(200)을 예시하고도 1의 단계(102)의 일부 실시예와 일치할 수 있다. 본원에서 언급하는 "기판"은 임의의 유형의 기판을 포함할 수 있으며, 그 중에서도 일반적으로 그 위에 형성된 추가적인 절연층 또는 전도성 층을 갖거나 갖지 않은, 벌크 단결정 실리콘 웨이퍼, 2진 화합물 기판(예를 들어, GaAs 웨이퍼), 3진 화합물 기판(예를 들어, AlGaAs), 또는 고차 화합물 웨이퍼와 같은 반도체 기판이다. 반도체 기판이 사용되는 경우, 반도체 기판은 또한, 특히 SOI(silicon-on-insulator) 내의 산화물, 부분적 SOI 기판, 폴리실리콘, 절연체, 산화물, 금속, 비정질 실리콘 또는 유기 물질과 같은 비반도체 물질을 포함할 수 있다. 일부 실시예에서, 기판(200)은 또한 적층되거나 그렇지 않으면 함께 접착되는 다수의 웨이퍼 또는 다이를 포함할 수 있다. 기판(200)은 실리콘 잉곳(silicon ingot)으로부터 절단되는 웨이퍼, 및/또는 임의의 다른 유형의 반도체/비반도체 및/또는 하부 기판 상에 형성된 퇴적되거나 성장된(예를 들어, 에피택셜) 층을 포함할 수 있다.
도 2에서 알 수 있는 바와 같이, 마스크 층(202)이 형성되고 기판(200) 위에 패터닝된다. 예를 들어, 마스크 층(202)은 패터닝된 포토레지스트 층, 패터닝된 질화물층, 패터닝된 산화물 층, 및/또는 수행될 후속 보쉬 에칭 사이클 동안 에칭에 상대적으로 불침투성인 또 다른 유형의 하드 마스크를 포함할 수 있다. 마스크 층(202)이 포토레지스트 층을 포함하는 일부 실시예에서, 포토레지스트 층은 일반적으로 기판(200)의 상부 표면에 액체로서 도포된(예를 들어, 스핀 온된(spun on)) 다음 베이킹되어 고형화된다. 포토레지스트 층이 베이킹된 후, 포토마스크 또는 레티클이 포토레지스트 층 위에 위치되고, 광이 포토마스크 또는 레티클을 통과하여 포토레지스트 층의 일부 영역을 선택적으로 노출시키고 다른 영역은 노출되지 않은 상태로 둔다. 그 후, 포토레지스트층이 현상되는데, 이는 노출된 영역 또는 노출되지 않은 영역(포토레지스트가 포지티브 포토레지스트인지 또는 네거티브 포토레지스트인지에 따라 달라짐)을 제거하여, 마스크층(20)에 기판의 선택된 영역에 대응하는 하나 이상의 개구(204)를 남겨둔다.
아래에서 더 자세히 설명되는 도 3 내지 5는 도 1의 단계(104)의 일부 실시예와 일치할 수 있는 보쉬 프로세스를 도시한다. 보쉬 프로세스는 기판에 트렌치를 생성하고(도 5의 트렌치(502)를 참조함), 일련의 에칭 동작(도 3, 도 5) 및 일반적으로 보쉬 프로세스의 각 에칭 사이클에 대해 서로 교번하는 퇴적 동작(도 4)을 포함한다.
보다 구체적으로, 보쉬 프로세스는 도 1의 단계(106)의 일부 실시예와 일치할 수 있는 도 3에서 시작된다. 도 3에서, 불소 기반 플라즈마와 같은 플라즈마(300)는 기판(200) 내로 제1 리세스(302)를 에칭하기 위해 사용된다. 제1 리세스(302)를 형성할 때, 불소 기반 플라즈마(300)는 둥근 하단 표면(306)뿐만 아니라 물결 무늬 형상인(scalloped in shape) 둥근 측벽(304)을 조각한다(carve out). 일부 실시예에서, 제1 리세스(302)의 깊이(d1)는 약 0.01㎛ 내지 약 1㎛의 범위일 수 있고, 제1 리세스의 폭(w1)은 약 0.1㎛ 내지 약 1000㎛의 범위일 수 있다. 일부 실시예에서, SF6 가스는 10 sccm 내지 1000 sccm의 가스 유량, 약 5 mTorr 내지 500 mTorr의 프로세스 압력, 및 100 와트 내지 약 5000 와트의 플라즈마 전력을 사용하여 0.1초 내지 10초의 에칭 시간 동안 이 에칭에 사용될 수 있다.
보쉬 프로세스는 도 4에서 계속되며, 이는 도 1의 단계(108)의 일부 실시예와 일치할 수 있다. 도 4에서, 옥토-플루오로시클로부탄(c-C4F8) 기반 플라즈마와 같은 플루오로카본 기반 플라즈마(400)는 예를 들어, 제1 리세스(302)의 측벽 상에 제1 중합체 라이너(402)를 형성하기 위해 사용된다. 일부 실시예에서, 제1 중합체 라이너(402)는 하단 트렌치 표면 상에서가 아닌 트렌치 측벽 상에만 형성될 수 있는 반면, 예시된 실시예와 같은 다른 실시예에서, 제1 중합체 라이너(402)는 측벽 및 하단 트렌치 표면 상에 형성될 수 있고 그 후 다음 에칭 단계(예를 들어, 도 5 참조) 전에 하단 트렌치 표면으로부터 제거될 수 있다. 제1 중합체 라이너(402)는 C, F, Si 및/또는 O로 구성될 수 있고, 약 10 옹스트롬 내지 약 300 옹스트롬 범위의 두께를 가질 수 있다. 일부 실시예에서, C4F8 가스는 10 sccm 내지 1000 sccm의 가스 유량, 약 5 mTorr 내지 500 mTorr의 프로세스 압력, 및 100 와트 내지 약 5000 와트의 플라즈마 전력을 사용하여 0.1초 내지 10초의 퇴적 시간 동안 제1 중합체 라이너(402)를 형성하기 위해 사용될 수 있다.
도 5는 도 1의 단계(110)의 일부 실시예와 일치할 수 있는 에칭 프로세스를 도시한다. 도 5에서, 불소 기반 플라즈마(500)는 기판(200) 내로 제2 리세스(502)를 에칭하기 위해 사용된다. 제1 리세스(302)와 같이, 제2 리세스(502)는 둥근 하단 표면뿐만 아니라 물결 무늬 형상인 둥근 측벽을 갖는다. 전형적으로, 제2 리세스(502)를 형성하기 위해 사용되는 불소 기반 플라즈마(500)는 제1 리세스(302)를 형성하기 위해 사용되는 불소 기반 플라즈마(300)와 동일하다. 이것은 제1 및 제2 리세스의 폭이 거의 동일하도록 보장하는데 도움이 되고 "수직" 트렌치 측벽 또는 거의 수직인 트렌치 측벽을 촉진한다(promote). 그러나 결과적인 트렌치가 v자형이거나 물결 모양(undulating)이거나 어떤 다른 측벽 표면 형상을 갖는 경우 플라즈마(300, 500)에 대한 플라즈마 조건도 다를 수 있다. 일부 실시예에서, SF6 가스는 10 sccm 내지 1000 sccm의 가스 유량, 약 5 mTorr 내지 500 mTorr의 프로세스 압력, 및 100 와트 내지 약 5000 와트의 플라즈마 전력을 사용하여 0.1초 내지 10초의 에칭 시간 동안 이 에칭에 사용될 수 있다. 불소 기반 플라즈마(500)는 또한 중합체 라이너(402)의 상단 측벽 영역을 "씨닝(thin)"하여 더 얇은 상부 측벽 및 더 두꺼운 하부 측벽을 남길 수 있다.
도 6은 도 1의 단계(116)의 일부 실시예와 일치할 수 있는 산화 프로세스를 도시한다. 도 6에서, 잔여 중합체 라이너가 제거되고, 제1 산화 프로세스(600)가 수행되어 제2 리세스(502)의 측벽 및 하단 표면을 따라 제1 산화물 층(602)을 형성한다. 일부 실시예에서, 제1 산화 프로세스(600)는 예를 들어, 제1 산화물 층(602)이 실리콘 이산화물을 포함하도록 퍼니스(furnace)에서 수행되는 열 산화 프로세스이다. 다른 실시예에서, 제1 산화 프로세스(600)는 예를 들어, 화학 증기 퇴적(chemical vapor deposition; CVD), 물리 증기 퇴적(physical vapor deposition; PVD), 또는 원자 층 퇴적(atomic layer deposition; ALD)과 같은 다른 형태를 취할 수 있다. 다른 실시예에서, 산화물 대신에, 층(602)은 특히 실리콘 질화물 또는 실리콘 산질화물과 같은 질화물, 또는 실리콘 탄화물과 같은 탄화물을 대안적으로 포함할 수 있다.
도 7은 도 1의 단계(118)의 일부 실시예와 일치할 수 있는 에칭 프로세스를 도시한다. 도 7에서 에칭(700)은 제2 리세스(502)의 하단 표면으로부터 제1 산화물 층(602)의 일부를 제거하고 제2 리세스(502)의 측벽을 따라 제1 산화물 층(602)의 잔여 부분을 제자리에 남겨두기 위해 수행된다. 에칭(700)은 전형적으로 건식 에칭 및/또는 고도의 방향성 플라즈마 에칭과 같이 강하게 수직인 등방성 에칭이다.
도 8은 단계(120) 이후의 도 1의 단계(108)의 일부 실시예와 일치할 수 있는 형성 프로세스(800)를 도시한다. 도 8에서는 예를 들어, 옥토-플루오로시클로부탄(c-C4F8) 기반 플라즈마와 같은 플루오로카본 기반 플라즈마가 사용되어 제2 리세스(502)의 측벽 상에 제2 중합체 라이너(802)를 형성한다. 일반적으로 플루오로카본 기반 플라즈마(800)는 플루오로카본 기반 플라즈마(400)와 동일하다. 제2 중합체 라이너(802)는 제1 산화물 층(602)의 내부 측벽을 따라 그리고 제2 리세스(502)의 하단 표면 상에서 연장된다.
도 9는 도 1의 단계(120) 이후의 도 1의 단계(110)의 일부 실시예와 일치할 수 있는 형성 프로세스를 도시한다. 도 9에서, 예를 들어, 불소 기반 플라즈마(900)를 사용하여 제3 리세스(902)가 에칭되었다. 제1 리세스(302) 및 제2 리세스(502)와 같이, 제3 리세스(902)는 둥근 하단 표면뿐만 아니라 물결 무늬 형상인 둥근 측벽을 갖는다. 일반적으로, 제3 리세스(902)를 형성하는데 사용되는 불소 기반 플라즈마(900)는 제1 리세스(302)를 형성하는데 사용되는 불소 기반 플라즈마(300)와 동일하고 그리고/또는 제2 리세스(502)를 형성하는데 사용되는 불소 기반 플라즈마(500)와 동일하다. 일부 실시예에서, SF6 가스는 10 sccm 내지 1000 sccm의 가스 유량, 약 5 mTorr 내지 500 mTorr의 프로세스 압력, 및 100 와트 내지 약 5000 와트의 플라즈마 전력을 사용하여 0.1초 내지 10초의 에칭 시간 동안 이 에칭에 사용될 수 있다. 불소 기반 플라즈마(900)는 또한 제2 중합체 라이너(802)의 상단 측벽 영역을 "씨닝"하여 더 얇은 상부 측벽 및 더 두꺼운 하부 측벽을 남길 수 있다.
도 10은 도 1의 단계(120) 이후의 단계(116)의 일부 실시예와 일치할 수 있는 에칭 프로세스를 도시한다. 도 10에서, 잔여 제2 중합체 라이너(802)가 제거된 후, 제2 산화 프로세스(1000)가 수행되어 제3 리세스(902)의 측벽 및 하단 표면을 따라 제2 산화물 층(1002)을 형성한다. 일부 실시예에서, 제2 산화 층의 상부 영역(1002u)은 제1 두께(t1)보다 큰 제2 두께(t2)를 갖는다(도 6 참조). 새롭게 제자리에 있는 제2 산화 층의 하단 영역(1002l)은 제3 두께(t3)를 갖는다. 제3 두께(t3)는 제2 두께(t2)보다 작을 수 있고, 일부 경우에 제3 두께(t3)는 제1 두께(t1)와 동일할 수 있다. 예를 들어, 제2 산화 프로세스(1000)가 열 산화인 경우, 제2 산화 층의 상부 영역(1000u)은, 산화 층의 하부 영역(1002l)의 제3 두께(t3)보다 50% 이하만큼 더 큰 제2 두께(t2)를 가질 수 있다. 이는 산화물이 두꺼워질수록 열 산화를 위한 산화물 성장이 느려지기 때문에, (이미 산화물을 제자리에 두고 있는) 상부 영역(1002u)은, (제2 산화 프로세스 이전에는 제자리에 최소한의 산화물을 갖거나 산화물이 없는) 하부 영역(1002l)보다 느린 산화 속도를 가진다.
도 11 내지 16에서, 퇴적 프로세스(도 11, 도 14), 에칭 프로세스(도 12, 도 15), 산화 프로세스(도 13, 도 16)는, 예를 들어, 도 16에 도시된 바와 같이 트렌치(1604)가 원하는 총 깊이(dt)에 도달할 때까지 반복적으로 사이클링된다. 따라서, 도 11은 제3 중합체 라이너(1102)를 형성하는 형성 프로세스(1100)(도 4의 400 및/또는 도 8의 800과 동일할 수 있음)를 도시한다; 도 12는 제4 리세스(1202)를 형성하는 에칭 프로세스(1200)(도 5의 500 및/또는 도 9의 900과 동일할 수 있음)를 도시한다; 도 13은 제3 산화물 층(1302)을 형성하는 산화 프로세스(1300)(도 6의 600 및/또는 도 10의 1000과 동일할 수 있음)를 도시한다; 도 14는 제4 중합체 라이너(1402)를 형성하는 형성 프로세스(1400)(도 4의 400, 도 8의 800 및/또는 도 11의 1100과 동일할 수 있음)를 도시한다; 도 15는 제5 리세스(1502)를 형성하는 에칭 프로세스(1500)(도 5의 500, 도 9의 900 및/또는 도 12의 1200과 동일할 수 있음)를 도시한다; 그리고 도 16은 산화 프로세스(1600)를 도시한다(이는 도 6의 600, 도 10의 1000, 및/또는 도 13의 1300과 동일할 수 있음). 도 16에 도시된 바와 같이, 총 에칭 사이클 수가 미리 결정된 수에 도달하고 그리고/또는 총 트렌치 깊이가 원하는 총 깊이(dt)에 도달하는 경우, 트렌치(1604)가 완료될 수 있고 트렌치 에칭 프로세스가 중지되고 추가 프로세싱이 수행될 수 있다.
도 16에서, 최종 산화물 층(1602)은 상이한 깊이에서 트렌치의 측벽을 따라 변화하는 두께를 가질 수 있다. 이러한 두께는 트렌치(1604)의 깊이가 증가함에 따라 이산 증분(discrete increments)으로 "단계적으로 감소(step down)"할 수 있다. 예를 들어, 산화물 층(1602)이 연속적인 열 산화에 의해 형성되는 경우에, 산화물 층(1602)의 제1(예를 들어, 최상부) 측벽 영역은 제1 최종 두께(tf1)를 나타낼 수 있다; 산화물 층(1602)의 제2(예를 들어, 중상부) 측벽 영역은 제2 최종 두께(tf2)(여기서 tf2 < tf1)를 나타낼 수 있다; 산화물 층(1602)의 제3(예를 들어, 중하부) 측벽 영역은 제3 최종 두께(tf3)(여기서 tf3 < tf2)을 나타낼 수 있다; 그리고 산화물 층(1602)의 제4(예를 들어, 최하부) 측벽 영역 및 하단 표면은 제4 최종 두께(tf4)(여기서 tf4 < tf3)를 나타낼 수 있다. 또한, 제1 최종 두께(tf1)는 하나 이상의 상부 스캘럽(upper scallops) 위에서 일정하게 유지된 다음, 제2 최종 두께(tf2)로 이산적으로 변화하며, 그 후 이 두께는 하나 이상의 중상부 스캘럽 위에서 일정하게 유지된다. 그런 다음, 제2 최종 두께(tf2)는 제3 최종 두께(tf3)으로 이산적으로 변경되며, 이 두께는 하나 이상의 하중부 위에서 일정하게 유지된다; 그리고 그런 다음, 제3 최종 두께 tf3은 제4 최종 두께 tf4로 이산적으로 변경되며, 이 두께는 하나 이상의 최하부 스캘럽 위에서 그리고 최종 트렌치의 하단 표면 위에서 일정하게 유지된다.
4개의 두께에 대해 도 16이 설명되었지만, 트렌치의 깊이에 걸쳐 얼마나 많은 산화 사이클이 수행되는지에 따라 4개보다 많거나 적은 두께가 존재할 수 있지만, 일반적으로 산화물 층(1602)의 두께는 트렌치 내로 더 깊게 진행됨에 따라 이산 증분으로 "단계적으로 감소한다". 산화 층(1602)이 연속적인 열 산화에 의해 형성되는 경우와 같은 일부 경우에, 제1 최종 두께(tf1)와 제2 최종 두께(tf2) 간의 제1 차이는 제2 최종 두께(tf2)와 제3 최종 두께(tf3) 간의 제2 차이보다 작고, 제2 차이는 제3 최종 두께(tf3)와 제4 최종 두께(tf4) 간의 제3 차이보다 작으며, 나머지 차이들 간의 관계도 이와 마찬가지이다. 예를 들어, 산화물 층(1602)이 CVD, PVD 또는 ALD에 의해 형성되는 경우와 같은, 다른 경우에, 제1 최종 두께(tf1)와 제2 최종 두께(tf2) 간의 차이는 제2 최종 두께(tf2)와 제3 최종 두께(tf3) 간의 차이와 같고, 나머지 차이들 간의 관계도 이와 마찬가지이다; 그러나 제1 최종 두께(tf1)와 제2 최종 두께(tf2) 간의 차이는 또한 일부 경우에 제2 최종 두께(tf2)와 제3 최종 두께(tf3) 간의 차이보다 크거나 작을 수 있다.
위에서 볼 때, 트렌치(1604)는 여러 다른 구성 중 하나를 가질 수 있다. 일부 실시예에서 트렌치는 위에서 볼 때 직사각형일 수 있고 약 2㎛ 내지 약 5㎛의 폭 및 약 30㎛의 깊이를 가질 수 있다. 다른 실시예에서, 트렌치는 위에서 보았을 때 실질적으로 원형일 수 있고 약 50㎛의 반경 및 약 150㎛의 깊이를 가질 수 있다. 트렌치는 거의 수직인 측벽 각도를 가질 수 있으며, 이 각도는 상부 기판 표면에 대해 측정되며, 거의 수직이라는 것은 측벽이 90도±3도 각도로 상부 기판 표면과 만나는 것을 의미한다. 일부 실시예에서, 트렌치(1604)는 예를 들어, 약 3:1 내지 약 100:1 범위의 깊이:폭 종횡비를 가질 수 있다.
도 17에서 추가 프로세싱이 수행될 수 있다(예를 들어, 도 1의 단계(122) 참조). 예를 들어, 교번하는 전도성 층(예를 들어, 1702, 1704) 및 절연 층(예를 들어, 1706)은 트렌치에 커패시터 구조를 구축하기 위해 트렌치 측벽 및 하단 표면을 따라 컨포멀하게 형성될 수 있다. 전도성 층은 예를 들어, 금속 또는 폴리실리콘을 포함할 수 있고, 절연 층은 실리콘 이산화물 또는 하이-k 유전체 물질을 포함할 수 있다.
도 3 내지 17에서 사용되는 에칭, 퇴적 및 산화 프로세스를 위한 조건은 원하는 에칭 속도, 종횡비 및 원하는 측벽 평활도(smoothness)에 따라 크게 변할 수 있다는 것을 이해할 것이다. 일반적으로, 각 사이클에 대해 더 짧은 지속 시간을 갖는 에칭 프로세스는 더 느린 에칭과 그러나 더 작은 측벽 스캘럽을 야기하는 반면, 각 사이클에 대해 더 긴 지속 시간을 갖는 에칭 프로세스는 더 빠른 에칭과 그러나 더 큰 측벽 스캘럽을 야기한다. 보쉬 프로세스의 종점은 사이클의 수가 원하는 트렌치 깊이(dt)가 도달될 것이 예상되는 미리 결정된 수에 도달할 때 발생할 수 있거나, 트렌치 깊이의 실시간 모니터링을 수행하고 원하는 트렌치 깊이에 도달된 것을 측정이 나타낼 때 프로세스를 중지하여 발생할 수 있다.
산화 프로세스(예를 들어, 도 6, 10, 13 및 16)의 사용으로 인해 결과적인 트렌치(1604)는 트렌치 상단의 측벽과 트렌치 하단의 측벽 사이에서 측정된 트렌치 폭의 더 작은 변화를 나타낼 수 있다. 보다 구체적으로는, (예를 들어, 트렌치의 상단에서의 더 많은 측방향 에칭으로 인해) 트렌치의 상단이 트렌치의 하단보다 넓은 측벽을 갖는 종래의 접근법에 비해, 본 개시의 일부 양상은 트렌치의 상단 및 트렌치의 하단에서 트렌치 폭이 더 균일한 측벽을 제공한다.
도 18은 본 개시의 일부 양상들에 따른 또 다른 방법(1800)의 예를 예시한다. 아래에서 추가로 이해되는 바와 같이, 이 방법(1800)은 유연하고 산화 프로세스가 모든 보쉬 에칭/퇴적 사이클보다 적게 수행될 수 있도록 한다. 이러한 유연성 때문에, 본 프로세스는 더 적은 산화(예를 들어, 100회의 에칭/퇴적 사이클마다 1회의 산화)를 사용하도록 맞춤화될 수 있으며, 이에 따라 트렌치의 상단과 트렌치의 하단 사이의 트렌치 폭에 약간 더 많은 변화를 나타내는 더 빠른 에칭을 촉진한다; 또는 본 프로세스는 더 많은 산화(예를 들어, 각 에칭/퇴적 사이클에 대해 1회 산화)를 사용하도록 조정될 수 있으며, 이에 따라 트렌치의 상단과 트렌치의 하단 사이의 트렌치 폭에서 약간 더 적은 변화를 나타내는 더 느린 에칭을 제공한다.
방법(1800)은 기판이 제공되는 단계(1802)에서 시작된다.
단계(1803)에서, 변수 "EtchCycle"과 "TotalEtchCycles"가 미리 결정된 값(예를 들어, 0)으로 초기화되고, 변수 N이 미리 결정된 제1 값으로 설정되고, 변수 M은 N과 동일하거나 다를 수 있는 미리 결정된 제2 값으로 설정된다.
간단히 말해서, 단계(1804)에서 하나 이상의 보쉬 에칭 사이클이 수행되어 기판의 선택된 영역에 트렌치를 형성한다. 보쉬 에칭 사이클의 수는 단계(1814)에서 N개의 에칭 사이클이 도달될 때까지 수행된다. 그런 다음 단계(1816)에서 N개의 보쉬 에칭 사이클이 수행되어 트렌치를 형성한 후, 산화 프로세스가 수행되어 트렌치의 측벽과 하단 표면을 산화시킨다. 총 에칭 사이클 수가 M 미만으로 유지되는 경우(그리고/또는 미리 결정된 트렌치 깊이가 아직 충족되지 않은 경우)(단계(1817)에서 "아니오"), 산화물 영역이 트렌치의 하단에서 제거될 수 있으며 추가 보쉬 에칭 사이클이 수행된다(단계(1818 및 1820)). 대안적으로, 에칭 사이클의 충수가 M에 도달하면(그리고/또는 미리 결정된 트렌치 깊이가 충족되는 경우)(단계(1817)에서 "예"), 에칭 프로세스가 완료되고 추가 프로세싱이 수행될 수 있다. 도 2 내지 17은 N = 1 및 M = 4인 예를 예시했고, 도 19 내지 43은 N = 3 및 M = 6인 예시를 예시하지만, 일반적으로 N 및 M은 임의의 값을 취할 수 있음을 이해할 것이다.
보다 구체적으로, 단계(1805)에서 마스크 층이 기판의 선택된 영역에 대응하도록 패터닝된다.
단계(1806)에서, 예를 들어, SF6 플라즈마 에칭과 같은 에칭 프로세스는 기판의 선택된 영역에 트렌치를 형성하기 위해 수행된다.
단계(1807)에서, TotalEtchCycles 및 EtcCycles 변수가 각각 증가된다.
단계(1808)에서, 에칭 프로세스가 트렌치를 형성한 후, C4F8 플라즈마와 같은 프로세스는 트렌치의 측벽 상에 그리고 트렌치의 하단 표면 상에 중합체 라이너를 형성하는데 사용된다.
단계(1810)에서, 중합체 라이너는 트렌치의 하단에서 제거되지만 트렌치의 측벽 상에는 제자리에 유지되며, 예를 들어, SF6 플라즈마 에칭과 같은 에칭은 트렌치의 깊이를 연장하는 데 사용된다. 일부 실시예에서, 단계(1810)는 트렌치의 측벽 상의 중합체 라이너를 씨닝하여 중합체 라이너가 트렌치의 상단 근처에서 더 얇게 되며 트렌치의 하단 근처에서 더 두껍게 된다.
트렌치가 깊게 된 후에, 중합체 라이너의 잔여 부분은 단계(1811)에서 제거된다.
단계(1812)에 도시된 바와 같이, 중합체 라이너의 에칭 프로세스 및 형성은, 미리 결정된 수(N)의 에칭 사이클이 수행될 때까지(그리고/또는 원하는 제1 트렌치 깊이가 될 때까지) 연속 사이클로 수행될(예를 들어, 반복될) 수 있다.
여전히 더 깊은 트렌치가 필요한 경우(단계(1814)에서 "예"), 연장된 트렌치의 측벽과 하단 표면은 단계(1816)에서 산화된다.
단계(1818)에서, TotalEtchCycles의 현재 수가 아직 미리 결정된 수 M이 아닌 경우(단계(1817)에서 "아니오"), 방법은 산화물이 트렌치의 측벽 상에 남겨지면서 에칭을 사용하여 트렌치 하단 표면 상의 산화물을 관통하는 단계(1818)로 진행한다. 측벽 상에 산화물이 제자리에 있으면, 이 방법은 TotalEtchCycles 및 EtcCycles 변수가 각각 증가되는 단계(1807)로 돌아가고, 단계(1808)에서 트렌치의 측벽 상에 중합체 라이너가 다시 형성된다. 이 시점에서 중합체 라이너는 트렌치 측벽을 라이닝하는 산화물의 내부 측벽을 따라 형성된다. 그런 다음, 중합체 라이너는 단계(1810)에서 트렌치의 하단 표면으로부터 제거되고, 트렌치는 단계(1810)에서 다시 기판 내로 더 깊게 연장된다. 다시, 중합체 라이너의 에칭 프로세스 및 형성은, 원하는 제2 트렌치 깊이가 도달될 때까지 그리고/또는 미리 결정된 수, 즉, N의 에칭 사이클이 수행될 때까지(예를 들어, 단계(1812)에서 "예") 연속적인 사이클들에서 수행될 수 있다(예를 들어, 단계(1812)에서 도시된 바와 같이 반복됨). 방법은 미리 결정된 총 에칭 사이클 수 M이 도달(그리고/또는 트렌치에 대해 원하는 깊이에 도달)될 때까지(예를 들어, 단계(1817)에서 "예") 이러한 방식으로 계속되며, 방법은 단계(1822)에서 추가 프로세스로 이동할 수 있다.
이제 도 19 내지 43을 참조하면, 일부 실시예에 따라 딥 고 종횡비 트렌치를 형성하는 방법을 집합적으로 예시하는 일련의 단면도를 볼 수 있다.
도 19는 기판(1900)을 도시하고, 도 18의 단계(1802 및 1805)의 일부 실시예와 일치한다. 도 19에서 알 수 있는 바와 같이, 마스크 층(1902)이 형성되고 기판(1900) 위에 패터닝된다. 예를 들어, 마스크 층(1902)은 패터닝된 포토레지스트 층, 패터닝된 질화물 층, 패터닝된 산화물 층, 및/또는 수행될 후속 보쉬 에칭 사이클 동안 에칭에 대해 상대적으로 불침투성인 또 다른 유형의 하드 마스크를 포함할 수 있다. 마스크 층(1902)이 포토레지스트 층을 포함하는 일부 실시예에서, 포토레지스트 층은 일반적으로 기판(1900)의 상부 표면에 액체로서 도포된(예를 들어, 스핀 온된) 다음 베이킹되어 고형화된다. 포토레지스트 층이 베이킹된 후, 포토마스크 또는 레티클이 포토레지스트 층 위에 위치되고, 광이 포토마스크 또는 레티클을 통과하여 포토레지스트 층의 일부 영역을 선택적으로 노출시키는 한편 다른 영역은 노출되지 않은 상태로 둔다. 그 다음, 포토레지스트 층이 현상되어 노출된 영역 또는 노출되지 않은 영역(포토레지스트가 포지티브 포토레지스트인지 네거티브 포토레지스트인지에 따라 다름)을 제거하여 마스크 층(1902)을 남긴다.
도 18의 단계(1806)의 일부 실시예에 대응할 수 있는 도 20에서, 불소 기반 플라즈마와 같은 플라즈마(2000)가 기판(1900) 내로 제1 리세스(2002)를 에칭하는데 사용된다. 제1 리세스(2002)를 형성할 때, 불소 기반 플라즈마(2000)는 둥근 하단 표면뿐만 아니라 물결 무늬 형상인 둥근 측벽을 조각한다. 일부 실시예에서, 제1 리세스(2002)의 깊이(d1)는 약 0.01㎛ 내지 약 1㎛의 범위일 수 있고, 제1 리세스의 폭(w1)은 약 0.1㎛ 내지 약 1000㎛의 범위일 수 있다. 일부 실시예에서, SF6 가스는 10 sccm 내지 1000 sccm의 가스 유량, 약 5 mTorr 내지 500 mTorr의 프로세스 압력, 및 100 와트 내지 약 5000 와트의 플라즈마 전력을 사용하여 0.1초 내지 10초의 에칭 시간 동안 이 에칭에 사용될 수 있다.
도 21 내지 32는 도 18의 단계(1804)의 일부 실시예와 일치하는 보쉬 프로세스의 여러 에칭 사이클을 도시한다. 보쉬 프로세스는 기판에 트렌치를 생성하고(도 32의 트렌치(3202)를 참조함), 일련의 퇴적 동작(도 21, 도 25, 및 도 29) 및 일반적으로 보쉬 프로세스의 각 에칭 사이클에 대해 서로 교번하는 일련의 에칭 동작(도 23 내지 23, 도 26 내지 27, 도 30 내지 31)을 포함한다.
보다 구체적으로, 도 21은 도 18의 단계(1808)의 일부 실시예에 대응한다. 도 21에서, 예를 들어, 옥토-플루오로시클로부탄(c-C4F8) 기반 플라즈마와 같은 플루오로카본 기반 플라즈마(2100)는 제1 리세스(2002)의 측벽 상에 제1 중합체 라이너(2102)를 형성하기 위해 사용된다. 일부 실시예에서, 제1 중합체 라이너(2102)는 제1 리세스(2002)의 측벽 및 하단 표면 상에 형성될 수 있다. 제1 중합체 라이너(2102)는 C, F, Si 및/또는 O로 구성될 수 있고, 약 10 옹스트롬 내지 약 300 옹스트롬 범위의 두께를 가질 수 있다. 일부 실시예에서, C4F8 가스는 10 sccm 내지 1000 sccm의 가스 유량, 약 5 mTorr 내지 500 mTorr의 프로세스 압력, 및 100 와트 내지 약 5000 와트의 플라즈마 전력을 사용하여 0.1초 내지 10초의 퇴적 시간 동안 제1 중합체 라이너(2102)를 형성하는데 사용될 수 있다.
도 22 및 23은 도 18의 단계(1810)의 일부 실시예에 대응한다. 도 22에서, 제1 중합체 라이너(2102)는 제1 리세스의 하단 표면으로부터 제거되지만, 제1 리세스(2002)의 측벽 상에 제자리에 남겨진다. 도 23에서, 불소 기반 플라즈마(2300)는 기판(1900) 내로 제2 리세스(2302)를 에칭하기 위해 사용된다. 제1 리세스(2002)와 같이, 제2 리세스(2302)는 둥근 하단 표면뿐만 아니라 형상이 물결 무늬 형상인 둥근 측벽을 갖는다. 전형적으로, 제2 리세스(2302)를 형성하기 위해 사용되는 불소 기반 플라즈마(2300)는 제1 리세스(2002)를 형성하기 위해 사용되는 불소 기반 플라즈마(2000)와 동일하다. 이것은 제1 및 제2 리세스의 폭이 거의 동일하도록 보장하는데 도움이 되고, "수직" 트렌치 측벽 또는 거의 수직인 트렌치 측벽을 촉진한다. 그러나 결과적인 트렌치가 v자형이거나 물결 모양이거나 다른 측벽 표면 형상을 갖는 경우 플라즈마(2000, 2300)에 대한 플라즈마 조건도 다를 수 있다. 일부 실시예에서, SF6 가스는 10 sccm 내지 1000 sccm의 가스 유량, 약 5 mTorr 내지 500 mTorr의 프로세스 압력, 및 100 와트 내지 약 5000 와트의 플라즈마 전력을 사용하여 0.1초 내지 10초의 에칭 시간 동안 이 에칭에 사용될 수 있다. 불소 기반 플라즈마(2300)는 또한 제1 중합체 라이너(2102)의 상단 측벽 영역을 "씨닝"하여 더 얇은 상부 측벽 및 더 두꺼운 하부 측벽을 남길 수 있다.
도 24는 도 18의 단계(1811)의 일부 실시예에 대응한다. 도 24에서 잔여 제1 중합체 라이너가 제거된다.
도 25는 (단계(1812)를 1회 거친 후) 도 18의 단계(1808)의 일부 실시예에 대응한다. 도 25에서는 예를 들어, 옥토-플루오로시클로부탄(c-C4F8) 기반 플라즈마와 같은 플루오로카본 기반 플라즈마(2500)가 제2 리세스(2302)의 측벽 상에 제2 중합체 라이너(2502)를 형성하기 위해 사용된다. 일부 실시예에서, 제2 중합체 라이너(2502)는 트렌치 측벽 상에 그리고 제2 리세스의 하단 표면 상에 형성될 수 있다. 제2 중합체 라이너(2502)는 C, F, Si 및/또는 O로 구성될 수 있고, 약 10 옹스트롬 내지 약 300 옹스트롬 범위의 두께를 가질 수 있다. 일부 실시예에서, C4F8 가스는 10 sccm 내지 1000 sccm의 가스 유량, 약 5 mTorr 내지 500 mTorr의 프로세스 압력, 및 100 와트 내지 약 5000 와트의 플라즈마 전력을 사용하여 0.1초 내지 10초의 퇴적 시간 동안 제2 중합체 라이너(2502)를 형성하는데 사용될 수 있다.
도 26 및 27은 (단계(1812)를 1회 거친 후) 도 18의 단계(1810)의 일부 실시예에 대응한다. 도 26에서, 제2 중합체 라이너(2502)는 제2 리세스(2302)의 하단 표면으로부터 제거되지만, 제2 리세스의 측벽 상에 제자리에 남겨진다. 그런 다음, 도 27에서, 불소 기반 플라즈마(2700)는 기판(1900) 내로 제3 리세스(2702)를 에칭하기 위해 사용된다. 제1 리세스(2002) 및/또는 제2 리세스(2302)와 같이, 제3 리세스(2702)는 둥근 하단 표면뿐만 아니라 물결 무늬 형상인 둥근 측벽을 갖는다. 전형적으로, 제3 리세스(2702)를 형성하기 위해 사용되는 불소 기반 플라즈마(2700)는 불소 기반 플라즈마(2000 및/또는 2300)와 동일하다. 이것은 제1, 제2, 및 제3 리세스의 폭이 거의 동일하도록 보장하는데 도움이 되고 "수직" 트렌치 측벽 또는 거의 수직인 트렌치 측벽을 촉진한다. 그러나 결과적인 트렌치가 v자형이거나 물결 모양이거나 어떤 다른 측벽 표면 형상을 갖는 경우 플라즈마(2000, 2300, 2700)에 대한 플라즈마 조건도 다를 수 있다. 일부 실시예에서, SF6 가스는 10 sccm 내지 1000 sccm의 가스 유량, 약 5 mTorr 내지 500 mTorr의 프로세스 압력, 및 100 와트 내지 약 5000 와트의 플라즈마 전력을 사용하여 0.1초 내지 10초의 에칭 시간 동안 이 에칭에 사용될 수 있다. 불소 기반 플라즈마(2700)는 또한 제2 중합체 라이너(2502)의 상단 측벽 영역을 "씨닝"하여 더 얇은 상부 측벽 및 더 두꺼운 하부 측벽을 남길 수 있다.
도 28은 (단계(1812)를 1회 거친 후) 도 18의 단계(1811)의 일부 실시예에 대응한다. 도 28에서 잔여 제2 중합체 라이너가 제거된다.
도 29는 (단계(1812)를 2회 거친 후) 도 18의 단계(1808)의 일부 실시예에 대응한다. 도 29에서, 예를 들어, 옥토-플루오로시클로부탄(c-C4F8) 기반 플라즈마와 같은 플루오로카본 기반 플라즈마(2900)는 제3 리세스(2702)의 측벽 상에 제3 중합체 라이너(2902)를 형성하기 위해 사용된다. 일부 실시예에서, 제3 중합체 라이너(2902)는 제3 리세스(2702)의 측벽 상에 그리고 하단 표면 상에 형성될 수 있다. 제3 중합체 라이너(2902)는 C, F, Si 및/또는 O로 구성될 수 있고, 약 10 옹스트롬 내지 약 300 옹스트롬 범위의 두께를 가질 수 있다. 일부 실시예에서, C4F8 가스는 10 sccm 내지 1000 sccm의 가스 유량, 약 5 mTorr 내지 500 mTorr의 프로세스 압력, 및 100 와트 내지 약 5000 와트의 플라즈마 전력을 사용하여 0.1초 내지 10초의 퇴적 시간 동안 제3 중합체 라이너(2902)를 형성하는데 사용될 수 있다.
도 30 및 31은 (단계(1812)를 2회 거친 후) 도 18의 단계(1810)의 일부 실시예에 대응한다. 도 30에서, 제3 중합체 라이너(2902)는 제3 리세스(2702)의 하단 표면으로부터 제거되지만, 제3 리세스(2702)의 측벽 상에 제자리에 남겨진다. 그런 다음, 도 31에서, 불소 기반 플라즈마(3100)는 기판(1900) 내로 제4 리세스(3102)를 에칭하기 위해 사용된다. 제1, 제2, 및/또는 제3 리세스와 마찬가지로, 제4 리세스(3102)는 둥근 하단 표면뿐만 아니라 물결 무늬 형상인 둥근 측벽을 갖는다. 전형적으로, 제4 리세스(3102)를 형성하기 위해 사용되는 불소 기반 플라즈마(3100)는 불소 기반 플라즈마(2000, 2300, 2700)와 동일하다. 이것은 제1, 제2, 제3, 및 제4 리세스의 폭이 거의 동일하도록 보장하는데 도움이 되고 "수직" 트렌치 측벽 또는 거의 수직인 트렌치 측벽을 촉진한다. 그러나 결과적인 트렌치가 v자형이거나 물결 모양이거나 어떤 다른 측벽 표면 형상을 갖는 경우 플라즈마(2000, 2300, 2700, 3100)에 대한 플라즈마 조건도 다를 수 있다. 일부 실시예에서, SF6 가스는 10 sccm 내지 1000 sccm의 가스 유량, 약 5 mTorr 내지 500 mTorr의 프로세스 압력, 및 100 와트 내지 약 5000 와트의 플라즈마 전력을 사용하여 0.1초 내지 10초의 에칭 시간 동안 이 에칭에 사용될 수 있다. 불소 기반 플라즈마(3100)는 또한 제3 중합체 라이너(2902)의 상단 측벽 영역을 "씨닝"하여 더 얇은 상부 측벽 및 더 두꺼운 하부 측벽을 남길 수 있다.
도 32는 (단계(1812)를 2회 거친 후) 도 18의 단계(1811)의 일부 실시예에 대응한다. 도 32에서 잔여 제3 중합체 라이너가 제거된다.
도 33은 도 18의 단계(1816)의 일부 실시예에 대응한다(예를 들어, 단계(1814)에서 "예"). 도 33에서, 산화 프로세스(3300)가 수행되어 제4 리세스(3102)의 측벽 및 하단 표면을 따라 산화물 층(3302)을 형성한다. 일부 실시예에서, 산화 프로세스(3300)는 예를 들어, 퍼니스에서 수행되는 열 산화 프로세스이다. 다른 실시예에서, 산화 프로세스(3300)는 예를 들어, 화학 증기 퇴적(CVD), 물리 증기 퇴적(PVD), 또는 원자 층 퇴적(ALD)과 같은 다른 형태를 취할 수 있다.
도 34는 도 18의 단계(1818)의 일부 실시예에 대응한다. 도 34에서 에칭(3400)은 제4 리세스(3102)의 하단 표면으로부터 산화물 층(3302)의 일부를 제거하고 제4 리세스(3102)의 측벽을 따라 산화물 층(3302)의 잔여 부분을 제자리에 남겨두기 위해 수행된다. 에칭(3400)은 전형적으로 건식 에칭 및/또는 고도의 방향성 플라즈마 에칭과 같이 강하게 수직인 등방성 에칭이다.
도 35는 (단계(1820)를 거친 후) 도 18의 단계(1808)의 일부 실시예에 대응한다. 도 35에서, 예를 들어, 옥토-플루오로시클로부탄(c-C4F8)에 기초한 플라즈마와 같은 플루오로카본 기반 플라즈마(3500)는, 산화물 층(3302)의 내부 측벽 상에 그리고 제4 리세스(3102)의 하단 표면 상에 제4 중합체 라이너(3502)를 형성하는데 사용된다. 일반적으로 플루오로카본 기반 플라즈마(3500)는 플루오로카본 기반 플라즈마(2100, 2500, 및/또는 2900)와 동일하다.
도 36 및 37은 (단계(1820)를 거친 후) 도 18의 단계(1810)의 일부 실시예에 대응한다. 도 36에서, 제4 중합체 라이너(3502)는 제4 리세스(3102)의 하단 표면으로부터 제거되지만, 제4 리세스(3102)의 측벽 상에 제자리에 남겨진다. 그런 다음, 도 37에서, 예를 들어, 불소 기반 플라즈마(3700)를 사용하여 제5 리세스(3702)가 에칭되었다. 제1, 제2, 제3, 및 제4 리세스와 마찬가지로, 제5 리세스(3702)는 둥근 하단 표면뿐만 아니라 물결 무늬 형상인 둥근 측벽을 갖는다. 전형적으로, 제5 리세스(3702)를 형성하기 위해 사용되는 불소 기반 플라즈마(3700)는 불소 기반 플라즈마(2000, 2300, 2700 및/또는 3100)와 동일하다. 일부 실시예에서, SF6 가스는 10 sccm 내지 1000 sccm의 가스 유량, 약 5 mTorr 내지 500 mTorr의 프로세스 압력, 및 100 와트 내지 약 5000 와트의 플라즈마 전력을 사용하여 0.1초 내지 10초의 에칭 시간 동안 이 에칭에 사용될 수 있다. 불소 기반 플라즈마(3700)는 또한 제4 중합체 라이너(3502)의 상단 측벽 영역을 "씨닝"하여 더 얇은 상부 측벽 및 더 두꺼운 하부 측벽을 남길 수 있다.
도 38은 (단계(1820)를 거친 후) 도 18의 단계(1811)의 일부 실시예에 대응한다. 도 38에서 잔여 제4 중합체 라이너(3502)가 제거된다.
도 39는 (단계(1820)를 거친 후) 도 18의 단계(1808)의 일부 실시예에 대응한다. 도 39에서, 예를 들어, 옥토-플루오로시클로부탄(c-C4F8)에 기초한 플라즈마와 같은 플루오로카본 기반 플라즈마(3900)는, 산화물 층(3302)의 내부 측벽 상에 그리고 제5 리세스(3702)의 내부 측벽을 따라 제5 중합체 라이너(3902)를 형성하는데 사용된다. 일반적으로 플루오로카본 기반 플라즈마(3900)는 플루오로카본 기반 플라즈마(2100)와 동일하다.
도 40 및 41은 도 18의 단계(1810)의 일부 실시예에 대응한다. 도 40에서, 제5 중합체 라이너(3902)는 제5 리세스(3702)의 하단 표면으로부터 제거되지만, 제5 리세스(3702)의 측벽 상에 제자리에 남겨진다. 그런 다음, 도 41에서, 예를 들어, 불소 기반 플라즈마(4100)를 사용하여 제6 리세스(4102)가 에칭되었다. 제1, 제2, 제3, 제4, 및 제5 리세스와 마찬가지로, 제6 리세스(4102)는 둥근 하단 표면뿐만 아니라 물결 무늬 형상인 둥근 측벽을 갖는다. 전형적으로, 제6 리세스(4102)를 형성하기 위해 사용되는 불소 기반 플라즈마(4100)는 불소 기반 플라즈마(2000)와 동일하다. 일부 실시예에서, SF6 가스는 10 sccm 내지 1000 sccm의 가스 유량, 약 5 mTorr 내지 500 mTorr의 프로세스 압력, 및 100 와트 내지 약 5000 와트의 플라즈마 전력을 사용하여 0.1초 내지 10초의 에칭 시간 동안 이 에칭에 사용될 수 있다. 불소 기반 플라즈마는 또한 제5 중합체 라이너(3902)의 상단 측벽 영역을 "씨닝"하여 더 얇은 상부 측벽 및 더 두꺼운 하부 측벽을 남길 수 있다.
도 42는 도 18의 단계(1811)의 일부 실시예에 대응한다. 도 42에서 잔여 제5 중합체 라이너가 제거된다. 또한, 도 42에서, 총 에칭 사이클 수가 미리 결정된 수(M)에 도달하고 그리고/또는 총 트렌치 깊이가 원하는 총 깊이(dt)에 도달하는 경우, 트렌치(4204)가 완료될 수 있고 트렌치 에칭 프로세스가 중지되고 추가 프로세싱이 수행될 수 있다.
도 19 내지 42에서 사용되는 에칭, 퇴적 및 산화 프로세스를 위한 조건은 원하는 에칭 속도, 종횡비 및 원하는 측벽 평활도에 따라 크게 변할 수 있다. 일반적으로, 각 사이클에 대해 더 짧은 지속 시간을 갖는 에칭 프로세스는 더 느린 에칭을 야기하지만 더 작은 측벽 스캘럽을 갖는 반면, 각 사이클에 대해 더 긴 지속 시간을 갖는 에칭 프로세스는 더 빠른 에칭을 제공하지만 더 큰 측벽 스캘럽을 갖는다. 보쉬 프로세스의 종점은, 사이클의 수가, 원하는 트렌치 깊이(d t )가 도달될 것으로 예상되는 미리 결정된 수에 도달할 때 발생할 수 있거나, 트렌치 깊이의 실시간 모니터링을 수행하고, 원하는 트렌치 깊이에 도달됐음을 측정이 나타낼 때 프로세스를 정지시킴으로써 발생할 수 있다.
도 43에서, 추가 프로세싱이 수행될 수 있다(예를 들어, 도 18의 단계(1822) 참조). 예를 들어, 교번하는 전도성 층(예를 들어, 4302, 4304) 및 절연 층(예를 들어, 4305, 4306)은 트렌치에 커패시터 구조물을 구축하기 위해 트렌치 측벽 및 하단 표면을 따라 컨포멀하게 형성될 수 있다. 전도성 층은 예를 들어, 금속 또는 폴리실리콘을 포함할 수 있고, 절연 층은 실리콘 이산화물 또는 하이-k 유전체 물질을 포함할 수 있다.
양호한 전체 처리량을 촉진함으로써, 이 절차는 상대적으로 매끄러운 측벽을 가진 높은 처리량의 보쉬 프로세스를 제공하며, 이는 특히 디커플링 커패시터, MEMS 디바이스, CMOS 디바이스 및 DRAM과 같은 많은 응용 분야에서 유용할 수 있다.
도 44는 일부 실시예에 따른 다이(4408)의 예를 도시한다. 예시된 바와 같이, 다이(4408)는 기판의 상부 표면에 금속-절연체-금속(metal-insulator-metal; MIM) 커패시터를 확립하는 것을 돕는 다수의 트렌치(4502)를 포함하는 반도체 기판(4500)을 포함할 수 있다. 하단 전극 층(4504), 절연 층(4506) 및 상단 전극 층(4508)은 트렌치 내에 컨포멀하게 배열된다. 적어도 하나의 비아 및 콘택 패드는 유전체 구조물 및 에칭 정지 층을 관통해 하단 전극층(4504)과 결합되어 하단 전극층(4504)과 전기적 접촉을 한다. 적어도 하나의 비아 및 콘택 패드는 유전체 구조물 및 에칭 정지 층을 관통해 상단 전극층(4508)에 결합되어 상단 전극층(4508)과 전기적 접촉을 한다. 일부 실시예에서, 각각의 트렌치는 0.1 마이크로미터 내지 1 마이크로미터의 트렌치 폭을 갖고, 실리콘 필라(silicon pillars)(4522)는 이웃하는 트렌치들을 서로 분리한다. 실리콘 필라(4522)는 0.1 마이크로미터 내지 1 마이크로미터의 개별 폭을 가질 수 있고, 단위 MIM 커패시터 셀당 1개 내지 100개의 트랜치가 있을 수 있다. 트렌치의 깊이는 일부 실시예에서 1 마이크로미터 내지 30 마이크로미터 범위일 수 있다. 도 44의 트렌치는 특히 예를 들어, 도 16-17 및 도 42-43과 같이 이전에 예시되고 설명된 상세한 구조적 피처를 나타낼 수 있다.
일부 실시예에서, 반도체 패키지는 기판, 예를 들어, 다이(4408)와 같이, 함께 적층된 복수의 다이 및 몰딩을 포함할 수 있다. 적층된 다이는 여러 접속부에 의해 전기적으로 접속된다. 기판은 자신의 외부 표면 상에 다수의 전도성 패드를 포함할 수 있으며, 일반적으로 기판 상에 트랜지스터와 같은 어떤 능동 디바이스도 없이, 다양한 패드들 사이에 전기적 접속부를 형성하는 비아 및 금속 라인을 포함할 수 있는다. 일부 실시예에서, 다이는 여러 전도성 범프에 의해 기판 위에 본딩된다. 일부 실시예에서, 전도성 범프는 기판과 다이 사이에 배치된다. 일부 실시예에서, 다이는 전도성 범프를 통해 기판에 전기적으로 접속된다. 전도성 범프는 기판 하부면 상에 있다.
일부 실시예에서, 다이(4408)는 기판 아래에 배치되고 전도성 범프를 가로지르는 평면에 배치된다. 일부 실시예에서, 다이(4408)는 전도성 범프에 의해 둘러싸여 있다. 일부 실시예에서, 다이(4408)는 다이(4408) 내의 미리 결정된 기능 회로로 제조된다. 일부 실시예에서, 다이(4408)는 커패시터, 수동 디바이스 등을 포함하는 통합 수동 다이(integrated passive die; IPD)이다. 일부 실시예에서, 다이(4408)는 칩 또는 패키지이다. 일부 실시예에서, IPD 커패시터는 보다 접근 가능하고 효과적인 전원 잡음 디커플링(supply noise decoupling)을 제공하기 위해 기판 바로 아래에 배치된다. 일부 실시예에서, IPD 커패시터는 180nm CMOS에 내장된 고밀도 트렌치 커패시터로서 실현되며, 각 IPD 커패시터는 47mΩ의 1MHz 등가 직렬 저항(equivalent series resistance; ESR) 및 0.51pH의 ESL과 함께 97nF의 추가 커패시턴스를 제공한다. 경우에 따라 이 구성은 1.135V의 코어 전원(core supply)에서 최대 클록 주파수가 3.9% 더 높아질 수 있다.
따라서, 일부 실시예는 방법과 관련된다는 것이 이해될 것이다. 방법에서 기판이 제공되고, 기판의 선택된 영역에서 제1 리세스가 에칭된다. 제1 리세스의 측벽 및 하단 표면 상에 제1 중합체 라이너가 형성된다. 제1 리세스의 하단 표면으로부터 제1 중합체 라이너의 일부가 제거되지만, 제1 리세스의 측벽을 따라 제1 중합체 라이너의 잔여 부분이 남겨지고, 제1 중합체의 잔여 부분이 제1 리세스의 측벽을 따라 있으면서, 제1 리세스가 깊게 되어 기판의 선택된 영역에 제2 리세스를 확립한다. 제2 리세스가 확립된 후 제1 중합체 라이너의 잔여 부분이 제거된다. 제1 리세스의 측벽을 따라 그리고 제2 리세스의 측벽 및 하단 표면을 따라 제1 산화물 라이너가 형성된다. 제1 리세스의 측벽 및 제2 리세스의 측벽 상에 제1 산화물 라이너의 잔여 부분이 남겨지면서, 제2 리세스의 하단 표면으로부터 제1 산화물 라이너의 일부가 제거된다.
또 다른 실시예는 기판이 제공되는 방법에 대한 것이다. 방법에서 트렌치는 기판의 선택된 영역에서 에칭된다. 제1 수의 에칭 사이클이 트렌치에 대해 연속적으로 수행된다. 에칭 사이클의 제1 수는 1보다 크고 제1 수의 에칭 사이클들의 각 에칭 사이클은, (a) 트렌치의 측벽 상에 중합체 라이너를 형성하는 단계; (b) 트렌치의 하단 영역으로부터 중합체 라이너의 일부를 제거하지만 트렌치의 측벽을 따라 중합체 라이너의 잔여 부분을 남기는 단계; 및 (c) 중합체 라이너의 잔여 부분이 트렌치의 측벽을 따라 있으면서 에칭을 수행하여 트렌치를 깊게 하는 단계를 포함한다. 제1 수의 에칭 사이클이 연속적으로 수행된 후, 제1 산화가 수행되어 깊게 된 트렌치의 측벽을 따라 그리고 깊게 된 트렌치의 하단 표면을 따라 제1 산화물 라이너를 형성한다. 깊게 된 트렌치의 측벽 상에 제1 산화물 라이너의 잔여 부분이 남겨지면서, 깊게 된 트렌치의 하단 표면으로부터 제1 산화물 라이너의 일부가 제거된다.
여전히 또 다른 실시예는 반도체 디바이스에 대한 것이다. 디바이스는 반도체 기판의 상부 표면 내로 하향 연장되는 트렌치를 포함하는 반도체 기판을 포함한다. 트렌치는 하단 표면과, 트렌치의 측벽을 따라 복수의 스캘럽을 포함한다. 산화물 층은 트렌치의 하단 표면과 측벽을 라이닝한다. 산화물 층은 상이한 깊이에서 트렌치의 측벽을 따라 변화하는 두께를 가지며, 트렌치 내로의 깊이가 증가함에 따라 변화하는 두께는 이산 증분으로 단계적으로 감소한다.
"제1"과 "제2"와 같은 식별자는 다른 요소에 대한 임의의 유형의 순서, 배치 또는 시간 관계를 암시하지 않고, 오히려 "제1"과 "제2" 및 기타 유사한 식별자는 일반 식별자일 뿐이며 이러한 요소는 다른 구현에서 교환될(swapped) 수 있다. 따라서, 본 개시에서 예시되고 설명된 방법이 일련의 동작이나 이벤트로서 예시되고 그리고/또는 설명될 수 있지만, 이런 동작이나 이벤트의 예시된 순서는 제한적인 의미로 해석되어서는 안 되는 것이 인식될 것이다. 예를 들어, 일부 동작은 본 명세서에서 예시되고 그리고/또는 설명되는 것과는 상이한 순서들로 그리고/또는 다른 동작이나 이벤트와 동시에 발생할 수 있다. 또한, 예시된 모든 동작이 본 개시의 하나 이상의 양상이나 실시예를 구현할 것이 요구되지는 않을 수 있다.
전술된 설명은, 당업자가 본 개시의 양상을 더 잘 이해할 수 있도록 다수의 실시예의 피처를 서술한다. 당업자는, 자신이 본 명세서에서 소개된 실시예의 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위한 다른 프로세스와 구조물을 설계 또는 수정하기 위한 기초로서 본 개시를 쉽게 이용할 수 있다는 것을 인식해야 한다. 또한, 당업자들은 이러한 등가의 구성이 본 개시의 취지 및 범위를 벗어나지 않으며, 본 개시의 취지 및 범위를 벗어나지 않으면서 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.
실시예
1. 방법에 있어서,
기판을 제공하는 단계;
상기 기판의 선택된 영역에서 제1 리세스를 에칭하는 단계;
상기 제1 리세스의 측벽 및 하단 표면 상에 제1 중합체 라이너를 형성하는 단계;
상기 제1 리세스의 하단 표면으로부터 상기 제1 중합체 라이너의 일부를 제거하지만 상기 제1 리세스의 측벽을 따라 상기 제1 중합체 라이너의 잔여 부분을 남기며, 상기 제1 중합체 라이너의 잔여 부분이 상기 제1 리세스의 측벽을 따라 있으면서 상기 기판의 선택된 영역에 제2 리세스를 확립하기 위해 상기 제1 리세스를 깊게(deepening) 하는 단계;
상기 제2 리세스가 확립된 후 상기 제1 중합체 라이너의 잔여 부분을 제거하는 단계;
상기 제1 리세스의 측벽을 따라 그리고 상기 제2 리세스의 측벽 및 하단 표면을 따라 제1 산화물 라이너를 형성하는 단계; 및
상기 제1 리세스의 측벽 및 상기 제2 리세스의 측벽 상에 상기 제1 산화물 라이너의 잔여 부분을 남기면서 상기 제2 리세스의 하단 표면으로부터 상기 제1 산화물 라이너의 일부를 제거하는 단계
를 포함하는, 방법.
2. 제1항에 있어서,
상기 제2 리세스의 하단 표면 상에 그리고 상기 제1 리세스 및 상기 제2 리세스에서 상기 제1 산화물 라이너의 잔여 부분의 내부 측벽을 따라 제2 중합체 라이너를 형성하는 단계
를 더 포함하는, 방법.
3. 제2항에 있어서,
상기 제2 리세스의 하단 표면으로부터 상기 제2 중합체 라이너의 일부를 제거하고, 상기 기판의 선택된 영역에서 상기 제2 리세스를 깊게 하여 제3 리세스를 형성하는 단계
를 더 포함하고, 상기 제3 리세스는 상기 제1 산화물 라이너의 하단 표면 아래 및 상기 제2 중합체 라이너의 하단 표면 아래의 깊이로 연장되는 하단 표면을 갖는 것인, 방법.
4. 제3항에 있어서,
상기 제2 중합체 라이너의 일부가 상기 제2 리세스의 하단 표면으로부터 제거될 때, 상기 제2 중합체 라이너의 잔여 부분은 상기 제1 리세스 및 상기 제2 리세스에서 상기 제1 산화물 라이너의 잔여 부분의 상기 내부 측벽을 따라 남아있고, 상기 방법은,
상기 제3 리세스가 확립된 후 상기 제2 중합체 라이너의 잔여 부분을 제거하는 단계; 및
상기 제3 리세스의 측벽을 따라 그리고 상기 제3 리세스의 하단 표면을 따라 제2 산화물 라이너를 형성하는 단계
를 더 포함하는 것인, 방법.
5. 제4항에 있어서,
상기 제3 리세스의 측벽 상에 상기 제2 산화물 라이너의 잔여 부분을 남겨 두면서 상기 제3 리세스의 하단 표면으로부터 상기 제2 산화물 라이너의 일부를 제거하는 단계
를 더 포함하는, 방법.
6. 제4항에 있어서,
상기 제2 산화물 라이너가 형성된 후, 상기 제1 리세스의 측벽은 제1 산화물 두께로 덮이고, 상기 제3 리세스의 측벽은 제2 산화물 두께로 덮이며, 상기 제1 산화물 두께는 상기 제2 산화물 두께보다 큰 것인, 방법.
7. 제6항에 있어서,
상기 제1 두께는 상기 제2 두께보다 50% 이하로 더 큰 것인, 방법.
8. 방법에 있어서,
기판을 제공하는 단계;
상기 기판의 선택된 영역에서 트렌치를 에칭하는 단계;
상기 트렌치에 대해 제1 수의 에칭 사이클을 연속적으로 수행하는 단계 - 상기 에칭 사이클의 제1 수는 1보다 크고, 상기 제1 수의 에칭 사이클의 각 에칭 사이클은,
(a) 상기 트렌치의 측벽 상에 중합체 라이너를 형성하는 단계;
(b) 상기 트렌치의 하단 영역으로부터 상기 중합체 라이너의 일부를 제거하지만 상기 트렌치의 측벽을 따라 상기 중합체 라이너의 잔여 부분을 남기는 단계; 및
(c) 상기 중합체 라이너의 잔여 부분이 상기 트렌치의 측벽을 따라 있는 동안 에칭을 수행하여 상기 트렌치를 깊게 하는 단계를 포함함 -;
상기 제1 수의 에칭 사이클을 연속적으로 수행한 후, 제1 산화를 수행하여 상기 깊게 된 트렌치의 측벽을 따라 그리고 상기 깊게 된 트렌치의 하단 표면을 따라 제1 산화물 라이너를 형성하는 단계; 및
상기 깊게 된 트렌치의 측벽 상에 상기 제1 산화물 라이너의 잔여 부분을 남겨 두면서, 깊게 된 트렌치의 하단 표면으로부터 상기 제1 산화물 라이너의 일부를 제거하는 단계
를 포함하는, 방법.
9. 제8항에 있어서,
상기 제1 산화물 라이너가 상기 깊게 된 트렌치의 하단 표면으로부터 제거된 후, 상기 깊게 된 트렌치를 더 깊게 하기 위해 제2 수의 상기 에칭 사이클을 수행하는 단계
를 더 포함하는, 방법.
10. 제9항에 있어서,
상기 제2 수의 상기 에칭 사이클을 연속적으로 수행한 후, 제2 산화를 수행하여 상기 더 깊게 된 트렌치의 측벽을 따라 그리고 상기 더 깊게 된 트렌치의 하단 표면을 따라 제2 산화물 라이너를 형성하는 단계
를 더 포함하는, 방법.
11. 제10항에 있어서,
상기 제2 산화는 상기 제1 산화물 라이너의 두께를 제1 두께로 증가시키고, 상기 제1 두께보다 작은 제2 두께로 상기 제2 산화물 라이너를 형성하는 것인, 방법.
12. 제11항에 있어서,
상기 제2 산화는 열 산화 프로세스인 것인, 방법.
13. 제10항에 있어서,
상기 더 깊게 된 트렌치의 측벽 상에 상기 제2 산화물 라이너의 잔여 부분을 남겨 두면서, 상기 더 깊게 된 트렌치의 하단 표면으로부터 상기 제2 산화물 라이너의 일부를 제거하는 단계; 및
미리 결정된 깊이를 갖는 최종 트렌치를 형성하기 위해 제3 수의 상기 에칭 사이클을 연속적으로 수행하는 단계
를 더 포함하는, 방법.
14. 제13항에 있어서,
상기 제2 산화물 라이너가 형성될 때, 상기 더 깊게 된 트렌치는, 산화물로 라이닝되는 최상부 측벽 및 최하부 측벽을 가지며, 상기 최상부 측벽을 라이닝하는 상기 산화물은 제1 두께를 갖고, 상기 최하부 측벽을 라이닝하는 산화물은 제2 두께를 가지며, 상기 제1 두께는 상기 제2 두께보다 큰 것인, 방법.
15. 반도체 디바이스에 있어서,
반도체 기판의 상부 표면 내로 하향 연장되는 트렌치를 포함하는 상기 반도체 기판 - 상기 트렌치는 하단 표면과 상기 트렌치의 측벽을 따라 복수의 스캘럽(scallops)을 포함함 -; 및
상기 트렌치의 상기 하단 표면 및 상기 측벽을 라이닝하는 산화물 층 - 상기 산화물 층은 상이한 깊이에서 상기 트렌치의 측벽을 따라 변화하는 두께를 가지며, 상기 변화하는 두께는 상기 트렌치 내로의 깊이가 증가함에 따라 이산 증분(discrete increments)으로 단계적으로 감소함(step down) -
을 포함하는, 반도체 디바이스.
16. 제15항에 있어서,
상기 트렌치 내의 상기 산화물 층의 최상부 측벽 영역은 제1 두께를 나타내고, 상기 트렌치 내의 상기 산화물 층의 중상부(middle-upper) 측벽 영역은 제2 두께를 나타내고, 상기 트렌치 내의 상기 산화물 층의 중하부(middle-lower) 측벽 영역은 제3 두께를 나타내고, 상기 트렌치 내의 상기 산화물 층의 최하부 측벽 영역과 하단 표면은 제4 두께를 나타내며, 상기 제1 두께는 상기 제2 두께보다 크고, 상기 제2 두께는 상기 제3 두께보다 크며, 상기 제3 두께는 상기 제4 두께보다 큰 것인, 반도체 디바이스.
17. 제16항에 있어서,
상기 제1 두께는 상기 트렌치의 측벽 상의 하나 이상의 상부 스캘럽 위에서 일정하게 유지된 다음, 상기 제2 두께로 이산적으로(discretely) 변경되고, 이 두께는 상기 트렌치의 측벽 상의 하나 이상의 중상부 스캘럽 위에서 일정하게 유지되는 것인, 반도체 디바이스.
18. 제17항에 있어서,
상기 제2 두께는 상기 제3 두께로 이산적으로 변경되고, 이 두께는 상기 트렌치의 측벽 상의 하나 이상의 하중부(lower-middle) 스캘럽 위에서 일정하게 유지되며, 상기 제3 두께는 상기 제4 두께로 이산적으로 변경되고, 이 두께는 상기 트렌치의 측벽 상의 하나 이상의 최하부 스캘럽 위에서 그리고 상기 트렌치의 하단 표면 위에서 일정하게 유지되는 것인, 반도체 디바이스.
19. 제16항에 있어서,
상기 제1 두께와 상기 제2 두께 간의 제1 차이는 상기 제2 두께와 상기 제3 두께 간의 제2 차이보다 작고, 상기 제2 차이는 상기 제3 두께와 상기 제4 두께 간의 제3 차이보다 작은 것인, 반도체 디바이스.
20. 제16항에 있어서,
상기 제1 두께와 상기 제2 두께 간의 제1 차이는 상기 제2 두께와 상기 제3 두께 간의 제2 차이와 동일한 것인, 반도체 디바이스.

Claims (10)

  1. 방법에 있어서,
    기판을 제공하는 단계;
    상기 기판의 선택된 영역에서 제1 리세스를 에칭하는 단계;
    상기 제1 리세스의 측벽 및 하단 표면 상에 제1 중합체 라이너를 형성하는 단계;
    상기 제1 리세스의 하단 표면으로부터 상기 제1 중합체 라이너의 일부를 제거하지만 상기 제1 리세스의 측벽을 따라 상기 제1 중합체 라이너의 잔여 부분을 남기며, 상기 제1 중합체 라이너의 잔여 부분이 상기 제1 리세스의 측벽을 따라 있으면서 상기 기판의 선택된 영역에 제2 리세스를 확립하기 위해 상기 제1 리세스를 깊게(deepening) 하는 단계;
    상기 제2 리세스가 확립된 후 상기 제1 중합체 라이너의 잔여 부분을 제거하는 단계;
    상기 제1 리세스의 측벽을 따라 그리고 상기 제2 리세스의 측벽 및 하단 표면을 따라 제1 산화물 라이너를 형성하는 단계; 및
    상기 제1 리세스의 측벽 및 상기 제2 리세스의 측벽 상에 상기 제1 산화물 라이너의 잔여 부분을 남기면서 상기 제2 리세스의 하단 표면으로부터 상기 제1 산화물 라이너의 일부를 제거하는 단계
    를 포함하는, 방법.
  2. 제1항에 있어서,
    상기 제2 리세스의 하단 표면 상에 그리고 상기 제1 리세스 및 상기 제2 리세스에서 상기 제1 산화물 라이너의 잔여 부분의 내부 측벽을 따라 제2 중합체 라이너를 형성하는 단계
    를 더 포함하는, 방법.
  3. 제2항에 있어서,
    상기 제2 리세스의 하단 표면으로부터 상기 제2 중합체 라이너의 일부를 제거하고, 상기 기판의 선택된 영역에서 상기 제2 리세스를 깊게 하여 제3 리세스를 형성하는 단계
    를 더 포함하고, 상기 제3 리세스는 상기 제1 산화물 라이너의 하단 표면 아래 및 상기 제2 중합체 라이너의 하단 표면 아래의 깊이로 연장되는 하단 표면을 갖는 것인, 방법.
  4. 제3항에 있어서,
    상기 제2 중합체 라이너의 일부가 상기 제2 리세스의 하단 표면으로부터 제거될 때, 상기 제2 중합체 라이너의 잔여 부분은 상기 제1 리세스 및 상기 제2 리세스에서 상기 제1 산화물 라이너의 잔여 부분의 상기 내부 측벽을 따라 남아있고, 상기 방법은,
    상기 제3 리세스가 확립된 후 상기 제2 중합체 라이너의 잔여 부분을 제거하는 단계; 및
    상기 제3 리세스의 측벽을 따라 그리고 상기 제3 리세스의 하단 표면을 따라 제2 산화물 라이너를 형성하는 단계
    를 더 포함하는 것인, 방법.
  5. 제4항에 있어서,
    상기 제3 리세스의 측벽 상에 상기 제2 산화물 라이너의 잔여 부분을 남겨 두면서 상기 제3 리세스의 하단 표면으로부터 상기 제2 산화물 라이너의 일부를 제거하는 단계
    를 더 포함하는, 방법.
  6. 제4항에 있어서,
    상기 제2 산화물 라이너가 형성된 후, 상기 제1 리세스의 측벽은 제1 산화물 두께로 덮이고, 상기 제3 리세스의 측벽은 제2 산화물 두께로 덮이며, 상기 제1 산화물 두께는 상기 제2 산화물 두께보다 큰 것인, 방법.
  7. 제6항에 있어서,
    상기 제1 두께는 상기 제2 두께보다 50% 이하로 더 큰 것인, 방법.
  8. 방법에 있어서,
    기판을 제공하는 단계;
    상기 기판의 선택된 영역에서 트렌치를 에칭하는 단계;
    상기 트렌치에 대해 제1 수의 에칭 사이클을 연속적으로 수행하는 단계 - 상기 에칭 사이클의 제1 수는 1보다 크고, 상기 제1 수의 에칭 사이클의 각 에칭 사이클은,
    (a) 상기 트렌치의 측벽 상에 중합체 라이너를 형성하는 단계;
    (b) 상기 트렌치의 하단 영역으로부터 상기 중합체 라이너의 일부를 제거하지만 상기 트렌치의 측벽을 따라 상기 중합체 라이너의 잔여 부분을 남기는 단계; 및
    (c) 상기 중합체 라이너의 잔여 부분이 상기 트렌치의 측벽을 따라 있는 동안 에칭을 수행하여 상기 트렌치를 깊게 하는 단계를 포함함 -;
    상기 제1 수의 에칭 사이클을 연속적으로 수행한 후, 제1 산화를 수행하여 상기 깊게 된 트렌치의 측벽을 따라 그리고 상기 깊게 된 트렌치의 하단 표면을 따라 제1 산화물 라이너를 형성하는 단계; 및
    상기 깊게 된 트렌치의 측벽 상에 상기 제1 산화물 라이너의 잔여 부분을 남겨 두면서, 깊게 된 트렌치의 하단 표면으로부터 상기 제1 산화물 라이너의 일부를 제거하는 단계
    를 포함하는, 방법.
  9. 제8항에 있어서,
    상기 제1 산화물 라이너가 상기 깊게 된 트렌치의 하단 표면으로부터 제거된 후, 상기 깊게 된 트렌치를 더 깊게 하기 위해 제2 수의 상기 에칭 사이클을 수행하는 단계
    를 더 포함하는, 방법.
  10. 반도체 디바이스에 있어서,
    반도체 기판의 상부 표면 내로 하향 연장되는 트렌치를 포함하는 상기 반도체 기판 - 상기 트렌치는 하단 표면과 상기 트렌치의 측벽을 따라 복수의 스캘럽(scallops)을 포함함 -; 및
    상기 트렌치의 상기 하단 표면 및 상기 측벽을 라이닝하는 산화물 층 - 상기 산화물 층은 상이한 깊이에서 상기 트렌치의 측벽을 따라 변화하는 두께를 가지며, 상기 변화하는 두께는 상기 트렌치 내로의 깊이가 증가함에 따라 이산 증분(discrete increments)으로 단계적으로 감소함(step down) -
    을 포함하는, 반도체 디바이스.
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