TWI520351B - 堆疊式電容式結構及其製造方法 - Google Patents

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Description

堆疊式電容式結構及其製造方法
本發明有關於一種電容器及其製造方法，且特別是一種堆疊式電容器及其製造方法。
近年來，配合各類電子產品微型化趨勢，動態隨機存取記憶體(Dynamic Random Access Memory，DRAM)為廣泛應用的積體電路元件。隨著產業發展，對於更高容量之動態隨機存取記憶體的需求增加的同時，相應的設計也已朝向高積集度及高密度發展。因應此發展動態隨機存取記憶體元件上的各記憶細胞排列通常非常靠近，故幾乎已無法在橫向上增加電容面積，而需從垂直方向上，以透過增加電容的高度，增加電容面積及電容值。
習知動態隨機存取記憶體的記憶單元通常是由場效電晶體(MOSFET)及電容器構成。電容器主要用以儲存代表資料之電荷，故須具備高電容量才可確保資料不易漏失。目前產業上廣泛應用隨機存取記憶體的其中一種電容器類型為堆疊式電容器。
圖1繪示典型的堆疊式電容結構示意圖。如圖1所示，堆疊式電容結構10的形成方式簡單來說是於基底101上依序沉積第一氧化層102、第一氮化層103、第二氧化層104及第二氮化層105。而後，利用第一次黃光製程定義出電容溝渠107的開口位置，再利用第二次黃光製程，蝕刻出電容溝渠107的的深度。然而，習知透過兩次黃光會使得蝕刻後電容溝渠底部的輪廓(profile)不平整，亦即電容溝渠107的開口與底部形狀大小不同，而產生尺寸變異(critical dimension variation)。此外，現行為了使蝕刻出較深電容溝渠107，另利用加設第二氮化層105來形成較長蝕刻腔管106，以讓蝕刻製程，例如電漿蝕刻的產生的反應性離子可沿著蝕刻腔管106垂直向下蝕刻第一氧化層102。然此類做法如圖1所示，會因電容溝渠中具有第一、第二氮化層103、105及第一、第二氧化層102、103，且氮化層及氧化層的蝕刻速度不同，造成蝕刻速度不穩定。具體地說，會產生因電容溝渠的腰身蝕刻過多，而使相鄰電容溝渠腰身之間的間隙變得較小，導致相鄰之電容溝渠相互漏電形成短路，從而增加製作成本。
有鑑於此，本發明實施例提供一種堆疊式電容器結構及其製造方法，透過去除現行增設的氮化層，並利用具較強離子蝕刻製程先形成蝕刻槽以定義電容溝渠的位置，再利用於蝕刻槽內壁沉積阻擋層形成電容溝渠的蝕刻通道，隨後再於另一次蝕刻製程形成具所需深度與寬度之電容溝渠。藉此，可避免發生因電容溝渠於腰身蝕刻過多，而導致相鄰之電容溝渠漏電形成短路的現象，增加製程良率。
本發明實施例提供一種堆疊式電容器結構，適用於隨機存記憶體取之堆疊式電容器結構。所述堆疊式電容器結構是形成於半導體基底之上。所述堆疊式電容器結構包括氧化層及環狀阻擋層。所述氧化層是位於半導體基底之上。所述氧化層具有一電容溝渠。所述環狀阻擋層形成於該電容溝渠的開口邊緣。所述環狀阻擋層可為絕緣材料。
本發明實施例另提供一種堆疊式電容器結構的製造 方法。所述製造方法包括下列步驟。首先，於半導體基底上，形成一層氧化層。其次，在氧化層上形成一層硬罩幕層。其後，進行第一次蝕刻製程，以於氧化層及硬罩幕層上形成一蝕刻槽。所述蝕刻槽的開口寬度大於蝕刻槽的底部寬度。隨後，於硬罩幕層上及蝕刻槽的內壁上，形成一層蝕刻阻擋層。而後，經由蝕刻槽對氧化層進行第二次蝕刻製程，以於蝕刻槽下方形成電容溝渠。
在本發明其中一個實施例中，上述蝕刻槽的深度大於硬罩幕層的厚度。
在本發明其中一個實施例中，上述蝕刻阻擋層的材料為氧化鋁(Al2O3)或氮化矽。
在本發明其中一個實施例中，上述在形成電容溝渠之步驟後包括去除硬罩幕層及部分氧化層，以暴露出部分的電容溝渠。而後，形成一電容結構於電容溝渠內。
在本發明其中一個實施例中，上述於去除硬罩幕層及部分氧化層之步驟包括保留部分蝕刻阻擋層，以於電容溝渠的開口邊緣形成一環狀阻擋層。
在本發明其中一個實施例中，上述該電容溝渠具有一電容結構，且該電容結構包括一第一導電層、一介電層及一第二導電層。
綜上所述，本發明實施例提供一種堆疊式電容器結構及其製造方法，此一種堆疊式電容器及其製造方法藉由去除現行增設的氮化層，同時利用具較強離子衝擊方式搭配高濃度氧化物之乾蝕刻製程，於一層氧化層與氮化層蝕刻出蝕刻槽定義電容溝渠的位置。而後再利用開口內壁沉積一層阻擋層，形成一大致長方形蝕刻通道使後續乾蝕刻製 程中離子衝擊可垂直切入氧化層於蝕刻槽下方形成具所需寬度與深度之電容溝渠。藉此，本發明實施例提供一種堆疊式電容器結構及其製造方法可避免發生因相鄰之電容溝渠的腰身部分過多而相互漏電，而導致短路的現象，增加製程良率。
為使能更進一步瞭解本發明之特徵及技術內容，請參閱以下有關本發明之詳細說明與附圖，但是此等說明與所附圖式僅係用來說明本發明，而非對本發明的權利範圍作任何的限制。
〔第一實施例〕
請參照圖2，圖2繪示本發明實施例提供之堆疊式電容器結構的示意圖。堆疊式電容器結構於此實施例中，可以是形成於半導體基底201上。所述堆疊式電容器結構包括氧化層203以及環狀阻擋層207。
半導體基底201於此實施例可包含晶圓及形成於晶圓上的薄膜層、金屬導線與半導體元件，例如動態隨機存取記憶體(DRAM)、靜態隨機存取記憶體(SRAM)、非揮發性記憶體等記憶體元件、邏輯元件、金氧半導體電晶體元件等，但此處為了簡化圖示，並未顯示於圖1。金屬導線可例如是由摻雜多晶矽、金屬等導電材料，用以將後續形成的電容結構與半導體基底201上的元件相連。
氧化層203位於半導體基底201之上。於此實施例中，氧化層203可以是利用化學氣相沈積(Chemical Vapor Deposion，CVD)方法或熱氧化法成長於半導體基底201的上表面。更進一步地說，氧化層203的厚度可以是依據所 需電容溝渠的深度來設置，例如30奈米(nm)。另外，於此實施中，氧化層203的材料可為氧化矽(oxide)。
詳細地說，氧化層203具有一電容溝渠205，其中電容溝渠205呈大致柱體狀，且其水平橫切面積可呈橢圓形狀、矩形狀或圓形狀，可依實際製程所需來設計。更具體地說，電容溝渠205的開口的形狀與底部的形狀大致相同，且電容溝渠205的開口的寬度與底部的寬度亦大致相等。所述電容溝渠205可以是利用乾蝕刻製程，例如反應性離子蝕刻(Reactive-ion etching，RIE)，形成於氧化層203內。更進一步地說，於此實施例中，所述電容溝渠205可以是藉由利用具強撞擊力(strong bombardment)與高濃度氧化物(oxide)之電漿蝕刻製程來定義與固定電容溝渠205的開口大小與形狀，以助於增加電容溝渠205的深度。同時，可有效地克服習知因光曝光造成電容溝渠底部的輪廓(profile)不平整，而產生尺寸變異(critical dimension variation)以及因蝕刻速度不穩造成電容溝渠腰身蝕刻過多造成電容溝渠漏電等問題。
所述電容溝渠205可具有一預設寬度d，且電容溝渠205內具有電容結構(未繪示)以作為隨機存取記憶體單元的儲存電容。所述電容結構可以是於電容溝渠205內依循電容溝渠205內側表面的輪廓依序沉積第一導電層、介電層及第二導電層來形成。
附帶一提的是，第一導電層可以透過沉積多晶矽、摻雜多晶矽或是氧化鈦來形成。位於第一導電層與第二導電層之間的介電層可以是藉由於第一導電層上沉積具高介電常數之介電材料，例如氧化矽、氮化矽、氧化鋁或氧化鈦等所形成。第二導電層可以是於介電層之上沉積導電材料，例如多晶矽、摻雜 多晶矽、氧化鈦或鋁等，但本實施例並不限制。
此外，因所述電容結構的實際結構並非為本發明所著重之部分，且電容結構的實際製作方式會藉由後面的實施例來描述，故在此不再贅述。
再者，如圖1所示，電容溝渠205的開口邊緣另圍繞一層環狀阻擋層207。換言之，於此實施例中，環狀阻擋層207是形成於電容溝渠205的開口內側表面，使電容溝渠205的上端呈略為倒梯形(reverse ladder)形狀，藉此，可有利於後續於電容溝渠205內沉積導電及介電材料以形成電容結構之工序。環狀阻擋層207的材料於此實施例中可例如為氧化鋁(Al2O3)或氮化物等具高蝕刻選擇性的絕緣材料。所述環狀阻擋層207可在使用離子氣體蝕刻的乾蝕刻製程中，例如電漿蝕刻，具相較於氧化層203較慢的蝕刻速率。從而可以於氧化層203中蝕刻出具所需深度的電容溝渠205。此外，環狀阻擋層207還可用以隔離電容溝渠205與電容溝渠205上方所設置的其他相鄰之半導體元件，藉以使堆疊式電容結構與其上方設置的其他半導體元件相互絕緣。
要說明的是，圖2僅用以說明本發明實施例提供之堆疊式電容器結構的結構，並非用以限定本發明。
〔第二實施例〕
接著，本發明另提供上述堆疊式電容器結構的一種製作方法。請參照圖3並同時參照圖4A~圖4H。圖3繪示本發明第二實施例所述之堆疊式電容器結構的製作方法之流程示意圖。圖4A~圖4H分別繪示對應本發明第二實施例所述之堆堆疊式電容器結構製程示意圖。
首先，於步驟S100中，亦如圖4A所示，提供一半導 體基底301。所述半導體基底301可包括包含晶圓及形成於晶圓上的薄膜層、金屬導線與半導體元件，例如動態隨機存取記憶體(DRAM)、靜態隨機存取記憶體(SRAM)、非揮發性記憶體等記憶體元件、邏輯元件、金氧半導體電晶體元件等，但此處為了簡化圖示，並未顯示於圖4A~圖4H。
其次，於步驟S110中，如圖4B所示，於半導體基底301之上表面形成一層氧化層303。所述氧化層303的材料可例如為氧化矽(oxide)，且可以是利用化學氣相沉積法或熱氧化法沉積於半導體基底301之上。所述氧化層303的厚度可以是依據所需的電容溝渠(未繪示於圖4B)的深度來設置，例如為30奈米(nm)。本發明領域具通常知識者應知電容溝渠的深度與所需的電容量相關，故氧化層303的厚度可以是依據實際需求電容值來配置。
其後，於步驟S120中，如圖4C所示，在氧化層303的上方形成一層硬罩幕層305(hard mask layer)。所述硬罩幕層305的材料可例如為氮化矽(nitride)、氮氧化矽、碳化矽或氮碳化矽，且亦可以是利用化學氣相沉積法沉積於氧化層303之上。
接著，於步驟S130中，進行第一次蝕刻製程，蝕刻氧化層303及硬罩幕層305以於氧化層303及硬罩幕層305上形成蝕刻槽。所述蝕刻槽的底部位置對應電容溝渠之位置。所述蝕刻槽可用於作為形成具所需深度之電容溝渠的蝕刻通道，以有效地蝕刻出所需電容溝渠的深度。同時蝕刻槽亦可用以避免於電容溝渠的腰身處因蝕刻速度的不穩定而形成肚形區(belly-shaped region)。
更具體地說，如圖4D所示，於硬罩幕層305上形成圖案化光阻層307，以定義出電容溝渠之位置。所述圖案化光阻層307可例如為正光阻，且可利用塗佈方式於硬罩幕層305塗上一層光阻，而後將對應電容溝渠位置及形狀之圖案透過曝光、顯影設置於圖案化光阻層307上。所述電容溝渠位置圖案可以是依據半導體基底301上所設半導體元件，例如MOSFET電晶體的位置來設計，而所述電容溝渠的形狀圖案可以為圓形、方形、橢圓形或其他幾何圖案，本實施例並不限制。
接著，如圖4E所示，以圖案化光阻層307為罩幕，進行第一次蝕刻製程，將圖案化光阻層307曝光之處清除，即蝕刻下方之硬罩幕層305與氧化層303，以形成一蝕刻槽309，藉以定義電容溝渠的位置及寬度。所述蝕刻槽309的深度大於硬罩幕層305的厚度。換言之，蝕刻槽309自硬罩幕層305的表面向下延伸至部份氧化層303。
值得注意的是，於此實施例中，所述蝕刻槽309可以是利用乾蝕刻方式，如反應性離子蝕刻，並且是以利用具強撞擊力(strong bombardment)與高濃度氧化物之電漿蝕刻配方來進行蝕刻。因蝕刻槽309並不是如習知，是利用交互堆疊硬罩幕層305與氧化層303來形成，故所述蝕刻槽309透過使用具強撞擊力(strong bombardment)與高濃度氧化物之電漿蝕刻方式會如圖4E所示形成大致倒梯形形狀矩形柱體之蝕刻通道。換言之，所述蝕刻槽309的開口寬度大於底部蝕刻槽309的寬度。詳細地說，如圖4E所示，蝕刻槽309底部之寬度為d，且蝕刻槽309開口之寬度為d+dx。其後，再利用乾蝕刻式去光阻或濕蝕刻式去光阻方式，以將未曝光之圖案化光阻層307移除。
隨後，於步驟S140中，如圖4F所示，於硬罩幕層305之上及蝕刻槽309內壁表面形成蝕刻阻擋層311。所述蝕刻阻擋層311覆蓋蝕刻槽309內壁表面，且蝕刻阻擋層311覆蓋於蝕刻槽309內壁表面之厚度是可以是依據電容溝渠的所需寬度來定義。所述蝕刻阻擋層311使得蝕刻槽309形成長方形之蝕刻通道，以作為蝕刻電容溝渠的直立式的蝕刻通道。蝕刻阻擋層311可用以於後續電容溝渠的蝕刻製程中作為氧化層303與硬罩幕層305的保護層，以隔絕蝕刻製程注入反應性離子蝕刻氧化層303與硬罩幕層305的側壁。同時，透過於蝕刻槽309亦可固定電容溝渠的溝渠寬度，以利後續電容溝渠的蝕刻製程。
所述蝕刻阻擋層311的材料為具高選擇性(high selectivity)之材料，例如氧化鋁(Al2O3)或氮化物等絕緣材料。所述高選擇性(high selectivity)於此實施例中指蝕刻阻擋層311的蝕刻速度於蝕刻製程中會較氧化層303(待蝕刻物質)的蝕刻速度慢。藉此，可用以避免蝕刻製程注入反應性離子往側邊方向蝕刻氧化層303與硬罩幕層305，進而可引導反應性離子經蝕刻阻擋層311蝕刻蝕刻槽309下方的氧化層303。此外，所述蝕刻阻擋層311可以是以化學氣相沉積方式或原子層沉積方式來形於在硬罩幕層305之上及蝕刻槽309內壁表面。
接著，於步驟S150中，如圖4G所示，經由蝕刻槽311對氧化層303進行第二次蝕刻製程以於蝕刻槽309的下方形成電容溝渠313。所述第二次蝕刻製程可以透過用乾蝕刻方式，如反應性離子蝕刻蝕刻氧化層303來實現。具體地說，可透過對蝕刻槽309施以電漿蝕刻製程(即注入反應性離子)，以非等向方式向下蝕刻氧化層303至半導體基底301上表面， 以形成所述電容溝渠313。此外，如圖4G所示，電容溝渠313之上端因開口處存有蝕刻阻擋層311而呈現倒梯形狀。
更詳細地說，所述電容溝渠313的深度約為大於或等於氧化層303的厚度。而所述電容溝渠313具預設寬度d，且所述預設寬度d是由前述步驟中所述之蝕刻槽309的底部寬度所定義的。
值得一提的是，於第二次蝕刻製程中，氧化層303的蝕刻速度高於蝕刻阻擋層311的蝕刻速度，從而，蝕刻阻擋層311可避免蝕刻槽309覆蓋的氧化層303與硬罩幕層305於第二次蝕刻製程被侵蝕，據此可使注入反應性離子直接切入蝕刻槽309下方的氧化層303。
也就是說，於此實施例中，藉由佈設蝕刻阻擋層311而使得蝕刻槽309於第二次蝕刻製程中形成長方形的蝕刻通道，使注入反應性離子可垂直切入以非等向方式蝕刻槽309下方的蝕刻氧化層303，從而穩定蝕刻速度，進而所述電容溝渠313的開口形狀會與底部形狀相同。電容溝渠313若以水平衡切面來看可例如呈橢圓形狀、矩形或圓形等幾何圖形。電容溝渠313的開口寬度大致與電容溝渠313的底部相同。
本發明據此可克服習知因兩次黃光曝光而使電容溝渠底部的輪廓(profile)不平整，產生尺寸變異之現象。同時，亦可使電容溝渠的溝渠結構呈柱形狀，不再因蝕刻製程中發射出離子因對不同材料堆疊層的蝕刻速度不同造成蝕刻速度不穩定，且無法完全蝕刻至溝渠底部，使得溝渠腰身位置呈肚形狀，導致相鄰之電容溝渠相連而發生短路問題。
接著，於步驟S160中，如圖4H所示，再利用第三次蝕刻製程，去除硬罩幕層305及部分氧化層303，以裸露電容溝渠313。進一步地說，硬罩幕層305及部分氧化層303的移除方式可例如是藉由佈設光阻及選擇性蝕刻方式，使所述電容溝渠313的開口與氧化層303之上表面平齊。此外，於此實施例中，進行第三次蝕刻，並不會完全將蝕刻阻擋層311去除，而是仍有部分蝕刻阻擋層311殘留於電容溝渠313的開口內壁，形成一環狀阻擋層311a。
更詳細地說，如圖4H所示，環狀阻擋層311a會形成於電容溝渠313的開口邊緣，使電容溝渠313的開口處略呈倒梯形狀，其可利於後續形成電容結構的沉積或填入程序。所述環狀阻擋層311a另可用以隔離電容溝渠313與電容溝渠313上方所設置其他相鄰之半導體元件，使堆疊式電容結構與其他半導體元件相互絕緣。
其後，於步驟S170中，於電容溝渠313內形成電容結構。舉例來說，可以是先利用磊晶成長技術或化學氣相沉積方式沿電容溝渠313內壁輪廓形成第一導電層(未繪示)。而後，利用化學氣相沉積方式沉積一層介電層(未繪示)，且所述介電層沿電容溝渠313內壁輪廓而形成，以覆蓋第一導電層。接著，再利用化學氣相沉積方式或原子層沉積方式沿將導電材料沉積於介電層之上，以形成第二導電層(未繪示)。
於此實施例中，所述第一導電層與第二導電層的材料可包括多晶矽、摻雜多晶矽、鈦或氧化鈦等導電材料。所述第一導電層及第二導電層由上視可具橢圓狀、環狀、矩形狀或其他幾何形狀，可依據電容溝渠313的實際架構來設置，本發明並不限制。所述介電層的材料可為氧化矽或其他具高介電係數之介 電材料。
所述第一導電層可為電容結構的下電極，而所述第二導電層可為電容結構的上電極。所述介電層夾於第一導電層與第二導電層之間，並可利用電容溝渠之寬度配置介電層的厚度，以增加電容結構的電容量。換言之，亦即可藉由調整電容溝渠的深度，來增加電容溝渠內壁面積，提升電容量。
從而，可不用因製程蝕刻速度的影響，致使良率下降，或因此無法藉由加深溝渠的深度來提升電容量。換言之，本發明可利用上述製程方式來達到所需溝渠深度，藉以提升電容量之目的。值得注意的是，圖3以及圖4A~4H僅用以說明一電容溝渠的製造方式，並非用以限定本發明。於實務上，可同時依需求製作一個或多個之電容溝渠，並間隔地分散排列於半導體基底之上。
〔實施例的可能功效〕
綜上所述，本發明實施例提供一種堆疊式電容器結構及其製造方法，此一種堆疊式電容器及其製造方法藉由去除現行增設的氮化層，同時利用具較強離子衝擊方式搭配高濃度氧化物之之乾蝕刻製程，於一層氧化層與氮化層蝕刻出梯形狀之蝕刻槽來做為電容溝渠的位置。而後再利用開口內壁沉積層阻擋層，形成大致長方形蝕刻通道使後續乾蝕刻製程中離子衝擊可垂直蝕刻氧化層，形成具所需寬度與深度之電容溝渠。
藉此，本發明實施例提供一種堆疊式電容器結構及其製造方法可避免發生因相鄰之電容溝渠於腰身處相互漏電，而導致短路的現象，增加製程良率。此外，還可利用此方式蝕刻增加堆疊式電容器結構的深度，提升電容面積與 電容值。
以上所述僅為本發明之實施例，其並非用以侷限本發明之專利範圍。
10‧‧‧堆疊式電容結構
101‧‧‧基底
102‧‧‧第一氧化層
103‧‧‧第一氮化層
104‧‧‧第二氧化層
105‧‧‧第二氮化層
106‧‧‧蝕刻腔管
107‧‧‧電容溝渠
201、301‧‧‧半導體基底
203、303‧‧‧氧化層
205、313‧‧‧電容溝渠
207、311a‧‧‧環狀阻擋層
311‧‧‧蝕刻阻擋層
305‧‧‧硬罩幕層
307‧‧‧圖案化光阻層
309‧‧‧蝕刻槽
d、d+dx‧‧‧寬度
S100~S170‧‧‧步驟流程
圖1 是典型的堆疊式電容結構示意圖。
圖2是本發明第一實施例提供的堆疊式電容結構示意圖。
圖3是本發明第二實施例提供的堆疊式電容結構之製造方法流程示意圖。
圖4A~4H分別是本發明第二實施例提供的堆疊式電容器結構製程示意圖。
201‧‧‧半導體基底
203‧‧‧氧化層
205‧‧‧電容溝渠
207‧‧‧環狀阻擋層
d‧‧‧寬度

Claims (10)

  1. 一種堆疊式電容器結構，形成於半導體基底之上，該堆疊式電容器結構包括：一氧化層，形成於該半導體基底之上，該氧化層具有一電容溝渠；以及一環狀阻擋層，形成於該電容溝渠的開口邊緣；其中該環狀阻擋層為絕緣材料。
  2. 如申請專利範圍第1項所述的堆疊式電容器結構，其中該電容溝渠具有一大致圓柱狀外型。
  3. 如申請專利範圍第1項所述的堆疊式電容器結構，其中該環狀阻擋層的材料為氧化鋁(Al2O3)或氮化矽。
  4. 一種堆疊式電容器的製造方法，包括：於一半導體基底上，形成一氧化層在該氧化層上形成一硬罩幕層；進行一第一次蝕刻製程，於該氧化層及該硬罩幕層上形成一蝕刻槽，該蝕刻槽的開口寬度大於該蝕刻槽的底部寬度；於該硬罩幕層上及該蝕刻槽的內壁上，形成一蝕刻阻擋層；以及經由該蝕刻槽對該氧化層進行一第二次蝕刻製程，以於該蝕刻槽下方形成一電容溝渠。
  5. 如申請專利範圍第4項所述的製造方法，其中該第一次蝕刻製程及該第二次蝕刻製程是以乾蝕刻製程來實現。
  6. 如申請專利範圍第4項所述的製造方法，其中該蝕刻槽的深度大於該硬罩幕層的厚度。
  7. 如申請專利範圍第4項所述的製造方法，其中在形成該電容溝渠的步驟之後，包括： 去除該硬罩幕層及部分氧化層，以暴露出部分的該電容溝渠；以及形成一電容結構於該電容溝渠內；其中該電容結構包括一第一導電層、一介電層及一第二導電層。
  8. 如申請專利範圍第7項所述的製造方法，其中於去除該硬罩幕層及部分氧化層之該步驟包括：保留部分該蝕刻阻擋層，以於該電容溝渠的開口邊緣形成一環狀阻擋層。
  9. 如申請專利範圍第5項所述的製造方法，其中該蝕刻阻擋層的材料為氧化鋁(Al2O3)或氮化矽。
  10. 如申請專利範圍第5項所述的製造方法，其中該蝕刻阻擋層是利用化學氣相沉積方式形成於該硬罩幕層上及該開口的內壁上。
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