KR101452949B1 - 반도체 디바이스와 이를 제조하는 방법 - Google Patents

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    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
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    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform

Abstract

반도체 디바이스는 반도체 디바이스 위에 형성된 제 1 전도성 타입의 반도체 층과 제 2 전도성 타입의 반도체 층을 포함한다. 반도체 디바이스는 또한 제 1 기설정된 거리가 제 2 전도성 타입의 반도체 층까지 연장되는 바디 층과 제 2 기설정된 거리가 상기 제 2 전도성 타입의 반도체 층까지 연장되는 한 쌍의 트렌치를 포함한다. 각각의 한 쌍의 트렌치는 트렌치 위에 배치된 유전체 물질로 구성되고 제 2 전도성 타입의 반도체 층내에 존재하는 도핑 불순물의 농도 및 한 쌍의 트렌치 사이의 거리는 반도체 디바이스의 전기적 특성을 정의한다. 반도체 디바이스는 제 2 전도성 타입의 반도체 층에 결합된 제어 게이트와 제 2 전도성 타입의 반도체 층에 결합된 소스 영역을 더 포함한다.

Description

반도체 디바이스와 이를 제조하는 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명 출원은 "Power MOS Transistor"란 제목의 2007년 1월 9일 출원된 미합중국 가출원 제 60/879,434 호의 35 U.S.C §119(e)에 따른 이익을 주장하며, 본 발명 출원의 개시 내용은 그대로 본 명세서에 참조로서 결합된다.
본 발명 출원은 함께 계류중이며 공통적으로 양도된 2008년 1월 8일 출원된 미합중국 특허출원 제 11/ 호(Attorney Docket No. 027049-000250US)에 관한 것으로, 본 발명 출원의 개시 내용은 모든 점에서 그대로 본 명세서에 참조로서 결합된다.
다음의 4개의 정규 미합중국 특허 출원(본 발명 출원을 포함하는)은 동시에 출원중이며, 다른 출원들의 전체 개시내용은 모든 점에서 참조로서 본 출원에 결합된다.
● "Semiconductor device"란 제목의 2008년 1월 8일 출원된 출원 제 호 (Attorney Docket No. 027049-000210US);
● "Semiconductor device"란 제목의 2008년 1월 8일 출원된 출원 제 호 (Attorney Docket No. 027049-000220US);
● "Semiconductor device"란 제목의 2008년 1월 8일 출원된 출원 제 호 (Attorney Docket No. 027049-000230US);
● "Method of manufacture for a semiconductor device"란 제목의 2008년 1월 8일 출원된 출원 제 호 (Attorney Docket No. 027049-000240US).
본 발명은, 일반적으로 전자공학의 분야에 관한 것이다. 특히, 본 발명은 파워 MOS 트랜지스터 디바이스(power MOS transistor device)와 이 디바이스의 제조 방법에 관한 것이다. 단지 예로서, 본 발명은 드리프트 영역(drift region) 내 전하 균형을 맞추는 고정 전하(fixed charges)를 포함하는 파워 MOS 트랜지스터에 적용되었다. 본 발명은 다른 MOS 구조와 마찬가지로 횡과 수직 MOSFET 구조 모두에 적용할 수 있다.
파워 MOSFET은 많은 전자 애플리케이션에서 스위칭 디바이스(switching device)로서 폭넓게 사용된다. 전도(conduction)와 스위칭 전력 손실을 최소화 하기 위해 소정의 절연파괴 전압을 위한 파워 MOSFET은 낮은 비(specific) 온-저항(low specific on-resistance) 및 커패시턴스(capacitances)를 가지는 것이 바람직하다. 비 온-저항(RSP)는 온-저항 영역 곱(RON*A)으로서 정의된다. 수퍼접합(SuperJunction)(SJ) 구조는 보다 높은 도핑 교번 p-타입 및 n-타입 층 또는 전하 균형이 이루어지는 필러들(pillars)을 병렬로 연결함으로써 낮은 비 온-저항을 달성한다. 따라서, SJ 구조에 대해, 보다 낮은 RSP로 소정의 단위 영역내에 많은 필러들 또는 셀들을 채워넣는 것이 바람직하다.
SJ 구조에 있어서, n-타입 및 p-타입 필러의 최소 너비는 셀 피치 축소와 디바이스 스케일링에 대한 제한을 설정한다. 또한, 이러한 구조 제작과 관련된 여러 단점들이 존재하며, 연속적인 주입 및 확산 공정에 의해 결합된 다중 에피택셜 층(multiple epitaxial layers)을 성장시키기 위한 필요성을 포함한다. 부동 아일랜드(floating islands)를 채우거나 제공하는 에피택셜 트렌치(epitaxial trench)에 이어 트렌치를 형성하는 것과 같은 대안적인 해결책은 유사한 단점을 포함한다. 따라서, 보다 미세한 셀 피치로 스케일될 수 있는 낮은 RSP와 낮은 커패시턴스를 특징으로 하는 파워 MOS 트랜지스터를 위한 기술의 필요성이 있다. 추가적으로, 제조시 복잡함을 감소시키는 것이 바람직하다.
본 발명의 실시예에 따르면, 일반적으로 전자공학 분야에 관련된 기법이 제공된다. 특히, 본 발명은 파워 MOS 트랜지스터 디바이스와 이 디바이스의 제조 방법에 관한 것이다. 단지 예로서, 발명은 드리프트 영역에서 전하 균형을 맞추는 고정 전하를 포함하는 파워 MOS 트랜지스터에 적용되었다. 특별한 실시예에서, 고정 전하는 하나 이상의 유전체 층내에 존재한다. 본 발명은 다른 MOS 구조와 마찬가지로 횡 및 수직 MOSFET 구조 모두에 적용할 수 있다.
[기술적 해결방법]
본 발명의 실시예에 따르면, 반도체 디바이스는 제 1 전도성 타입의 반도체 층과 제 1 전도성 타입의 반도체 층 위에 형성된 제 2 전도성 타입의 반도체 층을 포함한다. 제 2 전도성 타입의 반도체 층은 제 1 두께(first thickness)를 특징으로 한다. 반도체 디바이스는 또한 제 1 기설정된 거리(first predetermined distance)가 제 2 전도성 타입의 반도체 층까지 연장되는 바디 층(body layer)과 제 2 기설정된 거리가 제 2 전도성 타입의 반도체 층까지 연장되는 한 쌍의 트렌치를 포함한다. 각각의 한 쌍의 트렌치는 본질적으로 트첸치에 배치된 유전체 물질로 구성되고 제 2 전도성 타입의 반도체 층내에 존재하는 도핑 불순물의 농도와 한 쌍의 트렌치 사이의 거리는 반도체 디바이스의 전기적 특성을 정의한다. 반도체 디바이스는 상기 제 2 전도성 타입의 상기 반도체 층에 결합된 제어 게이트(control gate)와 상기 제 2 전도성 타입의 반도체 층에 결합된 소스 영역(source region)을 더 포함한다.
본 발명의 다른 실시예에 따르면, 반도체 디바이스는 제 1 전도성 타입의 반도체 층 및 제 1 전도성 타입의 반도체 층 위에 형성된 제 2 전도성 타입의 반도체 층을 포함한다. 제 2 전도성 타입의 반도체 층은 제 1 두께를 특징으로 한다. 반도체 디바이스는 또한 제 1 기설정된 거리가 제 2 전도성 타입의 반도체 층까지 연장되는 바디 층과 제 2 기설정된 거리가 제 2 전도성 타입의 반도체 층까지 연장되는 복수의 트렌치를 또한 포함한다. 각각의 복수의 트렌치는 트렌치 내에 배치된 제 1 유전체 물질을 포함하며 제 1 유전체 물질은 의도적으로 도입된 전하를 포함한다. 반도체 디바이스는 제 2 전도성 타입의 반도체에 결합된 복수의 제어 게이트와 제 2 전도성 타입의 반도체 층에 결합된 복수의 소스 영역을 더 포함한다.
본 발명의 또 다른 실시예에 따라서, 반도체 디바이스는 제 1 전도성 타입의 반도체 층과 제 1 전도성 타입을 가지는 제 1 세트의 필러와 제 2 전도성 타입을 가지는 제 2 세트의 필러를 포함하는 반도체 층을 포함한다. 제 1 세트의 필러와 제 2 세트의 필러는 제 1 전도성 타입의 반도체 층에 형성된다. 제 1 세트의 필러와 제 2 세트의 필러는 제 1 두께를 특징으로 한다. 반도체 디바이스는 또한 기설정된 거리가 제 1 세트의 필러 또는 제 2 세트의 필러까지 연장되는 복수의 트렌치를 포함한다. 각각의 복수의 트렌치는 트렌치 내에 배치된 제 1 유전체 물질을 포함하며 제 1 유전체 물질은 의도적으로 도입된 전하를 포함한다. 반도체 디바이스는 제 1 세트의 필러와 제 2 세트의 필러를 포함하는 반도체 층에 결합된 복수의 제어 게이트와 제 1 세트의 필러와 제 2 세트의 필러를 포함하는 반도체 층에 결합된 복수의 소스 영역을 더 포함한다.
본 발명의 또 다른 실시예에 따라서, 반도체 디바이스는 제 1 전도성 타입의 반도체 층과 제 1 전도성 타입의 반도체 층에 형성된 제 2 전도성 타입의 반도체 층을 포함한다. 제 2 전도성 타입의 반도체 층은 제 1 두께를 특징으로 한다. 반도체 디바이스는 또한 기설정된 깊이를 갖고 제 2 전도성 타입의 반도체 층까지 연장됨으로써, 그에 의해 제 2 전도성 타입의 반도체 층과 트렌치 사이에 배치된 계면 영역(interfacial region)을 정의하는 트렌치를 포함한다. 트렌치는 본질적으로 트렌치 내에 배치된 유전체 물질로 구성되는 말단부(distal portion)와 트렌치의 인접부내 유전체 물질 내부에 배치된 게이트 물질(gate material)과 유전체 물질을 포함하는 인접부를 포함한다.
반도체 디바이스는 기설정된 깊이를 갖고 제 2 전도성 타입의 반도체 층까지 연장됨으로써, 제 2 전도성 타입의 반도체 층과 제 2 트렌치 사이에 배치된 제 2 계면 영역을 정의하는 제 2 트렌치를 더 포함한다. 제 2 트렌치는 본질적으로 트렌치 내에 배치된 유전체 물질로 구성되는 말단부(distal portion)와 제 2 트렌치의 인접부내 유전체 물질 내부에 배치된 게이트 물질과 유전체 물질을 포함하는 인접부를 포함한다. 더욱이, 반도체 디바이스는 제 2 전도성 타입의 반도체 층에 결합된 소스 영역을 포함한다.
본 발명의 특정한 대안적인 실시예에 따라서, 반도체 디바이스는 제 2 전도성 타입의 반도체 층 위에 형성되는 제 1 전도성 타입의 반도체 층을 포함한다. 제 2 전도성 타입의 반도체 층은 제 1 두께를 특징으로 한다. 반도체 디바이스는 기설정된 깊이를 갖고 제 2 전도성 타입의 반도체 층까지 연장됨으로써, 제 2 전도성 타입의 반도체 층과 제 1 트렌치 사이에 배치된 제 1 계면 영역을 정의하는 제 1 트렌치를 포함한다. 제 1 트렌치는 본질적으로 트렌치 내에 배치된 유전체 물질로 구성되는 말단부(distal portion)및 유전체 물질과 트렌치의 인접부내 유전체 물질 내부에 배치된 게이트 물질을 포함하는 인접부를 포함한다. 의도적으로 도입된 전하는 제 1 트렌치의 말단부 또는 제 1 계면 영역에 배치된 유전체 물질 중 적어도 하나에 제공된다.
반도체 디바이스는 또한 기설정된 깊이를 갖고 제 2 전도성 타입의 반도체 층까지 연장됨으로써, 제 2 전도성 타입의 반도체 층과 제 2 트렌치 사이에 배치된 제 2 계면 영역을 정의하는 제 2 트렌치를 포함한다. 제 2 트렌치는 본질적으로 트렌치 내에 배치된 유전체 물질로 구성되는 말단부(distal portion)와 제 2 트렌치의 인접부내 유전체 물질 내부에 배치된 유전체 물질과 게이트 물질을 포함하는 인접부를 포함한다. 의도적으로 도입된 전하는 제 2 트렌치의 말단부 또는 제 2 계면 영역에 배치된 유전체 물질 중 적어도 하나에 제공된다.
본 발명의 또 다른 대안적인 실시예에 따라서, 반도체 디바이스는 제 1 표면과 제 2 표면, 제 1 표면상에 배치된 소스 영역, 그리고 소스 영역과 인접한 제 1 표면상에 배치된 게이트 영역을 가지는 제 1 전도성 타입의 반도체 층을 포함한다. 반도체 디바이스는 또한 제 1 표면상에 배치된 드레인 영역(drain region)과 게이트 영역과 드레인 영역 사이에 배치된 한 쌍의 전하 제어 트렌치를 포함한다. 각각의 한 쌍의 전하 제어 트렌치는 너비를 특징으로 하며 트렌치 내에 배치된 제 1 유전체 물질과 제 1 유전체 물질 내부에 배치된 제 2 물질을 포함한다. 제 1 전도성 타입의 반도체 층내에 존재하는 도핑 불순물의 농도와 한 쌍의 전하 제어 트렌치 사이의 거리는 각각의 한 쌍의 전하 제어 트렌치의 너비의 독립적인 반도체 디바이스의 전기적 특성을 정의한다. 반도체 디바이스는 제 1 전도성 타입의 반도체 층에 결합된 제어 게이트와 제 1 전도성 타입의 반도체 층에 결합된 소스 영역을 더 포함한다.
본 발명의 또 다른 대안적인 실시예에 따라서, 제 1 표면과 제 2 표면, 제 1 표면위에 배치된 소스 영역, 그리고 소스 영역에 인접한 제 1 표면위에 배치된 게이트 영역을 가지는 제 1 전도성 타입의 반도체 층을 포함한다. 반도체 디바이스는 또한 제 1 표면 위에 배치된 드레인 영역과 게이트 영역과 드레인 영역 사이에 배치된 전하 제어 트렌치를 포함한다. 전하 제어 트렌치는 트렌치 내에 배치된 제 1 유전체 물질을 포함한다. 제 1 유전체 물질은 의도적으로 도입된 전하를 포함한다.
본 발명의 특별한 실시예에 따라서, 반도체 디바이스는 제 1 전도성 타입의 반도체 층을 포함한다. 제 1 전도성 타입의 반도체 층은 반도체 층 위에 형성된 제 2 전도성 타입의 제 1 반도체 영역을 포함한다. 제 1 반도체 영역은 제 1 두께를 특징으로 한다. 제 1 반도체 영역은 기설정된 깊이를 갖고 제 1 반도체 영역까지 연장됨으로써, 제 1 반도체 영역과 제 1 트렌치 사이에 배치된 제 1 계면 영역을 정의하는 제 1 트렌치를 포함한다. 제 1 트렌치는 제 1 트렌치의 인접부와 제 1 트렌치의 말단부에 배치된 제 1 유전체 물질을 포함한다. 의도적으로 도입된 전하는 제 1 트렌치의 인접부와 제 1 계면 영역내에 배치된 제 1 유전체 물질 중 적어도 하나에 존재한다. 제 1 트렌치는 또한 제 1 트렌치의 인접부내 제 1 유전체 물질 내부에 배치된 제 1 게이트 물질을 포함한다.
제 1 전도성 타입의 반도체 층은 또한 반도체 위에 형성된 제 1 전도성 타입의 제 2 반도체 영역을 포함한다. 제 2 반도체 영역은 제 2 두께를 특징으로 한다. 제 2 반도체 영역은 제 2 기설정된 깊이를 갖고 제 2 반도체 영역까지 연장됨으로써, 제 2 반도체 영역과 제 2 트렌치 사이에 배치된 제 2 계면 영역을 정의하는 제 2 트렌치를 포함한다. 제 2 트렌치는 제 2 트렌치의 인접부와 제 2 트렌치의 말단부내에 배치된 제 2 유전체 물질을 포함한다. 의도적으로 도입된 전하는 제 2 트렌치의 인접부 또는 제 2 계면 영역내에 배치된 제 2 유전체 물질 중 적어도 하나에 제공된다. 제 2 트렌치는 또한 제 2 트렌치의 인접부내 제 2 유전체 물질 내부에 배치된 제 2 게이트 물질을 포함한다.
본 발명의 또 다른 특별한 실시예에 따라서, 반도체 디바이스를 제조하는 방법이 제공된다. 방법은 제 1 전도성 타입의 반도체 층을 제공하는 단계, 제 1 전도성 타입의 반도체 층 위에 제 2 전도성 타입의 반도체 층을 형성하는 단계, 제 2 전도성 타입의 반도체층 위에 하나 이상의 절연 층(insulator layers)을 형성하는 단계, 그리고 제 2 전도성 타입의 반도체 층내 복수의 트렌치를 에칭함으로써, 복수의 CC 트렌치와 CG 트렌치를 형성하는 단계를 포함한다. 방법은 또한 복수의 트렌치와 제 2 전도성 타입의 반도체 층 위에 산화물 층을 형성하는 단계, 하나 이상의 절연 층의 일부에 마스킹 층(masking layer)을 형성하는 단계, CG 트렌치에 게이트 산화물 층(gate oxide layer)을 형성하는 단계, 그리고 CG 트렌치에 폴리실리콘 게이트 물질을 형성하는 단계를 포함한다. 방법은 제 2 절연 층을 형성함으로써, CC 트렌치의 일부를 채우는 단계, 제 2 물질을 형성함으로써, CC 트렌치의 제 2 부분을 채우는 단계, 그리고 제 3 절연 층을 형성함으로써, CC 트렌치의 CC의 나머지(remainder)를 채우는 단계를 더 포함한다. 더욱이, 방법은 하나 이상의 디바이스 영역을 형성하는 단계와 소스 금속 층(source metal layer)을 형성하는 단계를 포함한다.
본 발명의 또 다른 특별한 실시예에 따라서, 반도체 디바이스 제조 방법이 제공된다. 방법은 제 1 전도성 타입의 반도체 층을 제공하는 단계, 제 1 전도성 타입의 반도체 층 위에 제 2 전도성 타입의 반도체 층을 형성하는 단계, 제 2 전도성 타입의 반도체 층 위에 절연 층을 형성하는 단계, 그리고 제 2 전도성 타입의 적어도 반도체 층까지 트렌치를 에칭하는 단계를 포함한다. 방법은 또한 트렌치와 제 2 전도성 타입의 반도체 층 위에 열적 산화물 층(thermal oxide layer)을 형성하는 단계, 열적 산화물 층내로 이온을 주입하는 단계, 제 2 절연 층을 형성함으로써, 트렌치의 적어도 일부를 채우는 단계, 그리고 트렌치의 일부로부터 제 2 절연 층을 제거하는 단계를 포함한다. 방법은 트렌치와 에피택셜 층 위에 산화물 층을 형성하는 단계, 트렌치에 물질을 형성하는 단계, 하나 이상의 디바이스 영역을 형성하는 단계, 그리고 게이트 물질 위에 제 2 게이트 산화물 층을 형성하는 단계를 더 포함한다. 더욱이, 방법은 제 2 게이트 산화물 층을 패턴화하는 단계 및 소스 금속 층(source metal layer)을 형성하는 단계를 포함한다.
본 발명의 특정한 실시예에 따라서, 반도체 디바이스를 제조하는 방법이 제공된다. 방법은 제 1 전도성 타입의 반도체 층을 제공하는 단계, 제 1 전도성 타입의 반도체 층 위에 제 2 전도성 타입의 반도체 층을 형성하는 단계, 제 2 전도성 타입의 적어도 반도체 층까지 트렌치를 에칭하는 단계, 그리고 트렌치 내 제 1 절연층을 형성하는 단계를 포함한다. 방법은 또한 제 2 절연 층을 형성함으로써, CC 트렌치의 적어도 일부를 채우는 단계 및 트렌치에 게이트 물질을 형성하는 단계를 포함한다. 방법은 하나 이상의 디바이스 영역을 형성하고 소스 금속 층을 형성하는 단계를 포함한다.
본 발명의 다른 특정한 실시예에 따라서, 반도체 디바이스를 제조하는 방법이 제공된다. 방법은 제 1 전도성 타입의 반도체 층을 제공하는 단계, 제 1 전도성 타입의 반도체 층 위에 제 2 전도성 타입의 반도체 층을 형성하는 단계, 제 2 전도성 타입의 반도체 층 위에 절연 층을 형성하는 단계, 그리고 제 2 전도성 타입의 적어도 반도체 층까지 하나 이상의 트렌치를 에칭하는 단계를 포함한다. 방법은 또한 하나 이상의 트렌치에 제 2 절연 층을 형성하는 단계, 제 2 절연 층내로 이온을 주입하는 단계, 제 3 절연 층을 형성함으로써, 하나 이상의 트렌치의 적어도 일부를 채우는 단계, 그리고 제 2 전도성 타입의 적어도 반도체 층까지 추가적인 트렌치(additional trench)를 에칭하는 단계를 포함한다. 방법은 추가적인 트렌치에 게이트 산화물 층을 형성하는 단계, 추가적인 트렌치에 게이트 물질을 형성하는 단계, 하나 이상의 디바이스 영역을 형성하는 단계, 그리고 소스 금속 층을 형성하는 단계를 더 포함한다.
본 발명의 또 다른 특정한 실시예에 따라서, 반도체 디바이스를 제조하는 방법이 제공된다. 방법은 제 1 전도성 타입의 반도체 층을 제공하는 단계, 제 1 전도성 타입의 반도체 층 위에 제 2 전도성 타입의 반도체 층을 형성하는 단계, 그리고 제 2 전도성 타입의 반도체 층 위에 절연 층을 형성하는 단계를 포함한다. 방법은 또한 제 2 전도성 타입의 적어도 반도체 층까지 트렌치를 에칭하는 단계, 트렌치 내와 제 2 전도성 타입의 반도체 층 위에 산화물 층을 형성하는 단계, 그리고 산화물 층내로 이온을 주입하는 단계를 포함한다. 방법은 제 2 절연 층을 형성함으로써, 트렌치를 채우는 단계, 하나 이상의 디바이스 영역을 형성하는 단계, 그리고 금속 층을 형성하는 단계를 더 포함한다.
본 발명을 이용함으로써 종래의 기법에 비해 수많은 장점들이 달성된다. 예를 들어, 본 발명에 따른 실시예에서, 개선된 MOSFET 전도 및 퍼포먼스 스위칭이 달성된다. 더욱이, 다른 실시예에서, 교번 전하 균형 유전 및 실리콘 층을 나란히 함으로써 소정의 도핑 농도에 대한 1차원 실리콘 절연파괴 전압 한계를 초과하는 성능을 디바이스에 제공한다. 고정 전하의 사용은 p-n 접합이 전하 균형 목적을 위해 사용되는 종래의 기법에 비해 커패시턴스를 감소시킨다. 더욱이, 리버스 복구 전하(reverse recovery charge: Qrr)와 안전 작동 영역(Safe Operating Area: SOA)이 종래의 디바이스에 비해 개선된다. 실시예에 따라서, 하나 이상의 이들 잇점이 존재할 수 있다. 이들 및 다른 잇점들은 본 발명의 명세서의 도처에 그리고 특히 아래에 기술되었다. 본 발명의 다양한 추가적인 목적, 특징 및 장점들이 상세한 설명과 다음의 첨부 도면을 참조하여 보다 충분히 이해될 수 있다.
도 1A는 본 발명의 실시예에 따른 평면 n-채널 DMOS 트랜지스터(planar n-channel DMOS transistor)의 단순 예시도;
도 1B는 본 발명의 실시예에 따른 트렌치 n-채널 MOS 트랜지스터(trench n-channel DMOS transistor)의 단순 예시도;
도 2A는 본 발명의 실시예에 따른 제 2 유전체 물질을 포함하는 전하 제어 트렌치(Charge Control trenches)를 가지는 트렌치 MOS 트랜지스터의 단순 예시도;
도 2B는 본 발명의 실시예에 따른 제 2 유전체 물질과 보이드(void)를 포함하는 전하 제어 트렌치(Charge Control trenches)를 가지는 트렌치 MOS 트랜지스터의 단순 예시도;
도 3A는 본 발명의 실시예에 따른 동일한 트렌치에 제공된 제어 게이트와 전 하 제어를 가지는 트렌치 MOS 트랜지스터의 단순 예시도;
도 3B는 본 발명의 다른 실시예에 따른 동일한 트렌치에 제공된 제어 게이트와 전하 제어를 가지는 트렌치 MOS 트랜지스터의 단순 예시도;
도 4는 본 발명의 실시예에 따른 딥 p+층(deep p+layer)을 가지는 제어 게이트 트렌치와 전하 제어 트렌치를 가지는 트렌치 MOS 트랜지스터의 단순 예시도;
도 5는 본 발명의 실시예에 따른 제 1 유전체 물질에 의해 커버된 제어 게이트 트렌치와 전하 제어 트렌치를 가지는 트렌치 MOS 트랜지스터의 단순 예시도;
도 6은 본 발명의 실시예에 따른 제 1 유전체 물질에 의해 커버된 제어 게이트 트렌치와 전하 제어 트렌치 모두를 가지는 트렌치 MOS 트랜지스터의 단순 예시도;
도 7은 본 발명의 실시예에 따른 두꺼운 하부 산화물 및 전하 제어 트렌치를 가지는 제어 게이트 트렌치를 가지는 트렌치 MOS 트랜지스터의 단순 예시도;
도 8은 본 발명의 실시예에 따른 n 드리프트 영역까지 연장되는 두꺼운 하부 산화물 및 전하 제어 트렌치를 가지는 제어 게이트 트렌치를 가지는 트렌치 MOS 트랜지스터의 단순 예시도;
도 9는 본 발명의 실시예에 따른 n-에피택셜 층의 두께보다 작은 깊이를 가지는 계단형 게이트 산화물 제어 게이트와 전하 제어 트렌치를 가지는 트렌치 MOS 트랜지스터의 단순 예시도;
도 10은 본 발명의 실시예에 따른 동일한 깊이를 가지는 균일한 산화물 제어 게이트 및 CC 트렌치를 가지는 트렌치 MOS 트랜지스터의 단순 예시도;
도 11은 본 발명의 실시예에 따른 동일한 깊이를 가지는 두꺼운 하부 산화물 제어 게이트 및 CC 트렌치를 가지는 트렌치 MOS 트랜지스터의 단순 예시도;
도 12A는 본 발명의 실시예에 따른 파워 MOSFET 구조의 단순 평면 예시도;
도 12B는 도 12A의 라인(AA')을 따라서 바라본 단순 단면 예시도;
도 12C는 도 12A의 라인(BB')을 따라서 바라본 단순 단면 예시도;
도 13은 본 발명의 실시예에 따른 제어 게이트와 전하 제어 트렌치를 가지는 준-수직(quasi-vertical) 파워 MOSFET의 싱글 셀(single cell)의 단순 예시도;
도 14A는 본 발명의 실시예에 따른 전하 제어 트렌치와 두꺼운 하부 산화물 제어 게이트 트렌치 및 제 1 유전체 물질로 충진된 터미네이션 트렌치를 가지는 준-수직(quasi-vertical) 파워 MOSFET 구성의 단순 예시도;
도 14B는 본 발명의 실시예에 따른 두꺼운 하부 산화물 제어 게이트, 전하 제어 트렌치 및 제 1 유전체 물질로 충진된 터미네이션 트렌치와 동일한 깊이를 가지는 전하 제어 트렌치와 두꺼운 하부 산화물 제어 게이트 트렌치 및 제 1 유전체 물질로 충진된 터미네이션 트렌치를 가지는 준-수직(quasi-vertical) 파워 MOSFET 구성의 단순 예시도;
도 15A는 본 발명의 실시예에 따른 횡적 파워 MOSFET 구조의 단순 평면 예시도;
도 15B는 도 15A의 라인(AA')을 따라서 바라본 단순 단면 예시도;
도 15C는 도 15A의 라인(BB')을 따라서 바라본 단순 단면 예시도;
도 15D는 도 15A의 라인(CC')을 따라서 바라본 단순 단면 예시도;
도 16은 본 발명의 실시예에 따른 전하 제어 트렌치가 충진된 유전체 층에 위치된 포지티브 전하를 가지는 n-채널 트렌치 MOS 트랜지스터의 단순 예시도;
도 17A는 본 발명의 실시예에 따른 전하 제어 트렌치와 p-바디 영역이 충진된 유전체 층을 포함하는 포지티브 전하를 가지는 n-채널 트렌치 MOS 트랜지스터의 단순 예시도;
도 17B는 본 발명의 실시예에 따른 전하 제어 트렌치가 충진된 유전체 층을 포함하는 포지티브 전하를 가지는 조합된 수퍼접합 트렌치 MOS 트랜지스터의 단순 예시도;
도 18A는 본 발명의 실시예에 따른 트렌치 위에 유전체 층을 가지는 도 17a에 예시된 바와 같은 트렌치 MOS 트랜지스터의 단순 예시도;
도 18B는 본 발명의 실시예에 따른 트렌치에 추가적인 유전체 층을 가지는 도 18A에 예시된 바와 같은 트렌치 MOS 트랜지스터의 단순 예시도;
도 18C는 본 발명의 실시예에 따른 트렌치와 제어 게이트 물질에 인접한 추가적인 유전체 층을 가지는 도 18A에 예시된 바와 같은 트렌치 MOS 트랜지스터의 단순 예시도;
도 19는 본 발명의 실시예에 따른 n-드리프트 영역까지 연장되는 트렌치 깊이(trench depth)를 가지는 도 20에 도시된 바와 같은 트렌치 DMOS 트랜지스터의 단순 예시도;
도 20은 본 발명의 실시예에 따른 p- 영역과 기판 사이에 n-드리프트 영역을 가지는 도 17A에 예시된 바와 같은 트렌치 MOS 트랜지스터의 단순 예시도;
도 21A는 본 발명의 실시예에 따른 계단형 게이트 산화물을 가지는 도 18에 도시된 바와 같은 트렌치 MOS 트랜지스터의 단순 예시도;
도 21B는 본 발명의 실시예에 따른 계단형 게이트 산화물을 가지는 도 20에 예시된 바와 같은 트렌치 MOS 트랜지스터의 단순 예시도;
도 22A는 본 발명의 실시예에 따른 디바이스 터미네이션을 위해 트렌치를 채우는 유전체를 가지는 도 20에 도시된 바와 같은 트렌치 MOS 트랜지스터의 단순 예시도;
도 22B는 본 발명의 실시예에 따른 디바이스의 에지에 n+ 영역과 p- 영역 단 접점을 가지는 디바이스 터미네이션을 위해 트렌치를 채우는 유전체를 가지는 도 20에 예시된 바와 같은 트렌치 MOS 트랜지스터의 단순 예시도;
도 23A는 본 발명의 실시예에 따른 n+ 영역과 p+ 영역의 대안적인 레이아웃(alternative layout)을 가지는 도 18A에 예시된 바와 같은 파워 MOSFET 구조의 단순 평면 예시도;
도 23B는 도 23A의 라인(AA')을 따라서 바라본 단순 단면 예시도;
도 23C는 도 23A의 라인(BB')을 따라서 바라본 단순 단면 예시도;
도 24는 본 발명의 실시예에 따른 종래의 터미네이션 구조를 가지는 준-수직 파워 MOSFET 구성의 단순 예시도;
도 25는 본 발명의 실시예에 따른 터미네이션을 위해 트렌치를 채우는 유전체 물질을 이용한 준-수직 파워 MOSFET 구성의 단순 예시도;
도 26A는 본 발명의 대안적인 실시예에 따른 횡적 파워 MOSFET 구조의 단순 평면 예시도;
도 26B는 도 26A의 라인(AA')을 따라서 바라본 단순 단면 예시도;
도 26C는 도 26A의 라인(AA')을 따라서 바라본 단순한 대안적인 단면 예시도;
도 26D는 도 26A의 라인(AA')을 따라서 바라본 단순한 대안적인 단면 예시도;
도 26E는 도 26A의 라인(BB')을 따라서 바라본 단순 단면 예시도;
도 26F는 본 발명의 대안적인 실시예에 따른 횡적 파워 MOSFET 구조의 단순 단면 예시도;
도 26G는 본 발명의 다른 대안적인 실시예에 따른 횡적 파워 MOSFET 구조의 단순 단면 예시도;
도 26H는 본 발명의 대안적인 실시예에 따른 횡적 파워 MOSFET 구조의 단순 평면 예시도;
도 26I는 본 발명의 다른 대안적인 실시예에 따른 횡적 파워 MOSFET 구조의 단순 평면 예시도;
도 26J는 도 26I의 라인(AA')을 따라서 바라본 단순 단면 예시도;
도 26K는 도 26I의 라인(BB')을 따라서 바라본 단순 단면 예시도;
도 27A는 본 발명의 실시예에 따른 전하 제어 트렌치를 채우는 유전체 층 및 제어 게이트 트렌치를 가지는 p-채널 트렌치 MOS 트랜지스터의 단순 예시도;
도 27B는 본 발명의 실시예에 따른 공통 제어 게이트와 전하 제어 트렌치를 가지는 p-채널 트렌치 MOS 트랜지스터의 단순 예시도;
도 28은 본 발명의 실시예에 따른 딥 n+층(deep n+layer)을 가지는 도 27A에 예시된 바와 같은 p-채널 트렌치 MOS 트랜지스터의 단순 예시도;
도 29A는 본 발명의 실시예에 따른 유전체 층에 의해 커버된 전하 제어 트렌치를 가지는 p-채널 트렌치 MOS 트랜지스터의 단순 예시도;
도 29B는 본 발명의 실시예에 따른 유전체 층에 의해 커버된 제어 게이트와 전하 제어 트렌치 모두를 가지는 p-채널 트렌치 MOS 트랜지스터의 단순 예시도;
도 30은 본 발명의 실시예에 따른 제어 게이트 트렌치에 두꺼운 하부 산화물을 가지는 도 27A에 예시된 바와 같은 p-채널 트렌치 MOS 트랜지스터의 단순 예시도;
도 31은 본 발명의 실시예에 따른 p-드리프트 영역까지 연장되는 전하 제어 트렌치를 가지는 도 30에 예시된 바와 같은 p-채널 트렌치 MOS 트랜지스터의 단순 예시도;
도 32는 본 발명의 실시예에 따른 계단형 게이트 산화물을 가지는 제어 게이트 트렌치를 가지는 도 31에 예시된 바와 같은 p-채널 트렌치 MOS 트랜지스터의 단순 예시도;
도 33A는 본 발명의 실시예에 따른 동일한 트렌치 깊이를 가지는 제어 게이트 트렌치와 전하 제어 트렌치를 포함하는 p-채널 트렌치 MOS 트랜지스터의 단순 예시도;
도 33B는 본 발명의 실시예에 따른 동일한 트렌치 깊이와 두꺼운 제어 게이 트 하부 게이트 산화물을 가지는 제어 게이트 트렌치와 전하 제어 트렌치를 가지는 p-채널 트렌치 MOS 트랜지스터의 단순 예시도;
도 34A는 본 발명의 실시예에 따른 p-채널 파워 MOSFET 구조의 단순 평면 예시도;
도 34B는 도 34A의 라인(AA')을 따라서 바라본 단순 단면 예시도;
도 34C는 도 34A의 라인(BB')을 따라서 바라본 단순 단면 예시도;
도 35는 본 발명의 실시예에 따른 제어 게이트와 전하 제어 트렌치를 가지는 준-수직 p-채널 파워 MOSFET 구성의 싱글 셀의 단순 예시도;
도 36A는 본 발명의 실시예에 따른 유전체 물질과 두꺼운 하부 산화물을 가지는 제어 게이트로 충진된 터미네이션 트렌치를 가지는 도 35에 예시된 바와 같은 준-수직 p-채널 파워 MOSFET의 싱글 셀의 단순 예시도;
도 36B는 본 발명의 실시예에 따른 모두 동일한 트렌치 깊이를 가지는 트렌치 및 유전체 물질로 충진된 터미네이션 트렌치를 가지는 도 35에 예시된 바와 같은 준-수직 p-채널 파워 MOSFET의 싱글 셀의 단순 예시도;
도 37A는 본 발명의 실시예에 따른 유전체 층을 가지는 전하 제어 트렌치에 포지티브 전하를 가지는 모놀리식으로 집적된 n-채널 및 p-채널 파워 트랜지스터의 단순 예시도;
도 37B는 싱글 다이(single die)에 모놀리식으로 집적된 낮은 전압 회로와 함께 집적된 n-채널 및 p-채널 파워 트랜지스터를 도시하는 단순 평면 블록도;
도 38A-M은 본 발명의 실시예에 따른 반도체 디바이스를 제조하기 위한 단순 공정 흐름도를 예시하는 도면;
도 38N은 본 발명의 실시예에 따른 보이드(void)를 포함하는 도 38A-M의 공정 흐름에 따라서 제조된 디바이스의 단순 예시도;
도 39A-I는 본 발명의 다른 실시예에 따른 반도체 디바이스를 제조하기 위한 단순 공정 흐름도를 예시하는 도면;
도 40A-I는 본 발명의 또 다른 실시예에 따른 반도체 디바이스를 제조하기 위한 단순 공정 흐름도를 예시하는 도면;
도 41A-I는 본 발명의 대안적인 실시예에 따른 반도체 디바이스를 제조하기 위한 단순 공정 흐름도를 예시하는 도면;
도 41J는 도 41A-I에 예시된 공정 흐름에 따라서 제조된 반도체 디바이스의 단순 예시도;
도 42A는 도시된 등전위 콘투어(equi-potential contours)를 가지는 절연파괴에서 p-n 다이오드 구조의 단순 단면 예시도;
도 42B는 도시된 등전위 콘투어(equi-potential contours)를 가지는 절연파괴에서 높은 리버스 블로킹을 위해 선택된 고정 전하를 가지는 다이오드 구조의 단순 단면 예시도;
도 42C는 도 42A와 도 42B의 라인(AA')을 따라서 바라본 전계를 도시하는 도면;
도 42D는 도 42A와 도 42B에서 다이오드의 전기적 절연파괴 특성을 도시하는 도면;
도 43A는 본 발명의 실시예에 따른 평면 n-채널 DMOS 트랜지스터의 단순 예시도;
도 43B는 본 발명의 실시예에 따른 보이드를 포함하는 평면 n-채널 DMOS 트랜지스터의 단순 예시도;
도 43C는 본 발명의 실시예에 따른 딥 p 영역을 포함하는 평면 n-채널 DMOS 트랜지스터의 단순 예시도;
도 43D는 본 발명의 실시예에 따른 기판에 인접한 n-타입 층을 포함하는 평면 n-채널 DMOS 트랜지스터의 단순 예시도;
도 44A-K는 본 발명의 또 다른 대안적인 실시예에 따른 반도체 디바이스를 제조하기 위한 단순 공정 흐름도를 예시하는 도면;
도 44L은 본 발명의 실시예에 따른 보이드를 포함하는 도 44A-K의 공정 흐름에 따라서 제조된 반도체 디바이스의 단순 예시도;
도 45A-K는 본 발명의 또 다른 실시예에 따른 반도체 디바이스를 제조하기 위한 단순 공정 흐름도를 예시하는 도면;
도 45L은 본 발명에 따른 보이드를 포함하는 도 45A-K의 공정 흐름에 따라서 제조된 반도체 디바이스의 단순 예시도; 및
도 46A 및 도 46B는 본 발명의 실시예에 따라서 제공된 예시적인 셀룰러 형상 배열의 단순 평면도.
본 발명의 실시예에 따라서, 개선된 전도(conduction) 및 스위칭 성능을 특 징으로 하는 파워 MOSFET 구조가 제공된다. 특별한 실시예에서, 고전압 MOSFET 구조가 제공되며 이 구조에서 전하를 포함하는 유전체 층이 드리프트 영역에서 전하 균형을 위해 사용된다. 전하 균형이 이루어지는 유전체와 실리콘 층을 교번시킴으로써, 구조의 성능은 소정의 도핑 농도에 대한 1 차원 실리콘 절연파괴 전압 한계를 넘어선다. 수직 및 횡적 MOSFET 구조 모두는 본 발명의 실시예에 의해 제공된다. 더욱이, 특정한 실시예에서, 전하를 가지는 유전체 층이 절연파괴 전압 및/또는 온-저항에서 추가적인 성능을 위한 더블 또는 다중 Reduced Surface Field(Resurf) 기법에 의해 조합되는 횡적 구조가 사용된다. 이들 구조를 제조하는 방법이 기술되며, 보다 상세히 본 발명의 실시예와 예는 본 발명의 명세서 전반에 걸쳐 기술된다. 비록 참조가 반도체 물질로서 실리콘에 대해 이루어졌지만, 본 발명은 다른 반도체 물질을 포함하는 다른 물질로 제조된 파워 MOSFET에 적용가능하다.
도 42A 및 42B는 상부의 애노드 접촉과 하부의 캐소드 접촉을 가지는 다이오드의 단순 단면 예시도이다. 도 42A에서, 반도체 영역(4203)은 애노드와 캐소드 사이에 위치한다. 도 42B에서, 반도체 영역(4205)은 두 절연 영역(4201) 사이에 위치한다. 절연파괴에서 등전위선은 또한 10V를 나타내는 각각의 이소-콘투어(iso-contour)와 함께 도 42A-B에 도시된다. 시뮬레이션에서 메사 영역(mesa region)(4205)의 너비는 1㎛이었으며 애노드와 캐소드 사이의 거리가 10㎛이며 절연 층의 너비가 0.5㎛이다. 도 42A에서, 시뮬레이션은 단순한 p-n 다이오드에서 수행된 반면에 도 42B에서, 4201과 4205 사이의 인터페이스를 따라서 고정 전하가 존 재하였다. 고정 전하 밀도(Qf/q)(q는 전자 전하)가 최대 절연파괴 전압을 위해 선택되었다. 반도체 영역의 도핑 영역은 두 경우에 있어서 2×1016/㎤ 이었다. 본 명세서에서, 고정 전하에 대한 참조는 몇몇 실시예들에서, 일반적으로 이온 주입 공정에 의해 제공되는 공간적 고정 전하가 트랜지스터 디바이스에서 활용되는 것을 예시하기 위해 제공된다. 용어 "고정 전하(fixed charge)"의 사용은 본 발명의 실시예를 주입된 전하로 제한하기 위함이 아니라, 디바이스에 존재하는 제공된(또한 의도적으로 도입된으로 지칭되는) 전하를 표시하기 위해 사용된다.
시뮬레이션은 고정 전하의 존재가 절연파괴 전압을 상당히 증가시킬 수 있다는 것을 명백히 보여준다. 고정 전하의 부재시, 메사 내 도핑 레벨은 일반적으로 상당히 낮아야 하며 동일한 높은 절연파괴 전압을 달성하기 위해 보다 두꺼운 반도체 영역이어야 한다. 그러나, 이러한 보다 낮은 도핑 레벨과 보다 두꺼운 반도체 영역은 이러한 구조에 만들어진 어떠한 파워 MOSFET의 드리프트 영역의 비 온-저항을 증가시킬 것이다.
도 42C는 도 42A와 도 42B에 도시된 구조에 대해 절단선(AA')을 따라서 바라본 전계내 차이를 도시한다. 전계 분포는 p-n 다이오드에 대해 빈약한 반면에 고정 전하가 있으면, 전계는 보다 균일하게 분포되며 따라서 절연파괴 전압을 최대화하기 위해 거의 이상적이다. 리버스 바이어스하에서, 고정 전하는 횡적으로 종료하기 위해 메사(4205)내 이온화된 도펀트 원자(ionized dopant atoms)를 이네이블하며, 이것은 도 42B내 절단선(AA')을 따라서 유지될 전계를 실질적으로 균일하게 할 수 있으며, 리버스 바이어스하에서 이온화된 도펀트는 전계 프로파일이 삼각형 모양이도록 캐소드에서 종료되어야 한다.
도 42D는 p-n 다이오드와 고정 전하 다이오드 구조의 전기적 터미널 특성을 도시한다. 고정 전하가 없으면, 절연파괴 전압은 약 34V인 반면에, 최적 고정 전하가 있으면 절연파괴 전압은 약 220V이다. 도 42A-D에 도시된 데이터는 전하 균형 기법으로서 고정 전하의 사용이 높은 절연파괴 전압을 이네이블 하는 것을 도시한다.
비록 고정 전하가 일반적으로 실리콘과 유전체 물질 사이의 인터페이스 근처에서 발생하는 것으로서 당업자에 의해 알려져 있다고 하더라도, 이러한 고정 전하는 일반적으로 반도체 디바이스 성능에 좋지 않은 것으로 간주되며 따라서 디바이스 제조동안 가능한 한 최소화된다. 이와 같이 정상적으로 발생하는 고정 전하의 크기는 도 42D에 도시된 바와 같이 절연파괴 전압을 향상시키기에 불충분하다. 본 명세서에서, 고정 전하는 제조 공정의 부산물로서 발생하는 전하에 더하여 이온 주입, 확산, 증착 등과 같은 공정을 이용하여 의도적으로 도입된 전하를 지칭한다. 더욱이, 비록 유전체와 반도체 영역 사이의 인터페이스로 지칭되지만, 인터페이스 영역은 분명하지 않을 것으로 알려져 있으며 따라서 일반적으로 유전체 영역에 존재하지만 계면 영역은 마찬가지로 반도체 물질까지 다소 확장될 수 있다.
본 발명의 실시예에 따라서, 신규한 파워 MOSFET 구조 및 이러한 구조를 제조하는 방법이 개시된다. 새로운 구조는 의도적으로 도입된 전하(Qf)를 가지는 유전 체 층을 제공하는 개념을 활용한다. 전하 균형이 이루어지는 유전체와 실리콘 (드리프트) 층을 교번시킴으로써, 구조는 소정의 드리프트 영역의 도핑 농도에 대해 보다 높은 전압을 견딘다. 몇몇 실시예에서, 드리프트 영역은 에피택셜 성장, 주입 또는 주입 등에 이은 저농도 도핑된 에피택셜 성장을 이용하여 형성된다. 본 발명의 실시예에 의해 제공된 디바이스 성능은 에피택셜 층의 동일한 두께에 대해 1 차원 실리콘 절연파괴 전압 한계를 넘어선다.
다음의 설명에서, 고정 전하(들)는 제조 공정의 부산물로서 발생하는 전하에 더하여 이온 주입, 확산, 증착 등과 같은 공정을 이용하여 의도적으로 도입된 전하를 지칭한다. 더욱이, 비록 일반적으로 참조가 계면 전하, 즉, 유전체와 반도체 영역 사이의 인터페이스 영역내 전하에 관하여 이루어졌지만, 이러한 전하는 또한 유전체 영역이 형성되는 반도체 영역에서와 마찬가지로 유전체 모두에 존재할 수 있다는 것이 이해된다.
리버스 바이어스에서, 유전체 층의 전하는 공핍 영역(depletion region)내 전하에 의해 균형이 이루어진다. 제로 바이어스에서, 유전체 층의 전하는 반도체-유전체 층 인터페이스에서 형성되는 인버전 층(inversion layer) 내에 존재하는 전하에 의해 일부 균형이 이루어진다. 유전체 층내 전하는 최대 효과를 위해 반도체-유전체 인터페이스에 또는 가까이 위치된다. 전하는 되도록이면 전형적인 디바이스 작동 온도에서 움직이지 않는다. 네거티브 또는 포지티브 전하 모두는 반도체 층의 이온화된 불순물의 공핍 전하 균형을 이루기 위해 필요한 전하를 제공하기 위해 사용될 수 있다. 이것은 전압 유지 영역을 따라서 보다 균일한 전계 및 그에 따라 보 다 높은 절연파괴 전압의 결과를 가져온다.
본 발명은 반도체 영역에 인접한 유전체 층의 유전율(permitivity)과 너비에 주로 의존하는 종래의 반도체 구조에 비해 수많은 장점을 제공한다. 본 발명에 따라서, 전하 균형을 위해 제공된 고정 전하는 트렌치 너비의 함수가 아니다. 따라서, 보다 높은 절연파괴 전압을 달성하기 위해, 유전체 층의 너비는 단지 고정 전하를 유도하고 트렌치를 재충진하기 위해 필요한 공정에 의해서만 제한되며, 이것은 종래의 SJ 또는 비SJ 타입 구조에 의해 획득될 수 있는 셀 필치보다 작은 셀 피치를 이네이블한다. 더욱이, 유전체 층내 전하와 비 p-n 접합 또는 필드 플레이트(field plate)를 이용하여 전하 균형을 구현함으로써, 보다 낮은 커패시턴스가 달성된다. 본 명세서에 기술된 바와 같이 본 발명의 구조는 종래의 디바이스에 비해 제조하기가 보다 쉬우며 보다 비용 효과적이다.
본 발명의 실시예를 활용함으로써, 반도체 디바이스의 하나 이상의 전기적 특성(예를 들어, 절연파괴 전압)은 실질적으로 트렌치 너비의 함수가 아니다. 예로서, 디바이스의 전기적 특성(예를 들어, 절연파괴 전압)은 트렌치와 트렌치 사이의 물질에 존재하는 도펀트의 농도 사이의 거리에 의해 정의된다. 특별한 예에서, 한 쌍의 트렌치 사이의 디바이스의 에피택셜 층에 수직인 라인을 따라서 측정된 도펀트의 집적 전하 밀도는 약 q*1×1012/㎠에서 약 q*5×1012/㎠의 범위이다. 다른 집적 도펀트(도핑 불순물로서 또한 지칭되는) 전하 밀도는 본 발명의 실시예의 범주 내에 포함된다.
도 1A는 본 발명의 실시예에 따른 평면 n-채널 DMOS 트랜지스터(100)의 단순 예시도이다. 비록 도 1A가 n-채널 DMOS 트랜지스터를 예시하였지만, 본 발명의 실시예는 p-채널 MOSFET, IGBT 등을 포함하는 다른 MOSFET 설계에 적용할 수 있다. 도 1A에 예시된 실시예에서, n-채널 MOSFET(100)의 기본적인 셀은 고농도 도핑된 n+기판(101) 위에 성장된 n-타입 에피택셜 층(105)위에 예시된다. 비록 몇몇 실시예가 기판으로서 기판(101)을 지칭한다고 하더라도, 기판(101)은 초기 공정에 적합한 연마 기판(polished substrate)일 수 있거나 연마 기판 위에 성장된 하나 이상의 에피택셜 층을 가지는 기판을 포함할 수 있다는 것이 이해될 것이다. 따라서, 용어 기판의 사용은 가공하지 않은 반도체 웨이퍼(unprocessed semiconductor wafers)로 제한되지 않으며, 연속적인 반도체 공정 작동을 위해 유용한 스타팅 물질(starting material)을 제공하는 구조를 포함한다. 당업자는 많은 변화, 변경, 그리고 대안을 인식할 것이다.
도 1A에 예시된 바와 같이, 디바이스는 평면 제어 게이트(120)와 네거티브 전하를 가지는 2개의 딥 전하 제어 트렌치(110 및 112)를 포함한다. 본 실시예에서, 제어 전하(Charge Control: CC) 트렌치(110 및 112)는 디바이스의 표면으로부터 고농도 도핑된 n+기판(101)까지 연장된다. 일 실시예에서, n-타입 에피택셜 층(105) 내에 형성된 n-드리프트 영역은 균일하게 도핑된다. 다른 실시예에서, n-타입 에피택셜 층(105) 내에 형성된 n-드리프트 영역은 불균일하게 도핑된다. 예를 들어, 도핑 프로파일은 표면쪽으로 감소되는 기판에서 보다 높은 도핑을 갖도록 경사를 완만하게 할 수 있거나 디바이스 파라미터에 따라서 그 반대일 수 있다.
비록 본 명세서에 기술된 각자 모든 실시예와 관련하여 논의되지 않았다고 하더라도, 인접한 CC 트렌치(110 및 112) 사이의 집적 전하가 측정될 수 있다. 몇몇 실시예에서, 반도체 층(105)에 평행한 라인을 따라서 한 세트의 트렌치(110/112) 사이의 측정된 집적 전하 밀도(QP/q)는 약 1×1012cm-2에서 약 5×1012cm-2 의 범위이며, 여기서 q는 전자 전하이다. 몇몇 실시예에서 최고 성능을 획득하기 위해, 집적 전하는 되도록이면 CC 트렌치를 통해 제공된 고정 전하에 의해 균형이 이루어진다. 집적 전하가 CC 트렌치를 통해 제공된 고정 전하에 의해 균형이 이루어질 때, 반도체 디바이스의 전기적 특성, 예를 들어, 소스 및 드레인 터미널 사이의 절연파괴 전압은 트렌치의 너비에 독립적이다.
도 1B는 본 발명의 실시예에 따른 트렌치 n-채널 MOS 트랜지스터(150)의 단순 예시도이다. 도 1B에 예시된 실시예에서, n-채널 MOSFET(150)의 기본적인 셀은 고농도 도핑된 n+기판(101) 위에 성장된 n-타입 에피택셜 층(105)위에 예시된다. 도 1B에 예시된 바와 같이, 디바이스는 트렌치 제어 게이트(170)와 네거티브 전하를 가지는 2개의 딥 전하 제어 트렌치(110 및 112)를 포함한다. 트렌치 제어 게이트(CG)(170)는 디바이스의 표면으로부터 n-타입 에피택셜 층(105)까지 연장된다. 도 1A에 예시된 실시예에서와 같이, CC 트렌치(110 및 112)는 디바이스의 표면으로부터 고농도 도핑된 n+기판(101)까지 연장된다.
도 1A 및 1B에 예시된 실시예에서, 제 1 유전체 물질(114), 예를 들어, 열적 성장 산화물 층은 하부 라인과 CC 트렌치의 벽이다. 특정한 실시예에서, 제 1 유전 체 물질은 약 2nm 에서 약 200nm의 두께를 포함한다. 특별한 실시예에서, 제 1 유전체 물질의 두께는 약 30nm이다. CC 트렌치(110 및 112)는 제 2 절연 물질(116)로 채워지며, 이것은 또한 본 명세서에서 제 1 유전체 물질 내부의 트렌치의 내부의 화합물(compound) 또는 합성물(composite material)로서 지칭될 수 있다. 특별한 실시예에서, 제 2 물질(116)은 불화 알루미늄 물질을 포함한다. 본 명세서 전반에 걸쳐서 보다 상세히 기술된 바와 같이, 제 2/화합물/합성물, 예를 들어, 불화 알루미늄은 제 1 유전체 물질을 가지는 인터페이스에서 네거티브 전하를 제공할 수 있다. 화합물은 몇몇 실시예에서 싱글 물질(single material)일 수 있으며 다른 실시예에서 하나 이상의 물질의 다층을 포함한다. 따라서, 제 1 유전체 물질(114)과 제 2 물질(116)은 제 1 유전체 물질일 수 있다. 예로서, 제 2 물질은 마찬가지로 유전체 물질일 수 있다. 주목해야 할 것은 제 2 물질은 제 1 유전체 물질 또는 상이한 물질과 동일한 물질을 포함하는 유전체 물질일 수 있다는 것이다.
도 1A를 참조하면, CC 트렌치(110 및 112)의 상단은 층(130 및 132)으로 각각 예시된 제 1 유전체 물질의 층에 의해 커버된다. 추가적으로, 평면 게이트(120)는 도 1A에 예시된 실시예에서 제 1 유전체 물질을 이용하여 절연된다. 게이트 전도 물질(gate conducting material)(122/172)의 층, 전형적으로 도핑된 폴리실리콘은 도 1A 및 도 1B에 예시된다. 도 1B에 예시된 실시예에서, 제 1 절연 물질은 벽 위의 층과 트렌치 게이트(170)의 하부로서 제공된다. 벽 위의 이러한 층과 트렌치 게이트의 하부의 형성은 제 1 유전제 층(114)의 형성과 동시에 형성되거나 별도의 공정 과정에 따라 형성될 수 있다. 당업자는 많은 변화, 변경, 그리고 대안을 인식 할 것이다. 소스 및 드레인 메탈리제이션(metalization)은 MOSFET 디바이스의 기능성에 적합한 것으로서 제공된다. 도 1A와 1B 모두에 예시된 바와 같이, 확산된 바디 영역(diffused body regions)이 디바이스내에 제공된다. 이들 n+, p+, 및 p-타입 층은 주입, 확산, 어닐링 등과 같은 종래의 제조 공정을 이용하여 형성된다. 이들 층의 제조는 본 명세서 전반에 걸쳐서 추가적으로 상세히 논의된다.
도 1B를 참조하면, 두 CC 트렌치(110 및 112) 사이의 집적 전하가 측정될 수 있다. 몇몇 실시예에서, 표면에 평행한 라인을 따라서 한 세트의 트렌치 사이의 측정된 집적 전하 밀도(QN/q)는 약 1×1012cm-2에서 약 5×1012cm-2 의 범위이며, 여기서 q는 전자 전하이다. 특별한 실시예에서, 트렌치 세트(110 및 112) 사이의 측정된 집적 전하 밀도는 약 2×1012cm-2이다. 최고 성능을 획득하기 위해, 집적된 전하는 CC 트렌치를 통해 제공된 고정 전하에 의해 균형이 이루어진다.
도 2A는 본 발명의 실시예에 따라서 제 2 유전체 물질을 포함하는 CC 트렌치를 가지는 트렌치 MOS 트랜지스터의 단순 예시도이다. n-채널 트렌치 MOS 트랜지스터(200)는 고농도 도핑된 n+기판(201) 위에 성장된 n-타입 에피택셜 층(205)위에 형성된다. 도 2A에 예시된 바와 같이, 디바이스는 트렌치 제어 게이트(220)와 네거티브 전하를 가지는 2개의 딥 전하 제어 트렌치(210 및 212)를 포함한다. 트렌치 CG(220)는 디바이스의 표면으로부터 n-타입 에피택셜 층(205)까지 연장된다. 본 실시예에서, CC 트렌치(210 및 212)는 디바이스의 표면으로부터 고농도 도핑된 n+기판(201)까지 연장된다.
도 2A에 예시된 실시예에서, CC 트렌치(210 및 212)는 제 1 유전체 층(214), 화합물 층(216), 그리고 제 2 유전체 층(218)을 포함한다. 예시된 디바이스의 형상(geometry)은 CC 트렌치(210 및 212)의 벽과 하부위에 제 1 유전체 층(214), 제 1 유전체 층(214) 내부의 화합물 층(216), 그리고 화합물 층(216) 내부의 제 2 유전체 층(218)을 특징으로 한다. 제 1 실시예에서, 제 2 유전체 층(218)은 제 1 유전체 층(214)과 동일한 물질 타입이다. 제 2 실시예에서, 제 1 및 제 2 유전체 층은 상이한 물질을 이용하여 형성된다. 화합물 층(216)의 샌드위치, 예를 들어, 두 절연 층 사이의 불화 알루미늄은 절연 층과 화합물 사이의 인터페이스에서 네거티브 전하를 제공한다.
제 1 유전체 층(214), 화합물 층(216), 그리고 제 2 유전체 층(218)의 조합은 CC 트렌치(210 및 212)를 채운다. 도 2A에 예시된 바와 같이, 트렌치(210 및 212)의 상단은 제 1 유전체 물질에 의해 커버되지 않고, 소스 메탈리제이션(source metalization)과 전기적으로 접촉한다. 게이트 전도 물질의 층(222)은 전형적으로 폴리실리콘으로 도핑되고, 확산된 바디 및 소스 영역은 도 2A에 예시된 디바이스에 제공된다. 이들 n+, p+, 그리고 p-타입 층은 주입, 확산, 풀림 처리 등과 같은 종래의 제조 공정을 이용하여 형성된다. 이들 층의 제조는 본 명세서 전반에 걸쳐서 추가적으로 상세히 논의된다. 소스 및 드레인 메탈리제이션은 MOSFET 디바이스의 기능성에 적합한 것으로서 제공된다.
여러 실시예에서, n-타입 실리콘 층내 이온화된 불순물의 포지티브 공핍 전하 균형을 위해 유전체 층에 존재하는 네거티브 전하를 활용하는 파워 MOSFET 구조 가 개시된다. 특정한 실시예에서, 제어 게이트(CG) 트렌치의 벽과 하부는 산화 규소(SiO2)와 같은 제 1 유전체 물질에 의해 정렬되고 도핑된 폴리실리콘과 같은 전도성 물질로 충진된다. 전하 제어(CC) 트렌치는 산화 알루미늄(Al2O3) 또는 불화 알루미늄(AlF3 또는 AlFx)과 같은 절연 또는 화합물의 층에 의해 커버되는 두께의 수 나노미터(few nanometer)의 산화물과 같은 박막 제 1 유전체 층을 갖고, 여기서 네거티브 전하는 산화-화합물 인터페이스에서 발생된다.
이산화 규소의 화합물 절연층과 불화 알루미늄(AlF3 또는 AlFx)을 이용한 이러한 네거티브 전하 발생 효과는 네거티브 인터페이스 전하가 프랙션(x)의 강한 함수인 것으로 발견된 곳에서 실험적으로 입증되었다. 리버스 바이어스에서 생성된 N-드리프트 공핍 영역내 포지티브 전하는 전하 제어 트렌치의 제 1 유전체 층의 인터페이스에서 또는 근처에 위치된 네거티브 고정 전하에 의해 균형이 이루어진다.
여러 다른 실시예에서, n-채널 MOSFET 구조는 전압을 견디기 위해 포지티브 전하(Qf)와 p-타입 실리콘 층을 가지는 유전체 층을 활용하는 것으로 개시된다. 유전체 층은 제어 게이트 아래 또는 제어 게이트에 평행하게 위치된 트렌치 내에 제공된다. 동등한 조건하에서, 유전체 층 또는 유전체 층-실리콘 인터페이스내 포지티브 전하는 실리콘-유전체 인터페이스에서 형성된 인버전 층 전하에 의해 부분적으로 균형이 이루어진다. 리버스 바이어스에서, 포지티브 전하는 p-타입 드리프트 영역의 이온화된 불순물의 네거티브 공핍 층 전하의 균형을 이룬다. 포지티브 전하 는, 예를 들어, 트렌치 벽과 하부를 정렬시키는 산화물 층내로 세슘 또는 칼륨과 같은 포지티브 이온을 주입함으로써 실현될 수 있다. 포지티브 전하를 실현하기 위한 대안적인 방법은 고밀도 포지티브 전하가 유도될 수 있는 질화 규소(silicon-nitride) 또는 산화질화 규소(silicon-oxynitride) 또는 전술한 두 방법의 조합과 같은 유전체 필름(dielectric films)을 증착시키는 것이다.
도 2B는 본 발명의 실시예에 따른 제 2 유전체 물질과 보이드를 포함하는 전하 제어 트렌치를 가지는 트렌치 MOS 트랜지스터(250)의 단순 예시도이다. 도 2B에 예시된 바와 같이, 보이드(252)는 디바이스 제조동안 각각의 CC 트렌치 내에 형성된다. 고종횡비 트렌치(high aspect ratio trenches)에서 유전체 형성 공정동안 발생할 수 있는 보이드(252)는 CC 트렌치 내에 예시된 유전체 물질 내부에 추가적인 유전체 물질(예를 들어, 공기 또는 불활성 환경(inert environment))을 제공한다. 여러 실시예에서, CC 트렌치 내에 형성된 하나 이상의 보이드는 의도적으로 도입되는 반면에, 다른 실시예에서, 이들은 디바이스 제조동안 활용된 증착 공정의 부산물이다. 보이드의 깊이와 너비는 디바이스 제조동안 활용되는 특별한 공정 흐름에 의존할 것이다. 비록 싱글 보이드가 도 2B에 예시되지만, 다중 보이드가 다른 실시예에서 활용될 수 있기 때문에, 이것은 본 발명의 실시예에 의해 요구되지 않는다. 추가적으로, 비록 보이드(252)가 제 2 유전체 층(218)에 의해 완전히 둘러싸이는 것으로서 예시되지만, 이것은 본 발명의 실시예에 의해 요구되지 않는다. 당업자는 많은 변화, 변경, 그리고 대안을 인식할 것이다.
도 3A는 본 발명의 실시예에 따른 동일한 트렌치 내에 제공된 제어 게이트 및 전하 제어를 가지는 트렌치 MOS 트랜지스터의 기본 셀의 단순 예시도이다. 도 3A에 예시된 바와 같이, 각각의 셀에 대해, CG와 CC 트렌치는 동일한 트렌치로 구성된다.
n-채널 트렌치 MOS 트랜지스터(300)는 고농도 도핑된 n+기판(301) 위에 성장된 n-타입 에피택셜 층(305)위에 형성된다. 도 3A에 예시된 바와 같이, 디바이스는 네거티브 전하를 가지는 트렌치의 말단에서 전하 제어 트렌치 영역을 가지는 조합된 제어 게이트와 전하 제어 트렌치(320)를 포함한다. 트렌치 CG(320)는 n-타입 에피택셜 층(305)을 통해 디바이스의 표면(트렌치의 인접단)으로부터 고농도 도핑된 n+기판(301)(트렌치의 말단)까지 연장된다. 예시된 바와 같이, 트렌치 CG(320)는 p-바디 n-드리프트 접합(340) 아래로 연장된다. 본 실시예에서, 트렌치(310 및 312)의 CC 영역은 p-바디/n-드리프트 접합 아래로부터 고농도 도핑된 n+기판(301)까지 연장된다.
도 3A에 예시된 실시예에서, 트렌치 CG와 마찬가지로 CC 트렌치(310 및 312)는 CC 트렌치와 트렌치 CG의 하부에 제 1 유전체 층(314)과 화합물 층(316)을 포함한다. 트렌치 CG의 상부와 마찬가지로 CC 트렌치(310 및 312)의 상부는 추가적인 제 1 유전체 층(315)과 게이트 전도성 물질(322)을 포함한다. 화합물 층(316)과 추가적인 제 1 유전체 물질(315) 사이의 인터페이스는 CG 트렌치와 마찬가지로 CC 트렌치의 상부 및 하부 사이의 인터페이스를 정의한다. 도3A에 예시된 바와 같이, 이러한 인터페이스는 n-타입 에피택셜 층(305)에 위치된다.
도 3A에 예시된 디바이스의 형상은 CG 트렌치(320)와 마찬가지로 CC 트렌 치(310 및 312)의 벽과 하부에 제 1 유전체 층(314)과 CC 트렌치(310 및 312)과 CG 트렌치(320)의 하부내 제 1 유전체 층(314) 내부의 화합물 층(316)을 특징으로 한다. CC 트렌치(310 및 312)와 CG 트렌치(320)의 상부에서, 추가적인 제 1 유전체 층(315)은 제 1 유전체 층(314) 내부에 존재하며 게이트 전도성 물질(322)은 추가적인 제 1 유전체 물질(315) 내부에 존재한다. 몇몇 실시예에서, 비록 본 발명에 의해 요구되지 않는다고 하더라도, 제 1 유전체 층(314)과 추가적인 제 1 유전체 층(315)은 동일한 물질 타입이다. 화합물(316), 예를 들어, 불화 알루미늄과 게이트 전도성 물질(322), 예를 들어, 도핑된 폴리실리콘이 예로서 제공된다.
트렌치 CG(320)와 마찬가지로 CC 트렌치(310 및 312)의 상단은 제 1 유전체 물질(314)과 추가적인 제 1 유전체 물질(315)중 적어도 하나의 층에 의해 커버된다. 확산된 영역은 도 3A에 예시된 디바이스에 제공된다. 이들 n+, p+, 그리고 p-타입 층은 주입, 확산, 어닐링 등과 같은 종래의 제조 공정을 이용하여 형성된다. 이들 층의 제조는 본 명세서 전반에 걸쳐서 추가적으로 상세히 논의된다. 소스 및 드레인 메탈리제이션은 MOSFET 디바이스의 기능성에 적합한 것으로서 제공된다. 도 3A에 예시된 디바이스를 제조하는 공정은 도 41A-I와 관련하여 논의된다. 도 3A와 41I에 예시된 CC 트렌치(트렌치의 말단부)의 하부내 유전체 물질의 조성(composition)이 다르다는 것이 이해될 것이다. 설계에 있어서 변화는, 예를 들어, 도 41D에 예시된 단계에서 공정 흐름을 변경함으로써 구현될 수 있다. 당업자는 많은 변화, 변경, 그리고 대안을 인식할 것이다.
도 3B는 본 발명의 다른 실시예에 따른 동일한 트렌치 내에 제공된 제어 게 이트와 전하 제어를 가지는 트렌치 MOS 트랜지스터의 단순 예시도이다. 고농도 도핑된 n+기판(301) 및 n-타입 에피택셜 층(305) 위에 제조되고, 트랜지스터는 동일한 트렌치 내에 구성된 제어 게이트(CG)와 전하 제어(CC) 영역을 포함한다. 3개의 이러한 트렌치(360, 362, 및 364)가 예시된다. 트렌치(360, 362, 및 364)의 하부는 n+기판(301)까지 연장된다. 트렌치는 트렌치의 상부(트렌치의 인접부)내 제어 게이트(372)와 트렌치의 하부(트렌치의 말단부)내 유전체 물질(376)을 포함한다.
네거티브 전하는 유전체 층 또는 CG 아래의 트렌치(360, 362, 및 364) 내에 존재하는 유전체 층-실리콘 인터페이스에 위치된다. 온-상태에서, 전자 전류(electron current)는 채널을 통해 소스와 n-타입 드리프트 영역으로부터 n+기판(301)으로 흐른다. 주목해야 할 것은 CG가 전류 흐름의 연속성을 위해 트렌치의 CC 부분을 충분하게 오버랩한다는 것이다.
본 발명의 실시예에 따라서, 트렌치 유전체내 고정 전하의 존재는 드리프트 영역내 캐리어의 "빌트-인" 공핍 결과를 가져온다. 본 발명의 다양한 다른 실시예에 의해 예시된 바와 같이, 고정 전하는 트렌치와 드리프트 영역 사이의 유전체 인터페이스에 또는 근처에 존재하며 균형 전하는 드리프트 영역내에 존재한다. 다른 실시예에서, 네거티브 전하(Qf)는 CG 아래의 n- 영역이 절연파괴 전압에서 완전히 공핍되도록 존재한다. 일반적으로, 유전체 층내 네거티브 전하는 산화물 층 위에 불순물의 증착에 이은 드라이브-인 또는 어닐링 공정과 같은 기법을 이용하여 산화물내로 이온 주입 또는 불순물의 확산을 이용한 요오드, 브롬, 염소, 크롬, 알루미 늄, 또는 다른 적절한 원자에 의해 제공된다. 도 3B에 예시된 디바이스의 제조 공정은 도 40과 관련하여 논의된다.
도 3B 및 도 16을 참조하면, 두 도면은 n-채널 MOSFET에 관련되지만, 도 3B에서, 네거티브 고정 전하가 인터페이스에서 사용된다. 이러한 네거티브 전하는 리버스 바이어스에서 n-드리프트 영역의 포지티브 공핍 전하 균형을 이룬다. 도 16에서, 포지티브 고정 전하는 리버스 바이어스에서 p-전하의 네거티브 전하의 균형을 이루기 위해 사용된다. 온-상태에서, 포지티브 고정 전하는 CC 트렌치와 실리콘 사이의 인터페이스를 따라서 인버전 층(inversion layer)을 포함하며, 이것은 전도(conduction)를 위해 사용된다. n-타입 경우(도 3B)에서, 전하 제어 영역에 가장 가까운 영역이 공핍되어 전류는 실리콘 필러의 중심을 향해 흐른다. 포지티브 고정 전하 경우(도 16)에서, 전류 흐름은 완전히 실리콘과 산화물 사이의 인터페이스를 따라서 흐른다.
도 4는 본 발명의 실시예에 따른 딥 p+층을 가지는 제어 게이트 트렌치와 전하 제어 트렌치를 가지는 트렌치 MOS 트랜지스터의 단순 예시도이다. n-채널 트렌치 MOS 트랜지스터(400)는 고농도 도핑된 n+기판(401)위에 성장된 n-타입 에피택셜 층(405)위에 형성된다. 도 4에 예시된 바와 같이, 디바이스는 트렌치 제어 게이트(420)와 네거티브 전하를 가지는 2개의 딥 전하 제어 트렌치(410 및 412)를 포함한다. 트렌치 CG(420)는 디바이스의 표면으로부터 n-타입 에픽택시 층(405)까지 연장된다. 게이트 전도성 물질(422)의 층, 전형적으로 도핑된 폴리실리콘 및 확산된 영역은 도 4에 예시된 디바이스내에 제공된다. 이들 n+, p+, 그리고 p-바디 층은 주입, 확산, 어닐링 등과 같은 종래의 제조 공정을 이용하여 형성된다.
도 4에 예시된 바와 같이, CC 트렌치(410 및 412)는 p-바디 영역(442)보다 깊은 p+ 영역(440) 사이에 배치된다. 이러한 설계는 절연파괴 전압을 트렌치 제어 게이트(420)에 의해 제한된 절연파괴 전압의 값보다 낮은 기설정된 값으로 고정하기 위해 사용된다. 본 실시예에서, CC 트렌치(410 및 412)는 디바이스의 표면으로부터 고농도 도핑된 n+기판(401)까지 연장된다. (예시되지 않은)대안적인 실시예에서, p+ 영역은 트렌치 CG(420) 보다 깊게 연장된다.
도 4에 예시된 실시예에서, CC 트렌치(410 및 412)는 제 1 유전체 층(414), (화합물로서 또한 지칭되는)유전체 물질 층(416), 그리고 제 2 유전체 층(418)을 포함한다. 예시된 디바이스의 형상은 CC 트렌치(410 및 412)의 벽과 하부에 제 1 유전체 층(414), 제 1 유전체 층(414) 내부의 화합물 층(416), 그리고 화합물 층(416) 내부의 제 2 유전체 층(418)을 특징으로 한다. 제 1 실시예에서, 제 2 유전체 층(418)은 제 1 유전체 층(414)과 동일한 물질 타입이다. 제 2 실시예에서, 제 1 및 제 2 유전체 층은 상이한 물질을 이용하여 형성된다.
제 1 유전체 층(414), 화합물 층(416), 그리고 제 2 유전체 층(418)의 조합은 CC 트렌치(410 및 412)를 채운다. 도 4에 예시된 바와 같이, CC 트렌치(410 및 412)의 상단은 제 1 유전체 물질에 의해 커버되지 않고, 소스 메탈리제이션과 전기적으로 접촉한다. 소스 및 드레인 메탈리제이션은 MOSFET 디바이스의 기능성에 적합한 것으로서 제공된다.
도 5는 본 발명의 실시예에 따른 제 1 유전체 물질에 의해 커버된 제어 게이 트 트렌치와 전하 제어 트렌치를 가지는 트렌치 MOS 트랜지스터의 단순 예시도이다. 도 5에 예시된 실시예는 도 4에 예시된 디바이스와 유사한 구조를 활용한다. 따라서, 동일한 참조 번호는 도 4와 도 5 모두에서 특징을 위해 활용된다. 추가적으로, 도 5에 예시된 바와 같이, 제 1 유전체 물질의 층(510)은 CC 트렌치(410 및 412) 의 상단에 형성된다. 몇몇 실시예에서, 제 1 유전체 물질의 층(510)은 CC 트렌치 내에 형성된 제 1 유전체 물질(414)보다 두껍다. 예를 들어, 제 1 유전체 물질의 층(510)은 0.05㎛에서 0.7㎛의 두께를 가질 수 있다.
도 6은 본 발명의 실시예에 따른 제 1 유전체 물질에 의해 커버된 제어 게이트 트렌치와 전하 제어 트렌치 모두를 가지는 트렌치 MOS 트랜지스터의 단순 예시도이다. 도 6에 예시된 실시예는 도 1B에 예시된 디바이스와 유사한 구조를 활용한다. 따라서, 동일한 참조 번호가 도 1B와 도 6 모두에서 특징을 위해 활용된다. 추가적으로, 도 6에 예시된 바와 같이, 제 1 유전체 물질의 층(610)은 CC 트렌치(110 및 112)의 상단에 형성된다. 제 1 유전체 물질의 층(615)의 다른 부분은 트렌치 CG(170)의 상단에 형성된다. 몇몇 실시예에서, 제 1 유전체 물질의 층(610 및 615)은 CC 트렌치(110 및 112) 내에 형성된 제 1 유전체 물질(114) 보다 두껍다. 예를 들어, 제 1 유전체 물질의 층(610 및 615)은 0.05㎛에서 0.7㎛의 두께를 가질 수 있다.
도 7은 본 발명의 실시예에 따른 두꺼운 하부 산화물과 전하 제어 트렌치를 가지는 제어 게이트 트렌치를 가지는 트렌치 MOS 트랜지스터의 단순 예시도이다. 도 7에 예시된 실시예는 도 1B 및 도 6에 예시된 디바이스와 유사한 구조를 활용한 다. 따라서, 동일한 참조 번호는 도 1B와 도 7 모두에서 특징을 위해 활용된다. 추가적으로, 도 7에 예시된 바와 같이, CG 트렌치의 하부내 제 1 유전체 물질 층(710)은 CG 트렌치의 측면에 형성된 제 1 유전 물질보다 두껍다. 층(710)의 증가된 유전체(예를 들어, 산화물) 두께는 다른 디바이스와 비교하여 게이트-드레인 커패시턴스(Cgd)를 떨어뜨린다. 예를 들어, 제 1 유전체 물질의 층(710)은 0.1㎛에서 1.0㎛의 두께를 가질 수 있다.
도 8은 본 발명의 실시예에 따른 보다 낮은 게이트-드레인 커패시턴스(Cgd)를 위해 두꺼운 하부 산화물을 가지는 제어 게이트 트렌치와 n-드리프트 영역까지 연장되는 전하 제어 트렌치를 가지는 트렌치 MOS 트랜지스터의 단순 예시도이다. 도 8에 예시된 실시예는 도 2A에 예시된 디바이스와 유사한 구조를 활용한다. 따라서, 동일한 참조 번호는 도 2A와 도 8 모두에서 특징을 위해 활용된다. 추가적으로, 도 8에 예시된 바와 같이, CC 트렌치(210 및 212)는 고농도 도핑된 n+기판(201)까지 보다는 n-타입 에피택셜 층(205)내 n-드리프트 영역까지 연장된다.
또한, 도 8에 예시된 바와 같이, CG 트렌치의 하부내 제 1 유전체 물질 층(810)은 CG 트렌치의 측면에 형성된 제 1 유전체 물질보다 두껍다. 층(810)의 증가된 유전체(예를 들어, 산화물) 두께는 다른 디바이스와 비교하여 게이트-드레인 커패시턴스(Cgd)를 떨어뜨린다. 예를 들어, 제 1 유전체 물질의 층(810)은 0.05㎛에서 0.5㎛의 두께를 가질 수 있다. 더욱이, 제 1 유전체 물질의 층(815)은 CC 트렌치(210 및 212)의 상단에 형성된다. 제 1 유전체 물질의 층(820)의 다른 부분은 트 렌치 CG(220)의 상단에 형성된다. 몇몇 실시예에서, 제 1 유전체 물질의 층(815 및 820)은 CC 트렌치(210 및 212) 내에 형성된 제 1 유전체 물질(214)보다 두껍다. 예를 들어, 제 1 유전체 물질의 층(815 및 820)은 0.05㎛에서 0.5㎛의 두께를 가질 수 있다.
도 9는 본 발명의 실시예에 따른 n-에피택셜 층의 두께보다 적은 깊이를 가지는 계단형 게이트 산화물 제어 게이트와 전하 제어 트렌치를 가지는 트렌치 MOS 트랜지스터의 단순 예시도이다. 도 9에 예시된 실시예는 도 1B에 예시된 디바이스와 유사한 구조를 활용한다. 따라서, 동일한 참조 번호는 도 1B와 도 9 모두에서 특징을 위해 활용된다. 추가적으로, 도 9에 예시된 바와 같이, CC 트렌치(110 및 112)는 고농도 도핑된 n+기판(101)까지 보다는 n-타입 에피택셜 층(105)내 n-드리프트 영역까지 연장된다.
추가적으로, 도 9에 예시된 실시예는 계단형 게이트 절연체(910), 전형적으로 산화물 층을 포함한다. 계단형 게이트 절연체(910)의 하부는 n-타입 에피택셜 층(105)과 p-바디(920) 사이의 인터페이스위의 CG 트렌치(170)의 부분에 제공된 유전체 층(916) 보다 두꺼운 유전체 층(914)을 포함한다. 비록 게이트 유전체내 스텝(step)이 도 9내 이러한 인터페이스에서 예시된다고 하더라도, 이것은 본 발명에 의해 요구되지 않는다. CG 트렌치(910)의 하부내 증가된 유전체 두께는 다른 디바이스에 비해 게이트-드레인 커패시턴스(Cgd)를 떨어뜨린다. 당업자는 많은 변화, 변경, 그리고 대안을 인식할 것이다.
도 10은 본 발명의 실시에에 따른 실질적으로 동일한 깊이를 가지는 균일한 산화물 제어 게이트 및 CC 트렌치를 가지는 트렌치 MOS 트랜지스터의 단순 예시도이다. 도 10에 예시된 실시예는 도 1B에 예시된 디바이스와 유사한 구조를 활용한다. 따라서, 동일한 참조번호는 도 1B와 도 10 모두에서 특징을 위해 활용된다. 따라서, 도 10에 예시된 바와 같이, CC 트렌치(110 및 112)는 고농도 도핑된 n+기판(101)까지 보다는 n-에피택셜 층(105)내 n-드리프트 영역까지 연장된다.
도 10에 또한 예시된 바와 같이, 트렌치 CG(170)의 트렌치는 n-타입 에피택셜 층(105)까지 연장되며 CC 트렌치(110 및 112)가 n-에피택셜 층(105)내 n-드리프트 영역까지 연장되는 거리와 실질적으로 동일하다. 비록 도 10내 트렌치의 연장 깊이가 동일한 것으로서 예시된다고 하더라도, 이것은 본 발명의 실시예에 의해 요구되지 않는다. 다른 실시예에서, 트렌치의 연장 깊이는, 예를 들어, 약 10%내에서 유사하며, 도 10에 예시된 실시예와 연관된 잇점을 제공한다. 당업자는 많은 변화, 변경, 그리고 대안을 인식할 것이다.
도 11은 본 발명의 실시예에 따른 동일한 깊이를 가지는 두꺼운 하부 산화물 제어 게이트와 CC 트렌치를 가지는 트렌치 MOS 트랜지스터의 단순 예시도이다. 도 8에 예시된 실시예는 도 2A에 예시된 디바이스의 유사한 구조를 활용한다. 따라서, 동일한 참조번호는 도 2A와 도 8 모두에서 특징을 위해 활용된다. 추가적으로, 도 8에 예시된 바와 같이, CC 트렌치(210 및 212)는 고농도 도핑된 n+기판(201)까지 보다는 n-타입 에피택셜 층(205)내 n-드리프트 영역까지 연장된다. 또한, 도 11에 예시된 바와 같이, CG 트렌치의 하부내 제 1 유전체 물질 층(1110)은 CC 트렌 치(210 및 212) 내에 형성된 제 1 유전체 물질(214) 보다 두껍다. 예를 들어, 제 1 유전체 물질의 층(1110)은 0.5㎛에서 50㎛의 두께를 가질 수 있다.
도 11을 참조하면, 트렌치 CG(220)의 트렌치는 CC 트렌치(210 및 212)가 n 에피택셜 층(205)내 n-드리프트 영역까지 연장되는 거리와 동일한 n 에피택셜 층(205)까지 연장된다. 비록 도 11내 트렌치의 연장 깊이가 동일한 것으로 예시되지만, 이것은 본 발명의 실시예에 의해 요구되지 않는다. 다른 실시예에서, 트렌치의 연장 깊이는 유사하며, 도 11에 예시된 실시예와 연관된 잇점을 제공한다. 당업자는 많은 변화, 변경, 그리고 대안을 인식할 것이다.
도 12A는 본 발명의 실시예에 따른 파워 MOSFET 구조의 단순 평면 예시도이다. 도 12B와 도 12C는 각각 도 12A의 라인(AA' 및 BB')를 따라서 바라본 단순 단면 예시도이다. 도 12B를 참조하면, p-바디(920)와 n+접점 영역(1210)은 CC 트렌치(110 및 112) 및 트렌치 CG(170)와 관련하여 예시된다. 도 12C에 예시된 단면도에서, p+접점 영역(1220)은 CC 트렌치(110 및 112) 및 트렌치 CG(170)와 관련하여 예시된다.
도 13은 본 발명의 실시예에 따른 제어 게이트와 전하 제어 트렌치를 가지는 준-수직 파워 MOSFET의 단순 예시도이다. 도 13에 예시된 바와 같이, 본 발명의 실시예에 따른 파워 MOSFET 구조는 준-수직 구성으로 구현될 수 있다. 온-상태에서, 전자 전류는 채널을 통해 소스와 N 드리프트 영역(1307), n-매립 층(n-buried layer))(1305) 및 n+ 영역(1306)(싱커 영역(sinker region)으로서 또한 지칭되는)으로부터 디바이스의 표면에 드레인 접점으로 흐른다. 다른 실시예에서, n+ 영 역(1306)은 도핑된 폴리실리콘 또는 텅스텐과 같은 전도성 물질로 채워지는 트렌치에 의해 대체된다. 명확히 하기 위해, 싱글 셀만이 도 13에 도시되지만, 다중 평행 셀을 가지는 다른 구조가 또한 구현될 수 있다. 당업자는 많은 변화, 변경, 그리고 대안을 인식할 것이다. 딥 p-웰(deep p-well) 또는 p-가드 링(p-guard ring) 및 필드 플레이팅(field plating)이 터미네이션을 위해 사용된다.
도 13에 예시된 준-수직 파워 MOSFET에서, p-타입 기판(1301)이 활용되고 CC 트렌치(1310 및 1312)는 유전체 층(1314)과 화합물(1316)을 포함한다. 트렌치 CG(1320)는 폴리실리콘(1324)과 트렌치의 하부위에 유전체(1322)의 보다 두꺼운 층을 포함한다.
도 14A는 본 발명의 실시예에 따른 전하 제어 트렌치와 두꺼운 하부 산화물 제어 게이트 트렌치 및 제 1 유전체 물질로 충진된 터미네이션 트렌치를 가지는 준-수직 파워 MOSFET 구성의 단순 예시도이다. 터미네이션 트렌치는 전하 제어 트렌치의 너비 및 깊이와 동일하거나 다른 너비 및 깊이일 수 있다. 터미네이션 트렌치(1405 및 1407)는 산화 규소(예를 들어, SiO2)와 같은 유전체 물질로 충진된다.
도 14B는 본 발명의 실시예에 따른 제 1 유전체 물질로 채워지고 동일한 깊이를 가지는 두꺼운 하부 산화물 제어 게이트, 전하 제어 트렌치 및 터미네이션 트렌치를 가지는 준-수직 파워 MOSFET 구성의 단순 예시도이다. 도 14B에 예시된 바와 같이, 트렌치 CG의 하부 유전체(1410)는 도 14A에 예시된 실시예 보다 두껍다. 따라서, CC 트렌치, 트렌치 CG, 그리고 터미네이션 트렌치의 깊이는 본 실시예에서 동일하다. 도 14A 및 14B에서, 싱글 셀만이 명확성을 위해 도시되지만, 다중 셀을 가지는 다른 구조가 또한 구현될 수 있다.
도 15A는 본 발명의 실시예에 따른 횡적 파워 MOSFET 구조의 단순 평면 예시도이다. 도 15A-D에 도시된 구조는 소스 측에서 드레인쪽으로 횡적으로 연장되는 평면 CG(1502) 및 CC 트렌치(1505)를 포함한다. 도 15A-15D에 예시된 평면 게이트는 비록 이것이 본 발명의 실시예에 의해 요구되지 않는다고 하더라도 CC 트렌치(1505)의 일부 위에 횡적으로 연장된다. 소스와 드레인을 마주하는 트렌치 하부 및 사이드에서 제 1 유전체 층 두께는 다를 수 있다. 도 15B는 도 15A의 라인(AA')을 따라서 바라본 단순 단면 예시도이다. 도 15C는 도 15A의 라인(BB')을 따라서 바라본 단순 단면 예시도이다. 도 15D는 도 15A의 라인(CC')을 따라서 바라본 단순 단면 예시도이다.
실시예에서, CC 트렌치 내 싱글 유전체 층내 전하는 CC 트렌치 사이의 메사내에 위치된 N-드리프트 영역내 효과적인 도핑 전하와 동일하다. 다른 실시예에서, CC 트렌치 내 싱글 유전체 층내 전하의 크기는 CC 트렌치 사이의 메사내 N 드리프트 영역내 효과적인 도핑 농도로 인한 전하의 0.5에서 2 배의 범위이다. 다른 실시예에서, 실리콘-유전체 인터페이스를 따라서 유전체 전하 밀도(Qf/q)는 5×1011cm-2 내지 5×1012cm- 2 의 범위이며, 여기서 q는 전자 전하이다.
도 15C에 예시된 바와 같이, 하나의 단면에서, 유전체 물질(1510)은 CC 트렌치의 하부에 정렬된다. 그 다음, 화합물(1520)은 유전체 물질(1510)의 상단에 형성 된다. 도 15D를 참조하면, CC 트렌치를 통한 다른 단면에서, 제 1 유전체 물질과 동일할 수 있는 제 2 유전체 층(1530)은 화합물(1520) 내부에 형성되며, 그에 따라 CC 트렌치를 채운다.
비록 도 15A-D가 p-타입 기판 위에 제조된 n-채널 디바이스를 예시하지만, 이것은 본 발명의 실시예에 의해 요구되지 않는다. 다른 실시예에서, p-채널 디바이스는 확산된 영역 및 다른 디바이스 능동 영역의 적절한 도핑에 의해 n-타입 기판 위에 제조된다. 당업자는 많은 변화, 변경, 그리고 대안을 인식할 것이다.
도 16은 본 발명의 실시예에 따른 전하 제어 트렌치가 충진된 유전체 층내에 위치된 포지티브 전하를 가지는 n-채널 트렌치 MOS 트랜지스터의 단순 예시도이다. 고농도 도핑된 n+기판(1601)과 p-타입 에피택셜 층(1605)위에 제조되며, 동일한 트렌치 내에 구성된 트랜지스터는 제어 게이트(CG)와 전하 제어(CC)를 포함한다. 2개의 이러한 트렌치(1610 및 1612)가 예시된다. 트렌치(1610 및 1612)의 하부는 n+기판(1601)까지 연장된다.
포지티브 전하는 CG 아래의 트렌치(1610 및 1612) 내에 존재하는 유전체 층내에 위치된다. 온-상태에서, 전자 전류는 채널을 통해 소스와 포지티브 전하에 의해 유도된 전자 인버전 층으로부터 N+기판(1601)까지 흐른다. 주목해야 할 것은 전자 인버전 층은 전류 흐름의 연속성을 위해 CG를 오버랩하고 n-드리프트 영역에 등가물(equivalent)을 형성한다.
본 발명의 실시예에 따라서, 트렌치 유전체내 고정 전하의 존재는 제로-바이어스에서 드리프트 영역내 캐리어의 진성 공핍(intrinsic depletion)의 결과를 가 져온다. 본 발명의 다양한 실시예에 의해 예시된 바와 같이, 고정 전하는 드리프트 공핍 영역내에 존재하는 트렌치와 드리프트 영역 균형 전하 사이의 유전체 인터페이스에서 존재한다. 다른 실시예에서, 포지티브(Qf)는 CG 아래의 p- 영역이 절연파괴 전압에서 완전히 공핍되도록 존재한다. 일반적으로, 유전체 층내 포지티브 전하는 세슘, 칼륨, 또는 다른 적절한 원자에 의해 제공된다. 도 16에 예시된 구조를 제조하는 방법은 도 39와 관련하여 기술된다.
도 17A는 본 발명의 실시예에 따른 전하 제어 트렌치와 p-바디 영역이 충진된 유전체 층을 포함하는 포지티브 전하를 가지는 n-채널 트렌치 MOS 트랜지스터의 단순 예시도이다. 추가적인 p-바디 층(1710)은 MOSFET의 임계 전압을 조절하고 전압을 통해 펀치(punch)를 개선하기 위해 사용된다.
도 17B는 본 발명의 실시예에 따른 전하 제어 트렌치가 충진된 포지티브 전하 유전체 층을 가지는 조합된 수퍼접합 트렌치 MOS 트랜지스터의 단순 예시도이다. 종래의 SJ 디바이스와 달리, 공핍된 P 필러 층의 네거티브 전하는 N 필러의 포지티브 전하에 의해 단지 부분적으로 보상된다. 환언하면 P 필러 네거티브 공핍 전하는 포지티브 고정 전하와 N 필러 공핍 전하에 의해 균형이 이루어진다. 이것은 전하 균형의 보다 나은 제어와 캐리어 이동성(carrier mobility)을 향상시키기 위해 수단을 제공할 수 있다.
주목해야 할 것은 원칙적으로, 수퍼접합 트렌치 MOS 트랜지스터가 전하 제어 트렌치가 충진된 네거티브 전하 유전체 층을 활용할 수 있다는 것이다. 이들 대안 적인 설계에서, PMOS 트랜지스터가 제조될 수 있다. 또한 주목해야 할 것은 비록 도 17B에 예시된 실시예가 N+기판까지 연장되는 트렌치를 활용한다고 하더라도, 이것은 본 발명의 실시예에 의해 요구되지 않는다.
도 43A는 본 발명의 실시예에 따른 평면 n-채널 DMOS 트랜지스터(4300)의 단순 예시도이다. 비록 도 43A가 n-채널 DMOS 트랜지스터를 예시한다고 하더라도, 본 발명의 실시예는 p-채널 MOSFET, IGBT 등을 포함하는 다른 MOSFET 설계에 적용할 수 있다. 도 43A에 예시된 실시예에서, n-채널 MOSFET(4300)의 기본적인 셀은 고농도 도핑된 n+기판(4301)위에 성장된 p-타입 에피택셜 층(4305)위에 예시된다. 도 43A에 예시된 바와 같이, 디바이스는 평면 제어 게이트(4320)와 포지티브 전하를 가지는 딥 전하 제어 트렌치(4310)를 포함한다. 본 실시예에서, 전하 제어(CC) 트렌치(4310)는 디바이스의 표면으로부터 고농도 도핑된 n+기판(4301)까지 연장된다. 일 실시예에서, p-타입 에피택셜 층(4305) 내에 형성된 p-드리프트 영역이 균일하게 도핑된다. 다른 실시예에서, p-타입 에피택셜 층(4305)내 p-드리프트 영역은 불균일하게 도핑된다. 예를 들어, 도핑 프로파일은 표면쪽으로 감소되는 기판에서 보다 높은 도핑을 갖도록 경사를 완만하게 할 수 있거나 디바이스 파라미터에 따라서 그 반대일 수 있다. 또 다른 실시예에서, p-타입 에피택셜 층은 고농도 도핑된 n+기판 위에 성장되는 n-타입 에피택셜 층 위에 성장된다. 또 다른 실시예에서, p-바디 영역과 채널은 CC 트렌치까지 연장된다. 더욱이, P-바디 보다 깊은 딥 P+ 영역은 디바이스 견고함(device ruggedness)을 향상시키기 위해 접점 아래의 영역에 포함될 수 있다.
포지티브 전하는 트렌치(4310) 내에 존재하는 유전체 층내에 위치된다. 온-상태에서, 전자 전류는 표면 채널을 통해 소스와 CC 트렌치를 따라서 포지티브 전하에 의해 유도된 전자 인버전 층으로부터 N+기판(1601)까지 흐른다. 비록 도 43A에 예시된 디바이스가 단지 2개의 CC 트렌치만을 활용하지만, 본 발명의 실시예는 하나 이상의 CC 트렌치에 제한되지 않고, 2보다 큰 다중 CC 트렌치를 활용할 수 있다. 당업자는 많은 변화, 변경, 그리고 대안을 인식할 것이다.
도 43A를 참조하면, CC 트렌치(4310)의 상단은 제 1 유전체 물질의 층과 층(4220)으로서 예시된 폴리실리콘 평면 게이트에 의해 커버된다. 추가적으로, 평면 게이트(4320)는 도 43A에 예시된 실시예에서 제 1 유전체 물질을 이용하여 절연된다. 게이트 전도성 물질의 층(4322), 전형적으로 도핑된 폴리실리콘은 도 43A에 예시된다.
도 43A에 예시된 바와 같이, 확산된 바디와 소스 영역이 디바이스내에 제공된다. 이들 n+, p+, 그리고 p-타입 층은 주입, 확산, 어닐링 등과 같은 종래의 제조 공정을 이용하여 형성된다. 이들 층의 제조는 본 명세서 전반에 걸쳐서 추가적으로 상세히 논의된다.
본 발명의 실시예에 따라서, 트렌치 유전체내 고정 전하의 존재는 드리프트 영역내 캐리어의 "빌트-인" 공핍의 결과를 가져온다. 본 발명의 다양한 실시예에 의해 예시된 바와 같이, 고정 전하는 드리프트 영역내에 존재하는 트렌치와 드리프트 영역 균형 전하 사이의 유전체 인터페이스 근처에 존재한다. 다른 실시예에서, 포지티브 전하(Qf)는 CG 아래의 p- 영역이 절연파괴 전압에서 완전히 공핍되도록 존재한다. 일반적으로, 유전체 층내 포지티브 전하는 세슘, 칼륨, 또는 다른 적절한 원자에 의해 제공된다.
제 43A를 참조하면, 두 CC 트렌치(4310) 사이의 집적 전하가 측정될 수 있다. 몇몇 실시예에서, 표면에 평행인 라인을 따라서 한 세트의 트렌치 사이의 측정된 집적 전하 밀도(Qp/q)는 약 1×1012cm-2 에서 약 5×1012cm-2 의 범위이며, 여기서 q는 전자 전하이다. 특별한 실시예에서 한 세트의 트렌치(4310) 사이의 측정된 집적 전하는 약 2×1012cm-2 이다. 최고 성능을 획득하기 위해, 집적 전하는 되도록이면 CC 트렌치를 통해 제공된 고정 전하에 의해 균형이 이루어진다.
당업자에게 분명할 바와 같이, 본 명세서에 기술된 다른 실시예가 또한 한 세트의 트렌치 사이의 집적 전하 밀도의 계산에 적합하다. 비록 명확히 하기 위해 집적 전하 밀도의 논의가 본 명세서에 예시된 각기 모든 도면과 관련하여 논의되지 않았지만, 집적 전하의 계산은 본 명세서에 기술된 다수의 실시예에 적용할 수 있다. 몇몇 어플리케이션에서 다수의 트렌치가 파워 트랜지스터 디바이스에서 활용될 수 있기 때문에, 집적 전하 밀도는 하나 이상의 인접한 트렌치의 세트 사이에서 측정될 수 있다. 집적 전하가 되도록이면 CC 트렌치를 통해 고정 전하에 의해 균형이 이루어질 때, 소스와 드레인 터미널 사이의 절연파괴 전압은 인접한 트렌치의 분리와 독립적이다. 추가적으로, 절연파괴 전압은 트렌치(4310)의 너비와 독립적이다.
도 43B는 본 발명의 실시예에 따른 보이드를 포함하는 평면 n-채널 DMOS 트랜지스터(4350)의 단순 예시도이다. 전술한 바와 같이, 보이드(4352)는 의도적이거나 디바이스 제조동안 활용된 증착 공정의 부산물로 고종횡비 트렌치 내에 유전체 형성 공정 동안 형성될 수 있다. 보이드의 깊이와 너비는 디바이스 제조동안 활용되는 특별한 공정 흐름에 의존할 것이다. 비록 싱글 보이드가 도 43B에 예시되지만, 이것은 본 발명의 실시예에 의해 요구되지 않으며, 다수의 보이드가 다른 실시예에서 활용될 수 있기 때문이다. 추가적으로, 비록 보이드(4352)가 CC 트렌치 내에 제공된 유전체 층에 의해 완전히 둘러싸이는 것으로 예시되지만, 이것은 본 발명의 실시예에 의해 요구되지 않는다.
도 43B를 참조하면, 게이트 물질 전도성 물질(4322)은 CC 트렌치(4310)까지 연장되는 노치(notch)를 포함한다. 노치는 CC 트렌치 내에 예시된 보이드(4352)의 결과로서 유전체 충진의 표면 모습의 변화로부터 생긴다. 따라서, 너비와 깊이를 포함하는 노치의 면적은 보이드와 둘러싸는 유전체 물질의 특성에 의존할 것이다.
도 43C는 본 발명의 실시예에 따른 딥 p 영역을 포함하는 평면 n-채널 DMOS 트랜지스터(4360)의 단순 예시도이다. 도 43C에 예시된 바와 같이, 딥 p 영역은 본 명세서에 보다 상세히 기술되는 바와 같이 전압 클램핑과 디바이스 견고성을 향상시킨다. 비록 이것이 본 발명의 실시예에 의해 요구되지 않지만, 딥 p 영역은 예시된 실시예내 p-바디 아래로 연장된다. 당업자는 많은 변화, 변경, 그리고 대안을 인식할 것이다. 도 43C에 예시된 디바이스는 또한 CC 트렌치 내에 형성된 보이드(4362)를 포함한다. 추가적으로, 노치(notch)는 전술한 바와 같이 게이트 전도성 물질(4322) 내에 형성된다.
도 43D는 본 발명의 실시예에 따른 기판에 인접한 n-타입 층(4303)을 포함한 평면 n-채널 DMOS 트랜지스터(4370)의 단순 예시도이다. 에피택셜 성장 기판의 일부로서 제조될 수 있는 n-타입 층(4303)은 감소된 트렌치 깊이를 제공한다. n-타입 층의 사용은 본 명세서 전반에 걸쳐서 보다 상세히 기술된다. 도 43D에 예시된 디바이스는 또한 CC 트렌치 내에 형성된 보이드(4372)를 포함한다. 추가적으로, 노치는 전술한 바와 같이 게이트 전도성 물질(4322) 내에 형성된다.
도 18A는 본 발명의 실시예에 따른 트렌치 위에 유전체 층을 가지는 도 17A에 예시된 바와 같이 트렌치 MOS 트랜지스터의 단순 예시도이다. 제 1 유전체 물질로부터 형성된 보다 두꺼운 층(1810)은 트렌치의 상단을 커버하기 위해 게이트 폴리실리콘 물질 위에 위치된다. 몇몇 실시예에서, 비록 이것이 본 발명에 의해 요구되지 않지만, 제 1 유전체 물질은 산화 규소 물질(예를 들어, SiO2)이다.
도 18B는 본 발명의 실시예에 따른 트렌치 내에 추가적인 유전체 층을 가지는 도 18A에 예시된 바와 같이 트렌치 MOS 트랜지스터의 단순 예시도이다. 질화 규소 또는 다른 적절한 유전체 물질일 수 있는 추가적인 유전체 층(1820)은 트렌치의 하부 근처로부터 제어 게이트 물질의 하부까지 연장되는 트렌치(1610 및 1612) 내에 형성된다. 도 18B에 예시된 실시예를 활용함으로써, 산화물 층은 트렌치의 하부와 마찬가지로 트렌치의 벽에 인접한다. 이러한 산화물 층의 내부에, 질화 규소(Si3N4)와 같은 제 2 유전체 층이 산화물 층 옆에 제공된다. 제 2 유전체 층은 고 정 전하를 발생하거나 p- 영역을 공핍하기 위해 사용된 전하가 디바이스 제조 동안 산화-규소 표면 근처에 유지되도록 보장하기 위해 캡 층(cap layer)으로서 사용된다. 제 2 유전체 층의 두께는 트렌치를 완전히 채우기 위해 선택되는 것이 아니라, 도 18B에 예시된 바와 같이 (산화물 층과 같은) 다른 유전체 층을 위한 공간(room)을 남기기 위해 선택된다. 따라서, 본 발명의 실시예는 멀티-층 유전체 층을 제공하는 동시에, 도핑되지 않은 절연 층과 마찬가지로 고정 전하를 위한 지원을 제공한다.
도 18C는 본 발명의 실시예에 따른 트렌치 내에 추가적인 유전체 층을 갖고 제어 게이트 물질과 인접한 도 18A에 예시된 바와 같이 트렌치 MOS 트랜지스터의 단순 예시도이다. 트렌치의 상부에 제 2 유전체 층을 형성함으로써, 추가적인 절연 층 물질이 제어 게이트 물질 주변에 형성된다. 도 18C에 예시된 바와 같이, 제 2 유전체 층의 상단, 예를 들어, 질화 규소는 제어 게이트 물질의 상단에 평행하다. 그러나, 이러한 특별한 형상은 본 발명의 실시예에 의해 요구되지 않는다. 다른 설계에서, 제 2 추가적인 유전체 물질의 두께와 커버리지는 특별한 어플리케이션에 적합한 것으로서 절연 속성을 제공하기 위해 선택된다. 본 명세서에 기술된 다양한 설계에서, 싱글 유전체 층을 대체할 수 있는 다중 유전체 층이 특별한 어플리케이션에 적합하다. 따라서, 도 18B와 18C에 예시된 실시예는 유전체 물질의 싱글 층(예를 들어, 산화물)이 다층(예를 들어, 산화물/질화-규소/산화물 층)으로 대체되는 다양한 설계를 나타낸다.
도 19는 본 발명의 실시예에 따른 p-타입 에피택셜 층(1605)과 n+기판(1601) 에 존재하는 p- 영역 사이에 n-드리프트 영역(1910)을 가지는 도 17A에 예시된 바와 같이 트렌치 MOS 트랜지스터의 단순 예시도이다. 도 20은 n+기판(1601)까지가 아니라 n-드리프트 영역(1910)까지 연장되는 트렌치 깊이를 가지는 도 19에 예시된 바와 같이 트렌치 MOS 트랜지스터의 단순 예시도이다.
도 21A는 본 발명의 실시예에 따른 계단형 게이트 산화물을 가지는 도 18에 예시된 바와 같이 트렌치 MOS 트랜지스터의 단순 예시도이다. 명확히 하기 위해, 싱글 트렌치만이 도 21A에 예시된다. 트렌치(1610)는 트렌치의 하부위에 보다 두꺼운 층(2110)과 트렌치의 상부에 보다 얇은 층(2120)을 가지는 계단형 게이트 산화물 층을 포함한다. 비록 게이트 절연체내에 단계(step)가 도 21A내 p-타입 에피택셜 층(1605)과 p-바디 층(1710) 사이의 인터페이스에서 예시되지만, 이것은 본 발명에 의해 요구되지 않는다. 도 20에서, 트렌치 깊이는 도 19에서와 같이 n+기판(1601)까지가 아니라 n-드리프트 영역(1910)까지 연장된다.
도 21B는 본 발명의 실시예에 따른 계단형 게이트 산화물을 가지는 도 20에 예시된 바와 같이 트렌치 MOS 트랜지스터의 단순 예시도이다. 도 20과 관련하여 논의된 바와 같이, 트렌치 깊이는 n+기판(1601)까지가 아니라 n-드리프트 영역(1910)까지 연장된다. 도 21A와 21B에 예시된 실시예에서, 계단형 게이트 산화물 두께는 게이트-드레인 커패시턴스(Cgd)에서 감소를 제공한다.
도 22A는 본 발명의 실시예에 따른 디바이스 터미네이션을 위해 유전체가 충진된 트렌치를 가지는 도 20에 예시된 바와 같이 트렌치 MOS 트랜지스터의 단순 예 시도이다. 도 22A에 예시된 하나 이상의 트렌치(2210)는 산화 규소와 같은 유전체 물질로 채워질 수 있으며 디바이스를 종료시키기 위해 사용된다. 터미네이션 트렌치는 전하 제어 트렌치의 너비 및 깊이와 동일하거나 다른 너비 및 깊이일 수 있다.
도 22B는 본 발명의 실시예에 따른 디바이스 터미네이션과 바디-소스 단락(body-source short)을 위해 유전체가 충진된 트렌치를 가지는 도 20에 예시된 바와 같이 트렌치 MOS 트랜지스터의 단순 예시도이다. 도 22B에 예시된 바와 같이, n+ 영역(2215)은 트렌치에 인접하며 p+확산 영역에 단락된다. 소스에 바디의 단락은 디바이스 터미네이션을 향상시킨다. 당업자는 많은 변화, 변경, 그리고 대안을 인식할 것이다.
도 23A는 본 발명의 실시에에 따른 n+ 영역과 p+ 영역의 대안적인 레이아웃을 가지는 도 18에 예시된 바와 같이 파워 MOSFET 구조의 단순 평면 예시도이다. 도 23B와 도 23C는 각각 도 23A의 라인(AA')와 라인(BB')을 따라서 바라본 단순 단면 예시도이다. 비록 이것이 본 발명에 의해 요구되지 않지만, 접점 영역에서 p+ 및 n+의 배치는 예시된 실시예에 제공된다.
도 24는 본 발명의 실시에에 따른 종래의 터미네이션 구조를 가지는 준-수직 파워 MOSFET 구성의 단순 예시도이다. 도 24에 예시된 바와 같이, 준-수직 파워 MOSFET은 p-타입 기판(2401) 위에 형성되고 n-타입 매립 층(2403)을 포함한다. p-타입 에피택셜 층(2405)은 n-타입 매립 층(2403)위에 형성된다. 도 24에 예시된 디바이스는 도 18에 예시된 디바이스와 여러 유사성을 공유한다.
온-상태에서, 전자 전류는 채널을 통해 소스, 트렌치의 전하 제어 영역 내에 존재하는 포지티브 전하에 의해 유도된 전자 인버전 층으로부터 n-타입 매립 층(2403)까지 그리고 n+ 영역으로부터 디바이스의 표면에서 드레인 접점까지 흐른다. 도 24에 예시된 실시예에서, 종래의 터미네이션이 사용되며 단순함을 위해 단지 2개의 트렌치(2410 및 2412)만이 도시된다. 다수의 평행한 셀을 가지는 다른 구조가 또한 구현될 수 있다. 당업자는 많은 변화, 변경, 그리고 대안을 인식할 것이다. 드레인이 인접한 제어 게이트 영역으로 펀치 스루(punching through)되는 것을 방지하기 위해 P-가드 링(2420)이 제공된다.
도 25는 본 발명에 따른 터미네이션을 위해 유전체 물질 충진 트렌치를 이용하는 준-수직 파워 MOSFET 구성의 단순 예시도이다. 도 25를 참조하면, 딥 트렌치(2510 및 2520)는 산화 규소와 같은 제 1 유전체 물질로 채워지며, 이것은 준-수직 파워 MOSFET을 터미네이트하기 위해 사용된다. 다중 셀을 가지는 다른 구조 또는 유전체 물질로 충진된 다수의 트렌치를 이용한 터미네이션은 본 발명의 다른 실시예내에 포함된다. 터미네이션 트렌치는 전하 제어 트렌치의 너비 및 깊이와 동일하거나 다른 너비 및 깊이일 수 있다.
도 26A는 본 발명의 대안적인 실시예에 따른 횡적 파워 MOSFET 구조의 단순 평면 예시도이다. 도 26B-D는 본 발명의 대안적인 실시예에 대해 도 26A의 라인(AA')을 따라서 바라본 단순 단면 예시도이다. 도 26E는 도 26A의 라인(BB')을 따라서 바라본 단순 단면 예시도이다.
도 26A를 참조하면, 횡적 파워 MOSFET 구조는 트렌치(예를 들어, SiO2)내 산화물이 본 명세서에 포함된 포지티브 전하를 갖도록 제 1 유전체 물질로 충진된 CC 트렌치(2605)를 포함한다. CC 트렌치(2605)는 소스 측(도 26A의 하부)으로부터 드레인(도 26A의 상부)쪽으로 횡적으로 연장된다. 다양한 다른 실시예에 예시된 바와 같이, CC 트렌치의 하부, 소스 및 드레인 측 벽에서 제 1 유전체 층 두께는 p-드리프트 영역과 n-드리프트 영역과 마주하는 측벽과 다를 수 있다. 추가적으로, 메사 영역을 위한 다양한 도핑 대안이 제공된다. 더욱이, 비록 도 26A에 도시된 CC 트렌치가 유전체 물질로 충진되지만, 다른 실시예는, 예를 들어, 산화 규소/질화 규소/이산화-실리콘과 같은 2개 이상의 유전체 층을 포함하는 유전체 물질을 포함한다. 예를 들어, 비록 도 18B가 수직 디바이스에 관련되지만, 이것은 트렌치 내 다중 유전체 층의 사용을 예시한다. 이러한 설계는 또한 도 26A에 예시된 구조에 적용할 수 있다.
전체 구조는 도 26A-D에 도시된 바와 같이 유전체 층(2607)에 의해 커버된다. 이러한 층은 반도체 디바이스에 보호막을 씌우기 위해 사용된다. p-타입 드리프트 영역(2608)은 드레인과 바디 사이에 배치되며 CC 트렌치 내 포지티브 전하는 CC 트렌치와 반도체 물질 사이의 인터페이스에서 인버전 층을 유도한다. 정상 동작에서, 전자는 채널을 통해 n+소스로부터 CC 트렌치의 벽과 하부를 따라서 n+드레인까지 이동한다. 이것의 필요한 결과는 게이트가 전류의 연속성을 유지하기 위해 CC 트렌치를 오버랩하여야 한다는 것이다. (도시되지 않은) 다른 실시예에서, 도 26A- E에 도시된 것과 유사한 특징을 공유하는 디바이스는 메사 영역 표면을 커버하는 유전체 층내에 추가적인 포지티브 전하를 포함한다. 이것은 p-타입 드리프트 영역의 상단 표면을 따라서 추가적인 전도 채널을 추가한다.
도 26C에 도시된 바와 같이, 일 실시예에 의해 제공된 하나의 구조는 추가적인 n-표면 층(2610)이고 다른 실시예에 의해 제공된 다른 구조는 도 26D에 도시된 바와 같이 n-매립 층(2620)을 포함한다. n-표면 층(2610)과 n-매립 층(2620)은 디바이스의 보다 낮은 Rsp에 추가된다. n-표면 또는 n-매립 층은 p-바디 및 p-타입 영역에 의해 절연파괴 전압에서 완전히 공핍된다.
도 26F는 트렌치 제어 게이트 CG를 가지는 것을 제외하고 도 26B의 것과 유사한 횡적 파워 MOSFET의 단순 예시도이다. 이러한 구조에서 전자 전류는 채널의 수직을 따라서, 벽의 횡을 따라서 n+소스와 CC 트렌치의 상단으로부터 n+드레인까지 흐르기 시작한다. CC 트렌치는 전자 전류의 연속성이 유지되도록 하기 위해 트렌치 게이트에 매우 가깝게 연장된다. 대안적인 실시예에서, 영역(2608)은 CC 트렌치 내에 네거티브 전하를 가지는 n-타입이 존재하며 따라서 CC 트렌치는 전자 전류 흐름이 n-타입 드리프트 영역내에 존재하기 때문에 CG까지 완전히 연장될 필요가 없다. 당업자는 많은 변화, 변경, 그리고 대안을 인식할 것이다.
도 26G는 트렌치 CG를 가지는 것을 제외하고는 도 26C의 것과 유사한 횡적 파워 MOSFET의 단순 예시도이다. 이러한 구조에서 전자 전류는 채널의 수직을 따라서, 벽의 횡을 따라서 n+소스로부터 n+드레인까지 흐르기 시작한다. CC 트렌치는 전자 전류의 연속성이 유지되도록 하기 위해 트렌치 게이트에 매우 가깝게 연장된 다. 대안적인 실시예에서, 영역(2608)은 CC 트렌치 내에 네거티브 전하를 가지는 n-타입이 존재하며 따라서 CC 트렌치는 전자 전류 흐름이 n-타입 드리프트 영역내에 존재하기 때문에 CG까지 완전히 연장될 필요가 없다. 당업자는 많은 변화, 변경, 그리고 대안을 인식할 것이다.
도 26H는 본 발명의 대안적인 실시예에 따른 횡적 파워 MOSFET 구조의 단순 평면 예시도이다. 본 실시예에서 CC 트렌치는 소스 단에서 보다 넓고 드레인 단에서 보다 좁은 CC 트렌치에 의해 테이퍼된다. 이것은 전하 균형을 변화시켜 리버스 바이어스하에서 소스와 드레인 사이의 전계를 변화시킨다. 이러한 효과는 디바이스 특성을 최적화하기 위해 사용될 수 있으며, 더욱이 당업자에 의해 이해되는 바와 같이 기판의 공핍 전하에 대해 설명하기 위해 사용될 수 있다.
도 26I는 본 발명의 또 다른 대안적인 실시예에 따른 횡적 파워 MOSFET 구조의 단순 평면 예시도이다. 게이트 전도성 물질, 예를 들어, 폴리실리콘이 셀 사이에 연결된다. 구조는 CG가 도 26A-E에 도시된 바와 같이 표면 보다는 CC 트렌치 내에 형성된다는 점에서 도 26A와 다르다. 도 17 및 26I를 참조하면, 구조에 있어서 유사성이 관측될 수 있다. 이러한 효과는 당업자에 의해 보다 더 이해될 수 있는 바와 같이 디바이스 특성을 최적화하기 위해 사용될 수 있다.
도 26J는 도 26I의 라인(AA')을 따라서 바라본 단순 단면 예시도이다. 도 26K는 도 26I의 라인(BB')을 따라서 바라본 단순 단면 예시도이다. 도 26K에 예시된 바와 같이, CG 및 CC 트렌치는 이러한 횡적 설계에서 동일한 트렌치 내에 집적된다. 주목해야 할 것은 CG 영역은 일반적으로 당업자에게 분명할 폴리실리콘, 금 속, 또는 (도시되지 않은) 다른 층을 이용한 전기적 접속성(electrical connectivity)에 의해 제공될 것이라는 것이다.
비록 본 발명의 몇몇 실시예가 n-채널 MOSFET을 참조하여 기술되었지만, 본 발명의 다른 실시예는 p-채널 MOSFET이다. 도 27A는 본 발명의 실시예에 따른 제어 게이트 트렌치와 유전체 층에 의해 채워진 전하 제어 트렌치를 가지는 p-채널 트렌치 MOS 트랜지스터의 단순 예시도이다. p-채널 트랜지스터는 p-타입 에피택셜 층(2705)이 증착되는 p+기판 위에 제조된다. n-바디 층(2707)은 p-타입 에피택셜 층(2705)까지 연장된다. 2개의 CC 트렌치(2710 및 2712)는 n-바디 층(2707)과 p-타입 에피택셜 층(2705)을 통해 디바이스의 표면으로부터 p+기판(2701)까지 연장된다. CC 트렌치(2710 및 2712)는 고정 전하(예를 들어, 포지티브) 전하를 포함하는 이산화 규소와 같은 유전체 물질(2714)로 충진된다. 트렌치 CG(2720)는 n-타입 층(2707)을 통해 p-타입 에피택셜 층(2705)까지 연장된다.
도 27B는 본 발명의 실시예에 따른 공통 제어 게이트와 전하 제어 트렌치를 가지는 p-채널 트렌치 MOS 트랜지스터의 단순 예시도이다. 도 27B에 예시된 실시예에서, p-드리프트 영역 위의 게이트 오버랩 및/또는 유전체 층내 전하는 전류가 채널로부터 p-드리프트 영역까지 흐르도록 하기에 충분한 거리만큼 CG 아래에 위치된다. 도 16에 예시된 트렌치와 유사한 방법에서, 트랜지스터는 동일한 트렌치{트렌치(2710, 2712, 및 2713)}로 구성된 CG(2730) 및 CC{포지티브 전하를 가지는 유전체(2714)}를 포함한다.
도 28은 본 발명의 실시예에 따른 딥 n+ 영역을 가지는 도 27A에 예시된 바 와 같이 p-채널 MOS 트랜지스터의 단순 예시도이다. 도 28에 예시된 바와 같이, CC 트렌치(2710 및 2712)는 n-바디 영역(2707)보다 깊은 n+ 영역(2740) 사이에 배치된다. 이러한 설계는 p+기판(2701)에 대해 n-바디(2707)의 값보다 낮은 기설정된 값으로 절연파괴 전압을 클램프하기 위해 사용된다. 본 실시예에서, CC 트렌치(2710 및 2712)는 디바이스의 표면으로부터 p+기판(2701)까지 연장된다. (예시하지 않은)대안적인 실시예에서, 본 실시예의 변화는 트렌치 CG(2720) 보다 깊은 n+ 영역을 활용한다.
도 29A는 본 발명의 실시예에 따른 유전체 층에 의해 커버된 전하 제어 트렌치를 가지는 p-채널 트렌치 MOS 트랜지스터의 단순 예시도이다. 도 29A에 예시된 실시예는 도 28에 예시된 디바이스와 유사한 구조를 활용한다. 추가적으로, 도 29A에 예시된 바와 같이, 제 1 유전체 물질의 층(2910)은 CC 트렌치(2710 및 2712)의 상단에 형성된다. 몇몇 실시예에서, 제 1 유전체 물질의 층(2710)은 0.05㎛에서 0.7㎛ 범위의 두께를 가질 수 있다.
도 29B는 본 발명의 실시예에 따른 유전체 층에 의해 커버된 제어 게이트와 전하 제어 트렌치를 가지는 p-채널 트렌치 MOS 트랜지스터의 단순 예시도이다. 제 1 유전체 물질의 층(2920)의 다른 부분은 트렌치 CG(2720)의 상단에 형성된다. 몇몇 실시예에서, 제 1 유전체 물질의 층(2920)은 0.05㎛에서 0.7㎛ 범위의 두께를 가질 수 있다.
도 30은 본 발명의 실시예에 따른 제어 게이트 트렌치 내에 두꺼운 하부 산화물을 가지는 도 27A에 예시된 바와 같이 p-채널 트렌치 MOS 트랜지스터의 단순 예시도이다. 도 30에 예시된 바와 같이, CG 트렌치의 하부내 제 1 유전체 물질 층(3010)은 CG 트렌치(2720)의 측면에 형성된 제 1 유전체 물질(3020)보다 두껍다. 층(3010)의 증가된 유전체(예를 들어, 산화물) 두께는 다른 디바이스에 비해 게이트-드레인 커패시턴스(Cgd)를 떨어뜨린다. 예를 들어, 제 1 유전체 물질의 층(3010)은 0.1㎛에서 1.0㎛ 범위의 두께를 가질 수 있다. 도 31에 예시된 바와 같이, 다른 실시예는 p-드리프트 영역(2705)까지만 연장되는 전하 제어 트렌치를 가지는 p-채널 트렌치 MOS 트랜지스터이다.
도 32는 본 발명의 실시예에 따른 계단형 게이트 산화물을 가지는 제어 게이트 트렌치를 가지는 도 31에 예시된 바와 같이 p-채널 트렌치 MOS 트랜지스터의 단순 예시도이다. 도 33A는 본 발명의 실시예에 따른 동일한 트렌치 깊이를 가지는 제어 게이트 트렌치와 전하 제어 트렌치를 가지는 p-채널 트렌치 MOS 트랜지스터의 단순 예시도이다. 도 33B는 본 발명의 실시예에 따른 동일한 트렌치 깊이와 두꺼운 제어 게이트 하부 게이트 산화물을 가지는 제어 게이트 트렌치와 전하 제어 트렌치를 가지는 p-채널 트렌치 MOS 트랜지스터의 단순 예시도이다.
본 명세서에 예시된 p-채널 MOSFET의 다양한 실시예에서, 불균일하게 도핑된 P-에피택셜 드리프트 영역을 가지는 것이 가능하다. 예를 들어, 도핑 농도는 기판에서 보다 높은 도핑을 가지고 표면쪽으로 감소되도록 완만하게 경사질 수 있으며 디바이스 파라미터에 따라서 그 반대이다. 당업자는 많은 변화, 변경, 그리고 대안을 인식할 것이다.
도 34A는 본 발명의 실시예에 따른 p-채널 파워 MOSFET 구조의 단순 평면 예시도이다. 도 34B와 도 34C는 각각 도 34A의 라인(AA')과 라인(BB')을 따라서 바라본 단순 단면 예시도이다.
도 35는 본 발명의 실시예에 따른 제어 게이트와 전하 제어 트렌치를 가지는 준-수직 p-채널 파워 MOSFET 구성의 단순 예시도이다. 도 35에 예시된 바와 같이, 본 발명의 실시예에 의해 제공된 파워 MOSFET 구조는 준-수직 구성으로 구현될 수 있다. 온-상태에서, 홀 전류(hole current)는 채널과 p-드리프트 영역(3507), p-매립 층(3505) 및 p+ 영역을 통해 소스로부터 디바이스의 표면에 드레인 접점으로 흐른다. 명확히 하기 위해, 싱글 셀만이 도 35에 도시되지만, 다중 평행 셀을 가지는 다른 구조가 또한 구현될 수 있다. 당업자는 많은 변화, 변경, 그리고 대안을 인식할 것이다. 딥 n-웰 또는 n-가드 링 및 필드 플레이팅이 터미네이션을 위해 사용된다.
도 35에 예시된 준-수직 파워 MOSFET에서, p-타입 기판(3501)이 활용되며 CC 트렌치(3510 및 3512)는 포지티브 전하를 포함하는 유전체 층을 포함한다. 트렌치 CG(3520)는 폴리실리콘(3524) 및 제어 게이트(CG) 트렌치의 하부에 보다 두꺼운 유전체의 층(3522)을 포함한다.
도 36A는 본 발명의 실시예에 따른 두꺼운 하부 산화물을 가지는 제어 게이트 및 유전체 물질로 충진된 터미네이션 트렌치를 가지는 도 35에 예시된 바와 같은 준-수직 p-채널 파워 MOSFET의 싱글 셀의 단순 예시도이다. 터미네이션 트렌치(3605 및 3607)은 산화 규소와 같은 유전체 물질로 충진된다. 터미네이션 트렌치 는 전하 제어 트렌치의 너비 및 깊이와 동일하거나 다른 너비 및 깊이일 수 있다.
도 36B는 본 발명의 실시예에 따른 모두 동일한 트렌치 깊이를 가지는 트렌치 및 유전체 물질로 충진된 터미네이션 트렌치를 가지는 도 35에 예시된 바와 같은 준-수직 p-채널 파워 MOSFET의 싱글 셀의 단순 예시도이다. 도 36B에 예시된 바와 같이, 트렌치 CG의 하부(3610)는 도 36A에 예시된 실시예 보다 두껍다. 따라서, CC 트렌치, 트렌치 CG, 그리고 터미네이션 트렌치의 깊이는 본 실시예에서 동일하다. 도 36A와 도 36B에서, 명확히 하기 위해 싱글 셀만이 도시되지만, 다중 셀을 가지는 다른 구조가 또한 구현될 수 있다.
도 37A는 본 발명의 실시예에 따른 유전체 층을 가지는 전하 제어 트렌치 내에 고정(예를 들어, 포지티브) 전하를 가지는 모놀리식으로 집적된 n-채널 및 p-채널 파워 트랜지스터의 단순 예시도이다. 도 37A에 예시된 바와 같이, 준-수직 n-채널 및 p-채널 MOSFET은 동일한 기판내에 집적된다. 다른 실시예는 앞선 실시예에서 도시된 바와 같이 횡적 디바이스를 이용하는 단계를 포함하며 본 명세서 전반에 걸쳐서 추가적으로 상세히 기술된다.
도 37A에 도시된 구조에 대해, CC 트렌치와 마찬가지로 p-타입 에피택셜 층은 p-채널과 n-채널 MOSFET 사이에 동일하다. 이것은 다른 기법과 비교하여 전하 균형이 달성되는 본 발명의 실시예에 의해 제공된 여러 장점중 하나로서, 제조가 매우 간단하며 제조 복잡성을 상당히 감소시킨다. 다른 실시예에서, 모놀리식으로 집적된 n-채널과 p-채널 트랜지스터는 MOS, CMOS, 바이폴라 및 JFET 트랜지스터, 다이오드, 커패시터, 인덕터, 레지스터, 이들의 조합 등과 같은 기타 능동 및 수동 디바이스에 의해 모놀리식으로 집적된다. 추가적으로, 본 명세서에 기술된 모든 실시예는 스트라이프 또는 셀룰러 형상 레이아웃(stripe or cellular geometry layout)으로 구현될 수 있다. 더욱이, 상기 실시예의 상이한 조합이 또한 구현될 수 있으며 본 발명의 실시예의 범주 내에 포함된다. 당업자는 많은 변화, 변경, 그리고 대안을 인식할 것이다.
도 37B를 참조하면, CMOS 회로 블록에 인접한 도 37A로부터 준-수직 NMOS와 PMOS 트랜지스터를 묘사하는 개략적인 평면도가 도시된다. p-타입 기판이 사용되기 때문에, 다른 전하 균형 방법에 비해 적은 복잡성을 가지는 CMOS, BJT, JFET, 다이오드, 커패시터 등과 같은 많은 다른 디바이스 구조를 가지는 파워 MOSFET을 집적하는 것이 가능하다.
실시예에서, CC 트렌치 내 싱글 유전체 층내 전하는 CC 트렌치 사이의 메사내에 위치되는 p-드리프트 영역내 효과적인 도핑 전하와 동일하다. 다른 실시예에서, CC 트렌치 내 싱글 유전체 층내 전하의 크기는 CC 트렌치 사이의 메사내 p-드리프트 영역내 효과적인 도핑 농도로 인한 전하의 0.5 내지 2배의 범위이다. 또 다른 실시예에서, 실리콘-유전체 인터페이스를 따라서 단위 면적당 유전체 전하 밀도(이온 밀도)(Qf/q)는 1×1012㎠ 내지 5×1012cm-2의 범위이다.
도 38A-M은 본 발명의 실시예에 따른 반도체 디바이스를 제조하기 위한 단순공정 흐름도를 예시하는 도면이다. 다음의 공정 흐름에서, 네거티브 전하를 제공하기 위해 산화물과 화합물로 충진된 트렌치 CG와 CC 트렌치를 가지는 n-채널 트랜지 스터를 제조하는 방법이 기술된다. 고농도 도핑된 n+기판(3801)이 제공된다. 기판(3801)은 인, 안티몬, 비소, 또는 다른 적절한 n-타입 도펀트로 도핑될 수 있다. 도 38A에 예시된 바와 같이 n-타입 에피택셜 층(3805)은 n+기판(3801)의 상단에 성장된다. 이어, 박막 산화물 층(3810)이 에피택셜 층 위에 성장된 다음에 박막 질화 규소 층(3812)이 산화물 층의 상단에 증착된다. 특정한 실시예에서, 산화물 층(3810)은 30nm 두께이고 질화 규소 층(3812)은 100nm 두께이다.
산화물 층과 질화 규소 층은 도 38B에 도시된 바와 같이 마스킹되고 에칭된다. 비록 본 발명의 실시예가 포토레지스트 마스크(photoresist mask)의 사용으로 제한되지 않았지만, 이것은 몇몇 실시예에서 사용된 하나의 가능한 마스킹 층이다. 그 다음 CC 트렌치(3820) 및 트렌치 CG(3822)가 앞서 제조된 산화/질화 다층 마스크를 이용하여 도 38C에 도시된 바와 같이 에칭된다. 에칭 단계 후, (도시되지 않은) 박막 열적 산화물 층이 성장된다. 예를 들어, 박막 산화물 층은 30nm 두께일 수 있다. 그 다음, CC 트렌치와 트렌치 CG 모두는 저온 산화물 성장 공정, TEOS 공정이나 다른 적절한 유전체 형성 공정을 이용하여 형성된 이산화 규소와 같은 증착된 유전체 물질(3824)로 충진된다.
도 38D는 디바이스의 상면에 형성된 산화물의 제거를 예시한다. 디바이스의 상면의 산화물의 제거는 에치 백 공정(etch back process), 드라이 플라즈마 에치(dry plasma etch), CMP 공정(CMP process), 이들의 조합 등을 이용하여 수행될 수 있다. 산화물 제거 후, 질화 규소 층(3812)이 일단 재 노출된다. 상이한 CG와 CC 트렌치 깊이를 가지는 디바이스에 대해, CC 트렌치 내 산화물은 마스킹 층(masking layer)(예를 들어, 포토레지스트 마스크)을 이용하여 에칭된다. 전형적으로, CC 트렌치의 에칭은 도 38D에 예시된 구조를 발생하기 위해 드라이 플라즈마 에칭 기법을 이용하여 수행된다.
도 38E에 도시된 바와 같이 마스킹 층(예를 들어, 포토레지스트)이 제거되며, (도시되지 않은) 박막 열적 산화물이 성장된 다음에 산화물과 같은 다른 유전체 층이 CC 트렌치를 충진하기 위해 증착된다. 도 38F에 예시된 구조를 형성하기 위해, 표면 산화물이 질화 규소의 레벨까지 아래로 에칭된 다음에 트렌치 CG내 유전체(예를 들어, 산화물)가 에칭 공정을 이용하여 제거된다.
도 38G에 도시된 바와 같이 열적 게이트 산화물(3822)이 트렌치 CG내와 디바이스의 상면에 성장된다. 그 다음 트렌치 CG를 형성하기 위해, 폴리실리콘(3832)이 증착되고 플라즈마 드라이 에칭과 같은 에칭 공정, CMP 기법의 사용, 이들 둘의 조합, 또는 다른 공정에 의해 게이트 산화물의 도핑 레벨 또는 아래까지 인 도핑(phosphorous doping) 및 에치 백(etched back)과 같은 n-타입 도핑 공정을 이용하여 도핑된다. 이러한 제조 단계에서 구조는 도 38H에 예시된다.
그 다음 도 38I에 도시된 바와 같이 붕소와 같은 p-타입 도핑을 이용한 p-바디와 p+층, 비소, 안티몬, 인 또는 이들의 조합을 이용한 n+소스를 주입하기 위해 여러 마스킹 단계가 수행된다. 추가적으로, 딥 p+층은 또한 이들 공정 단계중 하나로서 주입될 수 있다. 도 38I에 예시된 확산 접합을 형성하기 위해 사용된 다양한 마스킹, 주입, 어닐링, 그리고 다른 공정 단계는 명확히 하기 위해 예시되지 않는다. 당업자는 많은 변화, 변경, 그리고 대안을 인식할 것이다.
전기적 접점 영역을 제공하기 위해, 디바이스의 상면위에 형성된 절연층이 전형적으로 에칭 공정을 이용하여 제거되며, 산화물 층(3850)이 증착되고, 산화물 층(3850)이 패턴화되며, 그리고 접점 메탈리제이션(3852 및 3854)이 디바이스 제조 공정을 완료하기 위해 랩핑 후 형성된다. 결과적인 디바이스가 도 38M에 도시된다.
대안적인 방법이 네거티브 이온을 주입하는 대신에 CC 트렌치 내로 네거티브 전하를 유도하기 위해 사용될 수 있다. 도 38I에 도시된 단계에 이어서 선택적인 보호 층(3840)이 증착(예를 들어, 질화 규소)되며 다른 마스킹 층(3842)이 도 38J에 예시된 바와 같이 패턴화된다. 도 38J에 예시된 실시예에서, 비록 본 발명의 실시예에 의해 포토레지스터가 요구되지 않지만, 마스킹 층은 포토레지스터이다. 도 38K에 도시된 바와 같이 마스킹 층(3742)은 CC 트렌치 내에 존재하는 유전체(예를 들어, 산화물)의 제거 동안 사용된다. 박막 산화물(3844)이 CC 트렌치 내에 성장된 다음에 불화 알루미늄(AlF3 또는 AlFx)과 같은 화합물(3846)이 CC 트렌치 내에 증착된다. 이러한 공정 단계에서, 일 실시예는 화합물(3846)의 박막 층의 성장을 특징으로 한다. (도시되지 않은) 다른 실시예는 화합물로 CC 트렌치의 충진을 완료하는 것을 특징으로 한다. 도 38L에 예시된 바와 같이, 일 실시예는 CC 트렌치를 제 2 유전체 물질(3848)로 충진한다.
도 38A-M에 예시된 특정한 단계는 본 발명의 실시예에 따른 반도체 디바이스의 제조를 위한 특별한 방법을 제공한다는 것이 이해될 것이다. 다른 시퀀스 단계가 또한 대안적인 실시예에 따라서 수행될 수 있다. 예를 들어, 본 발명의 대안적 인 실시예는 상이한 순서로 상기 단계를 수행할 수 있다. 더욱이, 도 38A-M에 예시된 개별적인 단계는 개별적인 단계에 적합한 것으로서 다양한 시퀀스에서 수행될 수 있는 다중 서브-단계를 포함할 수 있다. 더욱이, 추가적인 단계가 특별한 어플리케이션에 따라서 추가되거나 제거될 수 있다. 당업자는 많은 변화, 변경, 그리고 대안을 인식할 것이다.
도 38N은 본 발명의 실시예에 따른 보이드(void)를 포함하는 도 38A-M의 공정 흐름에 따라서 제조된 디바이스의 단순 예시도이다. 도 38N에 예시된 바와 같이, 보이드(3862)는 디바이스 제조동안 각각의 CC 트렌치 내에 형성된다. 도 38N에 예시된 보이드를 형성할 공정 흐름의 예로서, 보이드는 도 38L에 예시된 바와 같이 절연 층(3848)이 증착됨에 따라서 단계(38K)에 뒤이어 형성될 수 있다.
고종횡비 트렌치에서 유전체 형성 공정동안 발생할 수 있는 보이드(3862)는 CC 트렌치 내에 예시된 유전체 물질 내부에 추가적인 유전체 물질(예를 들어, 공기 또는 불활성 환경)을 위해 제공된다. 몇몇 실시예에서, CC 트렌치 내에 형성된 하나 이상의 보이드는 의도적으로 도입되는 반면에, 다른 실시예에서, 보이드는 디바이스 제조동안 활용되는 증착 공정의 부산물이다. 보이드의 깊이 및 너비는 디바이스 제조동안 활용되는 특별한 공정 흐름에 의존할 것이다. 비록 싱글 보이드가 도 38N에 예시되지만, 본 발명의 실시예는 싱글 보이드를 요구하지 않는데, 이는 다중 보이드가 다른 환경에서 활용될 수 있기 때문이다. 추가적으로, 비록 보이드(3862)가 CC 트렌치 내에 제공된 유전체 층에 의해 완전히 둘러싸이는 것으로 예시되지만, 본 발명의 실시예는 이것을 요구하지 않는다. 당업자는 많은 변화, 변경, 그리 고 대안을 인식할 것이다.
다른 실시예에 따르면, 포지티브 전하를 가지는 산화물로 충진된 CG 트렌치와 CC 트렌치를 가지는 n-채널 트랜지스터를 제조하는 방법이 제공된다. 방법의 단계는 도 39A-H에 예시되며, 이것은 제조 공정을 위한 공정 흐름을 예시한다. 전형적으로 고농도 도핑된 n-타입(n+) 실리콘 기판인 기판(3901)과 함께 시작함으로써, 하나 이상의 에패택시 층이 기판 위에 성장한다. 몇몇 실시예에서, (도시되지 않은)n-타입 층(전형적으로 인, 안티몬, 비소 등에 의해 도핑됨)과 p-타입 층(3905)(전형적으로 붕소 또는 다른 적절한 물질로 도핑됨)이 에피택셜 성장된다. 도 39A에 예시된 바와 같이, 다른 실시예는 n+기판 위에 성장된 p-타입 층만을 활용한다. 당업자는 많은 변화, 변경, 그리고 대안을 인식할 것이다.
도 39A를 참조하면, 박막 절연 층(3907)이 에피택셜 층(3905)위에 성장된다. 전형적으로, 박막 절연 층(3907)은 열적 성장 공정, 증착 공정, 또는 다른 적절한 절연체 형성 공정에 의해 형성되는 실리콘 산화물 층이다. 도 39B에 도시된 바와 같이 디바이스의 표면이 마스킹되며 트렌치(3910)가 에칭된다. 당업자에게 분명할 바와 같이, 트렌치는 다중 디바이스를 위해 동시에 에칭된다. 따라서, 비록 싱글 트렌치만이 도 39B에 예시되지만, 이러한 도면은 단지 공정중에 있는 기판의 일부만을 예시한다. 그 다음 박막 열적 산화물 층(3912)(예를 들어, 50nm 두께)이 성장되며, 트렌치 내에 산화물 층을 형성한다.
도 39C에 예시된 바와 같이 열적 산화물 층(3912)내로 고정 포지티브 전하를 도입하기 위해, 이온-주입 공정이 활용된다. 세슘 또는 칼륨과 같은 적절한 이온이 기설정된 시간동안 기설정된 에너지로 주입된다. 어플리케이션에 따라서, 주입 양(implant dose)은 메사내 네거티브 전하에 대해 충분한 전하 균형을 제공하기 위해 선택된다. 도 39C에 도시된 바와 같이, 트렌치의 너비와 깊이에 따라서 앵글 주입(angle implant)이 사용될 수 있다. 도 39D에 도시된 바와 같이, 주입 공정 후, 트렌치는 증착된 산화물과 에치 백으로 충진될 수 있다. 예를 들어, 저온 산화물 또는 TEOS 증착 공정이 트렌치를 완전히 충진시키기 위해 사용될 수 있다. 몇몇 실시예에서, 산화물 트렌치 충진 단계에 이어 에치 백이 표면을 평탄화하기 위해 사용된다. 본 명세서의 전반에 걸쳐서 논의된 바와 같이, 다중 유전체 층이 도 39D에 예시된 유전체 트렌치 충진 층을 형성하기 위해 사용될 수 있다. 따라서, 본 명세서에 예시된 증착된 산화물은 산화물/질화물/산화물 다층 구조 또는 다른 유전체 물질을 활용하는 다른 다층 구조에 의해 대체될 수 있다. 당업자는 많은 변화, 변경, 그리고 대안을 인식할 것이다.
도 39C와 도 39D에 예시된 공정에 대한 대안으로서, 공정은 리소그라피 공정을 이용한 유전체에 의해 트렌치가 충진된 후 트렌치 내에 세슘 이온을 주입하기 위해 수행될 수 있다. 절연 층(3912)내로의 세슘 또는 다른 포지티브 이온의 주입은 트렌치(3910)와 트렌치와 인접한 p-타입 영역의 인터페이스에서 고정 포지티브 전하를 위해 제공된다. 제로 바이어스에서, 고정 포지티브 전하의 결과로서, 유전체 층의 고정 포지티브 전하는 실리콘-유전체 층 인터페이스에서 형성되는 인버전 층의 전하에 의해 부분적으로 균형이 이루어진다. 유전체 층내 포지티브 전하는 되도록이면 최대 효과를 위해 실리콘-유전체 인터페이스에 또는 가깝게 위치된다. 비 록 트렌치와 p-타입 영역 사이의 인터페이스로 지칭되지만, 인터페이스 영역은 구분되지 않으며, 따라서 일반적으로 산화물내 계면 전하는 다소 반도체 물질까지 연장될 수 있다는 것이 알려져 있다.
주입된 이온(예를 들어, 세슘)을 산화물 층(3912)내로 드라이브하기 위해 어닐링 공정을 활용한 실시예에서, 증착된 층(3920)(예를 들어, 질화 규소 또는 폴리실리콘)이 열적 어닐링 공정에 앞서 트렌치 내 산화물 층(3912)을 캡(cap)하기 위해 사용된다. 이러한 공정은 도 39E에 예시된다. 도 39F를 참조하면, 캡 층(3920)과 표면 산화물(3912)이 제거되어 트렌치를 충진하는 산화물 층의 일부가 노출되도록 하여 제어 게이트(CG)가 제조될 수 있는 동공(cavity)을 제공한다.
게이트 산화물(3922)은 전형적으로 열적 성장 공정을 통해 형성된다. 게이트 산화물의 두께는 전형적으로 약 2nm에서 약 200nm의 범위이다. 특별한 실시예에서, 게이트 산화물의 두께는 약 30nm이다. CG를 형성하기 위해, 도 39G에 도시된 바와 같이 그 다음 폴리실리콘(3924)이 증착되고, 도핑되며 에치 백된다. 도 39H를 참조하면, 주입, 어닐링, 확산, 그리고 다른 공정 단계를 통해서, p-바디, p+층 그리고 n+층이 형성되는 여러 마스킹 단계가 예시된다. 몇몇 실시예에서, p-타입 도핑이 붕소를 이용하여 제공되며, n+소스 영역을 위한 n-타입 도핑이 비소, 인, 안티몬, 또는 이들의 조합에 의해 제공된다. 추가적으로, 딥 p+층은 또한 이들 공정 단계중 하나로서 주입될 될 수 있다. 산화물 층(3926)은 폴리실리콘 층(3924)의 상단에 절연 층을 제공하기 위해 증착된다. 산화물은 도 39I에 예시된 바와 같이 패턴화되며 하나 이상의 금속층(3930)이 하나 이상의 포토레지스트 마스크에 의해 증착되고 한 정된다. 기판의 이면은 (도시되지 않음) 얇아지고 이면 금속(backside metal)(3932)은 드레인을 위한 접점을 형성하기 위해 증착(도시되지 않음)된다. 도 39I에 도시된 바와 같이, 반도체 디바이스를 위해 다수의 트렌치가 전형적으로 활용된다. 트렌치의 특별한 수는 특별한 어플리케이션에 의존할 것이다.
도 39A-I에 예시된 특정한 단계가 본 발명의 실시예에 따른 반도체 디바이스를 제조하기 위한 특별한 방법을 제공한다는 것이 이해될 것이다. 다른 시퀀스 단계가 또한 대안적인 실시예에 따라서 수행될 것이다. 예를 들어, 본 발명의 대안적인 실시예는 다른 순서로 상기 단계를 수행할 것이다. 더욱이, 도 39A-I에 예시된 개별적인 단계는 개별적인 단계에 적합한 것으로서 다양한 시퀀스에서 수행될 수 있는 다중 서브-단계를 포함할 수 있다. 더욱이, 추가적인 단계가 특별한 어플리케이션에 따라서 추가되거나 제거될 수 있다. 당업자는 많은 변화, 변경, 그리고 대안을 인식할 것이다.
도 40A-I는 본 발명의 또 다른 실시예에 따른 반도체 디바이스를 제조하기 위한 단순 공정 흐름도를 예시한다. 이들 도면에 예시된 실시예에서, 동일한 트렌치 내에 제조된 CG 및 CC를 가지는 n-채널 트랜지스터는 네거티브 전하를 가지는 산화물을 포함한다. 이러한 트랜지스터 제조의 방법의 단계는 도 40A-I에 예시되며, 이것은 제조 공정을 위한 공정 흐름을 예시한다. 전형적으로 고농도 도핑된 n-타입(n+) 실리콘 기판인 기판(4001)과 함께 시작함으로써, 하나 이상의 에패택시 층이 기판 위에 성장한다. 몇몇 실시예에서, (전형적으로 인, 비소, 안티몬에 의해 도핑된) n-타입 층(4005)이 에피택셜 성장된다. 당업자는 많은 변화, 변경, 그리고 대안을 인식할 것이다.
도 40A를 참조하면, 박막 절연 층(4007)이 에피택셜 층(4005) 위에 성장된다. 전형적으로, 박막 절연 층(4007)은 열적 성장 공정, 증착 공정, 또는 다른 적절한 절연체 형성 공정에 의해 형성되는 산화 규소 층이다. 도 40B에 도시된 바와 같이 디바이스의 표면이 마스킹되며 트렌치(4010)가 에칭된다. 당업자에게 분명할 바와 같이, 트렌치는 다중 디바이스를 위해 동시에 에칭된다. 따라서, 비록 싱글 트렌치만이 도 40B에 예시되지만, 이러한 도면은 단지 공정중에 있는 기판의 일부만을 예시한다. 그 다음 박막 열적 산화물 층(4012)(예를 들어, 100nm 두께)이 성장되며, 트렌치 내에 산화물 층을 형성한다.
도 40C에 예시된 바와 같이 열적 산화물 층(4012)내로 고정 네거티브 전하를 유도하기 위해, 이온-주입 공정이 활용된다. 크롬, 알루미늄, 브롬, 또는 염소와 같은 적절한 이온이 기설정된 시간동안 기설정된 에너지로 주입된다. 어플리케이션에 따라서, 주입 양(implant dose)은 메사내 포지티브 전하에 대해 충분한 전하 균형을 제공하기 위해 선택된다. 도 40C에 도시된 바와 같이, 트렌치의 너비와 깊이에 따라서 앵글 주입(angle implant)이 사용될 수 있다. 도 40D에 도시된 바와 같이, 주입 공정 후, 트렌치는 증착된 산화물과 에치 백으로 충진될 수 있다. 예를 들어, 저온 산화물 또는 TEOS 증착 공정이 트렌치를 완전히 충진시키기 위해 사용될 수 있다. 도 40C 및 도 40D에 예시된 공정에 대한 대안으로서, 공정은 리소그라피 공정을 이용한 유전체에 의해 트렌치가 충진된 후 트렌치 내에 요오드, 브롬, 크롬, 알루미늄, 또는 염소 이온을 주입하기 위해 수행될 수 있다. 절연 층(4012) 내로의 요오드, 브롬, 크롬, 알루미늄, 또는 염소, 또는 유사한 이온의 주입은 트렌치(4010)와 트렌치와 인접한 n-타입 영역의 인터페이스에서 고정 네거티브 전하를 위해 제공된다. 제로 바이어스에서, 고정 네거티브 전하의 결과로서, 유전체 층의 고정 네거티브 전하는 실리콘-유전체 층 인터페이스에서 형성되는 인버전 층의 전하에 의해 부분적으로 균형이 이루어진다. 유전체 층내 전하는 되도록이면 최대 효과를 위해 실리콘-유전체 인터페이스에 또는 가깝게 위치된다.
주입된 이온(예를 들어, 요오드, 브롬, 크롬, 알루미늄, 또는 염소)을 산화물 층(4012)내로 드라이브하기 위해 어닐링 공정을 활용한 실시예에서, 증착된 층(4020)(예를 들어, 질화 규소, 폴리실리콘 등)이 열적 어닐링 공정에 앞서 트렌치 내 산화물 층(4012)을 캡(cap)하기 위해 사용된다. 이러한 공정은 도 40E에 예시된다. 도 40F를 참조하면, 캡 층(4020)과 표면 산화물(4012)이 제거되어 트렌치를 충진하는 산화물 층의 일부가 노출되도록 하여 제어 게이트(CG)가 제조될 수 있는 동공(cavity)을 제공한다.
게이트 산화물(4022)은 전형적으로 열적 성장 공정을 통해 증착된다. 게이트 산화물의 두께는 전형적으로 약 2nm에서 약 200nm의 범위이다. 특별한 실시예에서, 게이트 산화물의 두께는 약 50nm이다. CG를 형성하기 위해, 도 40G에 도시된 바와 같이 폴리실리콘(4024)이 증착되고, 도핑되며 에치 백된다. 도 40H를 참조하면, 여러 마스킹 단계가, 주입, 어닐링, 확산, 그리고 다른 공정 단계를 통해서, p-바디, p+층 그리고 n+층이 형성되는 여러 마스킹 단계가 예시된다. 몇몇 실시예에서, p-타입 도핑이 붕소를 이용하여 제공되며, n+소스 영역을 위한 n-타입 도핑이 비소, 인, 안티몬, 또는 이들의 조합에 의해 제공된다. 추가적으로, 딥 p+층은 또한 이들 공정 단계중 하나로서 주입될 될 수 있다. 산화물 층(4026)은 폴리실리콘 층(4024)의 상단에 절연 층을 제공하기 위해 증착된다. 산화물은 도 40I에 예시된 바와 같이 패턴화되며 하나 이상의 금속층(4030)이 하나 이상의 포토레지스트 마스크에 의해 증착되고 한정된다. 기판의 이면은 (도시되지 않음) 얇아지고 이면 금속(backside metal)(4032)은 드레인을 위한 접점을 형성하기 위해 증착(도시되지 않음)된다. 도 40I에 도시된 바와 같이, 반도체 디바이스를 위해 다수의 트렌치가 전형적으로 활용된다. 트렌치의 특별한 수는 특별한 어플리케이션에 의존할 것이다.
도 40A-I에 예시된 특정한 단계가 본 발명의 실시예에 따른 반도체 디바이스를 제조하기 위한 특별한 방법을 제공한다는 것이 이해될 것이다. 다른 시퀀스 단계가 또한 대안적인 실시예에 따라서 수행될 것이다. 예를 들어, 본 발명의 대안적인 실시예는 다른 순서로 상기 단계를 수행할 것이다. 더욱이, 도 40A-I에 예시된 개별적인 단계는 개별적인 단계에 적합한 것으로서 다양한 시퀀스에서 수행될 수 있는 다중 서브-단계를 포함할 수 있다. 더욱이, 추가적인 단계가 특별한 어플리케이션에 따라서 추가되거나 제거될 수 있다. 당업자는 많은 변화, 변경, 그리고 대안을 인식할 것이다.
도 41A-I는 본 발명의 대안적인 실시예에 따른 반도체 디바이스를 제조하기 위한 단순 공정 흐름도를 예시한다. 도 41I에 예시된 바와 같이, 이러한 대안적인 실시예는 동일한 트렌치 내에 제조된 CG 및 CC를 가지는 n-채널 트랜지스터를 제조 하는 방법을 제공한다. 전형적으로 고농도 도핑된 n-타입(n+) 실리콘 기판인 기판(4101)과 함께 시작함으로써, 하나 이상의 에패택시 층(4105)이 기판(4101)위에 성장한다. 도 41A에 예시된 바와 같이, (전형적으로 인, 비소, 안티몬 등에 의해 도핑된) n-타입 에피택셜 층(4105)이 기판 위에 성장된다. 당업자는 많은 변화, 변경, 그리고 대안을 인식할 것이다.
도 41A를 참조하면, 박막 유전체 층(4107)은 에피택셜 층(4105) 위에 성장된다. 전형적으로, 박막 유전체 층(4107)은 열적 성장 공정, 증착 공정, 또는 다른 적절한 절연체 형성 공정에 의해 형성되는 산화 규소 층이다. 몇몇 실시예에서, 전형적으로 산화 규소 층이고 약 30nm의 두께를 가질 수 있는 박막 유전체 층(4107)은 스크린 산화물(screen oxide)로서 지칭된다. 그 다음, p-바디 층(4109)은 특별한 실시예에서 약 5×1012 와 약 1×014 이온/㎠ 사이의 주입 양을 가지는 붕소를 이용하여 박막 유전체 층(4107)을 통해 주입된다. 주입 후, 어닐링 공정이 주입된 이온을 디바이스로 드라이브하기 위해 사용된다.
도 41C를 참조하면, 트렌치(4111)가 스크린 산화물, p-바디 층, n-타입 에피택셜 층을 통해 기판까지 에칭된다. 다른 실시예에서, 트렌치(4111)의 깊이가 특별한 어플리케이션에 적합한 것으로서 변할 수 있다는 것이 이해될 것이다. 추가적으로, 당업자에게 분명할 바와 같이, 트렌치는 다중 디바이스를 위해 동시에 에칭된다. 따라서, 비록 싱글 트렌치만이 도 41C에 예시되지만, 이러한 도면은 단지 공정중에 있는 기판의 일부만을 예시한다는 것이 분명할 것이다. 그 다음 박막 열적 산 화물 층(4113)(예를 들어, 2nm 두께)이 성장되며, 트렌치 내에 산화물 층을 형성한다.
트렌치 내로 고정 네거티브 전하를 유도하기 위해, 고농도 도핑된 절연 층(4120)이 도 41D에 예시된 바와 같이 트렌치 내에 형성된다. 실시예에서, 층(4120)은 붕소-도핑된 스핀-온-글래스(boron-doped spin-on-glass)(SOG)를 이용해 형성된다. 일반적으로 층(4120)의 두께는 약 10nm이다. 다른 설계에서, 다른 도핑된 물질은 고정 포지티브 전하를 포함하는 층(4120)을 형성하기 위해 사용된다. 보호 층(4122), 예를 들어, 알루미늄은 층(4120)의 상단에 증착되고 어닐링 공정이 수행된다. 특별한 실시예에서, 알루미늄의 층은 약 200nm이고 어닐링은 질소 환경에서 약 450℃의 온도에서 수행된다. 다른 적절한 금속 또는 유전체 물질이 다른 실시예에서 활용된다. 도 41F는 보호 층(4122)이 제거되고, 도핑된 SOG의 아래 층이 노출되는 습식 에칭 공정(wet etch process)을 예시한다.
트렌치는 도 41G에 예시된 바와 같이 유전체 물질(4130)로 충진된다. 유전체 물질(4130)은 SOG와 같은 층(4113)을 제조하기 위해 사용된 동일한 유전체 물질일 수 있다. 도핑된 절연 층(4120)과 대조적으로, 유전체 물질(4130)은 도핑되지 않는다. 추가적으로, 유전체 물질(4130)은 도 41G에 도시된 바와 같이 p-바디 층의 상단에 증착될 수 있다. 다른 실시예에서, 다른 유전체 물질, 예를 들어, 이산화 규소, 질화 규소, 또는 다른 적절한 물질이 층(4130)을 충진하고 제조하기 위해 사용된다.
도 41H를 참조하면, 도핑된 절연 층(4120)과 함께 유전체 층(4130)의 일부가 제거되어 트렌치를 충진하는 유전체 물질(4130)의 일부가 노출되도록 하여 제어 게이트(CG)가 제조될 수 있는 동공을 제공한다. 예를 들어, 에칭 공정은 p-바디 층의 두께와 거의 동일한 레벨까지 유전체 층(4130)의 일부를 제거하기 위해 사용될 수 있다. 에칭 공정 후, 새로운 게이트 산화물이 도 41H에 도시된 바와 같이 트렌치의 내부 일부에 증착되거나 성장된다. 게이트 산화물(4140)은 약 2nm에서 약 200nm의 범위인 두께를 가질 수 있다. 특별한 실시예에서, 게이트 산화물의 두께는 약 50nm이다. 도펀트 이동(dopant migration) 또는 다른 온도 영향으로부터 아래 층을 보호하기 위해, 게이트 산화물(4140)은 저온 공정, 예를 들어, 약 850-900℃의 열적 성장 온도를 이용하여 형성된다.
CG를 형성하기 위해, 이어 폴리실리콘(4142)이 증착, 도핑, 그리고 에치 백되어 도 41I에 도시된 바와 같이 트렌치를 충진한다. 도 41I를 참조하면, 여러 마스킹 단계가, 주입, 어닐링, 확산, 그리고 다른 공정 단계를 통해서, p+층과 n+층이 형성되는 여러 마스킹 단계가 예시된다. 몇몇 실시예에서, p-타입 도핑이 붕소를 이용하여 제공되며, n+소스 영역을 위한 n-타입 도핑이 비소, 인, 안티몬, 또는 이들의 조합에 의해 제공된다. 산화물 층은 폴리실리콘 층의 상단에 절연 층을 제공하기 위해 증착된다. 산화물은 도 41I에 예시된 바와 같이 패턴화되며 하나 이상의 금속층이 하나 이상의 포토레지스트 마스크에 의해 증착되고 한정된다. 기판의 이면은 (도시되지 않음) 얇아지고 이면 금속(backside metal)은 드레인을 위한 접점을 형성하기 위해 증착(도시되지 않음)된다. 도 41H와 도 41I에 예시된 공정에서, 저온 공정이 도펀트 이동 또는 다른 온도 관련 영향으로부터 아래의 층을 보호 하기 위해 활용된다. 따라서, 도 41I에 예시된 공정 단계는 약 850-900℃ 보다 낮거나 동일한 온도에서 수행된다.
도 41J는 도 41A-I에 예시된 공정 흐름을 이용하여 제조된 한 세트의 트렌치 MOS 트랜지스터를 예시한다. CG 및 CC가 동일한 트렌치 내에 제공되며, 도핑된 유전체 층(4120) 내에 포함된 고정 네거티브 전하를 갖는다. 도 41A-I에 예시된 특정한 단계는 본 발명의 실시예에 따른 반도체 디바이스를 제조하는 특별한 방법을 제공한다. 다른 시퀀스 단계가 또한 대안적인 실시예에 따라서 수행될 것이다. 예를 들어, 본 발명의 대안적인 실시예는 다른 순서로 상기 단계를 수행할 것이다. 더욱이, 도 41A-I에 예시된 개별적인 단계는 개별적인 단계에 적합한 것으로서 다양한 시퀀스에서 수행될 수 있는 다중 서브-단계를 포함할 수 있다. 더욱이, 추가적인 단계가 특별한 어플리케이션에 따라서 추가되거나 제거될 수 있다. 당업자는 많은 변화, 변경, 그리고 대안을 인식할 것이다.
도 37A와 도 37B에 도시된 구조는 도 41A-I와 관련하여 기술된 공정과 유사한 공정을 이용하여 제조될 수 있다. 이들 구조 사이의 주요한 변화는 스타팅 물질 타입, 에피택셜 성장 전의 n+ 및 p+ 매립 층의 형성, 그리고 딥 n+ 및 p+ 싱커의 형성이다. 비록 대부분의 파워 MOSFET 제조 별개로 진행된다 하더라도, n+, p+, 금속 및 접점과 같은 단계가 파워 트랜지스터와 비용을 감소시키는 CMOS와 같은 저전압 회로 사이에 공유될 수 있다. 저전압 CMOS를 위한 열적 경비가 제한되기 때문에, 파워 MOSFET은 디바이스가 제조동안 충분히 보호된다면 거의 영향을 받지 않는다.
주목해야 할 것은 비록 본 명세서에 기술된 다양한 디바이스의 평면도가 도 23A에 예시된 것과 같은 스트라이프 형상을 활용하였다 하더라도, 본 발명의 실시예는 이러한 형상을 요구하지 않는다는 것이다. 단지 예로서, 다른 셀룰러 형상 또는 셀 구조, 예를 들어, 6각형, 직사각형, 원형, 타원형 등이 본 발명의 실시예의 범주 내에 포함된다.
도 46A 및 도 46B는 본 발명의 실시에에 따라 제공된 예시적인 셀룰러 형상의 단순 평면도이다. 도 46A는 직사각형 평면도를 갖고 격자로 배열되는 트렌치 461에서 469까지 연속적인 9개의 트렌치를 포함하는 디바이스(4610)의 예시적인 평면도이다. 도 46B는 트렌치(4611 에서 4619)가 원형 평면도를 가지는 것으로 도시되는 것에 따라서 디바이스(4620)의 다른 예시적인 평면도이다. 트렌치(206)가 6각형, 타원 등과 같은 어떠한 다른 평면도를 가질 수 있다는 것이 이해된다.
도 44A-K는 본 발명의 또 다른 실시예에 따른 반도체 디바이스를 제조하기 위한 단순 공정 흐름도를 예시한다. 다음 공정 흐름도에서, 고정 네거티브 전하를 가지는 유전체 물질(예를 들어, 산화 규소 물질)로 충진된 트렌치 CG와 CC 트렌치를 가지는 n-채널 트랜지스터를 제조하는 방법이 기술된다. 고농도 도핑된 n+기판(4401)이 제공된다. 기판(4401)은 인, 안티몬, 비소, 또는 다른 적절한 n-타입 도펀트로 도핑될 수 있다. n-타입 에피택셜 층(4405)은 도 44A에 예시된 바와 같이 n+기판(4401)의 상단에 성장된다. 이어, 박막 산화물 층(4410)은 에피택셜 층 위에 성장되며 이어 박막 질화 규소 층(4412)이 산화물 층의 상단위에 증착된다. 특정한 실시예에서, 산화물 층(4410)은 30nm 두께이고 질화 규소 층(4412)은 100nm 두께이다.
도 44B에 도시된 바와 같이 산화물 층과 질화 규소 층이 마스크되고 에칭된다. 비록 본 발명의 실시예가 포토레지스트 마스크의 사용에 제한되지 않는다고 하더라도, 이것은 몇몇 실시예에서 사용된 하나의 가능한 마스킹 층이다. 이어 도 44C에 도시된 바와 같이, 앞서 제조된 산화물/질화물 다층 마스크를 이용하여 CC 트렌치(4420)가 에칭된다. 에칭 단계에 뒤이어, 도 44D에 예시된 바와 같이 박막 열적 산화물 층(4425)이 성장된다. 예를 들어, 박막 산화물 층(4425)은 30nm, 50nm, 또는 특별한 어플리케이션에 따라서 다른 적절한 두께일 수 있다.
도 44D에 예시된 바와 같이 열적 산화물 층(4425)내로 고정 네거티브 전하를 도입하기 위해, 이온-주입 공정이 활용된다. 요오드, 브롬, 크롬, 알루미늄, 또는 염소와 같은 적절한 이온이 기설정된 시간동안 기설정된 에너지로 주입된다. 어플리케이션에 따라서, 주입 양(implant dose)은 메사내 포지티브 전하에 대해 충분한 전하 균형을 제공하기 위해 선택된다. 도 44D에 도시된 바와 같이, 트렌치의 너비와 깊이에 따라서 앵글 주입(angle implant)이 사용될 수 있다. 도 44E에 도시된 바와 같이, 주입 공정 후, 트렌치는 증착된 산화물과 에치 백으로 충진될 수 있다. 예를 들어, 저온 산화물 또는 TEOS 증착 공정이 트렌치를 완전히 충진시키기 위해 사용될 수 있다. 몇몇 실시예에서, 에치 백이 산화물 트렌치 충진 단계에 이어 표면을 평탄하게 하기 위해 사용된다. 도 44D 및 도 44E에 예시된 공정에 대한 대안으로서, 공정은 리소그라피 공정을 이용한 유전체에 의해 트렌치가 충진된 후 트렌 치 내에 요오드, 브롬, 크롬, 알루미늄, 또는 염소 이온을 주입하기 위해 수행될 수 있다. 절연 층(4425)내로의 요오드, 브롬, 크롬, 알루미늄, 또는 염소, 또는 유사한 이온의 주입은 트렌치(4420)와 트렌치와 인접한 n-타입 영역의 인터페이스에서 고정 네거티브 전하를 위해 제공된다. 제로 바이어스에서, 고정 네거티브 전하의 결과로서, 유전체 층의 고정 네거티브 전하는 실리콘-유전체 층 인터페이스에서 형성되는 인버전 층의 전하에 의해 부분적으로 균형이 이루어진다. 유전체 층내 전하는 되도록이면 최대 효과를 위해 실리콘-유전체 인터페이스에 또는 가깝게 위치된다.
CG를 위한 트렌치를 형성하기 위해, 디바이스의 표면위에 존재하는 산화물 층이 트렌치 영역위에 마스킹되고 제거된다. 그 다음 도 44F에 예시된 바와 같이 CG 트렌치가 기설정된 깊이까지 에칭된다. 전형적으로, 비록 이것이 본 발명의 실시예에 의해 요구되지는 않지만, CG 트렌치의 에칭은 드라이 플라즈마 에칭 기법(dry plasma etching technique)을 이용하여 수행된다. 비록 예시되지 않았지만, 당업자에게 분명할 바와 같이 하나 이상의 마스킹 단계가 에칭 공정동안 활용된다.
열적 게이트 산화물(4422)이 도 44G에 도시된 바와 같이 트렌치 CG내에 성장되고/되거나 디바이스의 상면위에 성장된다. 그 다음 트렌치 CG를 형성하기 위해, 폴리실리콘(4432)이 증착되고 플라즈마 드라이 에칭과 같은 에칭 공정, CMP 기법의 사용, 이들 둘의 조합, 또는 다른 공정에 의해 게이트 산화물의 도핑 레벨 또는 아래까지 인 도핑(phosphorous doping) 및 에치 백(etched back)과 같은 n-타입 도핑 공정을 이용하여 도핑된다. 이러한 제조 단계에서 구조는 도 44H에 예시된다.
그 다음 도 44I에 도시된 바와 같이 붕소와 같은 p-타입 도핑을 이용한 p-바디와 p+층, 비소, 안티몬, 인 또는 이들의 조합을 이용한 n+소스를 주입하기 위해 여러 마스킹 단계가 수행된다. 추가적으로, 딥 p+층은 또한 이들 공정 단계중 하나로서 주입될 수 있다. 도 44I에 예시된 확산 접합을 형성하기 위해 사용된 다양한 마스킹, 주입, 어닐링, 그리고 다른 공정 단계는 명확히 하기 위해 예시되지 않는다. 당업자는 많은 변화, 변경, 그리고 대안을 인식할 것이다.
전기적 접점 영역을 제공하기 위해, 디바이스의 상면위에 형성된 절연층이 전형적으로 에칭 공정을 이용하여 제거되며, 산화물 층(4440)이 증착되고, 산화물 층(4440)이 패턴화되며, 그리고 접점 메탈리제이션(4452 및 4454)이 디바이스 제조 공정을 완료하기 위해 랩핑 후 형성된다. 결과적인 디바이스가 도 44K에 도시된다.
도 44L은 본 발명의 실시예에 따른 보이드를 포함하는 도 44A-K의 공정 흐름에 따라서 제조된 반도체 디바이스의 단순 예시도이다. 도 44L에 예시된 바와 같이, 보이드(4460)는 디바이스 제조동안 각각의 CC 트렌치 내에 형성된다. 도 44L에 예시된 보이드를 형성할 공정 흐름의 예로서, 보이드는 이온 주입 공정에 뒤이어 CC 트렌치 내에 증착되는 유전체 층과 같이 단계 44E의 부분으로서 형성될 수 있다. 본 명세서에서 전술한 바와 같이, 보이드는 의도적으로 형성되거나 유전체 증착 공정의 부산물일 수 있으며 CC 트렌치 내에 예시된 하나 이상의 유전체 물질 내부에 추가적인 유전체 물질(예를 들어, 공기 또는 불활성 환경)을 위해 제공된다. 당업자는 많은 변화, 변경, 그리고 대안을 인식할 것이다.
도 43A를 참조하면, 평면 n-채널 DMOS 트랜지스터의 단순 예시도가 제공된 다. 이러한 구조는 도 39A-I에 예시된 다양한 공정인 제조 공정을 이용하여 제조될 수 있다. 예를 들어, 평면 게이트를 가지는 트랜지스터를 제조하기 위해, 도 39E-F에 예시되는 게이트 트렌치의 에칭이 수행되지 않을 것이다. 추가적으로, 단계(39G 에서 39H)가 평면 게이트 구조를 위해 적합한 게이트 산화물과 게이트 물질(예를 들어, 폴리실리콘)을 형성하기 위해 수정될 것이다. 당업자는 많은 변화, 변경, 그리고 대안을 인식할 것이다.
도 44A-K에 예시된 특정한 단계가 본 발명의 실시예에 따른 반도체 디바이스를 제조하기 위한 특별한 방법을 제공한다는 것이 이해될 것이다. 다른 시퀀스 단계가 또한 대안적인 실시예에 따라서 수행될 것이다. 예를 들어, 본 발명의 대안적인 실시예는 다른 순서로 상기 단계를 수행할 것이다. 더욱이, 도 44A-K에 예시된 개별적인 단계는 개별적인 단계에 적합한 것으로서 다양한 시퀀스에서 수행될 수 있는 다중 서브-단계를 포함할 수 있다. 더욱이, 추가적인 단계가 특별한 어플리케이션에 따라서 추가되거나 제거될 수 있다. 당업자는 많은 변화, 변경, 그리고 대안을 인식할 것이다.
도 45A-K는 본 발명의 또 다른 특정한 실시예에 따른 반도체 디바이스를 제조하기 위한 단순 공정 흐름도를 예시한다. 다음 공정 흐름도에서, 고정 포지티브 전하를 가지는 유전체 물질(예를 들어, 산화 규소 물질)로 충진된 트렌치 CG와 CC 트렌치를 가지는 p-채널 트랜지스터를 제조하는 방법이 기술된다. 고농도 도핑된 n+기판(4501)이 제공된다. 기판(4501)은 붕소 또는 다른 적절한 p-타입 도펀트로 도핑될 수 있다. p-타입 에피택셜 층(4505)은 도 45A에 예시된 바와 같이 p+기 판(4501)의 상단에 성장된다. 이어, 박막 산화물 층(4510)은 에피택셜 층 위에 성장되며 이어 박막 질화 규소 층(4512)이 산화물 층의 상단위에 증착된다. 특정한 실시예에서, 산화물 층(4510)은 30nm 두께이고 질화 규소 층(4512)은 100nm 두께이다.
도 45B에 도시된 바와 같이 산화물 층과 질화 규소 층이 마스크되고 에칭된다. 비록 본 발명의 실시예가 포토레지스트 마스크의 사용에 제한되지 않는다고 하더라도, 이것은 몇몇 실시예에서 사용된 하나의 가능한 마스킹 층이다. 이어 도 45C에 도시된 바와 같이, 앞서 제조된 산화물/질화물 다층 마스크를 이용하여 CC 트렌치(4520)가 에칭된다. 에칭 단계에 뒤이어, 도 45D에 예시된 바와 같이 박막 열적 산화물 층(4525)이 성장된다. 예를 들어, 박막 산화물 층(4525)은 30nm, 50nm, 또는 특별한 어플리케이션에 따라서 다른 적절한 두께일 수 있다.
도 45D에 예시된 바와 같이 열적 산화물 층(4525)내로 고정 포지티브 전하를 도입하기 위해, 이온-주입 공정이 활용된다. 세슘과 같은 적절한 이온이 기설정된 시간동안 기설정된 에너지로 주입된다. 어플리케이션에 따라서, 주입 양(implant dose)은 메사내 네거티브 전하에 대해 충분한 전하 균형을 제공하기 위해 선택된다. 도 45D에 도시된 바와 같이, 트렌치의 너비와 깊이에 따라서 앵글 주입(angle implant)이 사용될 수 있다. 도 45E에 도시된 바와 같이, 주입 공정 후, 트렌치는 증착된 산화물과 에치 백으로 충진될 수 있다. 예를 들어, 저온 산화물 또는 TEOS 증착 공정이 트렌치를 완전히 충진시키기 위해 사용될 수 있다. 몇몇 실시예에서, 에치 백이 산화물 트렌치 충진 단계에 이어 표면을 평탄하게 하기 위해 사용된다. 도 45D 및 도 45E에 예시된 공정에 대한 대안으로서, 공정은 리소그라피 공정을 이용한 유전체에 의해 트렌치가 충진된 후 트렌치 내에 세슘 이온을 주입하기 위해 수행될 수 있다. 절연 층(4525)내로의 세슘 또는 유사한 이온의 주입은 트렌치(4520)와 트렌치와 인접한 p-타입 영역의 인터페이스에서 고정 포지티브 전하를 위해 제공된다. 제로 바이어스에서, 고정 포지티브 전하의 결과로서, 유전체 층의 고정 포지티브 전하는 실리콘-유전체 층 인터페이스에서 형성되는 인버전 층의 전하에 의해 부분적으로 균형이 이루어진다. 유전체 층내 전하는 되도록이면 최대 효과를 위해 실리콘-유전체 인터페이스에 또는 가깝게 위치된다.
CG를 위한 트렌치를 형성하기 위해, 디바이스의 표면위에 존재하는 산화물 층이 트렌치 영역위에 마스킹되고 제거된다. 그 다음 도 45F에 예시된 바와 같이 CG 트렌치가 기설정된 깊이까지 에칭된다. 전형적으로, 비록 이것이 본 발명의 실시예에 의해 요구되지는 않지만, CG 트렌치의 에칭은 드라이 플라즈마 에칭 기법(dry plasma etching technique)을 이용하여 수행된다. 비록 예시되지 않았지만, 당업자에게 분명할 바와 같이 하나 이상의 마스킹 단계가 에칭 공정동안 활용된다.
열적 게이트 산화물(4522)이 도 45G에 도시된 바와 같이 트렌치 CG내에 성장되고/되거나 디바이스의 상면위에 성장된다. 그 다음 트렌치 CG를 형성하기 위해, 폴리실리콘(4532)이 증착되고 플라즈마 드라이 에칭과 같은 에칭 공정, CMP 기법의 사용, 이들 둘의 조합, 또는 다른 공정에 의해 게이트 산화물의 도핑 레벨 또는 아래까지 붕소 도핑(boron doping) 및 에치 백(etched back)과 같은 p-타입 도핑 공정을 이용하여 도핑된다. 이러한 제조 단계에서 구조는 도 45H에 예시된다.
그 다음 도 45I에 도시된 바와 같이 비소, 안티몬, 인, 또는 이들의 조합과 같은 n-타입 도핑을 이용한 n-바디와 n+층을 주입하기 위해 여러 마스킹 단계가 수행된다. 추가적으로, 딥 n+층은 또한 이들 공정 단계중 하나로서 주입될 수 있다. 도 45I에 예시된 확산 접합을 형성하기 위해 사용된 다양한 마스킹, 주입, 어닐링, 그리고 다른 공정 단계는 명확히 하기 위해 예시되지 않는다. 당업자는 많은 변화, 변경, 그리고 대안을 인식할 것이다.
전기적 접점 영역을 제공하기 위해, 디바이스의 상면위에 형성된 절연층이 전형적으로 에칭 공정을 이용하여 제거되며, 접점 메탈리제이션(4552 및 4554)이 디바이스 제조 공정을 완료하기 위해 랩핑 후 형성된다. 결과적인 디바이스가 도 45K에 도시된다.
도 45A-K에 예시된 특정한 단계가 본 발명의 실시예에 따른 반도체 디바이스를 제조하기 위한 특별한 방법을 제공한다는 것이 이해될 것이다. 다른 시퀀스 단계가 또한 대안적인 실시예에 따라서 수행될 것이다. 예를 들어, 본 발명의 대안적인 실시예는 다른 순서로 상기 단계를 수행할 것이다. 더욱이, 도 45A-K에 예시된 개별적인 단계는 개별적인 단계에 적합한 것으로서 다양한 시퀀스에서 수행될 수 있는 다중 서브-단계를 포함할 수 있다. 더욱이, 추가적인 단계가 특별한 어플리케이션에 따라서 추가되거나 제거될 수 있다. 당업자는 많은 변화, 변경, 그리고 대안을 인식할 것이다.
도 45L은 본 발명의 실시예에 따른 보이드를 포함하는 도 45A-K의 공정 흐름에 따라서 제조된 반도체 디바이스의 단순 예시도이다. 도 45L에 예시된 바와 같 이, 보이드(4560)는 디바이스 제조동안 각각의 CC 트렌치 내에 형성된다. 도 45L에 예시된 보이드를 형성할 공정 흐름의 예로서, 보이드는 이온 주입 공정에 뒤이어 CC 트렌치 내에 증착되는 유전체 층과 같이 단계 45E의 부분으로서 형성될 수 있다. 본 명세서에서 전술한 바와 같이, 보이드는 의도적으로 형성되거나 유전체 증착 공정의 부산물일 수 있으며 CC 트렌치 내에 예시된 하나 이상의 유전체 물질 내부에 추가적인 유전체 물질(예를 들어, 공기 또는 불활성 환경)을 위해 제공된다. 당업자는 많은 변화, 변경, 그리고 대안을 인식할 것이다.
비록 본 발명이 본 발명의 특별한 실시예와 특정한 예에 관하여 기술되었지만, 본 발명의 사상 및 범주 내에서 다른 실시예가 기술될 수 있다는 것이 이해될 것이다. 따라서, 본 발명의 범주는 등가물의 전체 범주와 함께 첨부된 청구항을 참조하여 결정될 것이다.
상술한 바와 같이, 본 발명은, 파워 MOS 트랜지스터 디바이스(power MOS transistor device)와 이를 제조하는데 사용된다.

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  19. 반도체 디바이스에 있어서,
    제 1 전도성 타입의 반도체 층;
    상기 제 1 전도성 타입의 상기 반도체 층 위에 형성된 제 1 두께(first thickness)를 특징으로 하는 제 2 전도성 타입(second conductivity type)의 반도체 층;
    제 1 기설정된 거리로 상기 제 2 전도성 타입의 상기 반도체 층으로 연장되는 바디 층(body layer);
    제 2 기설정된 거리로 상기 제 2 전도성 타입의 상기 반도체 층으로 연장되는 복수의 트렌치(plurality of trenches)로서, 각각의 상기 복수의 트렌치는 상기 트렌치에 배치된 제 1 유전체 물질(first dielectric material)을 포함하고, 상기 제 1 유전체 물질은 의도적으로 도입된 전하를 포함하는 복수의 트렌치;
    상기 제 2 전도성 타입의 상기 반도체 층에 결합된 복수의 제어 게이트; 및
    상기 제 2 전도성 타입의 상기 반도체 층에 결합된 복수의 소스 영역을
    포함하며,
    상기 의도적으로 도입된 전하는 상기 제 2 전도성 타입의 상기 반도체 층의 공핍(depletion)을 가져오는 극성(polarity)과 연관되는, 반도체 디바이스.
  20. 제 19항에 있어서, 각각의 상기 복수의 제어 게이트는 상기 바디 층을 통해 제 3 기설정된 거리가 상기 제 2 전도성 타입의 상기 반도체 층까지 연장되는 제어 게이트 트렌치(control gate trench)를 포함하는, 반도체 디바이스.
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  25. 제 19항에 있어서, 상기 의도적으로 도입된 전하는 공간적으로 고정된 전하(spatially fixed charge)를 포함하는, 반도체 디바이스.
  26. 제 19항에 있어서, 상기 의도적으로 도입된 전하는 세슘 이온(cesium ions)과 연관된 순 포지티브 전하(net positive charge)를 포함하는, 반도체 디바이스.
  27. 제 19항에 있어서, 상기 의도적으로 도입된 전하는 적어도 요오드(iodine), 브롬(bromine), 크롬(chromium), 알루미늄(aluminum), 또는 염소 이온과 연관된 순 네거티브 전하(net negative charge)를 포함하는, 반도체 디바이스.
  28. 제 19항에 있어서, 상기 제 2 기설정된 거리는 상기 제 1 두께보다 큰, 반도체 디바이스.
  29. 제 19항에 있어서, 상기 유전체 물질은 산화 규소 물질(silicon oxide)을 포함하는, 반도체 디바이스.
  30. 제 19항에 있어서, 상기 제 1 전도성 타입 및 상기 제 2 전도성 타입은 동일한 전도성 타입인, 반도체 디바이스.
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  32. 제 19항에 있어서, 상기 복수의 트렌치 및 상기 복수의 제어 게이트 위에 배치된 제 3 유전체 물질을 더 포함하는, 반도체 디바이스.
  33. 제 19항에 있어서, 상기 제 2 기설정된 거리는 상기 제 1 두께보다 작은, 반도체 디바이스.
  34. 제 19항에 있어서, 상기 바디 층과 상기 제 2 전도성 타입의 상기 반도체 층을 통해 연장되는 한 쌍의 터미네이션 트렌치를 더 포함하는, 반도체 디바이스.
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