JP2017054958A - 半導体装置 - Google Patents

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昇 横山
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慎哉 佐藤
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Tomonori Sakuma
智教 佐久間
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Abstract

【課題】スーパージャンクション構造の特性劣化を抑制することを可能とする半導体装置を提供する。【解決手段】実施形態の半導体装置は、第１導電型半導体層と、半導体層の第１方向において、半導体層の一部と交互に位置し、第２導電型不純物領域が設けられた複数の第１領域と、第１方向において第１領域の間に位置し、第１導電型不純物領域と、第１導電型不純物領域と半導体層との間に位置する第１絶縁体材料とが設けられた第２領域と、第１領域と第２領域の間に設けられ、第２絶縁体材料が設けられた第３領域と、を備える。【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。
高い耐圧と低いオン抵抗を両立させる電力制御用半導体装置として、ｎ型（あるいはｐ
型）半導体層にｐ型（あるいはｎ型）半導体層を埋め込み、ｎ型領域とｐ型領域を交
互に配列させたスーパージャンクション構造（以下「ＳＪ構造」とも称する）を備える縦
型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ
Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）がある。ＳＪ構造では、ｎ型領域に含まれるｎ型
不純物量とｐ型領域に含まれるｐ型不純物量を等しくすることで、疑似的にノンドープ領
域を作り高い耐圧を実現する。半導体装置の耐圧向上により、半導体層の不純物濃度を高くすることが可能になるため、耐圧の向上と同時に、低いオン抵抗を実現できる。
ＳＪ構造を形成する一方法として、例えば、ｎ型の半導体層にトレンチを形成し、そのトレンチ内をｐ型の半導体で埋め込みｐ型の半導体層を設ける方法がある。しかしながら、この方法では、ｐ型の半導体層内に空洞部（ボイド、空孔）が形成されやすい。
特開２０１４−０７５４０２号公報
本発明が解決しようとする課題は、スーパージャンクション構造の特性劣化を抑制することを可能とする半導体装置を提供することにある。
実施形態の半導体装置は、第１導電型半導体層と、半導体層の第１方向において、半導体層の一部と交互に位置し、第２導電型不純物領域が設けられた複数の第１領域と、第１方向において第１領域の間に位置し、第１導電型不純物領域と、第１導電型不純物領域と半導体層との間に位置する第１絶縁体材料とが設けられた第２領域と、第１領域と第２領域の間に設けられ、第２絶縁体材料が設けられた第３領域と、を備える。
第１の実施形態の半導体装置の模式断面図である。 第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置の模式断面図である。 第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置の模式断面図である。 第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置の模式断面図である。 第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置の模式断面図である。 第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置の模式断面図である。 第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置の模式断面図である。 第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置の模式断面図である。 第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置の模式断面図である。 第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置の模式断面図である。 第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置の模式断面図である。 第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置の模式断面図である。 第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置の模式断面図である。 第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置の模式断面図である。 第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置の模式断面図である。 第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置の模式断面図である。 第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置の模式断面図である。 第２の実施形態の半導体装置の模式断面図である。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一の
部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。
本明細書中、部品等の位置関係を示すために、図面の上方向を「上」、図面の下方向を「下」と記述する。本明細書中、「上」、「下」の概念は、必ずしも重力の向きとの関係を示す用語ではない。
（第１の実施形態）
本実施形態の半導体装置は、第１導電型半導体層と、半導体層の第１方向において、半導体層の一部と交互に位置し、第２導電型不純物領域が設けられた複数の第１領域と、第１方向において第１領域の間に位置し、第１導電型不純物領域と、第１導電型不純物領域と半導体層との間に位置する第１絶縁体材料とが設けられた第２領域と、第１領域と第２領域の間に設けられ、第２絶縁体材料が設けられた第３領域と、を備える。
図１は、本実施形態の半導体装置の模式断面図である。本実施形態の半導体装置１００は、スーパージャンクション構造を備えるトレンチゲート型縦型ＭＯＳＦＥＴである。
半導体装置１００は、第１導電型半導体層８と、第１領域１０と、第２導電型第７半導体領域１２と、第８半導体領域１４と、空孔１６と、第２導電型第３半導体領域１８と、第２領域２０と、第１導電型第４半導体領域２２と、第１絶縁体材料２４と、第３領域３０と、第２絶縁体材料３２と、第１導電型第５半導体領域３４と、第１導電型第１半導体領域４２と、第２導電型第２半導体領域４４と、第２導電型第６半導体領域４６と、第３絶縁体材料５０と、バリアメタル５２と、ソース電極５４と、ドレイン電極５６を備える。
以下、第１導電型がｎ型、第２導電型がｐ型である場合を例に説明する。また、ｎ＋型、ｎ型、ｎ−型の順で、第１導電型の不純物濃度が低くなっていることを意味する。同様に、ｐ＋型、ｐ型、ｐ−型の順で、第２導電型の不純物濃度が低くなっていることを意味する。
ｎ型半導体層８は、例えば、ｎ型不純物を含む単結晶シリコンを含む。ｎ型半導体層８は、半導体装置１００のドリフト領域である。ｎ型不純物は、例えば、リン（Ｐ）又はヒ素（Ａｓ）である。ｎ型半導体層８は、スーパージャンクション構造のｎ型領域の部分である。
複数の第１領域１０は、半導体層８の第１方向において、ｎ型半導体層８の一部と交互に設けられている。複数の第１領域１０には、ｐ型不純物領域と半導体材料が設けられる。ｐ型不純物は、例えば、ボロン（Ｂ）である。半導体材料は、例えば、シリコン（Ｓｉ）である。複数の第１領域１０は、スーパージャンクション構造のｐ型領域の部分である。
複数の第１領域１０は、内部に空孔１６を有する第８半導体領域１４と、第８半導体領域１４の周囲に設けられたｐ型の第７半導体領域１２と、第８半導体領域１４（第１領域１０）上に設けられたｐ＋型第３半導体領域１８を含む。第７半導体領域１２、及び第８半導体領域１４はｎ型半導体層８内に位置し、第３半導体領域１８はｎ型半導体層８の一方の面に位置している。第８半導体領域１４は、ｉ型（ノンドープ型）のＳｉを含む。空孔１６の下部の径ｄ１は、空孔１６上部の径ｄ２より大きい。すなわち、空孔１６は、ｎ型半導体層８側に位置する内径よりも、第３半導体領域１８側に位置する内径の方が小さくなるように設けられる。第７半導体領域１２は、例えば、半導体層８及び第８半導体領域１４及び後述する第６半導体領域４６に接している。
第２領域２０は、第１方向において隣り合う第１領域１０の間に設けられている。第２領域２０には、ｎ型不純物領域と半導体材料と第１絶縁体材料が設けられる。半導体材料は、例えばＳｉである。第１絶縁体材料は、例えば、酸化シリコン（ＳｉＯ２）である。
第２領域２０は、ｎ＋型第４半導体領域２２と、第４半導体領域２２の周囲に設けられた第１絶縁体材料２４を含む。第４半導体領域２２は、ｎ型不純物と上記の半導体材料を含む。第４半導体領域２２は、ゲート電極として動作する。第１絶縁体材料２４は、半導体層８及び第４半導体領域２２と接している。
第３領域３０は、第１領域１０と第２領域２０の間に設けられている。
例えば、第３領域３０には、ｎ＋型第５半導体領域３４と、第５半導体領域３４の周囲に位置する第２絶縁体材料３２が設けられる。第２絶縁体材料３２はｎ型半導体層８の一方の面に位置しており、第７半導体領域１２、及び第３半導体領域１８に接している。第２絶縁体材料は、例えば、酸化シリコン（ＳｉＯ２）である。第２絶縁体材料３２は、例えば、第５半導体領域３４と接している。
ｎ＋型第１半導体領域４２は、第２領域２０と第３領域３０の間に位置する、ｎ型半導体層８の一方の面上に設けられている。第１半導体領域４２は、第１絶縁体材料２４と接しており、半導体装置１００のソース領域として動作する。
ｐ＋型第２半導体領域４４は、第３領域３０と第１半導体領域４２の間に設けられている。第２半導体領域４４ａは、半導体装置１００のチャネルコンタクト領域（ベースコンタクト領域）として動作する。
ｐ型第６半導体領域４６は、第２領域２０と第３領域３０の間の、第１半導体領域４２と第２半導体領域４４の下方に設けられている。すなわち、第６半導体領域４６はｎ型半導体層８と、第１半導体領域４２及び第２半導体領域４４との間に位置している。第６半導体領域４６は、第１絶縁体材料２４と接しており、半導体装置１００のチャネル領域（ベース領域）として動作する。
第３絶縁体材料５０は、第２領域２０におけるｎ型半導体層８上に設けられている。第３絶縁体材料５０は、後述するソース電極５４とｎ型の第４半導体領域２２との絶縁性を担保する。第３絶縁体材料５０は、例えばＮＳＧ（Ｎｏｎｅ−ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）又はＢＰＳＧ（Ｂｏｒｏ−ｐｈｏｓｐｈｏ ｓｉｌｉｃａｔｅ ｇｌａｓｓ）を含む。
バリアメタル５２は、第１領域１０、第２領域２０、第３領域３０、第１半導体領域４２、第２半導体領域４４、及び第３絶縁体材料５０上に設けられている。バリアメタル５２は、後述するソース電極５４に用いられるアルミニウム（Ａｌ）とシリコンが直接接することによりアルミニウムとシリコンが互いに拡散する事を防ぐ。バリアメタル５２は、例えば、窒化チタン（ＴｉＮ）、チタン（Ｔｉ）、チタンタングステン（ＴｉＷ）を含む。
ソース電極５４は、バリアメタル５２上方に設けられている。ドレイン電極５６は、ｎ型半導体層８の下方に設けられており、ｎ型半導体層８と電気的に接続されている。。
次に、本実施形態の半導体装置１００の製造方法を述べる。図２乃至図１７は、本実施形態の半導体装置の製造方法において、製造途中の半導体装置の模式断面図である。
本実施形態の半導体装置１００の製造方法は、ｎ型半導体層上に第１酸化膜を形成し、半導体層上の第１方向に複数の第１領域を形成し、第１領域内にｐ型第７半導体領域を形成し、第１領域内に第８半導体領域を形成し、第１領域内に空孔を形成し、第１酸化膜上に形成された余剰の第８半導体領域を除去し、第１酸化膜を除去し、半導体層及び第８半導体領域上に第２酸化膜を形成し、第２酸化膜を、第８半導体領域側面に形成されたサイドウォールを残して除去し、半導体層及び第８半導体領域及びサイドウォール上にｐ型第９半導体領域を形成し、サイドウォール上に形成された第９半導体領域を除去し、第９半導体領域上に第３酸化膜を形成し、第３酸化膜上にＣＶＤ膜Ｍを形成し、半導体層上に、底部を第９半導体領域上に有する第１開口部及び底部を半導体層内に有する第２開口部を形成し、第２開口部の面取をし、ＣＶＤ膜と第３酸化膜を除去して第３領域となる第３開口部を形成し、第２開口部内及び第３開口部内及び第９半導体領域上に第４酸化膜を形成し、第２開口部内及び第３開口部内に多結晶シリコンを形成し、多結晶シリコン中にｎ型不純物をドープすることにより、第２領域内にｎ型の第４半導体領域を、第３領域内にｎ型第５半導体領域を形成し、第４酸化膜上、第４半導体領域上、第５半導体領域上に第５酸化膜を形成し、第８半導体領域上にｐ＋型第３半導体領域を形成し、第１領域と第２領域の間にｐ＋型第２半導体領域を形成し、ｐ型不純物を拡散させ、第１領域と第２領域の間にｎ＋型の第１半導体領域を形成し、第１半導体領域と第２半導体領域の下にｐ型の第６半導体領域を形成し、ｎ型不純物を拡散させ、フィルムを第５酸化膜上に形成し、熱処理し、フィルムの一部を除去することにより第２領域上に第３絶縁体材料を形成し、バリアメタルを第１領域、第２領域、第３領域、第１半導体領域、第２半導体領域、第３絶縁体材料上に形成し、バリアメタル上にソース電極を形成し、半導体層８の下にドレイン電極を形成する。
まず、図２に示すように、ｎ型の半導体層８上に第１酸化膜６０を例えば熱酸化法により形成し、半導体層８上の第１方向に複数の第１領域１０を例えばＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）により形成し、第１領域１０内にｐ型第７半導体領域１２を例えばエピタキシャル成長により形成する。次に、第１領域１０内に第８半導体領域１４を形成する。このとき第１領域１０内に下部の径ｄ１が上部の径ｄ２より大きい空孔１６が形成される。
次に、図３に示すように、第１酸化膜６０上に形成された余剰の第８半導体領域１４を、第１酸化膜６０をＣＭＰストッパとしてＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）により除去する。
次に、図４に示すように、例えばフッ酸と過酸化水素水の混合液を用いて第１酸化膜６０を除去する。
次に、図５に示すように、例えば熱酸化法又はＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、半導体層８及び第８半導体領域１４上に、第２酸化膜６２を形成する。
次に、図６に示すように、例えばＲＩＥにより、第２酸化膜６２を、第７半導体領域１２側面に形成されたサイドウォール６２を残して除去する。
次に、図７に示すように、例えばエピタキシャル成長法により、半導体層８及び第８半導体領域１４及び第７半導体領域１４及びサイドウォール６２上に、ｐ型の第９半導体領域４６を形成する。
次に、図８に示すように、サイドウォール６２及び第７半導体領域１２上に形成されたｐ型の第９半導体領域４６を、サイドウォール６２をＣＭＰストッパとしてＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）により除去する。
次に、図９に示すように、ｐ型の第９半導体領域４６上に、熱酸化法により第３酸化膜６４を形成し、第３酸化膜６４上に例えばＣＶＤ法によりＣＶＤ膜Ｍを形成する。
次に、図１０に示すように、例えばフォトリソグラフィーによるパターニングと酸化膜ＲＩＥにより半導体層８上に、底部を第９半導体領域４６上に有する第１開口部７０を形成する。次に、シリコンＲＩＥにより、底部を半導体層８内に有する第２開口部７２を形成する。次に、ゲート電極−ソース電極間リーク防止のため、ＣＤＥ（Ｃｈｅｍｉｃａｌ Ｄｒｙ Ｅｔｃｈｉｎｇ）により、第２開口部７２の面取をする。第２開口部７２は、第２領域２０となる。
次に、図１１に示すように、ＣＶＤ膜Ｍと第３酸化膜６４を除去する。これにより、第３開口部７４が形成される。第３開口部７４は、後に述べるように、第３領域３０となる。
次に、図１２に示すように、例えば熱酸化法により第２開口部７２内及び第３開口部７４内及びｐ型の第９半導体領域４６上に第４酸化膜６６を形成し、第２開口部７２内及び第３開口部７４内に例えばＣＶＤ法により多結晶シリコンを形成し、例えば塩化ホスホリルＰＯＣｌ３を用いてｎ型不純物であるリン（Ｐ）を多結晶シリコン中にドープする。これにより、第２領域２０内にｎ型の第４半導体領域２２を、第３領域３０内にｎ型の第５半導体領域３４を形成する。
次に、図１３に示すように、第４酸化膜６６上、第４半導体領域２２上、第５半導体領域３４上に、例えば熱酸化法により、第５酸化膜６８を形成する。
次に、図１４に示すように、イオン注入法により、第８半導体領域１４上にｐ＋型の第３半導体領域１８を、また第１領域１０ａと第２領域２０ａの間にｐ＋型の第２半導体領域４４を形成する。その後、例えば９００℃以上１１００℃以下での第１熱処理により、ｐ型不純物を拡散させる。第３半導体領域１８内のｐ型不純物と第７半導体領域内のｐ型不純物は第８半導体領域１４に拡散する。また、第６半導体領域４６のｐ型不純物が下方に拡散することにより第６半導体領域４６は下方に拡大する。
次に、図１５に示すように、イオン注入法により、第１領域１０と第２領域２０の間にｎ＋型の第１半導体領域４２を形成する。これにより、第１半導体領域４２と第２半導体領域４４の下にｐ型の第６半導体領域４６が形成される。その後、例えば９００℃以上１１００℃以下での第２熱処理によりｎ型不純物を拡散させる。第６半導体領域４６のｐ型不純物が下方に拡散することにより第６半導体領域４６は下方に拡大する。
第１熱処理又は第２熱処理により、第６半導体領域４６内のｐ型不純物は第８半導体領域１４に拡散する。
次に、図１６に示すように、ＮＳＧとＢＰＳＧを含むフィルム５０を第５酸化膜６８上に形成し、熱処理を行う。
次に、図１７に示すように、フィルム５０の一部を除去することにより、第２領域２０上に第３絶縁体材料５０を形成する。
次に、バリアメタル５２を第１領域１０、第２領域２０、第３領域３０、ｎ型の第１半導体領域４２、ｐ型の第２半導体領域４４、第３絶縁体材料５０の上に形成し、バリアメタル５２上にソース電極５４を形成し、半導体層８の下にドレイン電極５６を形成し、半導体装置１００を得る。
次に、本実施形態の半導体装置１００の作用効果を記載する。
後述するように、本実施形態の半導体装置１００は、サイドウォール６２を用いることによって、空孔１６上部の開放が抑制され、製造プロセスに用いられる薬液等が空孔１６内に入ることのないように製造される。製造工程においてサイドウォール６２が形成されていた部分は、半導体装置１００の第３領域３０である。すなわち、第３領域を有する半導体装置１００は、空孔１６上部の開放を抑制して製造されたものであることから、半導体装置１００の信頼性（安定性）を向上させることが可能であると考えられる。さらに、第３領域３０が第２絶縁体材料３２を含むため、第３領域３０付近における電気抵抗は高くなると考えられ、第１領域１０と第２領域２０の間における意図しない電気的導通を抑制することが可能となる。
また、第６の半導体領域をエピタキシャル成長により形成することで、従来のイオン注入と高温拡散によるベース領域を作成することに比べ、スーパージャンクションの濃度が熱により相殺されることを抑制することができる。よって、低オン抵抗の半導体装置を作成することができる。
第１領域上に設けられた第２導電型不純物を含む第３半導体領域をさらに備えることにより、第１領域の下方及び側方に配置された第７半導体領域のみならず半導体装置１００の上方からもまた第２導電型不純物が注入されるため、さらに安定した特性を有する半導体装置１００の提供が可能となる。
第３絶縁体材料５０をさらに備えることにより、ソース電極５４とｎ型の第４半導体領域２２との絶縁が担保される。
次に、本実施形態の半導体装置１００の製造方法の作用効果を記載する。
ｐ型の第７半導体領域１２における空孔１６の形成を許容することにより、第８半導体領域１４をより急速に形成することが出来る。しかし、例えば図４に示した製造途中の半導体装置の模式断面図の直後にＣＭＰ等を行って第８半導体領域１４を研磨すると、空孔１６の上部が開放されるおそれがある。この場合、レジストや、ＣＭＰに用いるスラリー等が空孔１６内部に滞留してしまい、製造工程を継続することができなくなるおそれがある。
本実施形態の半導体装置１００の製造方法においては、サイドウォール６２を形成し、その後にサイドウォール６２をＣＭＰストッパとして用いてＣＭＰを行うことにより、空孔１６の上部の開放を防止することが出来る。これにより、製造工程を継続することが可能となる。
ｄ１がｄ２より大きいことで、半導体装置１００の動作時に発生する正孔が移動する領域が大きくなるため、半導体装置１００の安定動作に有利である。
以上のように、本実施形態の半導体装置１００及びその製造方法によれば、スーパージャンクション構造の特性安定を可能とする半導体装置及びその製造方法の提供が可能となる。
（第２の実施形態）
本実施形態の半導体装置２００は、スーパージャンクション構造を備えるプレーナーゲート型縦型ＭＯＳＦＥＴである点で、第１の実施形態の半導体装置１００と異なっている。ここで、第１の実施形態と重複する点については、記載を省略する。
図１８は、本実施形態の半導体装置２００の模式断面図である。本実施形態の半導体装置２００及びその製造方法においても、スーパージャンクション構造の特性安定を可能とする半導体装置の提供が可能となる。
本発明のいくつかの実施形態及び実施例を説明したが、これらの実施形態及び実施例は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
８ ｎ型半導体層
１０ 第１領域
１２ ｐ型第７半導体領域
１４ 第８半導体領域
１６ 空孔
１８ ｐ型第３半導体領域
２０ 第２領域
２２ ｎ型第４半導体領域
２４ 第１絶縁体材料
３０ 第３領域
３２ 第２絶縁体材料
３４ ｎ型第５半導体領域
４２ ｎ型第１半導体領域
４４ ｐ型第２半導体領域
４６ ｐ型第９半導体領域
４６ ｐ型第６半導体領域
５０ フィルム（第３絶縁体材料）
５２ バリアメタル
５４ ソース電極
５６ ドレイン電極
６０ 第１酸化膜
６２ 第２酸化膜
６２ サイドウォール
６４ 第３酸化膜
６６ 第４酸化膜
６８ 第５酸化膜
７０ 第１開口部
７２ 第２開口部
７４ 第３開口部
１００ 半導体装置
２００ 半導体装置
Ｍ ＣＶＤ膜

Claims (6)

  1. 第１導電型半導体層と、
    前記半導体層の第１方向において、前記半導体層の一部と交互に位置し、第２導電型不純物領域が設けられた複数の第１領域と、
    前記第１方向において前記第１領域の間に位置し、第１導電型不純物領域と、第１導電型不純物領域と前記半導体層との間に位置する第１絶縁体材料とが設けられた第２領域と、
    前記第１領域と前記第２領域の間に設けられ、第２絶縁体材料が設けられた第３領域と、
    を備える半導体装置。
  2. 前記第２領域と前記第３領域の間に第１導電型不純物を含む第１半導体領域と、
    前記第３領域と前記第１半導体領域の間に第２導電型不純物を含む第２半導体領域と、
    をさらに備える請求項１記載の半導体装置。
  3. 前記第１領域上に設けられた第２導電型不純物を含む第３半導体領域をさらに備える請求項１又は請求項２に記載の半導体装置。
  4. 前記第１領域は前記半導体層側に位置する内径よりも、前記第３半導体領域側に位置する内径の方が小さくなるように設けられる空孔を有する請求項１乃至請求項３いずれか一項に記載の半導体装置。
  5. 前記第２半導体領域と前記第３半導体領域の間に設けられた第２絶縁体材料を更に備える請求項１乃至請求項４いずれか一項に記載の半導体装置。
  6. 前記第２領域は、第１導電型不純物を含む第４半導体領域をさらに備える請求項１乃至請求項５いずれか一項に記載の半導体装置。
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