CN103972291A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明公开了一种半导体器件及其制造方法，该半导体器件具有功率MOSFET，该功率MOSFET同时实现低导通电阻和高击穿电压。先在n型衬底SUB上形成低浓度的p型外延层EP，在有源部中由多个沟道TR来界定多个有源区域AC，所述沟道TR形成于外延层EP并按第1方向延伸，且在与第1方向正交的第2方向上具有第1间隔。即形成如下的超结结构：在相邻的沟道TR之间的外延层EP形成具有漏极偏移层作用的n型扩散区域NR，在沟道TR的侧壁和n型扩散区域NR之间的外延层EP形成与沟道区域（p型扩散区域PCH）连接的p型扩散区域PR。接下来从位于有源部的端部上的沟道TR的侧壁朝向外周部的外延层EP形成具有规定宽度的n型扩散区域NRE，从而提高漏极耐压。

Description

半导体器件及其制造方法
技术领域
本发明公开了一种半导体器件及其制造技术，特别是可适用于如具有超结结构的功率MOSFET（Power Metal Oxide SemiconductorField Effect Transistor，金属氧化物半导体场效应晶体管）的半导体器件的技术。
背景技术
超结结构通过将窄间距的pn结单元进行周期性排列，便可同时实现低导通电阻和高的结击穿电压。但是，由于pn结单元的外周部分并非必然是周期性结构（即不再是超结结构，所以还必须考虑如何才能在pn结单元的外周部分不采用超结结构而得到高的击穿电压。
例如，在美国专利第2009085147号专利申请书（专利文献1）及美国专利第2005181564号专利申请书（专利文献2）中，公开了如下的技术，即通过与导通层为相同导电类型来形成外周部分，并通过降低外周部分的单位单元内的杂质浓度，便可容易获得高的击穿电压的技术。
另外，在美国专利第2006231915号专利申请书（专利文献3）中公开了用宽且厚的绝缘膜覆盖外周部分以获得高击穿电压的技术。
另外，在美国专利第2005181577号专利申请书（专利文献4）中公开了不在外周部分的槽侧面导入杂质以获得高的周围击穿电压的技术。
专利文献1 美国专利第2009085147号专利申请书
专利文献2 美国专利第2005181564号专利申请书
专利文献3 美国专利第2006231915号专利申请书
专利文献4 美国专利第2005181577号专利申请书
发明内容
如上述专利文献1～专利文献4中所公开的技术中，公开了为了使超结结构获得稳定的击穿电压而对pn结单元的外周部分的结构提供了各种方案。但是，所提出的各种方案中，都难以同时实现低导通电阻和高击穿电压的目的。而且，还存在增加了制造工序数等亟待解决的技术问题。
本发明的所述内容及所述内容以外的目的和新特征在本说明书的描述及附图说明中写明。
根据一实施方式，在n型衬底上形成低浓度的p型外延层，在有源部中，由形成于外延层且按第1方向延伸的多个槽来界定多个有源区域。在相邻的槽之间的外延层形成具有功率MOSFET的漏极偏移层作用的n型扩散区域，并在槽的侧壁和n型扩散区域之间的外延层形成和功率MOSFET的沟道区域连接的p型扩散区域。而且，在外延层从位于有源部端部的槽的侧壁朝向外周部形成具有规定宽度的n型扩散区域。
根据一实施方式，可提供具有同时实现了低导通电阻和高的结击穿电压的功率MOSFET的半导体器件。另外，仅通过简单的方法便可制造出所述半导体器件。
附图说明
图1所示的是形成第1实施方式中超结结构的功率MOSFET的半导体芯片主要部分的平面图。
图2所示的是将形成第1实施方式中超结结构的功率MOSFET的半导体芯片的有源部的一部分及外周部的一部分进行放大后的主要部分的平面图（相当于图1所示的B区域的主要部分的平面图）。
图3所示的是形成第1实施方式中超结结构的功率MOSFET的半导体芯片的有源部的一部分及外周部的一部分的主要部分剖面图（相当于沿着图1中的A-A′线剖开的剖面的主要部分剖面图）。
图4所示的是第1实施方式中具有超结结构的功率MOSFET的半导体器件制造工序中将半导体芯片的有源部的一部分及外周部的一部分进行放大的主要部分剖面图（相当于沿着图1的A-A′线剖开的剖面的主要部分剖面图）。
图5所示的是接着图4的半导体器件制造工序中和图4同样位置的主要部分剖面图。
图6所示的是接着图5的半导体器件制造工序中和图4同样位置的主要部分剖面图。
图7所示的是接着图6的半导体器件制造工序中和图4同样位置的主要部分剖面图。
图8所示的是接着图7的半导体器件制造工序中和图4同样位置的主要部分剖面图。
图9所示的是接着图8的半导体器件制造工序中和图4同样位置的主要部分剖面图。
图10所示的是接着图9的半导体器件制造工序中和图4同样位置的主要部分剖面图。
图11所示的是接着图10的半导体器件制造工序中和图4同样位置的主要部分剖面图。
图12所示的是接着图11的半导体器件制造工序中和图4同样位置的主要部分剖面图。
图13所示的是接着图12的半导体器件制造工序中和图4同样位置的主要部分剖面图。
图14所示的是接着图13的半导体器件制造工序中和图4同样位置的主要部分剖面图。
图15所示的是接着图14的半导体器件制造工序中和图4同样位置的主要部分剖面图。
图16所示的是接着图15的半导体器件制造工序中和图4同样位置的主要部分剖面图。
图17所示的是接着图16的半导体器件制造工序中和图4同样位置的主要部分剖面图。
图18所示的是接着图17的半导体器件制造工序中和图4同样位置的主要部分剖面图。
图19所示的是接着图18的半导体器件制造工序中和图4同样位置的主要部分剖面图。
图20所示的是接着图19的半导体器件制造工序中和图4同样位置的主要部分剖面图。
图21所示的是接着图20的半导体器件制造工序中和图4同样位置的主要部分剖面图。
图22所示的是接着图21的半导体器件制造工序中和图4同样位置的主要部分剖面图。
图23所示的是接着图22的半导体器件制造工序中和图4同样位置的主要部分剖面图。
图24所示的是接着图23的半导体器件制造工序中和图4同样位置的主要部分剖面图。
图25所示的是第1实施方式中功率MOSFET的杂质浓度分布图。
图26所示的是第1实施方式中漏极电压为0V时功率MOSFET的内部电场强度和空乏层的分布图。
图27所示的是第1实施方式中漏极电压为10V时功率MOSFET的内部电场强度和空乏层的分布图。
图28所示的是第1实施方式中漏极电压为100V时功率MOSFET的内部电场强度和空乏层的分布图。
图29所示的是第1实施方式的变形例中形成超结结构的功率MOSFET的半导体芯片的有源部及外周部一部分的主要部分剖面图。
图30所示的是第2实施方式中形成超结结构的功率MOSFET的半导体芯片的有源部及外周部一部分的主要部分剖面图。
图31所示的是将第2实施方式中具有超结结构的功率MOSFET的半导体器件制造工序中的半导体芯片的有源部的一部分及外周部的一部分进行放大的主要部分剖面图。
图32所示的是接着图31的半导体器件制造工序中和图31同样位置的主要部分剖面图。
图33所示的是接着图32的半导体器件制造工序中和图31同样位置的主要部分剖面图。
图34所示的是接着图33的半导体器件制造工序中和图31同样位置的主要部分剖面图。
图35所示的是接着图34的半导体器件制造工序中和图31同样位置的主要部分剖面图。
图36所示的是第3实施方式中形成超结结构的功率MOSFET的半导体芯片的有源部及外周部一部分的主要部分剖面图。
图37所示的是第4实施方式中形成超结结构的功率MOSFET的半导体芯片的有源部及外周部一部分的主要部分剖面图。
图38所示的是第5实施方式中形成超结结构的功率MOSFET的半导体芯片的有源部一部分的透视图。
图39所示的是第6实施方式中形成超结结构的功率MOSFET的半导体芯片的有源部一部分的透视图。
图40所示的是第7实施方式中形成超结结构的功率MOSFET的半导体芯片的有源部一部分的透视图。
图41所示的是第8实施方式中形成第1例的超结结构的功率MOSFET的半导体芯片的有源部的一部分及外周部的一部分的主要部分剖面图。
图42所示的是第8实施方式中形成第2例的超结结构的功率MOSFET的半导体芯片的有源部及外周部一部分的主要部分剖面图。
（符号说明）
AC 有源区域
AL 铝膜
CNT 接触孔
EP 外延层
GE 栅极电极
GI 栅极绝缘膜
GTR 栅极用的沟道
IS 绝缘膜
LIS 层间绝缘膜
MD 接触布线
MG 栅极布线
ML 保护环布线
MS 源极布线
N1，N2 n型区域
NR，NRE，NRG n型扩散区域
NS n型扩散区域（源极区域）
NSG n型扩散区域
NSP n型扩散区域（源极区域）
OCa,OCb 开口部
P1，P2 p型区域
PCH，PCHP p型扩散区域（沟道区域）
PR，PRG p型扩散区域
PS 多结晶硅膜
SC 半导体芯片
SO 氧化膜
SUB 衬底
TR,TRG 沟道
θ1，θ2，θ3，θ4 角度
具体实施方式
在以下实施方式中，为了方便，在必要时将几个部分或将实施方式分割来说明，除了需要特别说明的以外，这些都不是彼此独立且无关系的，而是与其它一部分或者全部的变形例、详细内容及补充说明等相互关联的。
另外，在以下实施方式中提及要素数等(包括个数、数值、量、范围等)时，除了特别说明及原理上已经明确限定了特定的数量等除外，所述的特定数并非指固定的数量，而是可大于等于该特定数或可小于等于该特定数。
而且，在以下实施方式中，除了特别说明及原理上已经明确了是必要时除外，所述的构成要素(包括要素步骤等)也并非是必须的要素。
在实施方式等的叙述上，对于材料及构成等方面，除了写明了仅限于所述材料外，“由Ａ构成”“具有Ａ”“包括Ａ”等的表述还指主要构成要素除了Ａ以外还有其他要素。同样地，在以下实施方式中提及的构成要素等的形状、位置关系等时，除了特别说明时及原理上已经明确了并非如此时，实质上包括与前述形状等相近或者类似的。同理，前述的数值及范围也同样包括与其相近的。
以下根据附图详细说明本发明的实施方式。为了说明实施方式的所有图中，为了使图面简单易懂，有时会给平面图加上剖面线。而且，所有图中原则上对具有同一功能的构件采用同一符号，并省略掉重复的说明。另外，在除了需要特别说明的以外，对具有同一或同样的部分原则上不进行重复说明。
本实施方式中所使用的功率MOSFET是一种被广泛应用于各种电源电路及用于汽车方面的大功率的功率器件，如为多个由n沟道型或p沟道型的MOSFET构成的单位单元并联而成的一个元件等。
（第1实施方式）
（半导体器件）
下面用图1～图3对第1实施方式中超结结构的功率MOSFET的结构进行说明。图1所示的是形成超结结构的功率MOSFET的半导体芯片的主要部分的平面图。图2所示的是将形成超结结构的功率MOSFET的半导体芯片的有源部的一部分及外周部的一部分进行放大后的主要部分的平面图（相当于图1中的B区域的主要部分的平面图）。图3所示的是形成超结结构的功率MOSFET的半导体芯片的有源部及外周部一部分的主要部分剖面图（相当于图1中的A-A′线剖开的剖面的主要部分剖面图）。
半导体芯片SC的有源部中形成有功率MOSFET。所述功率MOSFET例如形成于p型外延层EP，所述p型外延层EP形成于由n型单结晶硅构成的衬底SUB的主表面(表面)上。衬底SUB的电阻例如不超过5mΩ·cm，而外延层EP的电阻为1～50Ω·cm，即衬底SUB的电阻相对较低（高浓度），而外延层EP的电阻相对较高（低浓度）。外延层EP的厚度是根据功率MOSFET的耐压来决定的，例如，耐压为30V时厚度为3～4μｍ、耐压为100V时厚度为5～6μｍ。
在外延层EP沿着第1方向（图1中的x方向）形成有离外延层EP的上表面具有第1深度的多个沟道TR，且由填埋于沟道TR内部的绝缘膜IS来界定多个有源区域AC。多个沟道TR为具有一定的间隔和一定的宽度的条纹图案。
在相邻的沟道TR之间的外延层EP按第2方向（图1中的y方向）形成有具有第1宽度的n型扩散区域NR，所述第2方向俯视时与第1方向正交，而且，在沟道TR的侧壁和n型扩散区域NR之间的外延层EP形成有p型扩散区域PR。即，在相邻的沟道TR之间的外延层EP中，从沟道TR的一侧向沟道TR的另一侧侧壁（朝向第2方向）形成有：从沟道TR的一侧侧壁起具有第2宽度的p型扩散区域PR和具有第1宽度的n型扩散区域NR，以及从沟道TR的另一侧壁起具有第3宽度的p型扩散区域PR。此时，优选第2宽度和第3宽度为相同的情况。
n型扩散区域NR具有功率MOSFET的漏极偏移层的作用，且p型扩散区域PR与功率MOSFET的沟道区域（p型扩散区域PCH）连接。n型扩散区域NR的杂质浓度例如为5E16cm－3左右，p型扩散区域PR的杂质浓度例如为1E17cm－3左右。
另外，在半导体芯片SC的有源部的端部，从位于所述端部的沟道TR的侧壁朝向半导体芯片SC的外周部（朝向第2方向），在外延层EP形成有p型扩散区域PR及n型扩散区域NRE。
而且，在外延层EP的上表面侧上，俯视时在相邻的沟道TR之间的外延层EP的正中间（因缺乏加工精度等具体的妥当措施，所以并非限定于正中间，而是还必须考虑到偏差范围等）沿着第1方向形成有栅极电极GE。
在形成于外延层EP的、且离外延层EP的上表面具有第3深度的栅极用的沟道GTR内隔着栅极绝缘膜GI形成有栅极电极GE。多个栅极电极GE为条纹图案。栅极绝缘膜GI如由氧化硅膜构成，栅极电极GE例如由多结晶硅膜构成。
而且，在外延层EP的上表面侧形成有离外延层EP的上表面具有第4深度的n型扩散区域NS，以及以围住所述n型扩散区域NS的方式形成的、离外延层EP的上表面具有第5深度的p型扩散区域PCH。n型扩散区域NS具有功率MOSFET的源极区域的作用，p型扩散区域PCH具有功率MOSFET的沟道区域的作用。其中，p型扩散区域PCH的第5深度比n型扩散区域NS的第4深度深，p型扩散区域PCH与上述p型扩散区域PR连接。
构成源极区域的n型扩散区域NS及构成沟道区域的p型扩散区域PCH位于形成有栅极电极GE的栅极用的沟道GTR的两侧。栅极用的沟道GTR在俯视时具有第4宽度，且所述第4宽度比n型扩散区域NR的第1宽度窄。而且，栅极用的沟道GTR的第3深度比p型扩散区域PCH的第5深度深，而且栅极用的沟道GTR的底部抵达n型扩散区域NR。
在半导体芯片SC的外周部形成有保护环。所述保护环形成于半导体芯片SC的整个周围，且在对半导体晶片进行半导体芯片SC的划片后，半导体芯片SC的上端部和有源部将被电隔离，从而具有保护功率MOSFET的作用。
在平面图中，保护环由以围住所述有源部的方式形成的沟道TRG、形成于所述沟道TRG两侧的外延层EP的p型扩散区域PRG、以及形成于p型扩散区域PRG外侧的外延层EP的n型扩散区域NRG构成。
形成于外周部上的沟道TRG以围住有源部的方式整体相连成一个环状。而且，沿着半导体芯片SC各边形成的沟道TRG虽为直线，但在接近半导体芯片的角部的沟道TRG的部分在俯视时具有第1曲率半径。
外周部的p型扩散区域PRG例如与有源部的p型扩散区域PR同时形成，外周部的n型扩散区域NRG例如与有源部的n型扩散区域NR，NRE同时形成。p型扩散区域PRG的杂质浓度如为1E17cm－3左右、n型扩散区域NRG的杂质浓度如为5E16cm－3左右。
而且，在外延层EP的上表面侧形成有离外延层EP的上表面具有第6深度的n型扩散区域NSG。外周部的n型扩散区域NSG例如与有源部的n型扩散区域NS同时形成。另外，n型扩散区域NSG与n型扩散区域NRG连接，并经由n型扩散区域NRG与衬底SUB电连接。
从位于有源部的端部上的沟道TR的侧壁朝向外周部形成的低电阻（高浓度）的n型扩散区域NRE和从位于外周部的沟道TRG的侧壁朝向有源部形成的低电阻（高浓度）的n型扩散区域NRG之间为高电阻（低浓度）的外延层EP。
半导体芯片SC的有源部及外周部上以覆盖功率MOSFET的方式形成有层间绝缘膜LIS。在所述层间绝缘膜LIS形成有开口部OCa,OCb及接触孔CNT。在形成有有源部的开口部OCa下方的沟道TR内的绝缘膜IS的一部分被蚀刻后，功率MOSFET的n型扩散区域NS及p型扩散区域PCH的一部分从沟道TR的侧壁露出。另外，形成于外周部的开口部OCb下的沟道TRG内的绝缘膜IS的一部分被蚀刻后，保护环的n型扩散区域NSG及p型扩散区域PRG的一部分从沟道TRG的侧壁露出。另外，栅极电极GE的一部分也从接触孔CNT中露出。
此时，填埋于沟道TR内的绝缘膜IS的上表面位于比n型扩散区域NS（功率MOSFET的源极区域）的离外延层EP的上表面的第4深度更深的位置，且比p型扩散区域PCH（功率MOSFET的沟道区域）的离外延层EP的上表面的第5深度更浅的位置上。
在形成有开口部OCa,OCb及接触孔CNT的状态下，在层间绝缘膜LIS上相互隔开形成有：与有源部的n型扩散区域NS及p型扩散区域PCH连接的源极布线MS；与栅极电极GE连接的栅极布线MG；与外周部的n型扩散区域NSG及p型扩散区域PRG连接的保护环布线ML。而且，在衬底SUB的背面形成有接触布线MD。
形成于有源部上的源极布线MS与从沟道TR的侧壁露出的n型扩散区域NS及p型扩散区域PCH连接。
形成于外周部的保护环布线ML经由n型扩散区域NSG，NRG与衬底SUB电连接。第1实施方式中，为了阻止漏电流或来自半导体芯片SC的端部的水分侵入而使半导体芯片SC的表面与保护环布线ML连接，但是也可不通过表面保护膜或在安装有半导体芯片SC的状态下形成也可。
（半导体器件的制造方法）
下面通过图4～图24按工序顺序对第1实施方式中超结结构的功率MOSFET的制造方法进行说明。图4～图24所示的是具有超结结构的功率MOSFET的半导体器件的制造工序中将半导体芯片的有源部的一部分及外周部的一部分进行放大的主要部分剖面图（相当于沿图1中的A-A′线剖开的剖面的主要部分剖面图）。
首先如图4所示，准备由参杂了高浓度n型杂质的单结晶硅构成的衬底SUB。此时的衬底SUB是一种被称为半导体晶片的平面形状略呈圆形的半导体薄板，其电阻如不超过5ｍΩ·cm。
接下来，通过外延成长法在衬底SUB主面形成由参杂了低浓度p型杂质的单结晶硅构成的外延层EP。外延层EP的电阻如为1～50Ω·cm。另外，外延层EP的厚度根据功率MOSFET的耐压来决定，例如，耐压为30V时厚度为3～4μｍ、耐压为100V时厚度为5～6μｍ。
接下来如图5所示，如通过热氧化处理，在外延层EP的上表面形成氧化膜SO。
接下来如图6所示，将通过光刻技术成像的光致抗蚀剂膜作为掩膜，并在之后的工序中通过异向干蚀刻法除去在外延层EP形成槽的区域的氧化膜SO。
接下来如图7所示，以氧化膜SO为掩膜，通过异向干蚀刻法除去外延层EP后，便可形成贯穿外延层EP且到达衬底SUB的沟道TR。有源区域AC由有源部上的沟道TR界定。沟道TR的宽度如为0.3～1.5μｍ。
同时还在形成有外周部保护环的区域中形成沟道TRG。如图1所示，形成于外周部上的沟道TRG以围住有源部的方式整体连成一个环状。而且，虽然沿着半导体芯片各边形成的沟道TRG为直线，但是俯视时在半导体芯片的角部附近的沟道TRG的部分具有第1曲率半径。
形成于有源部上的多个沟道TR中，相邻的沟道TR的间隔全部相同。对此，形成于有源部的端部上的沟道TR和形成于外周部上的沟道TRG之间的间隔比形成于有源部上的相邻的沟道TR的间隔大。
接下来如图8所示，使n型杂质(例如磷(P))相对于法线具有规定的角度θ1，并向沟道TR,TRG一侧的侧壁注入离子。由此，便在沟道TR,TRG一侧的侧壁侧的外延层EP形成n型区域N1。规定的角度θ1优选设定为磷(P)离子无法抵达沟道TR,TRG的底部的角度。
接下来如图9所示，使n型杂质(例如磷(P))相对于法线具有规定的角度θ2，并向沟道TR,TRG的另一侧侧壁注入离子。由此，沟道TR,TRG的另一侧的侧壁侧的外延层EP形成n型区域N2。规定的角度θ2与上述角度θ1相同，磷(P)离子设定为不达到沟道TR,TRG底部的角度。
接下来如图10所示，通过进行热处理，可使注入沟道TR,TRG两侧壁的磷(P)离子活性化及热扩散。由此，有源部中，便可在相邻的沟道TR之间的整个有源区域AC形成n型扩散区域NR，从位于有源部端部上的沟道TR的侧壁朝向外周部形成n型扩散区域NRE。另外，在外周部中，在沟道TRG的两侧壁侧的外延层EP形成n型扩散区域NRG。热处理温度及时间，有源部中相邻的沟道TR之间的整个有源区域AC设定为n型扩散区域NR，热处理温度例如为1000～1200℃。
在形成于有源部的端部的沟道TR的外周部侧的外延层EP也形成有n型扩散区域NRE。但是，形成于有源部的端部上的沟道TR和形成于外周部上的沟道TRG之间的整个区域上不形成n型扩散区域NRE，NRG，形成于有源部的端部上的沟道TR和形成于外周部上的沟道TRG之间存在没形成有n型扩散区域NRE,NRG的外延层EP。
接下来如图11所示，使p型杂质(如硼(B))相对于法线具有规定的角度θ3，并向沟道TR,TRG的一侧壁注入离子。由此，便可在沟道TR,TRG的一侧壁侧的外延层EP形成p型区域P1。规定的角度θ3与上述的角度θ1,θ2相同，而且，硼(B)离子优选设定为不抵达沟道TR,TRG底部的角度。
接下来如图12所示，使p型杂质(如硼(B))相对于法线具有规定的角度θ4，并向沟道TR,TRG的另一侧壁注入离子。由此，便可在沟道TR,TRG的另一侧壁侧的外延层EP形成p型区域P2。其中，规定的角度θ4与上述角度θ1,θ2,θ3相同，优选设定为硼(B)离子不抵达沟道TR,TRG底部的角度。
接下来如图13所示，如通过湿蚀刻法除去氧化膜SO后再进行热处理，便可使注入沟道TR,TRG两侧壁的硼(B)离子激活。由此，便可在沟道TR的两侧壁侧的外延层EP形成p型扩散区域PR。热处理温度及时间设定为不使有源部的相邻沟道TR之间的整个有源区域AC都为p型扩散区域PR，热处理温度例如为800～900℃。因此，有源部的相邻的沟道TR之间的有源区域AC中，从一个沟道TR的侧壁向另一个沟道TR的侧壁形成有p型扩散区域PR、n型扩散区域NR及p型扩散区域PR。
接下来如图14所示，通过CVD（Chemical Vapor Deposition,化学气相沉积法）法在外延层EP的上表面堆积绝缘膜IS(如氧化硅膜)。
此时，虽在沟道TR,TRG的内部也填埋有绝缘膜IS，但也可在填埋于沟道TR,TRG内部的绝缘膜IS形成“巢”（或称为空孔）。此时，在图3所示的最终结构中也存在空孔。由于空孔的存在，所以只需填埋绝缘膜IS便可提高绝缘性。即，可提高功率MOSFET的耐压。
接下来如图15所示，通过光刻技术将图形化后的光致抗蚀剂膜作为掩膜，并在之后的工序中，通过异向干蚀刻法除去形成栅极电极的区域中的绝缘膜IS。
接下来如图16所示，将绝缘膜IS作为掩膜，并通过异向干蚀刻法除去外延层EP，便可在形成于有源部的外延层EP的各有源区域AC中的n型扩散区域NR形成栅极用的沟道GTR。
接下来如图17所示，通过湿蚀刻法、干蚀刻法以及CMP（ChemicalMechanical Polishing,化学机械抛光）法等除去外延层EP的上表面的绝缘膜IS，并使外延层EP的上表面露出。此时，填埋在对有源区域AC进行界定的沟道TR,TRG内部的绝缘膜IS不被除去。
接着在包括栅极用的沟道GTR的内壁（侧壁及底面）的外延层EP的上表面上形成由氧化膜构成的功率MOSFET的栅极绝缘膜GI。
接下来如图18所示，在外延层EP的上表面上堆积n型杂质，(例如堆积参杂了磷(P)的多结晶硅膜PS)。此时，栅极用的沟道GTR内部也填埋有多结晶硅膜PS。
接下来如图19所示，通过对栅极用的沟道GTR的内部以外的多结晶硅膜PS进行蚀刻，仅在栅极用的沟道GTR内部残留多结晶硅膜PS，便可形成功率MOSFET的栅极电极GE。
接下来如图20所示，将通过光刻技术进行图形化后的光致抗蚀剂膜作为掩膜，并将p型杂质(如硼(B))离子注入有源部的外延层EP。接着，再通过热处理，使所述p型杂质扩散以形成p型扩散区域PCH。所述p型扩散区域PCH则成为功率MOSFET的沟道区域。并以使从p型扩散区域PCH的离外延层EP的上表面的深度比栅极用的沟道GTR的离外延层EP的上表面的深度浅的方式形成p型扩散区域PCH。
接下来，将通过光刻技术进行图形化后的光致抗蚀剂膜作为掩膜，将n型杂质（如砷（As））的离子注入有源部及外周部的外延层EP。接下来进行热处理，使所述n型杂质扩散并在有源部形成n型扩散区域NS，在外周部形成n型扩散区域NSG。形成于有源部上的n型扩散区域NS成为功率MOSFET的源极区域。并以n型扩散区域NS的离外延层EP的上表面的深度比p型扩散区域PCH的离外延层EP的上表面的深度浅的方式形成n型扩散区域NS。
接下来如图21所示，在外延层EP的上表面上堆积层间绝缘膜LIS，如通过CVD法堆积氧化硅膜。
接下来如图22所示，将通过光刻技术进行图形化后的光致抗蚀剂膜作为掩膜，在位于沟道TR,TRG上方的层间绝缘膜LIS形成开口部OCa,OCb。而且，除去填埋开口部OCa下方的栅极绝缘膜GI及沟道TR中的绝缘膜IS的一部分，以使有源部的n型扩散区域NS（功率MOSFET的源极区域）及p型扩散区域PCH（功率MOSFET的沟道区域）从沟道TR的侧壁露出。同时，除去填埋位于开口部OCb下方的栅极绝缘膜GI及沟道TRG中的绝缘膜IS的一部分，以使外周部的n型扩散区域NSG及p型扩散区域PRG从沟道TRG的侧壁露出。
本实施方式中，填埋于沟道TR中的绝缘膜IS的上表面位于比n型扩散区域NS（功率MOSFET的源极区域）的离外延层EP的上表面的深度更深的位置上，但比p型扩散区域PCH（功率MOSFET的沟道区域）的离外延层EP的上表面的深度更浅的位置上。
另外，虽然图中未示出，但是还形成有使栅极电极GE与栅极布线连接的接触孔（图2中的接触孔CNT）。
接下来如图23所示，在具有开口部OCa,OCb的内部及接触孔（图2中的接触孔CNT）内部的层间绝缘膜LIS上，如通过溅射法堆积铝（AL）膜AL。
接下来如图24所示，将通过光刻技术进行图形化后的光致抗蚀剂膜作为掩膜，对铝（AL）膜AL进行蚀刻。由此，有源部中便形成有：与n型扩散区域NS（功率MOSFET的源极区域）及p型扩散区域PCH（功率MOSFET的沟道区域）电连接的源极布线MS；以及与栅极电极GE电连接的栅极布线（图1及图2中的栅极布线MG）。另外，在外周部形成经由n型扩散区域NSG及n型扩散区域NRG与衬底SUB电连接的保护环布线ML。
虽然图中未示出，但接下来还以覆盖源极布线MS、栅极布线（图1及图2中的栅极布线MG）及保护环布线ML的方式，在外延层EP的上表面上堆积聚酰亚胺膜作为表面保护膜。接下来在所述聚酰亚胺膜上分别形成抵达源极布线MS、栅极布线（图1及图2中的栅极布线MG）及保护环布线ML的开口部。
接下来对衬底SUB的背面（与主面为相反的一面）进行磨削，在所述衬底SUB的厚度成为规定的厚度后，在衬底SUB的背面形成由金属膜构成的接触布线（图3中的接触布线MD）。之后，沿着分割区域（或者说沿着切割线）切断衬底SUB，便可如图1所示，对各半导体芯片SC进行划片。
（原理及效果）
图25所示的是第1实施方式中功率MOSFET的杂质浓度分布图。图中按照n-、ｎ、n+及n++的顺序表示n型杂质浓度由低变高的区域，同样地，按p-、p、p+及p++的顺序表示p型杂质浓度由低变高的区域。
有源部的有源区域就是浓度较高的n型区域。相反地，位于有源部的端部上的槽与位于外周部上的槽之间、以及半导体芯片的外周部为低浓度的p-型区域。另外，有源部为高浓度的n型区域的柱和p++型区域的柱交互排列的超结结构。
如果用图3所示的功率MOSFET的结构进行说明的话，就是将外延层EP的杂质浓度调整为1E15cm-3左右、将n型扩散区域NR的杂质浓度调整为5E16cm-3左右、将p型扩散区域PR的杂质浓度调整为1E17cm-3左右，由此便可获得100V的漏极耐压。另外，有源区域AC的n型扩散区域NR及p型扩散区域PR的杂质浓度随着超结结构的间距、以及n型扩散区域NR的宽度和p型扩散区域PR的宽度的变化而值也跟着变化。
外延层EP的杂质浓度及厚度设定为：形成于衬底SUB之间的pn结的击穿电压比形成于有源区域AC的n型扩散区域NR和p型扩散区域PR之间形成的pn结的击穿电压高。在漏极耐压较高的功率MOSFET中，需使外延层EP的杂质浓度更低、且使厚度更厚。
图26、图27及图28所示的是漏极电压分别为0V、10V及100V时第1实施方式中的功率MOSFET的内部电场强度和空乏层的分布图。
如图26所示，漏极电压为0V时（Vds＝0V），只存在基于pn结的内置电位差的电场。
如图27所示，漏极电压为10V时（Vds＝10V），有源部的有源区域AC中，空乏层横向延伸，但由于杂质浓度高而导致空乏层的宽度过窄，所以空乏层内将产生较强的电场。另一方面，在外周部中，由于有源部端部的槽和外周部的槽之间的槽p-型区域的杂质浓度过低，所以在p-型区域侧上空乏层大幅延伸。因此，外周部（位于有源部的端部的槽和位于外周部的槽之间）的空乏层内的电场强度比有源部（有源区域AC）的空乏层内的电场强度低。
如图28所示，漏极电压为100V时（Vds＝100V），漏极/源极之间将出现雪崩击穿(电压)，而且有源部的有源区域AC及外周部中，空乏层都达到外延层的上表面。但是，在上述状态中，在有源部的有源区域AC的pn结中电场强度最大，而外周部的电场强度变弱。即，由此可知，外周部具有比有源部的有源区域AC更高的耐压。
由于有源部的有源区域AC的耐压是通过向槽的侧壁进行离子注入而形成的n型区域（n型扩散区域NR）及p++型区域（p型扩散区域PR）各自的杂质浓度决定的，所以可以单独设定外周部的p-型区域（外延层EP）的杂质浓度。在不影响到外周部的结构设计的情况下将超结结构的间距、n型区域（n型扩散区域NR）的杂质浓度及p++区域（p型扩散区域PR）的杂质浓度设为最合适的值，所以可以很容易地实现高性能的功率MOSFET。
另外，外周部的耐压仅由外周部的p-型区域（外延层EP）的杂质浓度和厚度决定的，所以不会影响超结结构的间距、槽的深度、n型区域（n型扩散区域NR）的杂质浓度及p型区域（p型扩散区域PR）的杂质浓度。
如上所述，根据第1实施方式，可在无需追加复杂的制造工序的情况下使有源部的端部也获得高耐压，所以可通过简便的制造方法制造出具有实现了低导通电阻和高的结击穿电压的超结结构的功率MOSFET的半导体器件。
（第1实施方式的变形例）
下面通过图29对第1实施方式的变形例中的超结结构的功率MOSFET进行说明。图29所示的是形成超结结构的功率MOSFET的半导体芯片的有源部的一部分及外周部的一部分的主要部分剖面图。
图3所示的第1实施方式中的超结结构的功率MOSFET中，虽然沟道TR的底部到达衬底SUB，但是由于制造工序的偏差，有时沟道TR的底部也可能没抵达衬底SUB。这样的话，有可能导致功率MOSFET的耐压降低。
例如，在沟道TR的宽度足够大时，在向有源部的沟道TR的侧壁进行p型杂质的离子注入时（图11及图12中所说明的p型杂质的离子注入工序），以及向沟道TR的底部进行离子注入来注入p型杂质时，在所所述部分形成比沟道TR的侧壁的p型扩散区域PR更高浓度的p型层。如果高浓度的p型层和高浓度的n型衬底SUB之间的间隔过小，该部分的耐压将成为有源部中最小，所以可能导致功率MOSFET的耐压也低于所期望达到的耐压值。
因此，在形成沟道TR时，对衬底SUB深挖至一半，便可使沟道TR的底部位于衬底SUB的内部。由此，即沟道TR的底部被注入了p型杂质的离子，因浓度较高的衬底SUB的n型杂质可与p型杂质相抵消，所以可避免形成高浓度的p型层和高浓度的n型衬底SUB之间形成结。
（第2实施方式）
第2实施方式中超结结构的功率MOSFET与源极区域和源极布线连接的位置与第1实施方式中超结结构的功率MOSFET不同。即，第1实施方式的功率MOSFET中，形成于外延层的槽的侧壁与源极区域和源极布线连接，第2实施方式的功率MOSFET中，外延层的上表面与源极区域和源极布线连接。
（半导体器件）
下面通过图30对第2实施方式中超结结构的功率MOSFET的结构进行说明。图30所示的是形成超结结构的功率MOSFET的半导体芯片有源部的一部分及外周部的一部分的主要部分剖面图。
下面对第2实施方式的功率MOSFET中的源极区域的结构和源极区域与源极布线的连接部分进行说明，由于其他结构与第1实施方式中的功率MOSFET相同，所以在此不再进行重复说明。
如图30所示，在外延层EP沿着第1方向（图1中的x方向）形成有多个沟道TR，且通过填埋在沟道TR内部的绝缘膜IS来界定多个有源区域AC。填埋于沟道TR中的绝缘膜IS的上表面位于比后述的n型扩散区域NS（功率MOSFET的源极区域）的离外延层EP的上表面的深度浅的位置上。
在外延层EP的上表面侧形成有离外延层EP的上表面具有第5深度的p型扩散区域PCH以及离外延层EP的上表面具有第4深度的n型扩散区域NS。p型扩散区域PCH具有功率MOSFET的沟道区域的作用，n型扩散区域NS具有功率MOSFET的源极区域的作用。p型扩散区域PCH的第5深度比n型扩散区域NS的第4深度深，p型扩散区域PCH与p型扩散区域PR连接。
而且，在外延层EP的上表面侧上，在平面图中相邻的沟道TR之间的外延层EP，沿着第1方向（图1中的x方向）形成有栅极电极GE。栅极电极GE隔着栅极绝缘膜GI形成在外延层EP的栅极用的沟道GTR内。
构成源极区域的n型扩散区域NS及构成沟道区域的p型扩散区域PCH位于形成有栅极电极GE的栅极用的沟道GTR两侧的外延层EP。但是，n型扩散区域NS虽然与栅极用的沟道GTR相接地形成，但是并不与界定有源区域AC的沟道TR相接。另一方面，p型扩散区域PCH与栅极用的沟道GTR和沟道TR相接地形成。即，在平面图中，在外延层EP的上表面上的栅极电极GE的两侧形成有n型扩散区域NS，而其外侧形成有p型扩散区域PCH。
在形成于半导体芯片SC的有源部及外周部上的层间绝缘膜LIS形成有开口部OCa。对位于形成于有源部的开口部OCa之下的栅极绝缘膜GI被蚀刻，且在外延层EP的上表面上露出n型扩散区域NS及p型扩散区域PCH的一部分。
在形成有所述开口部OCa的状态下，形成有在层间绝缘膜LIS上与n型扩散区域NS及p型扩散区域PCH连接的源极布线MS，但是，源极布线MS在外延层EP的上表面上与n型扩散区域NS及p型扩散区域PCH的一部分连接。
（半导体器件的制造方法）
下面通过图31～图35按工序顺序对第2实施方式中超结结构的功率MOSFET的制造方法进行说明。图31～图35所示的是具有超结结构的功率MOSFET的半导体器件的制造工序中，将半导体芯片的有源部的一部分及外周部的一部分进行放大后的主要部分剖面图。另外，由于在栅极用的沟道内形成功率MOSFET的栅极电极之前的制造工序（图19）与第1实施方式相同，所以在此不再重复说明。
接着图19之后，如图31所示，将通过光刻技术进行图形化后的光致抗蚀剂膜作为掩膜，将p型杂质（如硼(B)）的离子注入到有源部的外延层EP中。接下来通过热处理使所述p型杂质扩散并形成p型扩散区域PCH。所述p型扩散区域PCH成为功率MOSFET的沟道区域。以使p型扩散区域PCH的离外延层EP的上表面的深度比栅极用的沟道GTR的离外延层EP的上表面的深度浅的方式形成p型扩散区域PCH。
p型扩散区域PCH形成于从栅极用的沟道GTR至沟道TR之间的整个外延层EP。
接下来将通过光刻技术进行图形化后的光致抗蚀剂膜作为掩膜，将n型杂质（如砷（As）的离子注入到有源部及外周部的外延层EP中。接下来通过热处理使所述n型杂质扩散并在有源部中形成n型扩散区域NS，并在外周部中形成n型扩散区域NSG。形成于有源部的n型扩散区域NS成为功率MOSFET的源极区域。以使n型扩散区域NS的离外延层EP的上表面的深度比p型扩散区域PCH的离外延层EP的上表面的深度浅的方式形成n型扩散区域NS。
另外，有源部的n型扩散区域NS并非形成于从栅极用的沟道GTR到沟道TR之间的整个外延层EP，其虽然与栅极用的沟道GTR相接，但是不与界定有源区域AC的沟道TR相接。因此，在平面图中，在外延层EP的上表面上，栅极电极GE的两侧形成有n型扩散区域NS，并在外侧形成有p型扩散区域PCH。
外周部的n型扩散区域NSG与n型扩散区域NRG连接。
接下来如图32所示，在外延层EP的上表面通过CVD法堆积层间绝缘膜LIS（如氧化硅膜）。
接下来如图33所示，将通过光刻技术进行图形化后的光致抗蚀剂膜作为掩膜，在位于沟道TR,TRG上方的层间绝缘膜LIS形成开口部OCa,OCb。而且，还除去位于开口部OCa下方的栅极绝缘膜GI，以使有源部的n型扩散区域NS（功率MOSFET的源极区域）及p型扩散区域PCH（功率MOSFET的沟道区域）露出。同时还除去位于开口部OCb下方的栅极绝缘膜GI，以使外周部的n型扩散区域NSG露出。
此时，应该注意除去栅极绝缘膜GI时不要使填埋于沟道TR中的绝缘膜IS被蚀刻。由此，便可使填埋于沟道TR中的绝缘膜IS的上表面位于比n型扩散区域NS（功率MOSFET的源极区域）的离外延层EP的上表面的深度浅的位置上。
另外，虽然图中未示出，但是还形成有将栅极电极GE与栅极布线进行连接的接触孔。
接下来如图34所示，在包括开口部OCa,OCb的内部及接触孔内部的层间绝缘膜LIS上，例如通过溅射法堆积铝（AL）膜AL。
接下来如图35所示，将通过光刻技术进行图案化后的光致抗蚀剂膜作为掩膜，对铝（AL）膜AL进行蚀刻。由此，便可在有源部形成与n型扩散区域NS（功率MOSFET的源极区域）及p型扩散区域PCH（功率MOSFET的沟道区域）电连接的源极布线MS，以及与栅极电极GE电连接的栅极布线。另外，还在外周部形成经由n型扩散区域NSG及n型扩散区域NRG与衬底SUB电连接的保护环布线ML。
之后与第1实施方式一样，形成表面保护膜及接触布线等。
如上所述，根据第2实施方式，除了第1实施方式的効果之外，由于无需使界定有源区域AC的沟道TR的侧壁与源极布线MS连接，所以可抑制因加工偏差等导致的功率MOSFET的特性变化。
（第3实施方式）
第3实施方式中超结结构的功率MOSFET的栅极电极构造与第1实施方式中的超结结构的功率MOSFET不同。即，第1实施方式的功率MOSFET中，使用于由填埋在外延层形成的槽内的导电膜构成的栅极电极，即所谓的沟道型栅极电极，但第3实施方式中的功率MOSFET使用的是由形成于外延层上表面的导电膜构成的栅极电极，即所谓的平面型栅极电极。
（半导体器件）
下面通过图36对第3实施方式中的超结结构的功率MOSFET的结构进行说明。图36所示的是形成超结结构的功率MOSFET的半导体芯片的有源部及外周部一部分的主要部分剖面图
第3实施方式的功率MOSFET中对栅极电极、源极区域及沟道区域的结构进行了说明，由于其他的结构跟第1实施方式中的功率MOSFET一样，所以在此不再进行重复说明。
如图36所示，在外延层EP沿着第1方向（图1中的x方向）形成有多个沟道TR，通过填埋于沟道TR内部的绝缘膜IS来界定多个有源区域AC。
有源区域AC的外延层EP的上表面上，隔着栅极绝缘膜GI形成有多个栅极电极GE，在平面图中，所有的栅极电极GE成为沿第1方向延伸的条纹图案。栅极电极GE两侧的外延层EP形成有n型扩散区域NSP，且以围住所述n型扩散区域NSP的方式形成有p型扩散区域PCHP。n型扩散区域NSP具有功率MOSFET的源极区域的作用，p型扩散区域PCHP具有功率MOSFET的沟道区域的作用。另外，p型扩散区域PCHP与沟道TR的侧壁相接且与形成于外延层EP的p型扩散区域PR连接。
半导体芯片SC的有源部及外周部中，以覆盖功率MOSFET的方式形成有层间绝缘膜LIS。所述层间绝缘膜LIS形成有开口部OCa,OCb。位于有源部中的开口部OCa下方的沟道TR内的绝缘膜IS的一部分被蚀刻，功率MOSFET的n型扩散区域NSP及p型扩散区域PCHP的一部分从沟道TR的侧壁露出。另外，位于外周部中的开口部OCb下方的沟道TRG内的绝缘膜IS被蚀刻，使保护环的n型扩散区域NSG及p型扩散区域PRG的一部分从沟道TRG的侧壁露出。
此时，填埋于沟道TR内的绝缘膜IS的上表面位于比n型扩散区域NSP（功率MOSFET的源极区域）的离外延层EP的上表面的深度更深、但比p型扩散区域PCHP（功率MOSFET的沟道区域）的离外延层EP的上表面的深度浅的位置上。
在形成有所述开口部OCa,OCb的状态下，在层间绝缘膜LIS上相互隔离形成与有源部的n型扩散区域NSP及p型扩散区域PCHP连接的源极布线MS、以及与外周部的n型扩散区域NSG及p型扩散区域PRG连接的保护环布线ML。
形成于有源部上的源极布线MS与从沟道TR的侧壁露出的n型扩散区域NSP及p型扩散区域PCHP连接。
如上所述，根据第3实施方式，除了第1实施方式的効果之外，由于无需形成栅极用的沟道的工序，所以半导体器件的生产性比第1实施方式更高。
（第4实施方式）
第4实施方式中超结结构的功率MOSFET的源极区域及沟道区域的结构与第3实施方式中超结结构的功率MOSFET不同。即，第4实施方式的功率MOSFET中，栅极电极的结构与第3实施方式中的功率MOSFET一样，即所谓的平面型的栅极结构，但是，在栅极电极一侧的外延层形成源极区域及沟道区域。
（半导体器件）
下面用图37对第4实施方式中的超结结构的功率MOSFET的结构进行说明。图37所示的是形成超结结构的功率MOSFET的半导体芯片有源部的一部分及外周部的一部分的主要部分剖面图。
第4实施方式的功率MOSFET中，已对栅极电极、源极区域及沟道区域的结构进行了说明，由于其他结构与第1实施方式中的功率MOSFET一样，所以在此不再进行重复说明。
图37所示的是在外延层EP沿着第1方向（图1中的x方向）形成有多个沟道TR，且由填埋于沟道TR内部的绝缘膜IS界定多个有源区域AC。
有源部的相邻的沟道TR之间的外延层EP配置有：在外延层EP的厚度方向上形成的n型扩散区域NR、以及在外延层EP的厚度方向上形成的p型扩散区域PR。即，相邻的沟道TR之间的外延层EP中，从沟道TR的一个侧壁朝向沟道TR的其他侧壁形成在平面图中从沟道TR的一个侧壁起具有第1宽度的n型扩散区域NR，从沟道TR的另一侧壁朝向沟道TR的另一侧壁形成在平面图中具有第2宽度的p型扩散区域PR。
另外，在有源部的端部，从位于所述端部的沟道TR的侧壁朝向外周部地仅形成有n型扩散区域NRE。在与图37所示的芯片端部为相反侧的芯片端，有源部的端部，从位于所述端部的沟道TR的侧壁朝向外周部地仅形成有p型扩散区域PR。
另外，在外周部的外延层EP形成有沟道TRG，且在沟道TRG的内部填埋有绝缘膜IS。从沟道TRG的一个侧壁朝向有源部地在外延层EP仅形成p型扩散区域PRG，从沟道TRG的另一侧壁朝向半导体芯片的外缘部地在外延层EP仅形成有n型扩散区域NRG。在与图37所示的芯片端为相反侧的芯片端，从沟道TRG的一个侧壁朝向有源部地在外延层EP仅形成有n型扩散区域NRG，从沟道TRG的另一侧壁朝向半导体芯片的外缘部地在外延层EP仅形成有p型扩散区域PRG。
而且，在有源区域AC的外延层EP的上表面上，隔着栅极绝缘膜GI形成有多个栅极电极GE，在平面图中，所有的栅极电极GE为沿着第1方向延伸的条纹图案。仅在栅极电极GE的一侧（形成有p型扩散区域PR的一侧）的外延层EP中形成有n型扩散区域NSP，且以围住所述n型扩散区域NSP的方式形成有p型扩散区域PCHP。n型扩散区域NSP具有功率MOSFET的源极区域的作用，p型扩散区域PCHP具有功率MOSFET的沟道区域的作用。另外，p型扩散区域PCHP与p型扩散区域PR连接，所述p型扩散区域PR与沟道TR的侧壁相接地形成于外延层EP。
半导体芯片SC的有源部及外周部上，以覆盖功率MOSFET的方式形成有层间绝缘膜LIS。在所述层间绝缘膜LIS形成有开口部OCa,OCb。形成于有源部中的开口部OCa的开口宽度约为形成有n型扩散区域NSP及p型扩散区域PCHP一侧的沟道TR的宽度的一半左右。形成于有源部的开口部OCa下方的沟道TR内的绝缘膜IS被部分蚀刻，而且功率MOSFET的n型扩散区域NSP及p型扩散区域PCHP的一部分从沟道TR的一侧侧壁露出。另外，形成于外周部的开口部OCb下方的沟道TRG内的绝缘膜IS被部分蚀刻，保护环的n型扩散区域NSG、n型扩散区域NRG及p型扩散区域PRG的一部分从沟道TRG的侧壁露出。
此时，填埋于沟道TR中的绝缘膜IS的上表面位于比n型扩散区域NSP（功率MOSFET的源极区域）的离外延层EP的上表面的深度更深、且比p型扩散区域PCHP（功率MOSFET的沟道区域）的离外延层EP的上表面的深度浅的位置上。
在形成有所述开口部OCa,OCb的状态下，在层间绝缘膜LIS上相互隔离形成有与有源部的n型扩散区域NSP及p型扩散区域PCHP连接的源极布线MS、以及与外周部的n型扩散区域NSG，NRG及p型扩散区域PRG连接的保护环布线ML。
形成于有源部上的源极布线MS与从沟道TR的侧壁露出的n型扩散区域NSP及p型扩散区域PCHP连接。
如上所述，第4实施方式中除了第1实施方式的効果之外，由于无需形成栅极用的沟道的工序，因此半导体器件的生产性比第1实施方式更高。而且，由于仅在栅极电极GE一侧的外延层EP形成n型半导体区域NSP及沟道区域PCHP，所以可使形成于外延层EP的n型半导体区域NR的宽度更大，且可降低漏极偏移层的电阻。
另外，第4实施方式中，在具有平面型栅极结构的功率MOSFET中，虽然在栅极电极一侧的外延层形成了源极区域及沟道区域，但在具有沟道型栅极结构的功率MOSFET中，也可在栅极电极一侧的外延层形成源极区域及沟道区域。
（第5实施方式）
第5实施方式中超结结构的功率MOSFET的多个栅极电极的延伸方向与第1实施方式中超结结构的功率MOSFET不同。即，第1实施方式中，功率MOSFET中的多个栅极电极在平面图中与界定有源区域的沟道的延伸方向位于同一方向，但第5实施方式的功率MOSFET中，多个栅极电极以与界定有源区域的槽的延伸方向在平面图中正交的方式形成。
（半导体器件）
下面用图38对第5实施方式中的超结结构的功率MOSFET的结构进行说明。图38所示的是形成超结结构的功率MOSFET的半导体芯片的有源部的一部分的透视图。
第5实施方式的功率MOSFET中，对界定栅极电极及有源区域的槽的配置情况进行了说明，由于其他方面的结构与第1实施方式中的功率MOSFET相同，所以在此不再进行重复说明。
如图38所示，在有源部的外延层EP，沿着第1方向（图38中的x方向）形成有多个沟道TR，且由填埋在沟道TR内部的绝缘膜IS来界定多个有源区域。多个沟道TR为条纹图案。
另一方面，沿着在平面图中与第1方向正交的第2方向（图38中的y方向）形成有多个栅极电极GE。栅极电极GE隔着栅极绝缘膜GI形成于外延层EP中的栅极用的沟道GTR内。多个栅极电极GE为条纹图案。
在形成有栅极电极GE的栅极用的沟道GTR的两侧配置有构成源极区域的n型扩散区域NS及构成沟道区域的p型扩散区域PCH。
如上所述，根据第5实施方式，可无需考虑沟道TR的间距而决定栅极电极GE的间距。沟道TR的间隔是决定漏极耐压的设计参数，且因作为目标的漏极耐压不同而使最合适的值不同。另一方面，栅极电极GE的间距是一个影响到功率MOSFET的沟道电阻及栅极电容的设计参数。如想降低沟道电阻时使栅极电极GE的间距变小，如想将栅极电容变小时需将栅极电极GE的间距放大。根据功率MOSFET使用条件的不同而优选不同的配置，采用第5实施方式的结构，可在不影响漏极耐压的情况下决定栅极电极GE的间距，所以可进行更灵活的设计。
（第6实施方式）
第6实施方式中，超结结构的功率MOSFET中的多个栅极电极延伸的方向与第3实施方式中超结结构的功率MOSFET不同。即，第3实施方式的功率MOSFET中，多个栅极电极以与界定有源区域的槽的延伸方向相同的方向延伸，但是第6实施方式的功率MOSFET中，多个栅极电极以与界定有源区域的槽的延伸方向为正交的方向延伸的方式形成。
（半导体器件）
下面通过图39对第6实施方式中超结结构的功率MOSFET的结构进行说明。图39所示的是形成超结结构的功率MOSFET的半导体芯片的有源部的一部分的透视图。
第6实施方式的功率MOSFET中，对界定栅极电极及有源区域的槽的配置情况进行了说明，此外的其他结构与第3实施方式中的功率MOSFET相同，所以在此不再进行重复说明。
如图39所示，在有源部的外延层EP，沿着第1方向（图39中的x方向）形成有多个沟道TR，并由填埋于沟道TR内的绝缘膜IS来界定多个有源区域。多个沟道TR为条纹图案。
另一方面，沿着在平面图中与第1方向正交的第2方向（图39中的y方向）形成有多个栅极电极GE。栅极电极GE隔着栅极绝缘膜GI形成于外延层EP的上表面上。多个栅极电极GE为条纹图案。栅极电极GE两侧的外延层EP形成有具有源极区域功能的n型扩散区域NSP，且以围住所述n型扩散区域NSP的方式形成具有有沟道区域功能的p型扩散区域PCHP。
如上所述，第6实施方式可获得与第5实施方式同样的效果。
（第7实施方式）
第7实施方式的超结结构的功率MOSFET中，多个栅极电极的延伸方向与第6实施方式中的超结结构的功率MOSFET不同。即，第6实施方式的功率MOSFET中，栅极电极两侧的外延层形成有具有源极区域作用的n型扩散区域及具有沟道区域功能的p型扩散区域，但第7实施方式的功率MOSFET中，在栅极电极的一侧的外延层形成具有源极区域功能的n型扩散区域及具有沟道区域功能的p型扩散区域。
（半导体器件）
下面通过图40对第7实施方式中超结结构的功率MOSFET的结构进行说明。图40所示的是形成超结结构的功率MOSFET的半导体芯片的有源部一部分的透视图。
第6实施方式的功率MOSFET中，对具有源极区域功能的n型扩散区域及具有沟道区域功能的p型扩散区域的配置情况进行了说明，此外的其他结构与第6实施方式中的功率MOSFET相同，所以在此不再进行重复说明。
如图40所示，在有源部的外延层EP，沿着第1方向（图40中的x方向）形成有多个沟道TR，且由填埋于沟道TR内部的绝缘膜IS来界定多个有源区域。多个沟道TR为条纹图案。
另一方面，沿着在平面图中与第1方向正交的第2方向（图40中的y方向）形成有多个栅极电极GE。栅极电极GE隔着栅极绝缘膜GI形成于外延层EP的上表面上。多个栅极电极GE为条纹图案。在栅极电极GE一侧的外延层EP形成有具有源极区域功能的n型扩散区域NSP，且以围住所述n型扩散区域NSP的方式形成有具有沟道区域功能的p型扩散区域PCHP。
如上所述，第7实施方式中，除了具有与第5实施方式同样的效果之外，还可降低栅漏极间的电容。由此，便可满足对于高速开关要求的各种用途。
（第8实施方式）
第8实施方式的超结结构的功率MOSFET中，从界定有源区域的槽两侧侧壁起在外延层形成具有一定宽度的p型扩散区域的结构方面与第1至第7实施方式中的超结结构的功率MOSFET不同。即，第1至第7实施方式中的功率MOSFET的所述p型扩散区域都抵达衬底，但第8实施方式中功率MOSFET的上述p型扩散区域并未抵达衬底。
（半导体器件）
下面通过图41及图42对第8实施方式中超结结构的功率MOSFET的结构进行说明。图41所示的是形成第1例超结结构的功率MOSFET的半导体芯片的有源部的一部分及外周部的一部分的主要部分剖面图。图42所示的是形成第2例超结结构的功率MOSFET的半导体芯片的有源部及外周部一部分的主要部分剖面图
第8实施方式的功率MOSFET中，对从界定有源区域的槽的两侧侧壁起在外延层形成具有一定宽度的p型扩散区域的结构进行了说明，此外其他方面的结构与第1至第7实施方式中的功率MOSFET相同，所以在此不再进行重复说明。
图41所示的第1例是在第1实施方式的功率MOSFET中，p型扩散区域PR的离外延层EP的上表面的深度比沟道TR的深度浅时的情况，其中，所述p型扩散区域PR形成于外延层EP且从界定有源区域AC的沟道TR的两侧侧壁起具有一定的宽度。因此，p型扩散区域PR并未抵达衬底SUB，且p型扩散区域PR和n型扩散区域NR的接触面积比第1实施方式的功率MOSFET的小。
另外，图42所示的第2例是在第2实施方式的功率MOSFET中，p型扩散区域PR的离外延层EP的上表面的深度比沟道TR的深度浅时的情况，其中，所述p型扩散区域PR形成于外延层EP且具且从界定有源区域AC的沟道TR的两侧侧壁起具有一定的宽度。因此，p型扩散区域PR并未到达衬底SUB，且p型扩散区域PR和n型扩散区域NR的接触面积比第2实施方式的功率MOSFET的小。
例如在通过图11及图12说明的第1实施方式的半导体器件的制造工序中，进行p型杂质的离子注入时通过调整注入角度便可形成未抵达衬底SUB的p型扩散区域PR。
一般来说，超结结构的功率MOSFET与一维结结构的功率MOSFET相比，pn结的面积较大，且pn结在无偏压的状态下结容量变大。但是，根据第8实施方式，可降低p型扩散区域PR和n型扩散区域NR的pn结电容。
但是，由于接近漏极（衬底SUB）侧的部分不是超结结构，所以为了确保漏极耐压，则有必要降低n型扩散区域NR的杂质浓度，因而导通电阻将上升。因此，第8实施方式中的超结结构的功率MOSFET是一种在导通电阻上升时也想降低输出电容时有效的结构。
以上根据实施方式具体地说明了本案发明人所作的发明，但是本发明并不受到所述实施方式的限定，在不超出其要旨的范围内能够进行种种变更，在此无需赘言。
例如，在上述实施方式中，超结结构的功率MOSFET是由n沟道型的MOSFET单位单元的结构，但是如果将n型替换为p型，也可为由p沟道型的MOSFET的单位单元结构。

Claims (20)

1.一种半导体器件，所述半导体器件具有形成有功率MOSFET的有源部和形成于所述有源部周围的外周部，其特征在于，
具有：
第1导电类型的衬底；以及
第2导电类型的外延层，形成于所述衬底上，所述第2导电类型与所述第1导电类型不同；
其中，所述有源部具有：
多个第1槽，形成于所述外延层且离所述外延层的上表面具有第1深度，所述多个第1槽在平面图中在第1方向上延伸且在第2方向上相互间以第1间隔隔开，其中，所述第2方向在平面图中与所述第1方向正交；
第1绝缘膜，填埋于所述第1槽的内部；
所述第1导电类型的第1扩散区域，形成于相邻的所述第1槽之间的所述外延层，且在所述第2方向上具有比所述第1间隔小的第1宽度；以及
所述第2导电类型的第2扩散区域，形成于所述第1槽的侧壁和所述第1扩散区域之间的所述外延层，且在所述第2方向上具有第2宽度。
2.如权利要求1所述的半导体器件，其特征在于，
所述第2扩散区域形成于所述第1槽的两个侧壁侧的所述外延层。
3.如权利要求1所述的半导体器件，其特征在于，
所述第2扩散区域仅形成于所述第1槽的一个侧壁的所述外延层。
4.如权利要求1所述的半导体器件，其特征在于，
所述第1扩散区域由通过倾斜离子注入法从所述第1槽的侧壁导入的所述第1导电类型的杂质离子形成；
所述第2扩散区域由通过倾斜离子注入法从所述第1槽的侧壁导入的所述第2导电类型的杂质离子形成。
5.如权利要求1所述的半导体器件，其特征在于，
还具有：
保护环布线，以在平面图中包围所述有源部的方式形成在所述外周部的所述外延层上；
其中，所述保护环布线经由形成于所述外周部的所述外延层的第3扩散区域而与所述衬底电连接。
6.如权利要求5所述的半导体器件，其特征在于，
还具有：
第2槽，形成于所述保护环布线下方的所述外延层，且离所述外延层的上表面具有第2深度；以及
第2绝缘膜，填埋于所述第2槽的内部；
其中，靠近所述第2槽的半导体芯片的角部的部分在平面图中具有第1曲率半径。
7.如权利要求1所述的半导体器件，其特征在于，
所述第1槽的底部位于所述衬底内部。
8.如权利要求1所述的半导体器件，其特征在于,
所述第2扩散区域的离所述外延层的上表面的深度比所述第1槽的所述第1深度浅。
9.如权利要求1所述的半导体器件，其特征在于,
还具有：
栅极电极，隔着栅极绝缘膜地形成在相邻的所述第1槽之间的所述外延层上；
第1导电类型的源极区域，形成于所述栅极电极的两侧的所述外延层；以及
第2导电类型的沟道区域，以围住所述源极区域的方式形成，且与所述第2扩散区域连接。
10.如权利要求1所述的半导体器件，其特征在于,
还具有：
栅极电极，隔着栅极绝缘膜地形成在相邻的所述第1槽之间的所述外延层上；
第1导电类型的源极区域，形成于所述栅极电极的一侧的所述外延层；
第2导电类型的沟道区域，以围住所述源极区域的方式形成，且与所述第2扩散区域连接。
11.如权利要求1所述的半导体器件，其特征在于,
还具有：
第3槽，形成于相邻的所述第1槽之间的所述外延层，且离所述外延层的上表面具有第3深度；
栅极电极，隔着栅极绝缘膜地形成于所述第3槽的内部；
所述第1导电类型的源极区域，形成于所述栅极电极的两侧的所述外延层，且离所述外延层的上表面具有比第3深度浅的第4深度；以及
所述第2导电类型的沟道区域，以围住所述源极区域的方式形成于所述栅极电极的两侧的所述外延层，且与所述第2扩散区域连接。
12.如权利要求11所述的半导体器件，其特征在于,
还具有：
源极电极，与所述源极区域及所述沟道区域电连接；
其中，填埋于所述第1槽的内部的所述第1绝缘膜的上表面位于比所述源极区域与所述沟道区域的界面更深的位置；
所述源极电极在所述第1槽的侧壁与所述源极区域及所述沟道区域连接。
13.如权利要求11所述的半导体器件，其特征在于,
还具有：
源极电极，与所述源极区域及所述沟道区域电连接；
其中，填埋于所述第1槽的内部的所述第1绝缘膜的上表面位于比所述源极区域与所述沟道区域的界面更浅的位置；
所述源极电极在所述外延层的上表面与所述源极区域及所述沟道区域连接。
14.如权利要求1所述的半导体器件，其特征在于,
还具有：
第3槽，形成于相邻的所述第1槽之间的所述外延层，且离所述外延层的上表面具有第3深度；
栅极电极，隔着栅极绝缘膜地形成在所述第3槽的内部；
所述第1导电类型的源极区域，形成于所述栅极电极的一侧的所述外延层，且离所述外延层的上表面具有比所述第3深度浅的第4深度；
所述第2导电类型的沟道区域，以围住所述源极区域的方式形成于所述栅极电极的一侧的所述外延层，且与所述第2扩散区域连接。
15.如权利要求14所述的半导体器件，其特征在于,
还具有：
与所述源极区域及所述沟道区域电连接的源极电极；
其中，填埋于所述第1槽的内部的所述第1绝缘膜的上表面位于比所述源极区域与所述沟道区域的界面更深的位置；
所述源极电极在所述第1槽的侧壁与所述源极区域及所述沟道区域连接。
16.如权利要求14所述的半导体器件，其特征在于,
还具有：
与所述源极区域及所述沟道区域电连接的源极电极；
其中，填埋于所述第1槽的内部的所述第1绝缘膜的上表面位于比所述源极区域与所述沟道区域的界面更浅的位置；
所述源极电极在所述外延层的上表面与所述源极区域及所述沟道区域连接。
17.如权利要求1所述的半导体器件，其特征在于,
还具有：
形成于相邻的所述第1槽之间且在平面图中在所述第1方向上延伸的栅极电极。
18.如权利要求1所述的半导体器件，其特征在于,
还具有：
形成于相邻的所述第1槽之间且在平面图中在所述第2方向上延伸的栅极电极。
19.如权利要求1所述的半导体器件，其特征在于,
在填埋于所述第1槽的内部的所述第1绝缘膜中形成有空孔。
20.一种半导体器件的制造方法，所述半导体器件包括：形成有功率MOSFET的有源部、以及形成于所述有源部周围的外周部，所述制造方法的特征在于包括：
工序(a)，在第1导电类型的衬底上形成与所述第1导电类型不同的第2导电类型的外延层；
工序(b)，在所述有源部的所述外延层形成多个第1槽，所述第1槽在平面图中在第1方向上延伸，且在第2方向上以第1间隔相互隔开，而且离所述外延层的上表面具有第1深度，其中，所述第2方向在平面图中与第1方向正交；
工序(c)，在所述工序(b)之后，从所述第1槽的侧壁向所述外延层倾斜注入所述第1导电类型的第1杂质离子；
工序(d)，在所述工序(c)之后，进行热处理，以使所述第1杂质离子在相邻的所述第1槽之间的整个所述外延层扩散；
工序(e)，在所述工序(d)之后，从所述第1槽的侧壁向所述外延层倾斜注入所述第2导电类型的第2杂质离子；
工序(f)，在所述工序(e)之后，进行热处理，以所述第2杂质离子不扩散到相邻的所述第1槽之间的整个所述外延层的方式对所述第2杂质离子进行扩散；
工序(g)，在所述工序(f)之后，在所述第1槽的内部填埋第1绝缘膜。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105895529A (zh) * 2015-02-16 2016-08-24 瑞萨电子株式会社 半导体器件制造方法及半导体器件
CN107623038A (zh) * 2016-07-14 2018-01-23 英飞凌科技奥地利有限公司 用于产生超级结器件的方法
CN111540727A (zh) * 2020-03-28 2020-08-14 电子科技大学 降低小尺寸控制栅结构栅电阻的金属布线方法

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6656897B2 (ja) * 2015-11-20 2020-03-04 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6622611B2 (ja) * 2016-02-10 2019-12-18 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
US9620585B1 (en) * 2016-07-08 2017-04-11 Semiconductor Components Industries, Llc Termination for a stacked-gate super-junction MOSFET
JP6649197B2 (ja) 2016-07-14 2020-02-19 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP6850659B2 (ja) * 2017-03-31 2021-03-31 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US10236342B2 (en) 2017-04-07 2019-03-19 Semiconductor Components Industries, Llc Electronic device including a termination structure
JP6781667B2 (ja) 2017-06-08 2020-11-04 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6925197B2 (ja) * 2017-08-07 2021-08-25 ルネサスエレクトロニクス株式会社 半導体装置
CN107731733B (zh) * 2017-11-06 2019-12-10 上海华虹宏力半导体制造有限公司 沟槽外延的填充方法
DE102018108178A1 (de) * 2018-04-06 2019-10-10 Infineon Technologies Ag Halbleiterbauelement mit Grabenstruktur und Herstellungsverfahren
DE102018130444A1 (de) * 2018-11-30 2020-06-04 Infineon Technologies Austria Ag Verfahren zum Herstellen eines Superjunction-Transistorbauelements
DE102018132435B4 (de) 2018-12-17 2021-01-21 Infineon Technologies Austria Ag Verfahren zum Herstellen eines Superjunction-Transistorbauelements
JP2021111752A (ja) 2020-01-15 2021-08-02 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
JP7417497B2 (ja) * 2020-09-11 2024-01-18 株式会社東芝 半導体装置及びその製造方法
CN112289684B (zh) * 2020-10-28 2023-06-30 上海华虹宏力半导体制造有限公司 功率器件的制作方法及器件
US12113115B2 (en) 2021-02-09 2024-10-08 Taiwan Semiconductor Manufacturing Company Limited Thin film transistor including a compositionally-graded gate dielectric and methods for forming the same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040043565A1 (en) * 2002-04-01 2004-03-04 Masakazu Yamaguchi Semiconductor device and method of manufacturing the same
TW200531281A (en) * 2003-12-19 2005-09-16 Third Dimension 3D Sc Inc A method for manufacturing a superjunction device with wide mesas
CN101189710A (zh) * 2005-04-22 2008-05-28 艾斯莫斯技术公司 具有氧化物衬里沟槽的超结器件和制造具有氧化物衬里沟槽的超结器件的方法
CN101783346A (zh) * 2009-01-21 2010-07-21 万国半导体有限公司 带有屏蔽栅极沟道的电荷平衡器件

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3938964B2 (ja) * 1997-02-10 2007-06-27 三菱電機株式会社 高耐圧半導体装置およびその製造方法
CN1223004C (zh) * 1998-07-23 2005-10-12 三菱电机株式会社 半导体装置及其制造方法
JP4088033B2 (ja) * 2000-11-27 2008-05-21 株式会社東芝 半導体装置
EP1267415A3 (en) * 2001-06-11 2009-04-15 Kabushiki Kaisha Toshiba Power semiconductor device having resurf layer
EP1721344A4 (en) 2003-12-19 2009-06-10 Third Dimension 3D Sc Inc METHOD FOR MANUFACTURING A SUPERJUNCTION DEVICE
TWI401749B (zh) 2004-12-27 2013-07-11 Third Dimension 3D Sc Inc 用於高電壓超接面終止之方法
JP2007035841A (ja) * 2005-07-26 2007-02-08 Toshiba Corp 半導体装置
US7723172B2 (en) * 2007-04-23 2010-05-25 Icemos Technology Ltd. Methods for manufacturing a trench type semiconductor device having a thermally sensitive refill material
US8580651B2 (en) * 2007-04-23 2013-11-12 Icemos Technology Ltd. Methods for manufacturing a trench type semiconductor device having a thermally sensitive refill material
WO2008153142A1 (ja) * 2007-06-15 2008-12-18 Rohm Co., Ltd. 半導体装置
US8012806B2 (en) 2007-09-28 2011-09-06 Icemos Technology Ltd. Multi-directional trenching of a die in manufacturing superjunction devices
US7633121B2 (en) * 2007-10-31 2009-12-15 Force-Mos Technology Corp. Trench MOSFET with implanted drift region
JP2010147394A (ja) * 2008-12-22 2010-07-01 Toshiba Corp 半導体装置の製造方法及び半導体装置
US7910486B2 (en) * 2009-06-12 2011-03-22 Alpha & Omega Semiconductor, Inc. Method for forming nanotube semiconductor devices
US8779510B2 (en) * 2010-06-01 2014-07-15 Alpha And Omega Semiconductor Incorporated Semiconductor power devices manufactured with self-aligned processes and more reliable electrical contacts
TWI446521B (zh) * 2011-04-21 2014-07-21 Anpec Electronics Corp 功率元件之耐壓終止結構

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040043565A1 (en) * 2002-04-01 2004-03-04 Masakazu Yamaguchi Semiconductor device and method of manufacturing the same
TW200531281A (en) * 2003-12-19 2005-09-16 Third Dimension 3D Sc Inc A method for manufacturing a superjunction device with wide mesas
CN101189710A (zh) * 2005-04-22 2008-05-28 艾斯莫斯技术公司 具有氧化物衬里沟槽的超结器件和制造具有氧化物衬里沟槽的超结器件的方法
CN101783346A (zh) * 2009-01-21 2010-07-21 万国半导体有限公司 带有屏蔽栅极沟道的电荷平衡器件

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105895529A (zh) * 2015-02-16 2016-08-24 瑞萨电子株式会社 半导体器件制造方法及半导体器件
CN105895529B (zh) * 2015-02-16 2021-10-29 瑞萨电子株式会社 半导体器件制造方法及半导体器件
CN107623038A (zh) * 2016-07-14 2018-01-23 英飞凌科技奥地利有限公司 用于产生超级结器件的方法
CN107623038B (zh) * 2016-07-14 2021-01-05 英飞凌科技奥地利有限公司 用于产生超级结器件的方法
US11342187B2 (en) 2016-07-14 2022-05-24 Infineon Technologies Austria Ag Method for producing a superjunction device
CN111540727A (zh) * 2020-03-28 2020-08-14 电子科技大学 降低小尺寸控制栅结构栅电阻的金属布线方法

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TW201432913A (zh) 2014-08-16
CN103972291B (zh) 2018-07-31
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US9209249B2 (en) 2015-12-08
TWI702725B (zh) 2020-08-21
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US9397156B2 (en) 2016-07-19
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JP2014154596A (ja) 2014-08-25

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