TWI702725B - 半導體裝置及其製造方法 - Google Patents

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Abstract

本發明公開了一種具有功率MOSFET之半導體裝置之簡單製造方法，該功率MOSFET同時具有低導通電阻和高擊穿電壓。
先在n型基板SUB上形成低濃度之p型磊晶層EP，在活性部中由複數個溝道TR來界定複數個活性區域AC，上述溝道TR形成於磊晶層EP上並按第1方向延伸，且在與第1方向正交之第2方向上具有第1間隔。即形成如下超結結構：在相鄰溝道TR之間之磊晶層EP上形成具有汲極偏移層作用之n型擴散區域NR，在溝道TR之側壁和n型擴散區域NR之間之磊晶層EP上形成與溝道區域(p型擴散區域PCH)連接之p型擴散區域PR。接下來從位於活性部端部上之溝道TR之側壁朝向外周部之磊晶層EP上形成具有規定寬度之n型擴散區域NRE，從而提高汲極耐壓。

Description

半導體裝置及其製造方法
本發明公開了一種半導體裝置及其製造技術，特別是可適用於如具有超結結構之功率MOSFET(Power Metal Oxide Semiconductor Field Effect Transistor，金屬氧化物半導體場效應電晶體)之半導體裝置之技術。
超結結構通過將窄間距之pn結單元進行週期性排列，便可同時實現低導通電阻和高結擊穿電壓。但是，由於pn結單元之外周部分並非必然為週期性結構(即不再是超結結構)，所以還必須考慮如何才能在pn結單元之外周部分不採用超結結構而得到高擊穿電壓。
例如，在美國專利第2009085147號專利申請書(專利文獻1)及美國專利第2005181564號專利申請書(專利文獻2)中，公開了如下技術，即通過與導通層為相同導電型來形成外周部分，並通過降低外周部分之單位單元內之雜質濃度，便可容易獲得高擊穿電壓之技術。
另外，在美國專利第2006231915號專利申請書(專利文獻3)中公開了用寬且厚之絕緣膜覆蓋外周部分以獲得高擊穿電壓之技術。
另外，在美國專利第2005181577號專利申請書(專利文獻4)中公開了不在外周部分之槽側面導入雜質以獲得較高週邊擊穿電壓之技術。
[先前技術文獻] [專利文獻]
專利文獻1 美國專利第2009085147號專利申請書
專利文獻2 美國專利第2005181564號專利申請書
專利文獻3 美國專利第2006231915號專利申請書
專利文獻4 美國專利第2005181577號專利申請書
如上述專利文獻1~專利文獻4中所公開之技術中，公開了為了使超結結構獲得穩定擊穿電壓而對pn結單元之外周部分之結構提供了各種方案。但是，所提出之各種方案中，都難於同時實現低導通電阻和高擊穿電壓之目的。而且，還存在增加了製造步驟數等亟待解決之技術問題。
本發明之上述內容及上述內容以外之目的和新特徵在本說明書之描述及附圖說明中寫明。
根據一實施方式，在n型基板上形成低濃度之p型磊晶層，並通過活性部中，形成於磊晶層上且按第1方向延伸之複數個槽來界定複數個活性區域。在相鄰槽之間之磊晶層上，形成具有功率MOSFET之汲極偏移層作用之n型擴散區域，並在槽側壁和n型擴散區域之間之磊晶層上形成和功率MOSFET之溝道區域連接之p型擴散區域。接下來在磊晶層上，從位於活性部端部上之槽之側壁朝向外周部形成具有規定寬度之n型擴散區域。
根據一實施方式，可提供同時實現了具有低導通電阻和高結擊穿電壓之功率MOSFET之半導體裝置。另外，僅通過簡單方法便可製 造出上述半導體裝置。
AC‧‧‧活性區域
AL‧‧‧鋁膜
CNT‧‧‧接觸孔
EP‧‧‧磊晶層
GE‧‧‧閘極電極
GI‧‧‧閘極絕緣膜
GTR‧‧‧閘極用之溝道
IS‧‧‧絕緣膜
LIS‧‧‧層間絕緣膜
MD‧‧‧接觸佈線
MG‧‧‧閘極佈線
ML‧‧‧保護環佈線
MS‧‧‧源極佈線
N1‧‧‧n型區域
N2‧‧‧n型區域
NR‧‧‧n型擴散區域
NRE‧‧‧n型擴散區域
NRG‧‧‧n型擴散區域
NS‧‧‧n型擴散區域(源極區域)
NSG‧‧‧n型擴散區域
NSP‧‧‧n型擴散區域(源極區域)
OCa‧‧‧開口部
OCb‧‧‧開口部
P1‧‧‧p型區域
P2‧‧‧p型區域
PCH‧‧‧p型擴散區域(溝道區域)
PCHP‧‧‧p型擴散區域(溝道區域)
PR‧‧‧p型擴散區域
PRG‧‧‧p型擴散區域
PS‧‧‧多結晶矽膜
SC‧‧‧半導體晶片
SO‧‧‧氧化膜
SUB‧‧‧基板
TR‧‧‧溝道
TRG‧‧‧溝道
θ1‧‧‧角度
θ2‧‧‧角度
θ3‧‧‧角度
θ4‧‧‧角度
圖1係形成第1實施方式中超結結構之功率MOSFET之半導體晶片主要部分平面圖。
圖2係將形成第1實施方式中超結結構之功率MOSFET之半導體晶片活性部之一部分及外周部之一部分進行放大後之主要部分平面圖(相當於圖1所示之B區域之主要部分平面圖)。
圖3係形成第1實施方式中超結結構之功率MOSFET之半導體晶片活性部之一部分及外周部之一部分之主要部分剖面圖(相當於沿著圖1中A-A'線剖開之剖面之主要部分剖面圖)。
圖4係第1實施方式中具有超結結構之功率MOSFET之半導體裝置製造步驟中將半導體晶片活性部之一部分及外周部之一部分進行放大之主要部分剖面圖(相當於沿著圖1中A-A'線剖開之剖面之主要部分剖面圖)。
圖5係接著圖4之半導體裝置製造步驟中和圖4同樣位置之主要部分剖面圖。
圖6係接著圖5之半導體裝置製造步驟中和圖4同樣位置之主要部分剖面圖。
圖7係接著圖6之半導體裝置製造步驟中和圖4同樣位置之主要部分剖面圖。
圖8係接著圖7之半導體裝置製造步驟中和圖4同樣位置之主要部分剖面圖。
圖9係接著圖8之半導體裝置製造步驟中和圖4同樣位置之主要部分剖面圖。
圖10係接著圖9之半導體裝置製造步驟中和圖4同樣位置之主要部分剖面圖。
圖11係接著圖10之半導體裝置製造步驟中和圖4同樣位置之主要部分剖面圖。
圖12係接著圖11之半導體裝置製造步驟中和圖4同樣位置之主要部分剖面圖。
圖13係接著圖12之半導體裝置製造步驟中和圖4同樣位置之主要部分剖面圖。
圖14係接著圖13之半導體裝置製造步驟中和圖4同樣位置之主要部分剖面圖。
圖15係接著圖14之半導體裝置製造步驟中和圖4同樣位置之主要部分剖面圖。
圖16係接著圖15之半導體裝置製造步驟中和圖4同樣位置之主要部分剖面圖。
圖17係接著圖16之半導體裝置製造步驟中和圖4同樣位置之主要部分剖面圖。
圖18係接著圖17之半導體裝置製造步驟中和圖4同樣位置之主要部分剖面圖。
圖19係接著圖18之半導體裝置製造步驟中和圖4同樣位置之主要部分剖面圖。
圖20係接著圖19之半導體裝置製造步驟中和圖4同樣位置之主要部分剖面圖。
圖21係接著圖20之半導體裝置製造步驟中和圖4同樣位置之主要部分剖面圖。
圖22係接著圖21之半導體裝置製造步驟中和圖4同樣位置之主要部分剖面圖。
圖23係接著圖22之半導體裝置製造步驟中和圖4同樣位置之主要部分剖面圖。
圖24係接著圖23之半導體裝置製造步驟中和圖4同樣位置之主要部分剖面圖。
圖25係第1實施方式中功率MOSFET之雜質濃度分佈圖。
圖26係第1實施方式中汲極電壓為0V時功率MOSFET之內部電場強度和空乏層之分佈圖。
圖27係第1實施方式中汲極電壓為10V時功率MOSFET之內部電場強度和空乏層之分佈圖。
圖28係第1實施方式中汲極電壓為100V時功率MOSFET之內部電場強度和空乏層之分佈圖。
圖29係第1實施方式之變形例中形成超結結構之功率MOSFET之半導體晶片之活性部及外周部一部分之主要部分剖面圖。
圖30係第2實施方式中形成超結結構之功率MOSFET之半導體晶片之活性部及外周部一部分之主要部分剖面圖。
圖31係將第2實施方式中具有超結結構之功率MOSFET之半導體裝置製造步驟中半導體晶片活性部之一部分及外周部之一部分進行放大之主要部分剖面圖。
圖32係接著圖31之半導體裝置製造步驟中和圖31同樣位置之主要部分剖面圖。
圖33係接著圖32之半導體裝置製造步驟中和圖31同樣位置之主要部分剖面圖。
圖34係接著圖33之半導體裝置製造步驟中和圖31同樣位置之主要部分剖面圖。
圖35係接著圖34之半導體裝置製造步驟中和圖31同樣位置之主要部分剖面圖。
圖36係第3實施方式中形成超結結構之功率MOSFET之半導體晶片之活性部及外周部一部分之主要部分剖面圖。
圖37係第4實施方式中形成超結結構之功率MOSFET之半導體晶片之活性部及外周部一部分之主要部分剖面圖。
圖38係第5實施方式中形成超結結構之功率MOSFET之半導體晶片之活性部一部分之透視圖。
圖39係第6實施方式中形成超結結構之功率MOSFET之半導體晶片之活性部一部分之透視圖。
圖40係第7實施方式中形成超結結構之功率MOSFET之半導體晶片之活性部一部分之透視圖。
圖41係第8實施方式中形成第1例之超結結構之功率MOSFET之半導體晶片活性部之一部分及外周部之一部分之主要部分剖面圖。
圖42係第8實施方式中形成第2例之超結結構之功率MOSFET之半導體晶片之活性部及外周部一部分之主要部分剖面圖。
在以下實施方式中，為了方便，在必要時將幾個部分或將實施方式分割來說明，除了需要特別說明之外，這些都不是彼此獨立且無關係的，而係與其他一部分或者全部變形例、詳細內容及補充說明等相互關聯的。
另外，在以下實施方式中提及要素數等(包括個數、數值、量、範圍等)時，除了特別說明及原理上已經明確限定了特定數量等除外，上述特定數並非指固定之數量，而係可大於等於該特定數或可小於等於該特定數。
而且，在以下實施方式中，除了特別說明及原理上已經明確了必要時除外，上述構成要素(包括要素步驟等)也並非必須之要素。
在實施方式等敍述上，對於材料及構成等方面，除了寫明了僅限於上述材料外，“由A構成”“具有A”“包括A”等表述還指主要構成要素除了A以外還有其他要素。同樣地，在以下實施方式中提及之構 成要素等形狀、位置關係等時，除了特別說明時及原理上已經明確了並非如此時，實質上包括與前述形狀等相近或者類似的。同理，前述數值及範圍也同樣包括與其相近的。
以下根據附圖詳細說明本發明之實施方式。為了說明實施方式之所有圖中，為了使圖面簡單易懂，有時會給平面圖加上剖面線。而且，所有圖中原則上對具有同一功能之構件採用同一符號，並省略掉重複之說明。另外，在除了需要特別說明之外，對具有同一或同樣之部分原則上不進行重複說明。
本實施方式中所使用之功率MOSFET係一種被廣泛應用於各種電源電路及用於汽車方面之大功率之功率器件，如為複數個由n溝道型或p溝道型MOSFET構成之單位單元並聯而成之一個元件等。
(第1實施方式)
(半導體裝置)
下面用圖1~圖3對第1實施方式中超結結構之功率MOSFET之結構進行說明。圖1係形成超結結構之功率MOSFET之半導體晶片之主要部分平面圖。圖2係將形成超結結構之功率MOSFET之半導體晶片活性部之一部分及外周部之一部分進行放大後之主要部分平面圖(相當於圖1中B區域中之主要部分平面圖)。圖3係形成超結結構之功率MOSFET之半導體晶片之活性部及外周部一部分之主要部分剖面圖(相當於圖1中A-A'線剖開之剖面之主要部分剖面圖)。
半導體晶片SC之活性部中形成有功率MOSFET。上述功率MOSFET例如形成於p型磊晶層EP上，上述p型磊晶層EP形成於由n型單結晶矽構成之基板SUB之主表面(表面)上。基板SUB之電阻例如不超過5mΩ‧cm，而磊晶層EP之電阻為1~50Ω‧cm，即基板SUB之電阻相對較低(高濃度)，而磊晶層EP之電阻相對較高(低濃度)。磊晶層EP之厚度係根據功率MOSFET之耐壓來決定的，例如，耐壓為 30V時厚度為3~4μm、耐壓為100V時厚度為5~6μm。
磊晶層EP上沿著第1方向(圖1中之x方向)形成有從磊晶層EP上表面起具有第1深度之複數個溝道TR，且由填埋於溝道TR內部之絕緣膜IS來界定複數個活性區域AC。複數個溝道TR為具有一定間隔和一定寬度之條紋圖案。
在相鄰溝道TR之間之磊晶層EP上按第2方向(圖1中之y方向)形成有具有第1寬度之n型擴散區域NR，上述第2方向俯視時與第1方向正交，而且，在溝道TR之側壁和n型擴散區域NR之間之磊晶層EP上形成有p型擴散區域PR。即，在相鄰溝道TR之間之磊晶層EP中，從溝道TR一側向溝道TR之另一側側壁(朝向第2方向)形成有：從溝道TR一側側壁起具有第2寬度之p型擴散區域PR和具有第1寬度之n型擴散區域NR，以及從溝道TR之另一側壁起具有第3寬度之p型擴散區域PR。此時，優選第2寬度和第3寬度為相同之情況。
n型擴散區域NR具有功率MOSFET之汲極偏移層之作用，且p型擴散區域PR與功率MOSFET之溝道區域(p型擴散區域PCH)連接。n型擴散區域NR之雜質濃度例如為5E16cm-3左右，p型擴散區域PR之雜質濃度例如為1E17cm-3左右。
另外，在半導體晶片SC活性部之端部，從位於上述端部之溝道TR之側壁朝向半導體晶片SC之外周部(朝向第2方向)，在磊晶層EP上形成有p型擴散區域PR及n型擴散區域NRE。
而且，在磊晶層EP之上表面側上，俯視時在相鄰溝道TR之間之磊晶層EP正中間(因缺乏加工精度等具體妥當措施，所以並非限定於正中間，還必須考慮到偏差範圍等)沿著第1方向形成有閘極電極GE。
在形成於磊晶層EP上、且從磊晶層EP上表面起具有第3深度之閘極用之溝道GTR內經由閘極絕緣膜GI形成有閘極電極GE。複數個閘 極電極GE為條紋圖案。閘極絕緣膜GI如由氧化矽膜構成，閘極電極GE例如由多結晶矽膜構成。
而且，在磊晶層EP之上表面側形成有從磊晶層EP上表面起具有第4深度之n型擴散區域NS，以及以圍住上述n型擴散區域NS之方式形成、且從磊晶層EP上表面起具有第5深度之p型擴散區域PCH。n型擴散區域NS具有功率MOSFET之源極區域之作用，p型擴散區域PCH具有功率MOSFET之溝道區域之作用。其中，p型擴散區域PCH之第5深度比n型擴散區域NS之第4深度深，p型擴散區域PCH與上述p型擴散區域PR連接。
構成源極區域之n型擴散區域NS及構成溝道區域之p型擴散區域PCH位於形成有閘極電極GE之閘極用之溝道GTR兩側。閘極用之溝道GTR在俯視時具有第4寬度，且上述第4寬度比n型擴散區域NR之第1寬度窄。而且，閘極用之溝道GTR之第3深度比p型擴散區域PCH之第5深度深，而且閘極用之溝道GTR之底部抵達n型擴散區域NR。
半導體晶片SC之外周部上形成有保護環。上述保護環形成於半導體晶片SC之整個週邊，且在對半導體晶片進行半導體晶片SC劃片後，半導體晶片SC之上端部和活性部將被電隔離，從而具有保護功率MOSFET之作用。
從平面上看，保護環以由圍住上述活性部之方式形成之溝道TRG、形成於上述溝道TRG兩側之磊晶層EP上之p型擴散區域PRG、以及形成於p型擴散區域PRG外側之磊晶層EP上之n型擴散區域NRG構成。
形成於外周部上之溝道TRG以圍住活性部之方式整體相連成一個環狀。而且，沿著半導體晶片SC各邊形成之溝道TRG雖為直線，但在接近半導體晶片角部之溝道TRG之部分在俯視時具有第1曲率半徑。
外周部之p型擴散區域PRG例如與活性部之p型擴散區域PR同時形成，外周部之n型擴散區域NRG例如與活性部之n型擴散區域NR，NRE同時形成。p型擴散區域PRG之雜質濃度如為1E17cm-3左右、n型擴散區域NRG之雜質濃度如為5E16cm-3左右。
而且，在磊晶層EP之上表面側形成有從磊晶層EP上表面起具有第6深度之n型擴散區域NSG。外周部之n型擴散區域NSG例如與活性部之n型擴散區域NS同時形成。另外，n型擴散區域NSG與n型擴散區域NRG連接，並經由n型擴散區域NRG與基板SUB電連接。
從位於活性部端部上之溝道TR之側壁朝向外周部形成之低電阻(高濃度)之n型擴散區域NRE和從位於外周部之溝道TRG之側壁朝向活性部形成之低電阻(高濃度)之n型擴散區域NRG之間為高電阻(低濃度)之磊晶層EP。
半導體晶片SC之活性部及外周部上以覆蓋功率MOSFET之方式形成有層間絕緣膜LIS。在上述層間絕緣膜LIS上形成有開口部OCa,OCb及接觸孔CNT。在形成有活性部之開口部OCa下方之溝道TR內之絕緣膜IS之一部分被蝕刻後，功率MOSFET之n型擴散區域NS及p型擴散區域PCH之一部分從溝道TR側壁露出。另外，形成於外周部之開口部OCb下之溝道TRG內之絕緣膜IS之一部分被蝕刻後，保護環之n型擴散區域NSG及p型擴散區域PRG之一部分從溝道TRG側壁露出。另外，閘極電極GE之一部分也從接觸孔CNT中露出。
此時，填埋於溝道TR內之絕緣膜IS之上表面位於比n型擴散區域NS(功率MOSFET之源極區域)之磊晶層EP上表面起之第4深度更深之位置，且比p型擴散區域PCH(功率MOSFET之溝道區域)之磊晶層EP上表面起之第5深度更淺之位置上。
在形成有開口部OCa,OCb及接觸孔CNT之狀態下，在層間絕緣膜LIS上相互隔開形成有：與活性部之n型擴散區域NS及p型擴散區域 PCH連接之源極佈線MS；與閘極電極GE連接之閘極佈線MG；與外周部之n型擴散區域NSG及p型擴散區域PRG連接之保護環佈線ML。而且，在基板SUB背面形成有接觸佈線MD。
形成於活性部上之源極佈線MS與從溝道TR側壁露出之n型擴散區域NS及p型擴散區域PCH連接。
形成於外周部之保護環佈線ML經由n型擴散區域NSG，NRG與基板SUB電連接。第1實施方式中，為了阻止漏電流或來自半導體晶片SC端部之水分侵入而使半導體晶片SC表面與保護環佈線ML連接，但是也可不通過表面保護膜或在安裝有半導體晶片SC之狀態下形成也可。
(半導體裝置之製造方法)
下面通過圖4~圖24按步驟順序對第1實施方式中超結結構之功率MOSFET之製造方法進行說明。圖4~圖24係具有超結結構之功率MOSFET之半導體裝置製造步驟中將半導體晶片活性部之一部分及外周部之一部分進行放大之主要部分剖面圖(相當於沿著圖1中A-A'線剖開之剖面之主要部分剖面圖)。
首先如圖4所示，準備由參雜了高濃度n型雜質之單結晶矽構成之基板SUB。此時基板SUB係一種被稱為半導體晶片之平面形狀略呈圓形之半導體薄板，其電阻如不超過5mΩ‧cm。
接下來，通過外延成長法在基板SUB主面上形成由參雜了低濃度p型雜質之單結晶矽構成之磊晶層EP。磊晶層EP之電阻如為1~50Ω‧cm。另外，磊晶層EP之厚度根據功率MOSFET之耐壓來決定，例如，耐壓為30V時厚度為3~4μm、耐壓為100V時厚度為5~6μm。
接下來如圖5所示，如通過熱氧化處理，在磊晶層EP上表面上形成氧化膜SO。
接下來如圖6所示，將通過光刻技術成像之光致抗蝕劑膜作為掩 膜，並在之後之步驟中通過異向幹蝕刻法除去在磊晶層EP上形成槽之區域之氧化膜SO。
接下來如圖7所示，以氧化膜SO為掩膜，通過異向幹蝕刻法除去磊晶層EP後，便可形成貫穿磊晶層EP且到達基板SUB之溝道TR。活性區域AC由活性部上之溝道TR界定。溝道TR寬度如為0.3~1.5μm。
同時還在形成有外周部保護環之區域中形成溝道TRG。如圖1所示，形成於外周部上之溝道TRG以圍住活性部之方式整體連成一個環狀。而且，雖然沿著半導體晶片各邊形成之溝道TRG為直線，但是俯視時在半導體晶片角部附近之溝道TRG之部分具有第1曲率半徑。
形成於活性部上之複數個溝道TR中，相鄰溝道TR之間隔全部相同。對此，形成於活性部端部上之溝道TR和形成於外周部上之溝道TRG之間之間隔比形成於活性部上相鄰溝道TR之間隔大。
接下來如圖8所示，使n型雜質(例如磷(P))相對於法線具有規定角度θ1，並向溝道TR,TRG一側側壁注入離子。由此，便在溝道TR,TRG一側之側壁側之磊晶層EP上形成n型區域N1。規定角度θ1優選設定為磷(P)離子無法抵達溝道TR,TRG底部之角度。
接下來如圖9所示，使n型雜質(例如磷(P))相對於法線具有規定角度θ2，並向溝道TR,TRG之另一側側壁注入離子。由此，溝道TR,TRG另一側之側壁側之磊晶層EP上形成n型區域N2。規定角度θ2與上述角度θ1相同，磷(P)離子設定為不達到溝道TR,TRG底部之角度。
接下來如圖10所示，通過進行熱處理，可使注入溝道TR,TRG兩側壁之磷(P)離子活性化及熱擴散。由此，活性部中，便可在相鄰溝道TR之間之整個活性區域AC上形成n型擴散區域NR，從位於活性部端部上之溝道TR之側壁朝向外周部形成n型擴散區域NRE。另外，在外周部中，在溝道TRG兩側壁側之磊晶層EP上形成n型擴散區域NRG。熱處理溫度及時間設定為使活性部中相鄰溝道TR之間之整個 活性區域AC成為n型擴散區域NR，熱處理溫度如為1000~1200℃。
形成於活性部端部上之溝道TR之外周部側之磊晶層EP上也形成有n型擴散區域NRE。但是，形成於活性部端部上之溝道TR和形成於外周部上之溝道TRG之間之整個區域上不形成n型擴散區域NRE,NRG，形成於活性部端部上之溝道TR和形成於外周部上之溝道TRG之間存在沒形成有n型擴散區域NRE,NRG之磊晶層EP。
接下來如圖11所示，使p型雜質(如硼(B))相對於法線具有規定角度θ3，並向溝道TR,TRG之一側壁注入離子。由此，便可在溝道TR,TRG一側壁側之磊晶層EP上形成p型區域P1。規定角度θ3與上述之角度θ1,θ2相同，而且，硼(B)離子優選設定為不抵達溝道TR,TRG底部之角度。
接下來如圖12所示，使p型雜質(如硼(B))相對於法線具有規定角度θ4，並向溝道TR,TRG之另一側壁注入離子。由此，便可在溝道TR,TRG之另一側壁側之磊晶層EP上形成p型區域P2。其中，規定角度θ4與上述角度θ1,θ2,θ3相同，優選設定為硼(B)離子不抵達溝道TR,TRG底部之角度。
接下來如圖13所示，如通過濕蝕刻法除去氧化膜SO後再進行熱處理，便可使注入溝道TR,TRG兩側壁之硼(B)離子激活。由此，便可在溝道TR兩側壁側之磊晶層EP上形成p型擴散區域PR。熱處理溫度及時間設定為不使活性部的相鄰溝道TR之間之整個活性區域AC都為p型擴散區域PR，熱處理溫度例如為800~900℃。因此，活性部之相鄰溝道TR之間之活性區域AC中，從一個溝道TR之側壁向另一個溝道TR之側壁形成有p型擴散區域PR、n型擴散區域NR及p型擴散區域PR。
接下來如圖14所示，通過CVD(Chemical Vapor Deposition，化學氣相沉積法)法在磊晶層EP上表面堆積絕緣膜IS(如氧化硅膜)。
此時，雖在溝道TR,TRG內部也填埋有絕緣膜IS，但也可在填埋 於溝道TR,TRG內部之絕緣膜IS上形成“巢”(或稱為空孔)。此時，在圖3所示之最終結構中也存在空孔。由於空孔存在，所以只需填埋絕緣膜IS便可提高絕緣性。即，可提高功率MOSFET之耐壓。
接下來如圖15所示，通過光刻技術將圖形化後之光致抗蝕劑膜作為掩膜，並在之後之步驟中，通過異向乾蝕刻法除去形成閘極電極之區域中之絕緣膜IS。
接下來如圖16所示，將絕緣膜IS作為掩膜，並通過異向乾蝕刻法除去磊晶層EP，便可在形成於活性部之磊晶層EP之各活性區域AC中之n型擴散區域NR上形成閘極用之溝道GTR。
接下來如圖17所示，通過濕蝕刻法、乾蝕刻法以及CMP(Chemical Mechanical Polishing，化學機械拋光)法等除去磊晶層EP上表面之絕緣膜IS，並使磊晶層EP上表面露出。此時，填埋在對活性區域AC進行界定之溝道TR,TRG內部之絕緣膜IS不被除去。
接著在包括閘極用溝道GTR之內壁(側壁及底面)之磊晶層EP上表面上形成由氧化膜構成之功率MOSFET之閘極絕緣膜GI。
接下來如圖18所示，在磊晶層EP上表面上堆積n型雜質，(例如堆積參雜了磷(P)之多結晶矽膜PS)。此時，閘極用之溝道GTR內部也填埋有多結晶矽膜PS。
接下來如圖19所示，通過對閘極用之溝道GTR內部以外之多結晶矽膜PS進行蝕刻，僅在閘極用之溝道GTR內部殘留多結晶矽膜PS，便可形成功率MOSFET之閘極電極GE。
接下來如圖20所示，將通過光刻技術進行圖形化後之光致抗蝕劑膜作為掩膜，並將p型雜質(如硼(B))離子注入活性部之磊晶層EP。接著，再通過熱處理，使上述p型雜質擴散以形成p型擴散區域PCH。上述p型擴散區域PCH則成為功率MOSFET之溝道區域。並以使從p型擴散區域PCH之磊晶層EP上表面起之深度比從閘極用之溝道GTR之磊 晶層EP上表面起之深度淺之方式形成p型擴散區域PCH。
接下來，將通過光刻技術進行圖形化後之光致抗蝕劑膜作為掩膜，將n型雜質(如砷(As))離子注入活性部及外周部之磊晶層EP。接下來進行熱處理，使上述n型雜質擴散並在活性部上形成n型擴散區域NS，在外周部上形成n型擴散區域NSG。形成於活性部上之n型擴散區域NS成為功率MOSFET之源極區域。並以從n型擴散區域NS之磊晶層EP上表面起之深度比從p型擴散區域PCH之磊晶層EP上表面起之深度淺之方式形成n型擴散區域NS。
接下來如圖21所示，在磊晶層EP上表面上堆積層間絕緣膜LIS，如通過CVD法堆積氧化矽膜。
接下來如圖22所示，將通過光刻技術進行圖形化後之光致抗蝕劑膜作為掩膜，在位於溝道TR,TRG上方之層間絕緣膜LIS上形成開口部OCa,OCb。而且，除去填埋開口部OCa下方之閘極絕緣膜GI及溝道TR中絕緣膜IS之一部分，以使活性部之n型擴散區域NS(功率MOSFET之源極區域)及p型擴散區域PCH(功率MOSFET之溝道區域)從溝道TR側壁露出。同時，除去填埋位於開口部OCb下方之閘極絕緣膜GI及溝道TRG中絕緣膜IS之一部分，以使外周部之n型擴散區域NSG及p型擴散區域PRG從溝道TRG側壁露出。
本實施方式中，填埋於溝道TR中絕緣膜IS之上表面位於比n型擴散區域NS(功率MOSFET之源極區域)之磊晶層EP上表面起之深度更深之位置上，但比p型擴散區域PCH(功率MOSFET之溝道區域)之磊晶層EP上表面起之深度更淺之位置上。
另外，雖然圖中未示出，但是還形成有使閘極電極GE與閘極佈線連接之接觸孔(圖2中之接觸孔CNT)。
接下來如圖23所示，在具有開口部OCa,OCb之內部及接觸孔(圖2中之接觸孔CNT)內部之層間絕緣膜LIS上，如通過濺射法堆積鋁 (Al)膜AL。
接下來如圖24所示，將通過光刻技術進行圖形化後之光致抗蝕劑膜作為掩膜，對鋁(Al)膜AL進行蝕刻。由此，活性部中便形成有：與n型擴散區域NS(功率MOSFET之源極區域)及p型擴散區域PCH(功率MOSFET之溝道區域)電連接之源極佈線MS；以及與閘極電極GE電連接之閘極佈線(圖1及圖2中之閘極佈線MG)。另外，外周部中，經由n型擴散區域NSG及n型擴散區域NRG，形成與基板SUB電連接之保護環佈線ML。
雖然圖中未示出，但接下來還以覆蓋源極佈線MS、閘極佈線(圖1及圖2中之閘極佈線MG)及保護環佈線ML之方式，在磊晶層EP之上表面上堆積聚醯亞胺膜作為表面保護膜。接下來在上述聚醯亞胺膜上分別形成抵達源極佈線MS、閘極佈線(圖1及圖2中之閘極佈線MG)及保護環佈線ML之開口部。
接下來對基板SUB背面(與主面為相反一面)進行磨削，在上述基板SUB之厚度成為規定之厚度後，在基板SUB背面上形成由金屬膜構成之接觸佈線(圖3中之接觸佈線MD)。之後，沿著分割區域(或者說沿著切割線)切斷基板SUB，便可如圖1所示，對各半導體晶片SC進行劃片。
(原理及效果)
圖25係第1實施方式中功率MOSFET之雜質濃度分佈圖。圖中按照n-、n、n+及n++之順序表示n型雜質濃度由低變高之區域，同樣地，按p-、p、p+及p++之順序表示p型雜質濃度由低變高之區域。
活性部之活性區域即濃度較高之n型區域。相反地，位於活性部端部上之槽與位於外周部上之槽之間、以及半導體晶片之外周部為低濃度之p-型區域。另外，活性部為高濃度之n型區域的柱和p++型區域的柱交互排列之超結結構。
如果用圖3所示之功率MOSFET之結構進行說明，即：將磊晶層EP之雜質濃度調整為1E15cm-3左右、將n型擴散區域NR之雜質濃度調整為5E16cm-3左右、將p型擴散區域PR之雜質濃度調整為1E17cm-3左右，由此便可獲得100V之汲極耐壓。另外，活性區域AC之n型擴散區域NR及p型擴散區域PR之雜質濃度隨著超結結構之間距、以及n型擴散區域NR之寬度和p型擴散區域PR之寬度變化而值也跟著變化。
磊晶層EP之雜質濃度及厚度設定為：形成於基板SUB之間之pn結之擊穿電壓比形成於活性區域AC之n型擴散區域NR和p型擴散區域PR之間形成之pn結之擊穿電壓高。在汲極耐壓較高之功率MOSFET中，需使磊晶層EP之雜質濃度更低、且使厚度更厚。
圖26、圖27及圖28係汲極電壓分別為0V、10V及100V時第1實施方式中之率MOSFET之內部電場強度和空乏層之分佈圖。
如圖26所示，汲極電壓為0V時(Vds=0V)，只存在基於pn結之內置電位差之電場。
如圖27所示，汲極電壓為10V時(Vds=10V)，活性部之活性區域AC中，空乏層橫向延伸，但由於雜質濃度高而導致空乏層寬度過窄，所以空乏層內將產生較強電場。另一方面，在外周部中，由於活性部端部之槽和外周部之槽之間之槽p-型區域雜質濃度過低，所以在p-型區域側上空乏層大幅延伸。因此，外周部(位於活性部端部之槽和位於外周部之槽之間)之空乏層內之電場強度比活性部(活性區域AC)之空乏層內之電場強度低。
如圖28所示，汲極電壓為100V時(Vds=100V)，汲極/源極之間將出現雪崩擊穿(電壓)，而且活性部之活性區域AC及外周部中，空乏層都達到磊晶層之上表面。但是，在上述狀態中，在活性部之活性區域AC之pn結中電場強度最大，而外周部之電場強度變弱。即，由此可知，外周部具有比活性部之活性區域AC更高之耐壓。
由於活性部之活性區域AC之耐壓係通過向槽之側壁進行離子注入而形成之n型區域(n型擴散區域NR)及p++型區域(p型擴散區域PR)各自雜質濃度決定的，所以可以單獨設定外周部之p-型區域(磊晶層EP)之雜質濃度。在不影響到外周部結構設計之情況下將超結結構之間距、n型區域(n型擴散區域NR)之雜質濃度及p++區域(p型擴散區域PR)之雜質濃度設為最合適值，所以可以很容易地實現高性能之功率MOSFET。
另外，外周部之耐壓僅由外周部之p-型區域(磊晶層EP)之雜質濃度和厚度決定的，所以不會影響超結結構之間距、槽之深度、n型區域(n型擴散區域NR)之雜質濃度及p型區域(p型擴散區域PR)之雜質濃度。
如上上述，根據第1實施方式，可在無需追加複雜之製造步驟之情況下使活性部之端部也獲得高耐壓，所以通過簡單之製造方法便可製造出具有實現了低導通電阻和高結擊穿電壓之超結結構之功率MOSFET之半導體裝置。
(第1實施方式之變形例)
下面通過圖29對第1實施方式之變形例中超結結構之功率MOSFET進行說明。圖29係形成超結結構之功率MOSFET之半導體晶片活性部之一部分及外周部一部分之主要部分剖面圖。
圖3所示之第1實施方式之超結結構之功率MOSFET中，雖然溝道TR底部到達基板SUB，但是由於製造步驟之偏差，有時溝道TR底部也可能沒抵達基板SUB。這樣的話，有可能導致功率MOSFET之耐壓降低。
例如，在溝道TR寬度足夠大時，在向活性部之溝道TR之側壁進行p型雜質離子注入時(圖11及圖12中所說明之p型雜質離子注入步驟)，以及向溝道TR底部進行離子注入來注入p型雜質時，在所上述 部分上形成比溝道TR側壁之p型擴散區域PR更高濃度之p型層。如果高濃度p型層和高濃度n型基板SUB之間之間隔過小，該部分之耐壓將成為活性部中最小，所以可能導致功率MOSFET之耐壓也低於所期望達到之耐壓值。
因此，在形成溝道TR時，對基板SUB深挖至一半，便可使溝道TR之底部位於基板SUB之內部。由此，即溝道TR之底部被注入了p型雜質離子，因濃度較高之基板SUB之n型雜質可與p型雜質相抵消，所以可避免形成高濃度之p型層和高濃度之n型基板SUB之間形成結。
(第2實施方式)
第2實施方式中超結結構之功率MOSFET與源極區域和源極佈線連接之位置與第1實施方式中超結結構之功率MOSFET不同。即，第1實施方式之功率MOSFET中，形成於磊晶層上之槽之側壁與源極區域和源極佈線連接，第2實施方式之功率MOSFET中，磊晶層上表面與源極區域和源極佈線連接。
(半導體裝置)
下面通過圖30對第2實施方式中超結結構之功率MOSFET之結構進行說明。圖30係形成超結結構之功率MOSFET之半導體晶片活性部之一部分及外周部之一部分之主要部分剖面圖。
下面對第2實施方式之功率MOSFET中源極區域之結構和源極區域與源極佈線之連接部分進行說明，由於其他結構與第1實施方式之功率MOSFET相同，所以在此不再進行重複說明。
如圖30所示，在磊晶層EP上沿著第1方向(圖1中之x方向)形成有複數個溝道TR，且通過填埋在溝道TR內部之絕緣膜IS來界定複數個活性區域AC。填埋於溝道TR中之絕緣膜IS上表面位於比從後述n型擴散區域NS(功率MOSFET之源極區域)之磊晶層EP上表面起之深度淺之位置上。
磊晶層EP之上表面側上形成有從磊晶層EP上表面起具有第5深度之p型擴散區域PCH以及從磊晶層EP上表面起具有第4深度之n型擴散區域NS。p型擴散區域PCH具有功率MOSFET之溝道區域之作用，n型擴散區域NS具有功率MOSFET之源極區域之作用。p型擴散區域PCH之第5深度比n型擴散區域NS之第4深度深，p型擴散區域PCH與p型擴散區域PR連接。
而且，在磊晶層EP之上表面側上，從平面上看相鄰溝道TR之間之磊晶層EP上，沿著第1方向(圖1中之x方向)形成有閘極電極GE。閘極電極GE經由閘極絕緣膜GI在磊晶層EP上之閘極用之溝道GTR內形成。
構成源極區域之n型擴散區域NS及構成溝道區域之p型擴散區域PCH位於形成有閘極電極GE之閘極用之溝道GTR兩側之磊晶層EP上。但是，n型擴散區域NS雖然與閘極用之溝道GTR連接而形成，但並不與界定活性區域AC之溝道TR連接。另一方面，p型擴散區域PCH與閘極用之溝道GTR和溝道TR連接而形成。即，從平面上看，在磊晶層EP表面上之閘極電極GE兩側形成有n型擴散區域NS，而其外側形成有p型擴散區域PCH。
在形成於半導體晶片SC之活性部及外周部上之層間絕緣膜LIS上形成有開口部OCa。位於形成於活性部之開口部OCa下方之閘極絕緣膜GI被蝕刻，且在磊晶層EP上表面上露出n型擴散區域NS及p型擴散區域PCH之一部分。
在形成有上述開口部OCa之狀態下，形成有在層間絕緣膜LIS上與n型擴散區域NS及p型擴散區域PCH連接之源極佈線MS，但是，源極佈線MS在磊晶層EP上表面上與n型擴散區域NS及p型擴散區域PCH之一部分連接。
(半導體裝置之製造方法)
下面通過圖31~圖35按步驟順序對第2實施方式中超結結構之功率MOSFET之製造方法進行說明。圖31~圖35係具有超結結構之功率MOSFET之半導體裝置之製造步驟中，將半導體晶片活性部之一部分及外周部之一部分進行放大後之主要部分剖面圖。另外，由於在閘極用之溝道內形成功率MOSFET之閘極電極前之製造步驟(圖19)與第1實施方式相同，所以在此不再重複說明。
接著圖19之後，如圖31所示，將通過光刻技術進行圖形化後之光致抗蝕劑膜作為掩膜，將p型雜質(如硼(B))離子注入到活性部之磊晶層EP中。接下來通過熱處理使上述p型雜質擴散並形成p型擴散區域PCH。上述p型擴散區域PCH成為功率MOSFET之溝道區域。以使從p型擴散區域PCH之磊晶層EP上表面起之深度比從閘極用之溝道GTR之磊晶層EP上表面起之深度淺之方式形成p型擴散區域PCH。
p型擴散區域PCH形成於從閘極用之溝道GTR至溝道TR之間之整個磊晶層EP上。
接下來將通過光刻技術進行圖形化後之光致抗蝕劑膜作為掩膜，將n型雜質(如砷(As))離子注入到活性部及外周部之磊晶層EP中。接下來通過熱處理使上述n型雜質擴散並在活性部中形成n型擴散區域NS，並在外周部中形成n型擴散區域NSG。形成於活性部之n型擴散區域NS成為功率MOSFET之源極區域。以使從n型擴散區域NS之磊晶層EP上表面起之深度比從p型擴散區域PCH之磊晶層EP上表面起之深度淺之方式形成n型擴散區域NS。
另外，活性部之n型擴散區域NS並非形成於從閘極用之溝道GTR到溝道TR之間的整個磊晶層EP上，其雖然與閘極用之溝道GTR連接，但是不與界定活性區域AC之溝道TR連接。因此，從平面上看，在磊晶層EP上表面上，閘極電極GE之兩側形成有n型擴散區域NS，並在外側形成有p型擴散區域PCH。
外周部之n型擴散區域NSG與n型擴散區域NRG連接。
接下來如圖32所示，在磊晶層EP上表面上通過CVD法堆積層間絕緣膜LIS(如氧化矽膜)。
接下來如圖33所示，將通過光刻技術進行圖形化後之光致抗蝕劑膜作為掩膜，在位於溝道TR,TRG上方之層間絕緣膜LIS上形成開口部OCa,OCb。而且，還除去位於開口部OCa下方之閘極絕緣膜GI，以使活性部之n型擴散區域NS(功率MOSFET之源極區域)及p型擴散區域PCH(功率MOSFET之溝道區域)露出。同時還除去位於開口部OCb下方之閘極絕緣膜GI，以使外周部之n型擴散區域NSG露出。
此時，應該注意除去閘極絕緣膜GI時不要使填埋於溝道TR中之絕緣膜IS被蝕刻。由此，便可使填埋於溝道TR中之絕緣膜IS上表面位於比從n型擴散區域NS(功率MOSFET之源極區域)之磊晶層EP上表面起之深度淺之位置上。
另外，雖然圖中未示出，但是還形成有將閘極電極GE與閘極佈線進行連接之接觸孔。
接下來如圖34所示，在包括開口部OCa,OCb之內部及接觸孔內部之層間絕緣膜LIS上，例如通過濺射法堆積鋁(Al)膜AL。
接下來如圖35所示，將通過光刻技術進行圖案化後之光致抗蝕劑膜作為掩膜，對鋁(Al)膜AL進行蝕刻。由此，便可在活性部形成與n型擴散區域NS(功率MOSFET之源極區域)及p型擴散區域PCH(功率MOSFET之溝道區域)電連接之源極佈線MS，以及與閘極電極GE電連接之閘極佈線。另外，還在外周部經由n型擴散區域NSG及n型擴散區域NRG形成與基板SUB電連接之保護環佈線ML。
之後與第1實施方式一樣，形成表面保護膜及接觸佈線等。
如上上述，根據第2實施方式，除了第1實施方式之位置之外，由於無需使界定活性區域AC之溝道TR之側壁與源極佈線MS連接，所 以可抑制因加工偏差等導致之功率MOSFET之特性變化。
(第3實施方式)
第3實施方式中超結結構之功率MOSFET之閘極電極構造與第1實施方式中超結結構之功率MOSFET不同。即，第1實施方式之功率MOSFET中，使用於由填埋在磊晶層形成之槽內之導電膜構成之閘極電極，即所謂溝道型閘極電極，但第3實施方式中功率MOSFET係使用由形成於磊晶層上表面之導電膜構成之閘極電極，即所謂平面型閘極電極。
(半導體裝置)
下面通過圖36對第3實施方式中超結結構之功率MOSFET之結構進行說明。圖36係形成超結結構之功率MOSFET之半導體晶片之活性部及外周部一部分之主要部分剖面圖。
第3實施方式之功率MOSFET中對閘極電極、源極區域及溝道區域之結構進行了說明，由於其他結構跟第1實施方式中之功率MOSFET一樣，所以在此不再進行重複說明。
如圖36所示，磊晶層EP上沿著第1方向(圖1中之x方向)形成有複數個溝道TR，通過填埋於溝道TR內部之絕緣膜IS來界定複數個活性區域AC。
活性區域AC之磊晶層EP之上表面上，經由閘極絕緣膜GI形成有複數個閘極電極GE，從平面上看，所有閘極電極GE成為沿第1方向延伸之條紋圖案。閘極電極GE兩側之磊晶層EP上形成有n型擴散區域NSP，且以圍住上述n型擴散區域NSP之方式形成有p型擴散區域PCHP。n型擴散區域NSP具有功率MOSFET源極區域之作用，p型擴散區域PCHP具有功率MOSFET溝道區域之作用。另外，p型擴散區域PCHP與溝道TR之側壁連接且與形成於磊晶層EP上之p型擴散區域PR連接。
半導體晶片SC之活性部及外周部中，以覆蓋功率MOSFET之方式形成有層間絕緣膜LIS。上述層間絕緣膜LIS上形成有開口部OCa,OCb。位於活性部中開口部OCa下方之溝道TR內之絕緣膜IS之一部分被蝕刻，功率MOSFET之n型擴散區域NSP及p型擴散區域PCHP之一部分從溝道TR側壁露出。另外，位於外周部中開口部OCb下方之溝道TRG內之絕緣膜IS被蝕刻，使保護環之n型擴散區域NSG及p型擴散區域PRG之一部分從溝道TRG側壁露出。
此時，填埋於溝道TR內之絕緣膜IS上表面位於比從n型擴散區域NSP(功率MOSFET之源極區域)之磊晶層EP上表面起之深度更深、但比從p型擴散區域PCHP(功率MOSFET之溝道區域)之磊晶層EP上表面起之深度淺之位置上。
在形成有上述開口部OCa,Ocb之狀態下，在層間絕緣膜LIS上相互隔離形成與活性部之n型擴散區域NSP及p型擴散區域PCHP連接之源極佈線MS、以及與外周部之n型擴散區域NSG及p型擴散區域PRG連接之保護環佈線ML。
形成於活性部上之源極佈線MS與從溝道TR側壁露出之n型擴散區域NSP及p型擴散區域PCHP連接。
如上上述，根據第3實施方式，除了第1實施方式之効果外，由於無需形成閘極用之溝道之步驟，所以半導體裝置之生產性比第1實施方式更高。
(第4實施方式)
第4實施方式中超結結構之功率MOSFET之源極區域及溝道區域之結構與第3實施方式中超結結構之功率MOSFET不同。即，第4實施方式之功率MOSFET中，閘極電極之結構與第3實施方式中之功率MOSFET一樣，即所謂平面型閘極結構，但是，在閘極電極一側之磊晶層上形成源極區域及溝道區域。
(半導體裝置)
下面用圖37對第4實施方式中之超結結構之功率MOSFET之結構進行說明。圖37係形成超結結構之功率MOSFET之半導體晶片活性部一部分及外周部一部分之主要部分剖面圖。
第4實施方式之功率MOSFET中，已對閘極電極、源極區域及溝道區域之結構進行了說明，由於其他結構與第1實施方式中之功率MOSFET一樣，所以在此不再進行重複說明。
圖37係在磊晶層EP上沿著第1方向(圖1中之x方向)形成有複數個溝道TR，且由填埋於溝道TR內部之絕緣膜IS界定複數個活性區域AC。
活性部中相鄰溝道TR之間之磊晶層EP上配置有：在磊晶層EP之厚度方向上形成之n型擴散區域NR、以及在磊晶層EP之厚度方向上形成之p型擴散區域PR。即，相鄰溝道TR之間之磊晶層EP中，從溝道TR一個側壁朝向溝道TR其他側壁之方向上，從平面上看，從溝道TR一個側壁起形成具有第1寬度之n型擴散區域NR，從溝道TR之另一側壁朝向溝道TR之另一側壁之方向上，從平面上看形成有具有第2寬度之p型擴散區域PR。
另外，在活性部之端部中，從位於上述端部上之溝道TR之側壁起朝向外周部之方向上，僅形成有n型擴散區域NRE。與圖37所示之晶片端部為相反側之晶片端中，活性部之端部中，從位於上述端部之溝道TR之側壁起朝向外周部之方向上僅形成有p型擴散區域PR。
另外，外周部之磊晶層EP上形成有溝道TRG，且在溝道TR之內部填埋有絕緣膜IS。從溝道TRG一個側壁朝向活性部之方向上，磊晶層EP中僅形成p型擴散區域PRG，溝道TRG之另一側壁朝向半導體晶片外緣部之方向上，磊晶層EP中僅形成有n型擴散區域NRG。與圖37所示之晶片端為相反側的晶片端中，從溝道TRG一個側壁朝向活性部 之方向上，磊晶層EP中僅形成有n型擴散區域NRG，從溝道TRG另一側壁朝向半導體晶片外緣部之方向上，磊晶層EP中僅形成有p型擴散區域PRG。
而且，在活性區域AC之磊晶層EP之上表面上，經由閘極絕緣膜GI形成有複數個閘極電極GE，從平面上看，所有閘極電極GE為沿著第1方向延伸之條紋圖案。僅在閘極電極GE一側(形成有p型擴散區域PR之一側)之磊晶層EP中形成有n型擴散區域NSP，且以圍住上述n型擴散區域NSP之方式形成有p型擴散區域PCHP。n型擴散區域NSP具有功率MOSFET之源極區域之作用，p型擴散區域PCHP具有功率MOSFET之溝道區域之作用。另外，p型擴散區域PCHP與p型擴散區域PR連接，上述p型擴散區域PR與溝道TR之側壁連接形成於磊晶層EP上。
半導體晶片SC之活性部及外周部上，以覆蓋功率MOSFET之方式形成有層間絕緣膜LIS。上述層間絕緣膜LIS上形成有開口部OCa,OCb。形成於活性部中開口部OCa之開口寬度約為形成有n型擴散區域NSP及p型擴散區域PCHP一側之溝道TR寬度之一半左右。形成於活性部之開口部OCa下方之溝道TR內之絕緣膜IS被部份蝕刻，而且功率MOSFET之n型擴散區域NSP及p型擴散區域PCHP之一部分從溝道TR之一側側壁露出。另外，形成於外周部開口部OCb下方之溝道TRG內之絕緣膜IS被部分蝕刻，保護環之n型擴散區域NSG、n型擴散區域NRG及p型擴散區域PRG之一部分從溝道TRG之側壁露出。
此時，填埋於溝道TR中之絕緣膜IS上表面位於比從n型擴散區域NSP(功率MOSFET之源極區域)之磊晶層EP上表面起之深度更深、且比從p型擴散區域PCHP(功率MOSFET之溝道區域)之磊晶層EP上表面起之深度淺之位置上。
在形成有上述開口部OCa,OCb之狀態下，在層間絕緣膜LIS上相 互隔離形成有與活性部之n型擴散區域NSP及p型擴散區域PCHP連接之源極佈線MS、以及與外周部之n型擴散區域NSG,NRG及p型擴散區域PRG連接之保護環佈線ML。
形成於活性部上之源極佈線MS與從溝道TR之側壁露出之n型擴散區域NSP及p型擴散區域PCHP連接。
如上上述，第4實施方式中除了第1實施方式之位置之外，由於無需形成閘極用之溝道之步驟，因此半導體裝置之生產性比第1實施方式更高。而且，由於僅在閘極電極GE一側之磊晶層EP上形成n型半導體區域NSP及溝道區域PCHP，所以可使形成於磊晶層EP上之n型半導體區域NR之寬度更大，且可降低汲極偏移層之電阻。
另外，第4實施方式中，在具有平面型閘極結構之功率MOSFET中，雖然在閘極電極一側之磊晶層上形成了源極區域及溝道區域，但在具有溝道型閘極結構之功率MOSFET中，也可在閘極電極一側之磊晶層上形成源極區域及溝道區域。
(第5實施方式)
第5實施方式中超結結構之功率MOSFET之複數個閘極電極之延伸方向與第1實施方式中超結結構之功率MOSFET不同。即，第1實施方式中，功率MOSFET中複數個閘極電極從平面上看與界定活性區域之溝道之延伸方向位於同一方向，但第5實施方式之功率MOSFET中，從平面上看，複數個閘極電極與界定活性區域之槽之延伸方向為正交之方式形成。
(半導體裝置)
下面用圖38對第5實施方式中超結結構之功率MOSFET之結構進行說明。圖38係形成超結結構之功率MOSFET之半導體晶片活性部之一部分之透視圖。
第5實施方式之功率MOSFET中，對界定閘極電極及活性區域之 槽之配置情況進行了說明，由於其他方面之結構與第1實施方式中之功率MOSFET相同，所以在此不再進行重複說明。
如圖38所示，在活性部之磊晶層EP上，沿著第1方向(圖38中之x方向)形成有複數個溝道TR，且由填埋在溝道TR內部之絕緣膜IS來界定複數個活性區域。複數個溝道TR為條紋圖案。
另一方面，從平面上看，沿著與第1方向正交之第2方向(圖38中之y方向)形成有複數個閘極電極GE。閘極電極GE經由閘極絕緣膜GI形成於磊晶層EP中閘極用之溝道GTR內。複數個閘極電極GE為條紋圖案。
在形成有閘極電極GE之閘極用之溝道GTR之兩側配置有構成源極區域之n型擴散區域NS及構成溝道區域之p型擴散區域PCH。
如上上述，根據第5實施方式，可無需考慮溝道TR之間距而決定閘極電極GE之間距。溝道TR之間隔係決定汲極耐壓之設計參數，且因作為目標之汲極耐壓不同而使最合適之值不同。另一方面，閘極電極GE之間距係一個影響到功率MOSFET之溝道電阻及閘極電容之設計參數。如想降低溝道電阻時使閘極電極GE之間距變小，如想將閘極電容變小時需將閘極電極GE之間距放大。根據功率MOSFET使用條件之不同而優選不同配置，採用第5實施方式之結構，可在不影響汲極耐壓之情況下決定閘極電極GE之間距，所以可進行更靈活設計。
(第6實施方式)
第6實施方式中，超結結構之功率MOSFET中複數個閘極電極延伸之方向與第3實施方式中超結結構之功率MOSFET不同。即，第3實施方式之功率MOSFET中，複數個閘極電極以與界定活性區域之槽之延伸方向相同之方向延伸，但是第6實施方式之功率MOSFET中，複數個閘極電極以與界定活性區域之槽之延伸方向為正交之方向延伸之方式形成。
(半導體裝置)
下面通過圖39對第6實施方式中超結結構之功率MOSFET之結構進行說明。圖39係形成超結結構之功率MOSFET之半導體晶片活性部之一部分之透視圖。
第6實施方式之功率MOSFET中，對界定閘極電極及活性區域之槽之配置情況進行了說明，此外其他結構與第3實施方式中之功率MOSFET相同，所以在此不再進行重複說明。
如圖39所示，在活性部之磊晶層EP上，沿著第1方向(圖39中之x方向)形成有複數個溝道TR，並由填埋於溝道TR內之絕緣膜IS來界定複數個活性區域。複數個溝道TR為條紋圖案。
另一方面，從平面上看，沿著與第1方向正交之第2方向(圖39中之y方向)形成有複數個閘極電極GE。閘極電極GE經由閘極絕緣膜GI形成於磊晶層EP之上表面上。複數個閘極電極GE為條紋圖案。閘極電極GE兩側之磊晶層EP上形成有具有源極區域功能之n型擴散區域NSP，且以圍住上述n型擴散區域NSP之方式形成具有有溝道區域功能之p型擴散區域PCHP。
如上上述，第6實施方式可獲得與第5實施方式同樣之效果。
(第7實施方式)
第7實施方式之超結結構之功率MOSFET中，複數個閘極電極之延伸方向與第6實施方式中超結結構之功率MOSFET不同。即，第6實施方式之功率MOSFET中，閘極電極兩側之磊晶層上形成有具有源極區域作用之n型擴散區域及具有溝道區域功能之p型擴散區域，但第7實施方式之功率MOSFET中，在閘極電極一側之磊晶層上形成具有源極區域功能之n型擴散區域及具有溝道區域功能之p型擴散區域。
(半導體裝置)
下面通過圖40對第7實施方式中超結結構之功率MOSFET之結構 進行說明。圖40係形成超結結構之功率MOSFET之半導體晶片之活性部一部分之透視圖。
第6實施方式之功率MOSFET中，對具有源極區域功能之n型擴散區域及具有溝道區域功能之p型擴散區域的配置情況進行了說明，此外其他結構與第6實施方式中之功率MOSFET相同，所以在此不再進行重複說明。
如圖40所示，在活性部之磊晶層EP上，沿著第1方向(圖40中之x方向)形成有複數個溝道TR，且經由填埋於溝道TR內部之絕緣膜IS來界定複數個活性區域。複數個溝道TR為條紋圖案。
另一方面，從平面上看，沿著與第1方向正交之第2方向(圖40中之y方向)形成有複數個閘極電極GE。閘極電極GE經由閘極絕緣膜GI形成於磊晶層EP之上表面上。複數個閘極電極GE為條紋圖案。閘極電極GE一側之磊晶層EP上形成有具有源極區域功能之n型擴散區域NSP，且以圍住上述n型擴散區域NSP之方式形成有具有溝道區域功能之p型擴散區域PCHP。
如上上述，第7實施方式中，除了具有與第5實施方式同樣效果之外，還可降低柵汲極間之電容。由此，便可滿足對於高速開關要求之各種用途。
(第8實施方式)
第8實施方式之超結結構之功率MOSFET中，從界定活性區域之槽兩側側壁起在磊晶層上形成具有一定寬度之p型擴散區域之結構方面與第1至第7實施方式中超結結構之功率MOSFET不同。即，第1至第7實施方式中功率MOSFET之上述p型擴散區域都抵達基板，但第8實施方式中功率MOSFET之上述p型擴散區域並未抵達基板。
(半導體裝置)
下面通過圖41及圖42對第8實施方式中超結結構之功率MOSFET 之結構進行說明。圖41係形成第1例超結結構之功率MOSFET之半導體晶片活性部一部分及外周部一部分之主要部分剖面圖。圖42係形成第2例超結結構之功率MOSFET之半導體晶片之活性部一部分及外周部一部分之主要部分剖面圖
第8實施方式之功率MOSFET中，對從界定活性區域之槽之兩側側壁起在磊晶層上形成具有一定寬度之p型擴散區域之結構進行了說明，此外其他方面之結構與第1至第7實施方式中之功率MOSFET相同，所以在此不再進行重複說明。
圖41所示之第1例係在第1實施方式之功率MOSFET中，從p型擴散區域PR之磊晶層EP上表面起之深度比溝道TR之深度淺時之情況，其中，上述p型擴散區域PR形成於磊晶層EP上且從界定活性區域AC之溝道TR之兩側側壁起具有一定寬度。因此，p型擴散區域PR並未抵達基板SUB，且p型擴散區域PR和n型擴散區域NR之連接面積比第1實施方式之功率MOSFET小。
另外，圖42所示之第2例係在第2實施方式之功率MOSFET中，從p型擴散區域PR之磊晶層EP上表面起之深度比溝道TR之深度淺時之情況，其中，上述p型擴散區域PR形成於磊晶層EP上且具且從界定活性區域AC之溝道TR之兩側側壁起具有一定寬度。因此，p型擴散區域PR並未到達基板SUB，且p型擴散區域PR和n型擴散區域NR之連接面積比第2實施方式之功率MOSFET小。
例如在通過圖11及圖12說明之第1實施方式之半導體裝置之製造步驟中，進行p型雜質離子注入時通過調整注入角度便可形成未抵達基板SUB之p型擴散區域PR。
一般來說，超結結構之功率MOSFET與一維結結構之功率MOSFET相比，pn結面積較大，且pn結在無偏壓的狀態下結容量變大。但是，根據第8實施方式，可降低p型擴散區域PR和n型擴散區域 NR之pn結電容。
但是，由於接近汲極(基板SUB)側之部分並非超結結構，所以為了確保汲極耐壓，則有必要降低n型擴散區域NR之雜質濃度，因而導通電阻將上升。因此，第8實施方式中超結結構之功率MOSFET係一種在導通電阻上升時也想降低輸出電容時有效之結構。
以上根據實施方式具體地說明了本案發明人所作之發明，但是本發明並不受到上述實施方式之限定，在不超出其要旨之範圍內能夠進行種種變更，在此無需贅言。
例如，在上述實施方式中，超結結構之功率MOSFET係由n溝道型MOSFET之單位單元結構，但是如果將n型替換為p型，也可為由p溝道型MOSFET之單位單元結構。
AC‧‧‧活性區域
EP‧‧‧磊晶層
GE‧‧‧閘極電極
GI‧‧‧閘極絕緣膜
GTR‧‧‧閘極用之溝道
IS‧‧‧絕緣膜
LIS‧‧‧層間絕緣膜
MD‧‧‧接觸佈線
ML‧‧‧保護環佈線
MS‧‧‧源極佈線
NR‧‧‧n型擴散區域
NRE‧‧‧n型擴散區域
NRG‧‧‧n型擴散區域
NS‧‧‧n型擴散區域(源極區域)
NSG‧‧‧n型擴散區域
OCa‧‧‧開口部
OCb‧‧‧開口部
PCH‧‧‧p型擴散區域
PR‧‧‧p型擴散區域
PRG‧‧‧p型擴散區域
SUB‧‧‧基板
TR‧‧‧溝道
TRG‧‧‧溝道

Claims (13)

  1. 一種半導體裝置，其特徵在於：所述半導體裝置包含形成有功率MOSFET之活性部和形成於所述活性部週邊之外周部；且包含：第1導電型之基板；及形成於上述基板上，且與上述第1導電型不同之第2導電型之磊晶層；且上述活性部具有：形成於上述磊晶層且從上述磊晶層上表面起具有第1深度之複數個第1槽，從平面上看，上述複數個第1槽於第1方向延伸且在第2方向上相互設有第1間隔隔開而形成，其中，上述第2方向從平面上看與上述第1方向正交；填埋於上述第1槽之內部之第1絕緣膜；上述第1導電型之第1擴散區域，其形成於相鄰之上述第1槽之間之上述磊晶層，且在上述第2方向上具有比上述第1間隔小之第1寬度；及上述第2導電型之第2擴散區域，其形成於上述第1槽之側壁和上述第1擴散區域之間之上述磊晶層，且在上述第2方向上具有第2寬度；上述半導體裝置進一步包含：第3槽，其形成於相鄰之上述第1槽之間之上述磊晶層，且從上述磊晶層之上表面起具有第3深度；閘極電極，其在上述第3槽內部介隔閘極絕緣膜而形成；上述第1導電型之源極區域，其形成於上述閘極電極之兩側之上述磊晶層，且從上述磊晶層之上表面起具有比上述第3深度淺 之第4深度；上述第2導電型之溝道(channel)區域，其於上述閘極電極之兩側之上述磊晶層，以圍住上述源極區域之方式形成，且與上述第2擴散區域連接；及源極電極，其與上述源極區域及上述溝道區域電性連接；且填埋於上述第1槽內部之上述第1絕緣膜之上表面係位於比上述源極區域和上述溝道區域之界面更深之位置上；上述源極電極在上述第1槽之側壁上與上述源極區域及上述溝道區域連接。
  2. 如申請專利範圍第1項所記載之半導體裝置，其中上述第2擴散區域形成於上述第1槽之兩個側壁側之上述磊晶層上。
  3. 一種半導體裝置，其特徵在於：所述半導體裝置包含形成有功率MOSFET之活性部和形成於所述活性部週邊之外周部；且包含：第1導電型之基板；及形成於上述基板上，且與上述第1導電型不同之第2導電型之磊晶層；且上述活性部具有：形成於上述磊晶層且從上述磊晶層上表面起具有第1深度之複數個第1槽，從平面上看，上述複數個第1槽於第1方向延伸且在第2方向上相互設有第1間隔隔開而形成，其中，上述第2方向從平面上看與上述第1方向正交；填埋於上述第1槽之內部之第1絕緣膜；上述第1導電型之第1擴散區域，其形成於相鄰之上述第1槽之間之上述磊晶層，且在上述第2方向上具有比上述第1間隔小之 第1寬度；及上述第2導電型之第2擴散區域，其形成於上述第1槽之側壁和上述第1擴散區域之間之上述磊晶層，且在上述第2方向上具有第2寬度；上述半導體裝置進一步包含：第3槽，其形成於相鄰之上述第1槽之間之上述磊晶層，且從上述磊晶層之上表面起具有第3深度；閘極電極，其在上述第3槽內部介隔閘極絕緣膜而形成；上述第1導電型之源極區域，其形成於上述閘極電極之一側之上述磊晶層，且從上述磊晶層之上表面起具有比上述第3深度淺之第4深度；上述第2導電型之溝道區域，其於上述閘極電極之一側之上述磊晶層，以圍住上述源極區域之方式形成，且與上述第2擴散區域連接；及與上述源極區域及上述溝道區域電性連接之源極電極；且填埋於上述第1槽內部之上述第1絕緣膜之上表面係位於比上述源極區域和上述溝道區域之界面更深之位置上；上述源極電極在上述第1槽之側壁與上述源極區域及上述溝道區域連接。
  4. 如申請專利範圍第3項所記載之半導體裝置，其中上述第2擴散區域僅形成於上述第1槽之一個側壁之上述磊晶層上。
  5. 如申請專利範圍第1項或第3項所記載之半導體裝置，其中上述第1擴散區域由上述第1導電型之雜質離子形成，且上述第1導電型之雜質離子係從上述第1槽之側壁藉由傾斜離子注入法來導入； 上述第2擴散區域由上述第2導電型之雜質離子形成，且上述第2導電型之雜質離子係從上述第1槽之側壁藉由傾斜離子注入法來導入。
  6. 如申請專利範圍第1項或第3項所記載之半導體裝置，其中更進一步包含：保護環(guard ring)佈線，其在上述外周部之上述磊晶層上，從平面上看以包圍上述活性部之方式形成；且上述保護環佈線經由形成於上述外周部之上述磊晶層之第3擴散區域而與上述基板電連接。
  7. 如申請專利範圍第6項所記載之半導體裝置，其中更進一步包含：形成於上述保護環佈線下方之上述磊晶層，且從上述磊晶層之上表面起具有第2深度的第2槽；及填埋於上述第2槽內部之第2絕緣膜；且上述第2槽之靠近半導體晶片之角部的部分從平面上看具有第1曲率半徑。
  8. 如申請專利範圍第1項或第3項所記載之半導體裝置，其中上述第1槽之底部位於上述基板內部。
  9. 如申請專利範圍第1項或第3項所記載之半導體裝置，其中從上述第2擴散區域之上述磊晶層的上表面起之深度係比上述第1槽之上述第1深度淺。
  10. 如申請專利範圍第1項或第3項所記載之半導體裝置，其中進一步包含：形成於相鄰之上述第1槽之間，且從平面上看於上述第1方向延伸之閘極電極。
  11. 如申請專利範圍第1項或第3項所記載之半導體裝置，其中進一 步包含：從平面上看於上述第2方向延伸之閘極電極。
  12. 如申請專利範圍第1項或第3項所記載之半導體裝置，其中在填埋於上述第1槽內部之上述第1絕緣膜，形成有空孔。
  13. 一種半導體裝置之製造方法，其特徵在於：其係製造具有形成有功率MOSFET之活性部、及形成於上述活性部週邊之外周部之上述半導體裝置者；且上述製造方法包括如下步驟：步驟(a)，即在第1導電型之基板上形成與上述第1導電型不同之第2導電型之磊晶層之步驟；步驟(b)，即在上述活性部之上述磊晶層，形成複數個第1槽之步驟，上述第1槽從平面上看於第1方向延伸，且在第2方向上相互設有第1間隔，而且從上述磊晶層之上表面起具有第1深度，其中，上述第2方向從平面上看與第1方向正交；步驟(c)，即在步驟(b)之後，從上述第1槽之側壁向上述磊晶層傾斜注入上述第1導電型之第1雜質離子之離子注入步驟；步驟(d)，即在步驟(c)之後，進行熱處理，以使上述第1雜質離子在相鄰之上述第1槽之間之上述磊晶層全體擴散之步驟；步驟(e)，即在步驟(d)之後，從上述第1槽之側壁向上述磊晶層將上述第2導電型之第2雜質離子進行傾斜離子注入之步驟；步驟(f)，即在步驟(e)之後，進行熱處理，以不擴及到相鄰之上述第1槽之間之上述磊晶層全體之方式使上述第2雜質離子擴散之步驟；步驟(g)，即在步驟(f)之後，在上述第1槽內部填埋第1絕緣膜之步驟；步驟(h)，即在步驟(g)之後，於上述磊晶層形成上述第2導電型 之溝道區域；步驟(i)，即在步驟(h)之後，於上述磊晶層形成具有較上述溝道區域淺的深度的上述第1導電型之源極區域；及步驟(j)，即在步驟(i)之後，將上述第1絕緣膜的一部分除去至比上述源極區域與上述溝道區域之界面深的位置。
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6514519B2 (ja) * 2015-02-16 2019-05-15 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP6656897B2 (ja) * 2015-11-20 2020-03-04 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6622611B2 (ja) * 2016-02-10 2019-12-18 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
US9620585B1 (en) * 2016-07-08 2017-04-11 Semiconductor Components Industries, Llc Termination for a stacked-gate super-junction MOSFET
JP6649197B2 (ja) 2016-07-14 2020-02-19 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
DE102017115412A1 (de) 2016-07-14 2018-01-18 Infineon Technologies Austria Ag Verfahren zur Herstellung eines Supberjunctionbauelements
JP6850659B2 (ja) * 2017-03-31 2021-03-31 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US10236342B2 (en) 2017-04-07 2019-03-19 Semiconductor Components Industries, Llc Electronic device including a termination structure
JP6781667B2 (ja) 2017-06-08 2020-11-04 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6925197B2 (ja) 2017-08-07 2021-08-25 ルネサスエレクトロニクス株式会社 半導体装置
CN107731733B (zh) * 2017-11-06 2019-12-10 上海华虹宏力半导体制造有限公司 沟槽外延的填充方法
DE102018108178A1 (de) * 2018-04-06 2019-10-10 Infineon Technologies Ag Halbleiterbauelement mit Grabenstruktur und Herstellungsverfahren
DE102018130444A1 (de) * 2018-11-30 2020-06-04 Infineon Technologies Austria Ag Verfahren zum Herstellen eines Superjunction-Transistorbauelements
DE102018132435B4 (de) * 2018-12-17 2021-01-21 Infineon Technologies Austria Ag Verfahren zum Herstellen eines Superjunction-Transistorbauelements
JP2021111752A (ja) 2020-01-15 2021-08-02 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
CN111540727B (zh) * 2020-03-28 2023-05-02 电子科技大学 降低小尺寸控制栅结构栅电阻的金属布线方法
JP7417497B2 (ja) * 2020-09-11 2024-01-18 株式会社東芝 半導体装置及びその製造方法
CN112289684B (zh) * 2020-10-28 2023-06-30 上海华虹宏力半导体制造有限公司 功率器件的制作方法及器件
US12113115B2 (en) 2021-02-09 2024-10-08 Taiwan Semiconductor Manufacturing Company Limited Thin film transistor including a compositionally-graded gate dielectric and methods for forming the same

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW398070B (en) * 1998-07-23 2000-07-11 Mitsubishi Electric Corp Semiconductor device and method for manufacturing the same
CN1405897A (zh) * 2001-06-11 2003-03-26 株式会社东芝 具有resurf层的功率用半导体器件
TW200531281A (en) * 2003-12-19 2005-09-16 Third Dimension 3D Sc Inc A method for manufacturing a superjunction device with wide mesas
US20100155819A1 (en) * 2008-12-22 2010-06-24 Ogoshi Masayuki Method of fabricating semiconductor device and semiconductor device
US20100176443A1 (en) * 2007-06-15 2010-07-15 Rohm Co., Ltd. Semiconductor Device

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3938964B2 (ja) * 1997-02-10 2007-06-27 三菱電機株式会社 高耐圧半導体装置およびその製造方法
JP4088033B2 (ja) * 2000-11-27 2008-05-21 株式会社東芝 半導体装置
JP4212288B2 (ja) * 2002-04-01 2009-01-21 株式会社東芝 半導体装置およびその製造方法
KR20070038945A (ko) 2003-12-19 2007-04-11 써드 디멘존 세미컨덕터, 인코포레이티드 수퍼 접합 장치의 제조 방법
TWI401749B (zh) 2004-12-27 2013-07-11 Third Dimension 3D Sc Inc 用於高電壓超接面終止之方法
KR20080028858A (ko) * 2005-04-22 2008-04-02 아이스모스 테크날러지 코포레이션 산화물 라인드 트렌치를 갖는 슈퍼 접합 장치 및 그 제조방법
JP2007035841A (ja) * 2005-07-26 2007-02-08 Toshiba Corp 半導体装置
US7723172B2 (en) * 2007-04-23 2010-05-25 Icemos Technology Ltd. Methods for manufacturing a trench type semiconductor device having a thermally sensitive refill material
US8580651B2 (en) * 2007-04-23 2013-11-12 Icemos Technology Ltd. Methods for manufacturing a trench type semiconductor device having a thermally sensitive refill material
US20090085148A1 (en) 2007-09-28 2009-04-02 Icemos Technology Corporation Multi-directional trenching of a plurality of dies in manufacturing superjunction devices
US7633121B2 (en) * 2007-10-31 2009-12-15 Force-Mos Technology Corp. Trench MOSFET with implanted drift region
CN101783346B (zh) * 2009-01-21 2012-04-18 万国半导体有限公司 带有屏蔽栅极沟道的电荷平衡器件
US7910486B2 (en) * 2009-06-12 2011-03-22 Alpha & Omega Semiconductor, Inc. Method for forming nanotube semiconductor devices
US8779510B2 (en) * 2010-06-01 2014-07-15 Alpha And Omega Semiconductor Incorporated Semiconductor power devices manufactured with self-aligned processes and more reliable electrical contacts
TWI446521B (zh) * 2011-04-21 2014-07-21 Anpec Electronics Corp 功率元件之耐壓終止結構

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW398070B (en) * 1998-07-23 2000-07-11 Mitsubishi Electric Corp Semiconductor device and method for manufacturing the same
CN1405897A (zh) * 2001-06-11 2003-03-26 株式会社东芝 具有resurf层的功率用半导体器件
TW200531281A (en) * 2003-12-19 2005-09-16 Third Dimension 3D Sc Inc A method for manufacturing a superjunction device with wide mesas
US20100176443A1 (en) * 2007-06-15 2010-07-15 Rohm Co., Ltd. Semiconductor Device
US20100155819A1 (en) * 2008-12-22 2010-06-24 Ogoshi Masayuki Method of fabricating semiconductor device and semiconductor device

Also Published As

Publication number Publication date
US20160079352A1 (en) 2016-03-17
JP6063280B2 (ja) 2017-01-18
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CN103972291A (zh) 2014-08-06
CN103972291B (zh) 2018-07-31
TW201432913A (zh) 2014-08-16
US9397156B2 (en) 2016-07-19
US20140217496A1 (en) 2014-08-07
JP2014154596A (ja) 2014-08-25

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