DE69839043T2 - Halblerteranordnung und verfahren zur herstellung - Google Patents
Halblerteranordnung und verfahren zur herstellung Download PDFInfo
- Publication number
- DE69839043T2 DE69839043T2 DE69839043T DE69839043T DE69839043T2 DE 69839043 T2 DE69839043 T2 DE 69839043T2 DE 69839043 T DE69839043 T DE 69839043T DE 69839043 T DE69839043 T DE 69839043T DE 69839043 T2 DE69839043 T2 DE 69839043T2
- Authority
- DE
- Germany
- Prior art keywords
- layer
- insulating layer
- electrically insulating
- metal
- track
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 7
- 229910052751 metal Inorganic materials 0.000 claims description 47
- 239000002184 metal Substances 0.000 claims description 47
- 239000004065 semiconductor Substances 0.000 claims description 47
- 230000004888 barrier function Effects 0.000 claims description 35
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 25
- 229910052802 copper Inorganic materials 0.000 claims description 25
- 239000010949 copper Substances 0.000 claims description 25
- 238000009792 diffusion process Methods 0.000 claims description 24
- 239000004020 conductor Substances 0.000 claims description 20
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 18
- 229910052782 aluminium Inorganic materials 0.000 claims description 14
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 14
- 239000000377 silicon dioxide Substances 0.000 claims description 9
- 235000012239 silicon dioxide Nutrition 0.000 claims description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 4
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 claims description 4
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 4
- 229910052737 gold Inorganic materials 0.000 claims description 4
- 239000010931 gold Substances 0.000 claims description 4
- 229910052710 silicon Inorganic materials 0.000 claims description 4
- 239000010703 silicon Substances 0.000 claims description 4
- 229910052709 silver Inorganic materials 0.000 claims description 4
- 239000004332 silver Substances 0.000 claims description 4
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 3
- 150000004767 nitrides Chemical class 0.000 claims description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-M Fluoride anion Chemical compound [F-] KRHYYFGTRYWZRS-UHFFFAOYSA-M 0.000 claims description 2
- 229910045601 alloy Inorganic materials 0.000 claims description 2
- 239000000956 alloy Substances 0.000 claims description 2
- 239000000463 material Substances 0.000 description 15
- 238000000034 method Methods 0.000 description 9
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- 230000002411 adverse Effects 0.000 description 3
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 150000002739 metals Chemical class 0.000 description 3
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 3
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 238000011109 contamination Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 2
- 229920003002 synthetic resin Polymers 0.000 description 2
- 239000000057 synthetic resin Substances 0.000 description 2
- 229910052580 B4C Inorganic materials 0.000 description 1
- 229910052582 BN Inorganic materials 0.000 description 1
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- 229920002472 Starch Polymers 0.000 description 1
- 239000004809 Teflon Substances 0.000 description 1
- 229920006362 Teflon® Polymers 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 239000004411 aluminium Substances 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- INAHAJYZKVIDIZ-UHFFFAOYSA-N boron carbide Chemical compound B12B3B4C32B41 INAHAJYZKVIDIZ-UHFFFAOYSA-N 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 239000002800 charge carrier Substances 0.000 description 1
- MPTQRFCYZCXJFQ-UHFFFAOYSA-L copper(II) chloride dihydrate Chemical compound O.O.[Cl-].[Cl-].[Cu+2] MPTQRFCYZCXJFQ-UHFFFAOYSA-L 0.000 description 1
- 239000012777 electrically insulating material Substances 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 150000002222 fluorine compounds Chemical class 0.000 description 1
- -1 for example Chemical compound 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 150000001247 metal acetylides Chemical class 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 239000012811 non-conductive material Substances 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 235000019698 starch Nutrition 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28537—Deposition of Schottky electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
- H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/5329—Insulating materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/5329—Insulating materials
- H01L23/53295—Stacked insulating layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
- H01L29/452—Ohmic electrodes on AIII-BV compounds
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3011—Impedance
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
- Die Erfindung betrifft eine Halbleiteranordnung, umfassend einen Halbleiterkörper, der mindestens ein aktives Element mit einem pn-Übergang einschließt, wobei die Oberfläche des Halbleiterkörpers mit einer elektrisch isolierenden Schicht ausgestattet ist, auf der sich eine Leiterbahn befindet, die aus einem Metall gefertigt ist, das einen geringeren spezifischen elektrischen Widerstand als Aluminium hat, wobei die elektrisch isolierende Schicht mit einer Öffnung ausgestattet ist, die ein Metall enthält, das die Leiterbahn elektrisch an das aktive Element oder an eine Aluminiumleiterbahn anschließt, wobei die Wände und der Boden besagter Öffnung mit einer elektrisch leitenden Schicht ausgestattet sind, die eine Diffusionssperrschicht für das Metall bildet. Die Erfindung betrifft ebenfalls ein einfaches Verfahren zur Herstellung einer solchen Anordnung.
- Eine solche Anordnung ist zum Beispiel ein IC (= integrierter Schaltkreis). Die in aufeinander folgenden Generationen eines solchen IC verwendeten aktiven Elemente werden immer kleiner. In diesem Zusammenhang werden auch die Leiterbahnen, die für den Stromanschluss der Elemente verantwortlich sind, immer kleiner. Falls sehr kleine Leiterbahnen aus Aluminium gefertigt werden, wird der Widerstand der Leiterbahnen zu hoch. Daraus ergibt sich die Notwendigkeit der Herstellung der Leiterbahnen aus einem Metall mit einem besseren spezifischen elektrischen Widerstand, zum Beispiel Kupfer, Silber oder Gold.
- Eine solche Anordnung ist aus der am 2. Januar 1997 veröffentlichten
EP 0.751.566 bekannt. Dieses Patentdokument zeigt einen IC, der eine Kupferleiterbahn auf einer elektrisch isolierenden Schicht umfasst, wobei die Leiterbahn über eine ebenfalls mit Kupfer gefüllte Öffnung in der Isolierschicht an eine darunter liegende Aluminiumleiterbahn angeschlossen ist. Die Seitenwände und der Boden der Öffnung sind mit einer elektrisch leitenden Schicht ausgestattet, die Tantalnitrid umfasst und eine Diffusionssperrschicht für das Kupfer bildet. Auch ist die Kupferleiterbahn von einer solchen Schicht umgeben. - Ein Nachteil der bekannten Anordnung besteht darin, dass die elektrisch leitende Schicht, die als Diffusionssperrschicht für Kupfer dient, den Widerstand einer Leiterbahn oder eines Anschlusses nachteilig beeinflusst. Das Material einer solchen Sperrschicht hat einen höheren spezifischen elektrischen Widerstand als zum Beispiel Kupfer, und die Sperrschicht muss eine ausreichende Stärke haben, falls sie als Diffusionssperrschicht dienen soll. Außerdem kann eine unerwünschte Wechselwirkung zwischen dem Material der Sperrschicht und beispielsweise Kupfer auftreten. Ferner werden die Auswirkungen dieser Nachteile mit zunehmender Verkleinerung der Leiterbahnen relativ groß. Auch ist die Herstellung einer solchen Anordnung relativ kompliziert.
- Daher ist es eine Aufgabe der Erfindung, eine Anordnung der im einleitenden Absatz erwähnten Art bereitzustellen, die die oben erwähnten Nachteile nicht aufweist und sehr kleine Leiterbahnen, zum Beispiel aus Kupfer, umfasst und leicht hergestellt werden kann.
- Zur Lösung dieser Aufgabe ist eine Anordnung der im einleitenden Absatz erwähnten Art erfindungsgemäß dadurch gekennzeichnet, dass die elektrisch isolierende Schicht eine Teilschicht umfasst, die eine Diffusionssperrschicht für das Metall bildet und sich, außerhalb der Öffnung, über die gesamte Oberfläche des Halbleiterkörpers erstreckt, und wobei die Teilschicht nicht direkt an die Leiterbahn angrenzt.
- Die Erfindung basiert auf der überraschenden Erkenntnis, dass in dem Fall, dass eine Diffusionssperrschicht nicht direkt an die Leiterbahn angrenzt, die Bereitstellung besagter Diffusionssperrschicht keine Folgen für die Abmessungen und die Herstellung einer Leiterbahn hat, und dass in einem solchen Fall die Sperrschicht auch ein elektrisch nicht leitendes Material umfassen kann. Durch die Bereitstellung der Isolierschicht auf der gesamten Oberfläche des Halbleiterkörpers mit einer Teilschicht, die eine Sperrschicht für die Diffusion von zum Beispiel Kupfer bildet, wird ausgeschlossen, dass Kupfer aus einer Leiterbahn den Halbleiterkörper durchdringen kann, und somit wird ausgeschlossen, dass zum Beispiel Kupfer die Lebensdauer von Ladungsträgern in den aktiven Elementen nachteilig beeinflussen kann. Da die Teilschicht an die in der Öffnung vorhandene elektrisch leitende Sperrschicht angrenzt, ist der gesamte Halbleiterkörper gegen das Metall abgeschirmt. Aufgrund des elektrisch isolierenden Charakters der Teilschicht führt das zu keinen elektrischen Problemen, wie zum Beispiel Kurzschlüsse. Folglich müssen in einer erfindungsgemäßen Anordnung die Leiterbahnen nicht mit einer Abschirmung, die eine Sperrschicht für das Metall bildet, ausgestattet sein. Falls die Leiterbahnen mit einer Abschirmung ausgestattet sind, kann diese für andere Funktionen verwendet werden, zum Beispiel, falls es not wendig ist, für die Gewährleistung einer guten Adhäsion zwischen dem Metall und dem angrenzenden Isoliermaterial und, falls es notwendig ist, für den Schutz der Leiterbahn gegen Verunreinigungen. Solche Funktionen können eine geringere Stärke des Materials oder ein anderes Material erfordern als die Funktion der Diffusionssperrschicht für ein Metall wie Kupfer. Es kommt auch zu einer einfacheren Optimierung solcher Funktionen, da sie unabhängig von der Metall-Sperrschicht-Funktion erfüllt werden. Der wichtigste Vorteil besteht in diesem Zusammenhang darin, dass der Widerstand der Leiterbahnen eines Metalls wie Kupfer sehr gering sein kann, selbst wenn die Abmessungen der Leiterbahnen sehr gering sind. Außerdem ist die Herstellung einer solchen Anordnung relativ einfach.
- In einer sehr vorteilhaften Ausführungsform einer erfindungsgemäßen Anordnung ist die Leiterbahn mit einer weiteren elektrisch isolierenden Schicht bedeckt, auf der sich eine weitere Leiterbahn befindet, die aus dem gleichen Metall wie die erste Leiterbahn gefertigt ist. Da auch die weitere Leiterbahn nicht von einer Abschirmung, die als Diffusionssperrschicht für das Metall dient, umgeben sein muss, wird die vorliegende Erfindung noch vorteilhafter.
- In einer bevorzugten Ausführungsform eines erfindungsgemäßen Verfahrens befindet sich die als Sperrschicht dienende Teilschicht innerhalb der elektrisch isolierenden Schicht. Da eine elektrisch isolierende Schicht, die als Diffusionssperrschicht für ein Metall wirken kann, eine hohe relative Dielektrizitätskonstante hat, ist es im Interesse eines guten, d. h., schnellen, Funktionierens der Anordnung wünschenswert, dass eine solche kapazitätssteigernde Schicht so weit wie möglich von darüber und darunter liegenden Leiterbahnen oder von darunter liegenden aktiven Elementen entfernt wird. Das wird dadurch erreicht, dass die Teilschicht innerhalb der elektrisch isolierenden Schicht, vorzugsweise ungefähr in der Mitte besagter Schicht, angeordnet wird.
- Metalle mit einem (viel) geringeren spezifischen elektrischen Widerstand als Aluminium sind zum Beispiel Kupfer, Silber oder Gold oder eine Legierung eines oder mehrerer dieser Metalle. Sehr gut geeignete elektrisch isolierende Materialien, die auch eine gute Diffusionssperrschicht für besagte Metalle bilden, sind Oxide, Nitride, Fluoride oder Karbide. So kann zum Beispiel die Teilschicht vorteilhaft Aluminiumoxid oder Magnesi umoxid umfassen. Geeignete Nitride sind Aluminium- oder Bornitride. Siliziumkarbid oder Borkarbid können ebenfalls verwendet werden.
- Die Erfindung betrifft ferner ein Verfahren zur Herstellung einer Halbleiteranordnung, umfassend folgende Schritte:
- – Bereitstellen eines Halbleiterkörpers, der mindestens ein aktives Element mit einem pn-Übergang einschließt;
- – Ausstatten der Oberfläche des Halbleiterkörpers mit einer elektrisch isolierenden Schicht;
- – Ausbilden einer Leiterbahn auf der elektrisch isolierenden Schicht, wobei die Leiterbahn aus einem Metall gebildet wird, das einen geringeren spezifischen elektrischen Widerstand als Aluminium hat;
- – Ausstatten der elektrisch isolierenden Schicht mit einer Öffnung;
- – Ausstatten der Seitenwände und des Bodens der Öffnung mit einer elektrisch leitenden Schicht, die eine Diffusionssperrschicht für das Metall der Leiterbahn bildet; und
- – Ausstatten besagter Öffnung auch mit einem Metall, das die Leiterbahn elektrisch an das aktive Element oder an eine Aluminiumleiterbahn anschließt.
- Das erfindungsgemäße Verfahren ist dadurch gekennzeichnet, dass die elektrisch isolierende Schicht mit einer Teilschicht ausgestattet wird, die eine Diffusionssperrschicht für das Metall der Leiterbahn bildet und sich, außerhalb der Öffnung, über die gesamte Oberfläche des Halbleiterkörpers erstreckt, und wobei die Teilschicht so bereitgestellt wird, dass sie nicht direkt an die Leiterbahn angrenzt. Ein solches Verfahren macht es möglich, dass eine erfindungsgemäße Halbleiteranordnung auf einfache Weise erlangt wird.
- Diese und andere Aspekte der Erfindung werden aus den im Folgenden beschriebenen Ausführungsformen ersichtlich und unter Bezugnahme auf diese erklärt.
- In der Zeichnung ist
1 eine schematische Querschnittsansicht in rechten Winkeln zu der Richtung der Stärke einer erfindungsgemäßen Halbleiteranordnung. - Die Figur ist nicht maßstäblich gezeichnet und insbesondere die Abmessungen in der Richtung der Stärke sind im Interesse der Klarheit stark übertrieben dargestellt. Wann immer es möglich ist, beziehen sich gleiche Bezugszeichen auf gleiche Bereiche, und wann immer es möglich ist, sind Bereiche des gleichen Typs der spezifischen elektrischen Leitfähigkeit durch die gleiche Schraffur angegeben.
-
1 ist eine schematische Querschnittsansicht in rechten Winkeln zu der Richtung der Stärke einer erfindungsgemäßen Halbleiteranordnung, die in diesem Fall ein IC ist. Die Anordnung umfasst einen Halbleiterkörper10 , der ein aktives Element1 mit einem pn-Übergang zwischen zwei Halbleiterbereichen1A ,1B mit entgegengesetzter spezifischer elektrischer Leitfähigkeit hat. Der Halbleiterkörper10 , der in diesem Fall Silizium umfasst, ist mit einer in diesem Fall Siliziumdioxid umfassenden elektrisch isolierenden Schicht2 ausgestattet, in der eine Öffnung4 an der Position des Halbleiterbereiches1A ausgebildet ist. Die Isolierschicht2 ist mit Leiterbahnen3 aus einem Metall3 , das in diesem Beispiel Kupfer ist, ausgestattet. Auch ist die Öffnung4 mit einem Metall5 ausgestattet, das in diesem Beispiel Wolfram umfasst. Der Boden und die Seitenwände der Öffnung4 sind mit einer 5 nm starken elektrisch leitenden Schicht6 , die in diesem Beispiel Titannitrid umfasst, beschichtet, die eine Diffusionssperrschicht für das Metall3 bildet. Auf diese Weise wird ausgeschlossen, dass das Metall3 den Halbleiterbereich1A über die Öffnung4 durchdringen kann. Ein Metall3 , zum Beispiel Kupfer, beeinflusst die Lebensdauer von Ladungsträgern in einem Material wie Silizium nachteilig, was unerwünscht ist. - Erfindungsgemäß umfasst die Isolierschicht
2 eine Teilschicht2A , die eine Sperrschicht für das Metall3 bildet und sich, außerhalb der Öffnung4 , über die gesamte Oberfläche des Halbleiterkörpers10 erstreckt. Mittels einer solchen elektrisch isolierenden Diffusionssperrschicht wird ausgeschlossen, dass das Metall3 das Halbleitermaterial des Halbleiterkörpers10 an einer Position außerhalb der Öffnung4 durchdringt. Zusammen mit der elektrisch leitenden Sperrschicht6 wird eine ununterbrochene Sperrschicht für das Metall3 gebildet. Daraus ergibt sich, dass die Leiterbahnen3 nicht mit einer Abschirmung, die eine Diffusionssperrschicht für das Metall3 bildet, ausgestattet sein müssen. Dadurch wird es möglich, dass die Leiterbahnen3 mit einem ausreichend geringen Widerstand ausgestattet werden, selbst wenn ihr Querschnitt sehr gering ist. Falls es wünschenswert ist, können die Leiterbahnen3 mit einer sehr dünnen Schicht ausgestattet werden, die die Adhäsion zu umgebenden Materialien verstärkt oder dem Eindringen von Verunreinigungen aus diesen Materialien in die Leiterbahnen3 entgegenwirkt. - Eine erfindungsgemäß geeignete Teilschicht
2A umfasst zum Beispiel ein Oxid, ein Fluorid oder ein Karbid. Abgesehen davon, dass sie elektrisch isolierend sind, bilden diese Materialien auch hervorragende Diffusionssperrschichten für ein Metall3 , zum Beispiel Kupfer. In diesem Beispiel umfasst die Teilschicht2A Aluminiumoxid. Außerdem kann ein solches Material leicht mittels Techniken bereitgestellt werden, die in der Halbleitertechnologie üblich sind, zum Beispiel mittels Sputtern. Eine geeignete Stärke der Teilschicht2A ist in diesem Fall zum Beispiel 5 bis 200 nm. In diesem Beispiel beträgt die Stärke der Teilschicht2A 100 nm. Das Positionieren der Teilschicht2A ungefähr in der Mitte der elektrisch isolierenden Schicht2 hat den bedeutenden zusätzlichen Vorteil, dass kapazitive Effekte, die die Geschwindigkeit der Anordnung nachteilig beeinflussen, so gering wie möglich sind, da eine elektrisch isolierende Teilschicht2A , die eine gute Diffusionssperrschicht für Kupfer bildet, im Allgemeinen eine relativ hohe relative Dielektrizitätskonstante in Bezug auf beispielsweise Siliziumdioxid hat. Besagte kapazitive Effekte sind minimal, was sich aus der Tatsache ergibt, dass diese Teilschicht2A so fern wie möglich von den aktiven Elementen1 einerseits und den Leiterbahnen3 andererseits angeordnet ist. - Die Leiterbahnen
3 befinden sich in einer anderen elektrisch isolierenden Schicht11 , die in diesem Beispiel aus Siliziumdioxid gefertigt ist. Diese Isolierschicht ist mit einer weiteren elektrisch isolierenden Schicht7 aus Siliziumdioxid ausgestattet, die weitere Leiterbahnen8 trägt, die ebenfalls Kupfer umfassen. Die Beobachtungen, die weiter oben in Bezug auf die Leiterbahnen3 gemacht wurden, treffen auch auf diese weiteren Leiterbahnen8 zu. Die Erfindung wird mit zunehmender Anzahl von gestapelten oder nicht gestapelten Leiterbahnen immer vorteilhafter. Die weiteren Leiterbahnen8 befinden sich in noch einer anderen elektrisch isolierenden Schicht12 , die in diesem Fall ebenfalls Siliziumdioxid umfasst. In diesem Beispiel ist der Stapel der Leiterbahnen3 ,8 mit einer elektrisch isolierenden obersten Schicht13 aus Siliziumnitrid ausgestattet. - Die Teile der elektrisch isolierenden Schicht
2 , die sich unterhalb und oberhalb der Teilschicht2A befinden, haben in diesem Beispiel eine Stärke, die zwischen 100 und 300 nm liegt. In diesem Beispiel beträgt die Stärke 200 nm. Die Abmessungen der Öffnung4 betragen 0,5 μm × 0,2 μm. Der Querschnitt der Leiterbahnen3 ,8 ist im Wesentlichen quadratisch und die Querschnittsmaße betragen 0,4 × 0,5 μm2. Das ist auch die Stärke der anderen elektrisch isolierenden Schichten11 ,12 . Die weitere elektrisch isolierende Schicht7 hat eine Stärke von 0,5 μm und die Stärke der obersten Schicht13 beträgt 1 μm. - Die Anordnung gemäß diesem Beispiel wird auf folgende Weise unter Verwendung eines erfindungsgemäßen Verfahrens hergestellt: Zur Herstellung eines Halbleiterkörpers
10 (siehe1 ) wird ein Siliziumsubstrat verwendet, in dem oder auf dem u. a. Halbleiterbereiche1A ,1B mit entgegengesetzter spezifischer elektrischer Leitfähigkeit als Teile eines aktiven Elements1 gebildet werden. Die Oberfläche des Halbleiterkörpers10 wird mit einer elektrisch isolierenden Schicht2 ausgestattet, die nacheinander eine erste Schicht2 aus Siliziumdioxid, eine Teilschicht2A aus Aluminiumoxid und eine zweite Schicht2 aus Siliziumdioxid umfasst. Eine Öffnung4 wird in besagter Schicht an der Position des Halbleiterbereiches1A mittels Photolithographie und Ätzen gebildet. Der Boden und die Seitenwände besagter Öffnung werden mit einer dünnen leitenden Schicht6 aus Titannitrid ausgestattet und die Öffnung4 wird mit einem Metall5 gefüllt, das in diesem Beispiel Wolfram ist. In diesem Fall wird das wie folgt durchgeführt: Die dünne Schicht6 wird auf die gesamte Oberfläche des Halbleiterkörpers10 mittels CVD (= chemische Gasphasenabscheidung) aufgebracht. Anschließend wird die gesamte Oberfläche des Halbleiterkörpers10 , ebenfalls mittels CVD, mit einer stärkeren Schicht5 aus Wolfram ausgestattet, wodurch die Öffnung4 vollständig ausgefüllt wird. Schließlich wird die resultierende Struktur wieder eingeebnet, in diesem Fall mittels CMP (= chemisch-mechanisches Polieren). In diesem Prozess werden die Abschnitte der dünnen Schicht6 und der stärkeren Schicht5 , die sich außerhalb der Öffnung4 befinden, wieder entfernt. - Anschließend wird die Isolierschicht
2 mit einer weiteren Isolierschicht11 ausgestattet, in der Vertiefungen an der Position der zu bildenden Leiterbahnen3 gebildet werden. In diesem Beispiel werden die Leiterbahnen gebildet, indem mittels PVD (= Plasmadampfabscheidung) auf die gesamte Oberfläche des Halbleiterkörpers Kupfer aufgebracht wird. Danach wird die Struktur mittels CMP wieder eingeebnet, wodurch das Kupfer von der Isolierschicht2 entfernt wird. Eine Leiterbahn3 wird mittels des Metalls5 zum Beispiel an den Halbleiterbereich1A elektrisch angeschlossen. Anschließend wird eine weitere Isolierschicht7 aufgebracht und besagte Schicht wird, auf ähnliche Weise wie die Isolier schicht2 , mit weiteren Leiterbahnen8 in noch einer anderen Isolierschicht12 ausgestattet. Die Struktur wird durch eine isolierende oberste Schicht13 vervollständigt. Das Material und die Stärke der unterschiedlichen Schichten werden so gewählt, wie das weiter oben angegeben ist. Das Gleiche gilt für die Abmessungen der Öffnung4 und die Abmessungen der Leiterbahnen3 und der weiteren Leiterbahnen8 . Die Siliziumdioxid enthaltenden Schichten werden in diesem Beispiel mittels PECVD (= plasmaunterstützte chemische Gasphasenabscheidung) aufgebracht, die Aluminiumoxidschicht wird mittels CVD aufgebracht und die Siliziumnitridschicht wird mittels PECVD aufgebracht. - Die Erfindung ist nicht auf das obige Beispiel beschränkt und innerhalb des Schutzbereiches der Erfindung sind für Fachleute viele Modifizierungen und Variationen möglich. So können zum Beispiel andere Stärken, (Halbleiter)-Materialien oder -zusammensetzungen als die in den Beispielen erwähnten verwendet werden. Das zum Ausfüllen der Öffnung in der Isolierschicht verwendete Metall kann zum Beispiel auch Aluminium statt Wolfram sein. Falls es wünschenswert ist, kann das gleiche oder ein ähnliches Metall für die (weiteren) Leiterbahnen verwendet werden, zum Beispiel Kupfer. Es ist auch möglich, gleichzeitig alle Typen der spezifischen elektrischen Leitfähigkeit auszutauschen, die von den entgegengesetzten Typen der spezifischen elektrischen Leitfähigkeit verwendet werden. Der pn-Übergang des aktiven Elements kann einen pn-Übergang eines MOST (= Metalloxid-Transistor) umfassen. Eine Leiterbahn kann auch an die Gate-Elektrode eines solchen Transistors angeschlossen werden, wobei diese Gate-Elektrode zum Beispiel polykristallines Silizium umfasst.
- Es sei insbesondere angemerkt, dass die elektrisch isolierende Teilschicht auch ein Halbleitermaterial umfassen kann, vorausgesetzt, dass dessen elektrischer Widerstand ausreichend hoch ist. Das hängt u. a. von den zulässigen Leckströmen in einem konkreten IC ab. Ein Beispiel für ein geeignetes Halbleitermaterial, das eine sehr hohe Impedanz haben kann, ist Siliziumkarbid. Die elektrisch isolierenden Schichten außerhalb der Teilschicht, die eine Diffusionssperrschicht bildet, können vorteilhaft ein Kunstharz, zum Beispiel Teflon, Parilene oder Polyimid, umfassen. Solche Materialien haben eine sehr geringe relative Dielektrizitätskonstante.
- Verschiedene Prozessschritte, die für die Erfindung nicht relevant sind, können auch auf unterschiedliche Weise ausgeführt werden. So kann zum Beispiel eine Oxidschicht, die mittels Abscheidung aus der Gasphase erlangt wird, auch mittels Oxidation oder durch Abscheidung aus einem Plasma erlangt werden. Anstatt zur Bereitstellung der Metallschichten die PVD-Technik zu verwenden, ist es auch möglich, besagte Schichten mittels der CVD-Technik oder möglicherweise mittels einer elektrochemischen Technik/Galvanisiertechnik bereitzustellen. Es sind auch andere Variationen des Herstellungsprozesses möglich. So können zum Beispiel die Isolierschicht, in der die weiteren Leiterbahnen gebildet werden, und die darunter liegende Isolierschicht mittels einer Ätzstoppschicht voneinander getrennt werden. Es ist auch möglich, beide Schichten in einem einzigen Abscheidungsschritt bereitzustellen. In diesem Fall erstrecken sich die Vertiefungen, in denen die weiteren Leiterbahnen gebildet werden, zum Beispiel halb in besagte einzige Isolierschicht hinein.
- Schließlich sei nochmals angemerkt, dass die Leiterbahnen, falls notwendig, mit einer dünnen Abschirmung ausgestattet werden können, um die Adhäsion zu den umgebenden elektrisch isolierenden Schichten zu verstärken und die Verschmutzung der Leiterbahnen mit Verunreinigungen aus besagten elektrisch isolierenden Schichten zu verhindern. So kann zum Beispiel die Adhäsion zwischen einem Metall, zum Beispiel Kupfer, und einem Kunstharz mittels einer sehr dünnen Chromschicht verbessert werden. Zum Schutz der Leiterbahnen gegen Verunreinigungen kann eine sehr dünne Titan- oder Tantalschicht oder eine sehr dünne oxidische Schicht verwendet werden.
Claims (7)
- Eine Halbleiteranordnung, umfassend einen Halbleiterkörper (
10 ), der mindestens ein aktives Element (1 ) mit einem pn-Übergang einschließt, wobei die Oberfläche des Halbleiterkörpers mit einer elektrisch isolierenden Schicht (2 ) ausgestattet ist, auf der sich eine Leiterbahn (3 ) befindet, die aus einem Metall gefertigt ist, das einen geringeren spezifischen elektrischen Widerstand als Aluminium hat, wobei die elektrisch isolierende Schicht mit einer Öffnung (4 ) ausgestattet ist, die ein Metall (5 ) enthält, das die Leiterbahn (3 ) elektrisch an das aktive Element (1 ) oder an eine Aluminiumleiterbahn anschließt, wobei die Wände und der Boden besagter Öffnung (4 ) mit einer elektrisch leitenden Schicht (6 ) ausgestattet sind, die eine Diffusionssperrschicht für das Metall (3 ) der Leiterbahn bildet, dadurch gekennzeichnet, dass die elektrisch isolierende Schicht (2 ) eine Teilschicht (2A ) umfasst, die eine Diffusionssperrschicht für das Metall (3 ) der Leiterbahn bildet und sich, außerhalb der Öffnung (4 ), über die gesamte Oberfläche des Halbleiterkörpers (10 ) erstreckt, und wobei die Teilschicht (2A ) nicht direkt an die Leiterbahn (3 ) angrenzt. - Eine Halbleiteranordnung nach Anspruch 1, dadurch gekennzeichnet, dass die Leiterbahn (
3 ) mit einer weiteren elektrisch isolierenden Schicht (7 ) bedeckt ist, auf der sich eine weitere Leiterbahn (8 ) befindet, die aus dem gleichen Metall wie die erste Leiterbahn (3 ) gefertigt ist. - Eine Halbleiteranordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Teilschicht (
2A ) der elektrisch isolierenden Schicht (2 ) innerhalb der elektrisch isolierenden Schicht (2 ), vorzugsweise ungefähr in der Mitte besagter Schicht, angeordnet ist. - Eine Halbleiteranordnung nach Anspruch 1, 2 oder 3, dadurch gekennzeichnet, dass das Metall (
3 ) Kupfer, Silber oder Gold oder eine Kupfer, Silber oder Gold enthaltende Legierung umfasst. - Eine Halbleiteranordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Teilschicht (
2A ) der elektrisch isolierenden Schicht (2 ) ein Oxid, Nitrid, Fluorid oder Karbid umfasst. - Eine Halbleiteranordnung nach Anspruch 1, 2 oder 3, dadurch gekennzeichnet, dass die elektrisch isolierende Schicht (
2 ) und die weitere elektrisch isolierende Schicht (7 ,8 ) Siliziumdioxid, Siliziumnitrid oder ein Siliziumoxynitrid umfassen. - Ein Verfahren zur Herstellung einer Halbleiteranordnung, umfassend folgende Schritte: – Bereitstellen eines Halbleiterkörpers (
10 ), der mindestens ein aktives Element (1 ) mit einem pn-Übergang einschließt; – Ausstatten der Oberfläche des Halbleiterkörpers (10 ) mit einer elektrisch isolierenden Schicht (2 ); – Ausbilden einer Leiterbahn (3 ) auf der elektrisch isolierenden Schicht (2 ), wobei die Leiterbahn (3 ) aus einem Metall gebildet wird, das einen geringeren spezifischen elektrischen Widerstand als Aluminium hat; – Ausstatten der elektrisch isolierenden Schicht (2 ) mit einer Öffnung (4 ); – Ausstatten der Seitenwände und des Bodens der Öffnung (4 ) mit einer elektrisch leitenden Schicht (6 ), die eine Diffusionssperrschicht für das Metall der Leiterbahn (3 ) bildet; und – Ausstatten besagter Öffnung (4 ) auch mit einem Metall (5 ), das die Leiterbahn (3 ) elektrisch an das aktive Element (1 ) oder an eine Aluminiumleiterbahn anschließt, dadurch gekennzeichnet, dass die elektrisch isolierende Schicht (2 ) mit einer Teilschicht (2A ) ausgestattet wird, die eine Diffusionssperrschicht für das Metall der Leiterbahn (3 ) bildet und sich, außerhalb der Öffnung (4 ), über die gesamte Oberfläche des Halbleiterkörpers (10 ) erstreckt, und wobei die Teilschicht (2A ) so bereitgestellt wird, dass sie nicht direkt an die Leiterbahn (3 ) angrenzt.
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
EP97203872 | 1997-12-10 | ||
EP97203872 | 1997-12-10 | ||
PCT/IB1998/001899 WO1999030363A2 (en) | 1997-12-10 | 1998-11-30 | Semiconductor device and method of manufacturing such a device |
Publications (2)
Publication Number | Publication Date |
---|---|
DE69839043D1 DE69839043D1 (de) | 2008-03-13 |
DE69839043T2 true DE69839043T2 (de) | 2009-01-22 |
Family
ID=8229037
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE69839043T Expired - Lifetime DE69839043T2 (de) | 1997-12-10 | 1998-11-30 | Halblerteranordnung und verfahren zur herstellung |
Country Status (5)
Country | Link |
---|---|
US (1) | US6201291B1 (de) |
EP (1) | EP0968529B1 (de) |
JP (1) | JP2001511318A (de) |
DE (1) | DE69839043T2 (de) |
WO (1) | WO1999030363A2 (de) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3329380B2 (ja) | 1999-09-21 | 2002-09-30 | 日本電気株式会社 | 半導体装置およびその製造方法 |
GB0129567D0 (en) * | 2001-12-11 | 2002-01-30 | Trikon Technologies Ltd | Diffusion barrier |
WO2003050870A1 (en) * | 2001-12-11 | 2003-06-19 | Trikon Technologies Limited | Diffusion barrier |
US20030214042A1 (en) * | 2002-02-01 | 2003-11-20 | Seiko Epson Corporation | Circuit substrate, electro-optical device and electronic appliances |
KR20030089756A (ko) * | 2002-05-18 | 2003-11-28 | 주식회사 하이닉스반도체 | 삼원계 확산배리어막의 형성 방법 및 그를 이용한구리배선의 형성 방법 |
US8049264B2 (en) * | 2005-01-28 | 2011-11-01 | Qimonda Ag | Method for producing a dielectric material on a semiconductor device and semiconductor device |
CN101641763B (zh) * | 2007-01-09 | 2012-07-04 | 威力半导体有限公司 | 半导体器件及其制造方法 |
US8564057B1 (en) | 2007-01-09 | 2013-10-22 | Maxpower Semiconductor, Inc. | Power devices, structures, components, and methods using lateral drift, fixed net charge, and shield |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CA1265258A (en) * | 1985-03-15 | 1990-01-30 | Michael Thomas | High temperature interconnect system for an integrated circuit |
JPS6373660A (ja) * | 1986-09-17 | 1988-04-04 | Fujitsu Ltd | 半導体装置 |
JPH0813977B2 (ja) * | 1987-07-01 | 1996-02-14 | 東邦瓦斯株式会社 | 代替天然ガスの製造方法 |
US5739579A (en) * | 1992-06-29 | 1998-04-14 | Intel Corporation | Method for forming interconnections for semiconductor fabrication and semiconductor device having such interconnections |
US5407855A (en) * | 1993-06-07 | 1995-04-18 | Motorola, Inc. | Process for forming a semiconductor device having a reducing/oxidizing conductive material |
US5818071A (en) * | 1995-02-02 | 1998-10-06 | Dow Corning Corporation | Silicon carbide metal diffusion barrier layer |
EP0751566A3 (de) * | 1995-06-30 | 1997-02-26 | Ibm | Metalldünnschichtbarriere für elektrische Verbindungen |
US5744376A (en) * | 1996-04-08 | 1998-04-28 | Chartered Semiconductor Manufacturing Pte, Ltd | Method of manufacturing copper interconnect with top barrier layer |
JPH1092924A (ja) * | 1996-09-18 | 1998-04-10 | Toshiba Corp | 半導体装置及びその製造方法 |
US6037257A (en) * | 1997-05-08 | 2000-03-14 | Applied Materials, Inc. | Sputter deposition and annealing of copper alloy metallization |
JPH11135506A (ja) * | 1997-10-31 | 1999-05-21 | Nec Corp | 半導体装置の製造方法 |
-
1998
- 1998-11-30 EP EP98954671A patent/EP0968529B1/de not_active Expired - Lifetime
- 1998-11-30 DE DE69839043T patent/DE69839043T2/de not_active Expired - Lifetime
- 1998-11-30 JP JP53044999A patent/JP2001511318A/ja not_active Ceased
- 1998-11-30 WO PCT/IB1998/001899 patent/WO1999030363A2/en active IP Right Grant
- 1998-12-10 US US09/209,063 patent/US6201291B1/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JP2001511318A (ja) | 2001-08-07 |
DE69839043D1 (de) | 2008-03-13 |
WO1999030363A2 (en) | 1999-06-17 |
WO1999030363A3 (en) | 1999-08-26 |
EP0968529A2 (de) | 2000-01-05 |
EP0968529B1 (de) | 2008-01-23 |
US6201291B1 (en) | 2001-03-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE10031626B4 (de) | Mit hochleitendem Material gefüllte Graben-Struktur und Verfahren zur Herstellung | |
DE10196065B3 (de) | Verbindungsstruktur für eine integrierte Schaltung, Verfahren zur Herstellung der Verbindungsstruktur und integrierte Schaltung mit der Verbindungsstruktur | |
DE60122145T2 (de) | Verfahren zur herstellung einer elektronischen komponente mit selbstjustierten source, drain und gate in damaszen-technologie | |
DE112007002215B4 (de) | Dielektrische Abstandshalter für Metallverbindungen und Verfahren zu ihrer Herstellung | |
DE19727232C2 (de) | Analoges integriertes Halbleiterbauelement und Verfahren zu dessen Herstellung | |
DE102005027234B4 (de) | Verfahren zum Bilden einer Verbindungsstruktur für eine Halbleitervorrichtung | |
DE102008006962B4 (de) | Verfahren zur Herstellung von Halbleiterbauelementen mit einem Kondensator im Metallisierungssystem | |
DE102008016431B4 (de) | Metalldeckschicht mit erhöhtem Elektrodenpotential für kupferbasierte Metallgebiete in Halbleiterbauelementen sowie Verfahren zu ihrer Herstellung | |
DE102005046975A1 (de) | Technik zur Herstellung einer kupferbasierten Metallisierungsschicht mit einer leitenden Deckschicht | |
DE102008007001A1 (de) | Vergrößern des Widerstandsverhaltens gegenüber Elektromigration in einer Verbindungsstruktur eines Halbleiterbauelements durch Bilden einer Legierung | |
DE10236682A1 (de) | Halbleitervorrichtung | |
DE2921010A1 (de) | Verfahren zur herstellung von sowie strukturen fuer vlsi-schaltungen mit hoher dichte | |
DE102006053435B4 (de) | Speicherzellenanordnungen und Verfahren zum Herstellen von Speicherzellenanordnungen | |
DE112020003222B4 (de) | Zwischenverbindungsanordnung mit vollständig ausgerichteten durchkontakten | |
DE69839043T2 (de) | Halblerteranordnung und verfahren zur herstellung | |
DE69936175T2 (de) | Induktivität oder Leiterbahn mit geringem Verlust in einer integrierten Schaltung | |
DE102004039803B4 (de) | Verfahren zur Herstellung einer Leitbahnanordnung mit erhöhter kapazitiver Kopplung sowie zugehörige Leitbahnanordnung | |
DE2132034A1 (de) | Verfahren zur Herstellung von Zwischenverbindungen fuer elektrische Baueinheiten auf Festkoerpern | |
DE3109074A1 (de) | Halbleitervorrichtung und verfahren zu ihrer herstellung | |
DE19618866B4 (de) | Verfahren zur Herstellung einer Bauelementisolation in einem Halbleiterbauelement | |
DE102004029355B4 (de) | Verfahren mit selbstausgerichteter Maske zum Verringern der Zellenlayoutfläche | |
EP1421619B1 (de) | Kontaktierung des emitterkontakts einer halbleitervorrichtung | |
EP1122796A2 (de) | Vertikales Halbleiterbauelement mit Source-Down-Design und entsprechendes Herstellungsverfahren | |
DE19503389C2 (de) | Verfahren zur Herstellung eines Kontaktes in einer Halbleitervorrichtung | |
DE10219361B4 (de) | Ein Halbleiterelement mit einer verbesserten lokalen Verbindungsstruktur und ein Verfahren zur Herstellung eines derartigen Elements |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
8364 | No opposition during term of opposition |