KR20180034299A - 다중 트렌치 반도체 소자 - Google Patents

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KR20180034299A
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치아오-šœ 츄앙
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Abstract

개선된 RDSON 및 BV 성능을 갖는 MOSFET 소자 또는 정류기 소자는 반도체 칩 내에 배치된 필드 플레이트 트렌치의 반복적 패턴을 갖는다. 반도체 칩은 도펀트 농도가 칩 표면 상부로부터 칩의 바닥으로 갈수록 점차 낮아지는 도핑된 에피층을 포함한다. 도핑된 에피층은 상이한 도펀트 농도의 계층을 포함할 수 있으며 필드 플레이트 트렌치는 각각 계층 내의 소정 지점에서 종료한다.

Description

다중 트렌치 반도체 소자{Multi-trench Semiconductor Devices}
일반적으로 전력 반도체 소자 및 특히 트렌치(수직) 소자의 성능은 여러 매개 변수의 저항을 받는다(defied). 그 중에서도 온-저항 RDSON과 항복 전압 BV는 하나에 대한 개선이 종종 다른 것의 대가로 발생한다는 점에서 서로 반대로 작용하는 것으로 보인다. 예를 들면, 전류 경로 중 도펀트 농도가 증가하여 온-저항 RDSON 개선을 가져오면, 항복 전압 BV가 떨어지며, 이것은 디바이스 성능에 불리하다. 온-저항과 항복 전압 사이에서 균형의 경계를 밀어내기(push) 위한 몇 가지 접근법이 제안되었다.
하나의 접근법은 US 2010/0264488 A1에서 텍사스 인스트루먼트(TI)에 의해 제안되고 이후에 도시바(Kobayashi et al. Proceedings of the 27th International Symposium on Power Semiconductor Devices & SCs, 2015)에 의해 시연되었다. 이는 트렌치에서 필드 플레이트의 산화물 두께를 변화시키는 것을 제안한다. 구체적으로, 필드 플레이트 구조의 산화물은 트렌치의 상단부로부터 트렌치의 바닥을 향하는 구분되는 단계에서 점진적으로 더 두껍게 만들어진다. TI 공보와 Toshiba 시연 사이에는 5년의 기간이 있다.
맥스파워(Maxpower)에 의해 제안된 또 다른 접근법(US 8,354,711 B2)은 필드 플레이트 구조를 다수의 상호 절연된 구역으로 분할하는 것이며, 각 구역은 독립적인 필드 플레이트를 가져 각 트렌치의 다른 구역과 독립적으로 바이어스될 수 있다.
발명자들은 제안된 접근법 이면의 이론이 그럴듯하지만, 이러한 소자를 대량 생산하기가 어렵다는 심각한 제조상의 어려움이 있음을 인식한다. 예를 들면, T1 공정에서, 필드 플레이트 트렌치 내에 필드 플레이트 구조를 다수의 구역으로 분할하는 적어도 2개의 전이점이 있으며, 각 구역은 좁게 정의된 길이 및 산화물 두께를 갖는다. 다중 식각 공정의 제어 및 상이한 산화물 두께의 제어는 중요하고 어렵다.
맥스파워의 제안은 트렌치 내에서 다수의 상호 절연된 필드 플레이트를 요구하고 필드 플레이트는 이산화규소 박막의 얇은 층에 의해 분리된다. 효과적이기 위해서는, 다중 필드 플레이트는 전기적으로 개별적으로 바이어스되어야 한다. 바이어스는 필연적으로 설계 및 소자 동작을 복잡하게 한다. 또한, 소자는 도핑된 층에 대해 트렌치 내의 산화물 막의 정확한 배치에 의존하고, 이는 소자 제조에 어려움을 더한다.
발명자들은 또한 현대의 반도체 공정 기술에서, 일정한 공정들은 더 쉽게 제어될 수 있다는 점을 인식한다. 그 중에는 에피택셜 층 성장, 트렌치 식각 및 결정질 규소 표면에서의 산화막 형성이 있다. 더 쉽게 제어되는 공정의 이점을 취하여, 발명자들은 전력 MOSFET 및 전력 정류기와 같은 소자의 제조에 쉽게 적응될 수 있는 새로운 방법론을 발명하였다.
새로운 공정은 특정 저항률의 반도체 에피층의 계층 내에 사전 정의된 깊이의 필드 플레이트 트렌치를 배치하는 것에 기반한다. 가장 단순한 구현에서, 2 개의 교차하는 상이한 깊이의 필드 플레이트 트렌치가 반복적인 패턴으로 배치된다. 더 얕은 트렌치의 깊이는 제1 에피층의 두께와 거의 동일하며, 더 깊은 트렌치의 깊이는 제1 에피층과 제1 에피층 바로 아래의 제2 에피층을 합한 두께보다 작다. 즉, 더 얕은 트렌치는 제1 에피층을 가로지르고 더 깊은 트렌치는 제1 에피층을 완전히 관통하고 제2 에피층을 부분적으로 관통한다. 제1 및 제2 에피층은 상이한 도펀트 농도를 갖는다. 제1 에피층이 제2 에피층보다 더 고농도로 도핑된다. 두 에피층 모두에서 지배적인 도펀트는 동일한 극성을 갖는다.
필드 플레이트 트렌치는 높은 역 바이어스를 견딜 수 있도록 설계된 p-n 접합 및 p-n 접합과 연관된 에피층 내의 공핍 영역에 근접하도록 구성된다. 이러한 구성 중 하나는 이산화규소 층에 의해 트렌치 벽으로부터 전기적으로 절연된 도핑 된 다결정규소 코어를 갖는 트렌치이다. 다결정규소 코어가 p-n 접합에 대해 적절하게 바이어스되어, 항복에 일찍 도달하는 경향이 있는 지점에서의 피크 전기장이 감소되어 p-n 접합이 이를 가로지르는 더 높은 역 바이어스 전압을 견딜 수 있다.
이 2-트렌치 구성 이면의 발명적 개념은 3개 이상의 트렌치 및 3개 이상의 에피층 계층으로 쉽게 확장될 수있다. 이하의 부분에서의 예시적인 구현들은 이 발명적 개념을 더 완전하게 설명하기 위해 사용될 것이다.
반도체 공정 기술 분야의 기술자는 이 개시를 읽을 수 있고, 본 발명이 구현될 수 있는 공정의 강건성 및 그 결과로서 예측 가능한 양호한 소자 성능을 이해할 것이라고만 해도 충분할 것이다. 이는 이 발명의 구현이 공지된 기술에서 규정된 바와 같이 제어하기 어려운 단계에 의존하지 않으며, 후술되는 실시예의 구현의 강건함이 명백하기 때문이다.
정의
이 개시에서 사용되는 용어는 발명의 문맥 내에서 일반적으로 이 기술 분야의 통상적인 의미를 갖는다. 발명의 설명과 관련하여 실무자에게 부가적인 지침을 제공하기 위하여 특정 용어가 아래에서 논의된다. 동일한 것이 하나 이상의 방식으로 설명될 수 있음을 이해할 것이다. 결과적으로 대체적인 언어와 동의어가 사용될 수 있다.
반도체 칩은 규소, 게르마늄, 탄화규소, 다이아몬드, 갈륨비소 및 질화갈륨과 같은 반도체 물질의 조각(slab)이다. 반도체 칩은 일반적으로 주요 결정 평면인 두 개의 평행한 표면을 갖는다. 집적 회로는 반도체 칩의 내부 및 상부 표면에 형성된다. 최근에, 일부 집적 회로 소자는 반도체 칩의 벌크로 상부 표면에 수직으로 형성되어 왔다. 이 개시에서, 칩의 상부 표면 또는 칩 표면이라는 용어는 반도체 물질이 유전체 또는 전도성 물질과 같은 다른 물질과 접촉하게 되는 반도체 칩의 상부 평행 표면을 의미하는 데 사용된다.
트렌치는 특정한 집적 회로 칩의 구조적 요소이다. 트렌치는 일반적으로 반도체 칩 표면 상의 포토레지스트 막에 패턴화된 이미지로 형성되고, 이어서 칩으로부터 포토레지스트가 없는 부분의 물질이 제거된다. 물질의 제거는 일반적으로 반응성 이온 식각 공정으로 수행된다. 칩 표면에서 볼 때 트렌치는 일반적으로 긴 스트라이프의 반복 패턴을 갖는다. 트렌치의 벽은 칩의 표면으로부터 트렌치의 바닥까지 연장되는 반도체 물질의 수직 표면이다. 이 개시에서, 트렌치의 폭은 두 대향하는 트렌치 벽 사이의 거리이고, 트렌치의 길이는 트렌치의 폭 및 깊이에 직각인 긴 치수이다. 트렌치의 깊이는 칩의 상부 표면에 수직인 방향으로 측정되며, 이는 칩의 상부 표면으로부터 식각 단계의 종점, 즉 트렌치의 바닥까지의 측정값이다.
MOSFET은 4 단자 전자 회로 요소(element)이다. 전류는 소스 단자와 드레인 단자 사이의 채널에서 흐를 수 있고, 전류의 크기는 게이트 단자와 몸체 영역에서의 전압에 의해 제어될 수 있다. MOSFET에서 전류는 채널의 양방향으로 흐를 수 있다. 많은 트렌치 MOSFET에서, 게이트는 트렌치 내에 형성되고 몸체 영역은 소스 영역에 내부적으로 단락된다.
정류기는 2 단자 전기 회로 요소이다. 전류는 단자 양단의 전압의 극성에 따라 양극과 음극 사이에서 흐르거나 흐르지 않을 수 있다. 다이오드 인코포레이션(Diodes Incorporation)에서 제조된 SBR 정류기에는 또한 게이트 구조가 있다. SBR 정류기는 또한 게이트 또는 필드 플레이트 또는 둘 모두가 배치된 트렌치와 함께 수직으로 형성될 수 있다.
이 개시에서 에피택셜층(에피층)은, 예를 들면, 다른 단결정 반도체 층의 기판 상에 에피택셜 성장에 의해 형성된 단결정 반도체 층을 지칭한다. 기판은 소자 저항을 줄이기 위해 고농도로 도핑될 수 있다. 도펀트는 그 형성 동안 또는 이후에 이온 주입을 통해 에피층에 혼입될 수 있다. 집적 회로 요소는 일반적으로 에피층 또는 층들 내에 형성된다. 이 개시에서, 반도체 칩은 상이한 도펀트 농도를 갖는 에피층들의 계층을 포함한다. 두 인접한 에피층 사이의 도펀트 농도의 차이는 에피층이 처음 형성될 때에 5% 정도로 낮을 수 있다. 소자 제조 중에, 고온 공정은 에피층의 도펀트가 확산되도록 할 수 있으며, 따라서 제조 공정의 완료시에 인접한 에피층 사이의 계면은 그 급격함(sharpness)을 잃을 수 있고, 도펀트 농도가 점진적으로 변화하는 계면 지역 또는 영역이 된다. 지역은 일부 경우에는 에피층 두께의 30%까지 차지할 수 있다.
MOSFET의 소스 및 드레인은 소스 및 드레인 단자 또는 각 단자에 연결된 반도체 칩 내의 두 영역을 나타낸다. 수직 MOSFET에서, 드레인은 소스-다운(source-down)으로 알려진 구성에서 칩 표면의 상부에 있거나 또는 드레인-다운(drain-down)으로 알려진 구성에서 칩의 바닥에 있을 수 있다.
MOSFET 또는 정류기의 순방향 전압( V F )은 특정한 양의 전류가 소자를 통해 흐를 때 그 소자에서의 전압을 측정한 값이다. 이는 소자가 순방향으로 구동될 때 옴 가열로 인한 전력 손실(IVF)을 나타내므로, 전력 소자의 성능 지수이다.
MOSFET 또는 정류기의 온-저항( R DSON )은 설정된 전압에서 순방향으로 구동되는 소자의 전류를 측정한 값이다. 이것은 옴 가열로 인한 전력 손실을 나타내므로 전력 소자의 성능 지수이다.
MOSFET 또는 정류기의 블록 전압( BV )은 "항복(breakdown)" 모드에 들어가기 전에 소자의 역 바이어스된 접합에 걸리는 최대 전압을 측정한 값이다. 이는 소자의 최대 동작 전압을 나타내므로 전력 소자의 성능 지수이다.
전력 MOSFET 또는 정류기의 필드 플레이트는 p-n 접합 근처에 배치된 전도성 요소이며, 적절하게 바이어스되었을 때 p-n 접합 근처의 전기장 분포를 효과적으로 변경하여 그 항복 전압을 증가시킬 수 있다. 필드 플레이트는 소자의 표면 또는 필드 플레이트 트렌치 내부의 다결정규소 구조일 수 있다. 수직 MOSFET 또는 정류기 내의 필드 플레이트 트렌치는 트렌치 내부에 배치되고 유전체 물질의 층에 의해 MOSFET 채널로부터 차폐되는 도핑된 다결정규소와 같은 전도성 요소를 가진다. 이는 몸체 영역과 기판 사이의 항복 전압을 증가시키도록 구성된다.
도 1은 이 발명의 일정(certain) 양상을 구현하는 부분적으로 완료된 소자의 단면도이다.
도 2는 이 발명의 일정 양상을 구현하는 부분적으로 완료된 소자의 단면도이다.
도 3 및 3a는 이 발명의 일정 양상을 구현하는 부분적으로 완료된 소자의 단면도이다.
도 4 및 4a는 이 발명의 일정 양상을 구현하는 부분적으로 완료된 소자의 단면도이다.
도 5는 이 발명의 일정 양상을 구현하는 부분적으로 완료된 소자의 단면도이다.
도 6은 이 발명의 일정 양상을 구현하는 부분적으로 완료된 소자의 단면도이다.
도 7은 두 트렌치의 반복적 패턴을 포함하는 트렌치 마스크의 일부를 도시한다.
실시예 1
도 1은 이 발명의 일부 양상을 구현하는 부분적으로 완료된 소자(100)의 개략적인 단면도를 도시한다. 이 소자는 전력 MOSFET 또는 전력 정류기일 수 있으며 두 에피층(130 및 140)을 포함하는 규소 칩 내에 형성된다. 두 에피층은 모두 n-형 도펀트로 주로 도핑되고, 에피층(140)은 에피층(130)보다 고농도로 도핑된다. 도 1의 중간에는 필드 플레이트 트렌치(110)와 필드 트렌치(110) 측면의 두 다른 필드 플레이트 트렌치(120)가 있다. 트렌치(110 및 120)는 칩 표면(141)으로부터 아래쪽으로 식각된다. 트렌치(110)의 바닥은 두 에피층(140 및 130)의 계면 영역에 있다. 트렌치(120)는 트렌치(110)보다 더 깊게 식각되고 그 바닥은 그 위의 에피층과 에피층(130)의 계면 영역을 통과하여 에피층(130) 내로 침투한다.
도 1에 도시된 각 필드 플레이트 트렌치에는 두 구역의 다결정규소 물질이 있다. 트렌치(110)에서, 하부 구역(112)은 필드 플레이트 전극이고 상부 구역(114)은 게이트 전극이다. 두 구역은 이 예에서는 이산화규소를 포함하는 유전체 층에 의해 서로 절연된다. 실리콘 옥시나이트라이드와 같은 다른 유전체 물질이 또한 사용될 수 있다.
필드 플레이트 전극(112)은 유전체 층(116)에 의해 에피층(140)으로부터 띄어져 있고, 게이트 전극(114)은 게이트 산화물 층(118)에 의해 에피층(140)으로부터 띄어져 있다. 이 예에서, 게이트 산화물 층은 이산화규소를 포함한다. 실리콘 옥시나이트라이드 및 다른 금속 산화물과 같은 다른 유전체 물질이 또한 사용될 수 있다. 게이트 산화물(118) 근처의 에피층(140)은 붕소와 같은 p-형 도펀트로 카운터 도핑될(counter doped) 수 있다. 이 영역은 이 분야에서 MOSFET 또는 정류기의 몸체 영역으로 알려져 있다. 도 1에 도시된 바와 같이, 유전체 층(116)은 게이트 산화물 층(118)보다 두껍다.
필드 플레이트 트렌치(110)의 측면에는 필드 플레이트 트렌치(110)보다 깊은 2개의 필드 플레이트 트렌치(120)가 있다. 트렌치(120)에서, 하부 구역의 다결정규소 물질(122)은 필드 플레이트 전극이고 상부 구역(124)은 게이트 전극이다. 두 구역은 또한 이 예에서는 이산화규소를 포함하는 유전체 층에 의해 서로 절연된다. 실리콘 옥시나이트라이드와 같은 다른 유전체 물질이 또한 사용될 수 있다.
필드 플레이트 전극(122)은 유전체 층(126)에 의해 에피층(140)으로부터 띄어져 있고, 게이트 전극(124)은 게이트 산화물 층(128)에 의해 에피층(140)으로부터 띄어져 있다. 이 예에서, 게이트 산화물 층은 이산화규소를 포함한다. 실리콘 옥시나이트라이드 및 다른 금속 산화물과 같은 다른 유전체 물질이 또한 사용될 수 있다. 게이트 산화물(118) 근처의 에피층(140)은 붕소와 같은 p-형 도펀트로 카운터 도핑될 수 있다. 이 영역은 이 분야에서 MOSFET 또는 정류기의 몸체 영역으로 알려져 있다. 도 1에 도시된 바와 같이, 유전체 층(126)은 게이트 산화물 층(128)보다 두껍다. 유전체 층(126)의 두께는 유전체 층(116)의 두께와 유사하고, 게이트 산화물 층(128)의 두께는 게이트 산화물 층(118)의 두께와 유사하다.
게이트 전극(114 및 124) 위에 유전체 물질 층(170)이 있으며, 이는 이 예에서는 이산화규소이다. 질화규소 및 실리콘 옥시나이트라이드 및 다른 금속 산화물과 같은 다른 유전체 물질이 또한 사용될 수 있다. 유전체 물질 층(170)은 게이트 전극(114, 124)을 에피층(140) 및 칩 표면(141) 근처의 몸체 영역과 접촉하는 금속층(180)으로부터 절연시킨다
금속층(180)은 알루미늄, 구리, 티타늄, 백금 또는 금속 조합과 같은 금속을 포함할 수 있다. 금속(180)과 에피층(140)의 계면에서, 금속 및 접촉면에서의 에피층(140)의 도펀트 종 및 농도에 따라 쇼트키 다이오드, 터널 다이오드 또는 오믹 접촉이 형성될 수 있다.
몸체 영역의 상부에 있는 게이트 전극(114, 124) 부근의 에피층이 소스 영역을 만들기 위하여 인 및 비소와 같은 n-형 도펀트로 카운터 도핑된 경우, 소자(100)는 MOSFET이다. 소스 영역이 없으면, 소자(100)는 정류기일 수 있다.
실시예 2
도 2는 또한 이 발명의 일정 양상을 구현하는 다른 소자(200)의 개략적인 단면도를 도시한다. 소자(200)는 MOSFET 또는 정류기일 수 있다.
소자(200)는 필드 플레이트 트렌치(210 및 220)의 반복적인 패턴을 포함하며, 양자는 모두 칩 표면(241)으로부터 반도체 칩 내로 식각된다. 필드 플레이트 트렌치(210)의 식각은 바닥이 에피층(230 및 240)의 계면 영역에 도달할 때 멈춘다. 필드 플레이트 트렌치(220)는 트렌치(210)보다 더 깊게 식각된다. 이 실시예에서, 식각은 에피층 (230)상의 에피층(240) 및 이어서 에피층(230)의 계면 영역을 통해 계속되고 바닥이 에피층(230) 내로 침투한 후에 멈춘다. 이 양상에서 소자(200)는 이전 단락에서 기술된 소자(100)와 유사하다.
소자(200)를 소자(100)와 구별하는 점은, 소자(100)에서 각각의 얕은 필드 플레이트의 양측에 더 깊은 필드 플레이트 트렌치(120)가 위치하는 데 비해 소자(200)에서는 2개의 얕은 필드 플레이트 트렌치(210)가 서로 인접하여 배치된다는 점이다.
실시예 3
도 3 및 3a는 또한 이 발명의 일부 양상을 구현하는 다른 소자(300)의 개략적인 단면도를 도시한다. 소자(300)는 MOSFET 또는 정류기일 수 있다.
소자(300)에서, 게이트 전극과 필드 플레이트 전극은 소자(100 및 200)에서와 같이 공통의 트렌치 내에 배치되지 않고, 별도의 트렌치 내에 배치된다.
소자(300)의 필드 플레이트 트렌치의 반복적인 패턴은 도 1에 나타난 패턴과 유사하다. 필드 플레이트 트렌치(310)는 도 1의 필드 플레이트 트렌치(110)에 대응하고 필드 플레이트 트렌치(320)는 필드 플레이트 트렌치(120)에 대응한다. 그러나, 게이트 전극(314)은 인접한 필드 플레이트 트렌치(310 및 320) 사이에 배치된 게이트 트렌치(390) 내에 있다. 게이트 전극(314)은 게이트 유전체(318)에 의해 에피층(340)으로부터 띄어져 있다. 필드 플레이트 전극(322)은, 이 실시예에서는 칩의 상부 표면 근처의 에피층(340)과 또한 접촉하는 금속 요소(380)와 접촉한다. 필드 플레이트 전극(322 및 312)이 소스 전위와 다른 전위로 바이어스되어야 한다면, 전극은 서로 전기적으로 절연될 것이다.
소자(100 및 200)과 유사하게, 필드 플레이트 트렌치(310)는 두 에피층(340 및 330)의 경계 근처에 바닥이 있고, 더 깊은 필드 플레이트 트렌치는 두 인접한 에피층의 전이 영역을 통과한다.
실시예 4
도 4 및 4a는 또한 이 발명의 일부 양상을 구현하는 다른 소자(400)의 개략적인 단면도를 도시한다. 소자(400)는 MOSFET 또는 정류기일 수 있다.
소자(400)는 도 3에 도시된 소자(300)와 유사하다. 두 소자는 게이트 구조에서 다르다. 소자(300)의 게이트 전극이 게이트 트렌치(390) 내에 배치된 것에 비해, 소자(400)의 게이트 구조는 칩 표면(441) 상에 있다. 게이트 산화물(418)은 게이트 전극(414) 아래의 칩 표면(441) 상에 배치되고, 에피층(440 및 430)으로부터 게이트 전극(414)을 분리시킨다. 각각의 게이트 구조는 각 측면에 필드 플레이트 트렌치(410 및 420)를 가진다. 소자(400)의 필드 플레이트 트렌치의 구조는 소자(300)의 필드 플레이트 트렌치의 구조와 유사하다.
실시예 5
도 5는 또한 이 발명의 일부 양상을 구현하는 다른 소자(500)의 개략적인 단면도를 도시한다. 소자(500)는 MOSFET 또는 정류기일 수 있다.
소자(500)는 상이한 도펀트 농도의 3개의 에피층을 포함하는 반도체 칩 내에 형성된다. 에피층(5440)은 에피층(530)보다 고농도로 도핑되지만, 에피층(5440 및 530)에 비해 칩 표면(541)에 가장 가까운 에피층(540)보다는 덜 고농도로 도핑된다.
소자(500)는 모두 칩 표면(541)으로부터 반도체 칩 내로 식각된 필드 플레이트 트렌치(510, 520 및 5110)의 반복 패턴을 포함한다. 필드 플레이트 트렌치(510)의 식각은 바닥이 에피층(540 및 5440)의 계면 영역에 도달할 때 중단된다. 필드 플레이트 트렌치(5110)는 트렌치(510)보다 더 깊게 식각되고 그 바닥이 에피층(5440 및 530)의 계면 영역에 도달한다. 필드 플레이트 트렌치(520)는 트렌치(5110)보다 더 깊게 식각된다. 이 구현예에서, 필드 플레이트 트렌치는 에피층(530) 위의 에피층(5440) 및 에피층(530)의 계면 영역을 통해 계속되고, 바닥이 에피층(530)을 관통한 후에 정지한다.
이 예시적인 소자(500)의 필드 플레이트 트렌치의 반복 패턴에서, 필드 플레이트 트렌치(5110) 각각의 양측에는 두 개의 더 얕은 필드 플레이트 트렌치(510)가 있고, 두 개의 더 깊은 필드 플레이트 트렌치(520)는 필드 플레이트 트렌치(5110) 로부터 더 먼, 각 필드 플레이트 트렌치(510)의 다른 측에 배치된다.
실시예 6
도 6은 또한 이 발명의 일부 양상을 구현하는 다른 소자(600)의 개략적인 단면도를 도시한다. 소자(600)는 MOSFET 또는 정류기일 수 있다.
소자(500)와 유사하게, 소자(600)는 상이한 도펀트 농도의 3 개의 에피층을 포함하는 반도체 칩 내에 형성된다. 에피층(6440)은 에피층(630)보다 고농도로 도핑되지만, 에피층(6440 및 630)에 비해 칩 표면(641)에 더 가까운 에피층(640)보다는 덜 고농도로 도핑된다.
소자(600)는 모두 칩 표면(641)으로부터 반도체 칩 내로 식각된 필드 플레이트 트렌치(610, 620 및 6110)의 반복 패턴을 포함한다. 필드 플레이트 트렌치(610)의 식각은 바닥이 에피층(640 및 6440)의 계면 영역에 도달할 때 중단된다. 필드 플레이트 트렌치(6110)는 트렌치(610)보다 더 깊게 식각되고 그 바닥이 에피층(6440 및 630)의 계면 영역에 도달한다. 필드 플레이트 트렌치(620)는 트렌치(6110)보다 더 깊게 식각된다. 이 구현예에서, 필드 플레이트 트렌치는 에피층 (630) 위의 에피층과 에피층(630)의 계면 영역을 통해 계속되고, 바닥이 에피층(630)을 관통한 후에 정지한다.
이 예시적인 소자(600)의 필드 플레이트 트렌치의 반복 패턴에서는, 하나 걸러 하나의 필드 플레이트 트렌치가 그 바닥이 동일한 도펀트 극성과 상이한 도펀트 농도를 갖는 두 에피층의 전이 영역에 있는 얕은 필드 플레이트 트렌치이다.
실시예 7
도 7은 두 트렌치(710 및 720)의 반복적 패턴을 포함하는 트렌치 마스크(700)의 일부의 개략적 표현을 도시한다. 이 마스크는 도 1 내지 도 6에 도시한 바와 같은 MOSFET 또는 정류기의 제조에 사용될 수 있다. 예를 들면, 스트립(710)은 트렌치(110)에 대응하고, 스트립(720)은 트렌치(120)에 대응할 수 있다. 특정한 설계에 따라 스트립(710 및 720)은 동일한 폭을 가지거나 그렇지 않을 수 있다.

Claims (21)

  1. 칩 내에 하나를 넘는 깊이로 배치된 필드 플레이트 트렌치의 반복적 패턴을 갖는 반도체 칩을 포함하는 소자.
  2. 제1항에 있어서, 상기 반도체 칩은 상부 표면 및 도핑된 에피층을 더 포함하며, 도펀트 농도는 상기 상부 표면 근처에서 가장 높고 상기 상부 표면으로부터 멀어질수록 점차 낮아지는(less heavy) 소자.
  3. 제2항에 있어서, 상기 에피층은 각각 상이한 도펀트 농도를 갖는 에피층의 계층을 갖는 소자.
  4. 제3항에 있어서, 최대 깊이를 갖는 상기 필드 플레이트 트렌치는 상기 계층의 가장 낮게 도핑된 에피층 내에서 부분적으로 종료되는 소자.
  5. 제4항에 있어서, 더 낮은 깊이를 갖는 상기 트렌치는 두 인접한 에피층의 계면에서 종료되는 소자.
  6. 제1항에 있어서, 각 필드 플레이트 트렌치는 상이한 깊이의 필드 플레이트 트렌치와 인접하는 소자.
  7. 제1항에 있어서, 최소 깊이의 각 필드 플레이트 트렌치는 동일 깊이의 필드 플레이트 트렌치와 인접하는 소자.
  8. 제1항에 있어서, 하나 걸러 하나의 필드 플레이트 트렌치는 최소 깊이의 필드 플레이트 트렌치(도 4)인 소자.
  9. 제1항에 있어서, 두 인접한 최대 깊이의 필드 플레이트 트렌치 사이의 거리는 두 인접한 동일하며 더 낮은 깊이의 필드 플레이트 트렌치 사이의 거리보다 길거나 그와 동일한 소자.
  10. 제2항에 있어서, 상기 에피층의 계층은 동일한 도핑 극성을 갖는 소자.
  11. 제1항에 있어서, MOSFET 소자 또는 정류기 소자의 게이트 구조의 반복적 패턴을 더 포함하는 소자.
  12. 제11항에 있어서, 각 게이트 구조는 트렌치 내에 배치된 게이트 전극을 포함하는 소자.
  13. 제12항에 있어서, 상기 게이트 전극은 필드 플레이트 트렌치 내에 배치되는 소자.
  14. 제13항에 있어서, 각 필드 플레이트 트렌치 내의 필드 플레이트 전극을 더 포함하는 소자.
  15. 제14항에 있어서, 각 필드 플레이트 트렌치 내의 상기 게이트 전극 및 상기 필드 플레이트 전극은 도핑된 다결정 규소를 포함하며, 상기 게이트 전극 및 상기 필드 플레이트 전극은 유전체 막에 의해 분리되는 소자.
  16. 상부 표면, 및 상기 상부 표면과 평행하며 상기 상부 표면 근처에서 가장 높고 상기 상부 표면으로부터 멀어질수록 점차 낮아지는 도펀트 농도를 갖는 도핑된 에피층을 포함하는 반도체 칩 제공; 및
    상기 칩 내에 하나를 넘는 깊이를 가지며 상기 에피층에 수직인 필드 플레이트 트렌치의 반복적 패턴 형성을 포함하는 소자 제조 방법.
  17. 제15항에 있어서, 상기 에피층은 상이한 도펀트 농도를 갖는 에피층의 계층을 갖는 소자 제조 방법.
  18. 제16항에 있어서, 상기 형성 단계는 최저 농도로 도핑된 에피층 내로 최고 깊이의 트렌치 바닥 형성을 포함하는 소자 제조 방법.
  19. 제16항에 있어서, 상기 형성 단계는 두 인접한 에피층의 계면(전이 영역의 +/- 30 % 이내)에서 더 낮은 깊이의 트렌치 바닥 형성을 더 포함하는 소자 제조 방법.
  20. 제18항에 있어서, MOSFET 소자 또는 정류기 소자의 게이트 구조의 반복적 패턴 형성을 더 포함하는 소자 제조 방법.
  21. 제19항에 있어서, 각 게이트 구조의 일부는 필드 플레이트 트렌치 내에 형성되는 소자 제조 방법.
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