CN106409903A - 多沟槽半导体装置 - Google Patents

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Abstract

本发明涉及多沟槽半导体装置。具有经改善RDSON及BV性能的MOSFET装置或整流器装置具有安置于半导体芯片中的场板沟槽的重复图案。所述半导体芯片包括经掺杂外延层，其中掺杂剂浓度从芯片表面的顶部朝向所述芯片的底部逐渐降低。所述经掺杂外延层可包括具有不同掺杂剂浓度的外延层的阶层且所述场板沟槽各自终止于所述阶层中的预定点处。

Description

多沟槽半导体装置
技术领域
本发明大体上涉及半导体装置，且特别涉及多沟槽半导体装置。
背景技术
功率半导体装置的性能一般来说由若干参数定义且沟槽(垂直)装置的性能特定来说也由若干参数定义。在所述参数中，导通电阻RDSON及崩溃电压BV似乎彼此抵消：一者的改善常常以另一者为代价。举例来说，当电流路径当中的掺杂剂浓度增加(此情况带来导通电阻RDSON改善)时，崩溃电压BV下降，此情况对装置性能来说是不利的。已提出若干方法以推进导通电阻与崩溃电压之间的平衡界限。
德克萨斯仪器(TI)已在US 2010/0264486 A1中提出一种方法且所述方法稍后由东芝(Toshiba)(小林(Kobayashi)等人的第27次国际功率半导体装置及IC会议的会议记录，2015)论证。所述方法提出变化沟槽中的场板的氧化物的厚度。具体来说，以不同步骤使场板结构的氧化物从沟槽顶端朝向沟槽底部逐渐较厚。在TI公开案与东芝论证之间存在五年的跨越。
由威力(Maxpower)(US 8,354,711 B2)提出的另一方法为将场板结构划分成多个彼此隔离区段，其中每一区段具有可独立于每一沟槽中的其它区段偏压的独立场板。
发明内容
本发明人认识到，尽管所提出方法之后的理论似乎合理，但仍存在将使此些装置难以大量生产的重大制造挑战。举例来说，在TI过程中，场板沟槽中存在至少两个转变点：将场板结构划分成多个区段，及区段各自具有狭窄地定义的长度及氧化物厚度。控制多个蚀刻过程并控制不同氧化物厚度是至关重要且具挑战性的。
威力提议要求沟槽中的多个彼此隔离场板且场板由二氧化硅薄膜的薄层分离。为行之有效，需要个别地电偏压多个场板。偏压必定为设计及装置操作添加复杂性。另外，装置取决于在沟槽中相对于经掺杂层精确放置氧化物薄膜且此情况给装置制造添加困难。
本发明人也认识到，在现代半导体过程技术中，某些过程可较容易地控制。其为外延层生长、沟槽蚀刻及结晶硅表面上的氧化物薄膜形成。通过利用较容易控制过程，本发明人发明了可容易地适于制造例如功率MOSFET及功率整流器的装置的新颖方法。
新颖过程是基于将具有预定义深度的场板沟槽放置于具有特定电阻率的半导体外延层的阶层中。在其最简单实施方案中，具有两个交替不同深度的场板沟槽以重复图案安置。较浅沟槽的深度约等于第一外延层的厚度，且较深沟槽的深度小于第一外延层及紧靠地位于第一外延层下方的第二外延层的累加厚度。换句话说，较浅沟槽穿越第一外延层且较深沟槽完全穿透第一外延层且部分穿透第二外延层。第一及第二外延层具有不同掺杂剂浓度——第一外延层比第二外延层经较重掺杂。两外延层中的主要掺杂剂具有相同极性。
场板沟槽经配置以接近经设计以维持高反向偏压的p-n结及外延层中与p-n结相关联的空乏区。一个此配置为具有由二氧化硅层与沟槽壁电绝缘的经掺杂多晶硅芯体的沟槽。在相对于p-n结适当地偏压多晶硅芯体的情况下，早期倾向于到达崩溃的位点处的峰值电场将减少，因此p-n结可横跨其维持较高反向偏压电压。
本发明概念在此两个沟槽配置之后可容易地扩展到三个或三个以上沟槽及三个或三个以上外延层阶层。以下章节中的示范性实施方案将用于较全面地解释此本发明概念。
可以说，半导体处理领域的技术人员可阅读本发明并了解可实施本发明的过程的稳定性并因而了解可预测的良好装置性能。此情况是因为本发明的实施方案并不取决于控制如已知领域中规定的步骤的难度且显而易见下文所描述的实施例的实施稳定性。
定义
用于本发明中的术语一般具有属于本发明的上下文内的所属领域中的普通含义。下文论述某些术语以为考虑本发明的说明书的从业者提供额外指导。将了解，相同事物可以一种以上方式述说。因此，可使用替代性语言及同义语。
半导体芯片为例如硅、锗、碳化硅、金刚石、砷化镓及氮化镓的半导电材料的厚块。半导体芯片通常具有主要为结晶平面的两个平行表面平面。集成电路建置于半导体芯片中及顶表面上；最近，一些集成电路元件已垂直于顶表面建置于半导体芯片的块体中。在本发明中，术语芯片的顶表面或芯片表面用于意味着半导体芯片的顶部平行表面，其中半导体材料接触例如介电或导电材料的其它材料。
沟槽为某些集成电路芯片中的结构元件。沟槽通常由半导体芯片表面上的光致抗蚀剂薄膜中的图案化图像形成，接着从不存在光致抗蚀剂的芯片处移除材料得到。通常用反应性离子蚀刻过程完成材料移除。当从芯片表面检视时沟槽通常具有长条纹式重复图案。沟槽的壁为从芯片表面延伸到沟槽底部的半导体材料的垂直表面。在本发明中，沟槽的宽度为两个对置沟槽壁之间的距离且沟槽的长度为正交于沟槽的宽度及深度的长尺寸。在垂直于芯片的顶表面的方向上测量沟槽的深度且其为从芯片的顶表面到蚀刻步骤的端点(亦即，沟槽的底部)的测量。
MOSFET为四端子电子电路元件。电流可流动于源极端子与漏极端子之间的沟道中，且电流的量值可由栅极端子及主体区处的电压控制。在MOSFET中，电流可以沟道的两个方向流动。在许多沟槽MOSFET中，栅极建置于沟槽中且主体区内部短路到源极区。
整流器为两端子电路元件。取决于横跨端子的电压极性，电流可或不可流动于阳极与阴极之间。在由二极管并入制成的SBR整流器中，也存在栅极结构。SBR整流器也可与其中安置有栅极或场板或所述两者的沟槽一起垂直建置。
外延层(外延层(epi-layer))在本发明中是指通过外延生长形成于(例如)另一单晶半导体层的衬底上的单晶半导体层。衬底可经重掺杂以减少装置电阻。掺杂剂可在其形成期间或在其形成之后通过离子植入并入外延层中。集成电路元件通常建置于外延层中。在本发明中，半导体芯片包括具有不同掺杂剂浓度的外延层阶层。当外延层最初形成时，两个邻近外延层之间的掺杂剂浓度差异可少到5％。在装置制造期间，高温过程可致使外延层中的掺杂剂扩散，因此在制造过程完成时，邻近外延层之间的接口可失去其清晰度并变成掺杂剂浓度逐步改变的接口区域或区。区域可在一些状况下占据外延层的至多30％厚度。
MOSFET中的源极及漏极是指源极及漏极端子或连接到相应端子的半导体芯片中的两个区。在垂直MOSFET中，漏极可在芯片表面的顶部处呈称为下源极的配置，或在芯片底部处呈称为下漏极的配置。
MOSFET或整流器的正向电压(VF)为当特定量的电流流过装置时装置处的电压测量。其为功率装置中的优值，此是由于其表示当正向驱动装置时归因于欧姆加热的功率损耗(IVF)。
MOSFET或整流器的导通电阻(RDSON)为以设定电压正向驱动的装置的电流测量。其为功率装置中的优值，此是由于其表示归因于欧姆加热的功率损耗。
MOSFET或整流器的阻断电压(BV)为在装置进入“崩溃”模式之前横跨装置的反向偏压结的最大电压测量。其为功率装置中的优值，此是由于其表示装置的最大操作电压。
功率MOSFET或整流器中的场板为靠近p-n结安置的导电元件且当适当地偏压时，其可有效地变更靠近p-n结的电场分布以增加其崩溃电压。场板可为装置表面处的多晶硅结构或在场板沟槽内部。垂直MOSFET或整流器中的场板沟槽具有安置于沟槽内部且由介电材料层从MOSFET沟道屏蔽的例如经掺杂多晶硅的导电元件。其经配置以增加主体区与衬底之间的崩溃电压。
附图说明
图1描绘体现本发明的某些方面的部分完成装置的横截面图。
图2描绘体现本发明的某些方面的部分完成装置的横截面图。
图3及3A描绘体现本发明的某些方面的部分完成装置的横截面图。
图4及4A描绘体现本发明的某些方面的部分完成装置的横截面图。
图5描绘体现本发明的某些方面的部分完成装置的横截面图。
图6描绘体现本发明的某些方面的部分完成装置的横截面图。
图7描绘包含两个沟槽的重复图案的沟槽掩模的一部分。
具体实施方式
实例1
图1描绘体现本发明的一些方面的部分完成装置100的示意性横截面图。此装置可为功率MOSFET或功率整流器且其建置于包括两个外延层130及140的硅芯片中。两外延层主要掺杂有n型掺杂剂且外延层140比外延层130经较重掺杂。图1的中间为场板沟槽110及侧接场沟槽110的两个其它场板沟槽120。沟槽110及120是从芯片表面141向下蚀刻的。沟槽110的底部在两个外延层140及130的接口区处。沟槽120比沟槽110经较深蚀刻且其底部穿透到外延层130中，经过外延层130及其上方的外延层的接口区。
在图1中所描绘的每一场板沟槽中，存在两个多晶硅材料区段。在沟槽110中，下部部分112为场板电极且上部部分114为栅极电极。两个区段由介电层(在此实例中其包括二氧化硅)彼此绝缘。也可使用例如氮氧化硅的其它介电材料。
场板电极112由介电层116与外延层140间隔开且栅极电极114由栅极氧化物层118与外延层140间隔开。在此实例中，栅极氧化物层包括二氧化硅。也可使用例如氮氧化硅及其它金属氧化物的其它介电材料。靠近栅极氧化物118的外延层140可相对掺杂有例如硼的p型掺杂剂。此区在所属领域中称为MOSFET或整流器的主体区。如图1中所描绘，介电层116比栅极氧化物118厚。
侧接场板沟槽110的为两个场板沟槽120，其比场板沟槽110深。在沟槽120中，多晶硅材料的下部部分122为场板电极且上部部分124为栅极电极。两个区段也由介电层(在此实例中其包括二氧化硅)彼此绝缘。也可使用例如氮氧化硅的其它介电材料。
场板电极122由介电层126与外延层140间隔开且栅极电极124由栅极氧化物层128与外延层140间隔开。在此实例中，栅极氧化物层包括二氧化硅。也可使用例如氮氧化硅及其它金属氧化物的其它介电材料。靠近栅极氧化物118的外延层140可相对掺杂有例如硼的p型掺杂剂。此区在所属领域中称为MOSFET或整流器的主体区。如图1中所描绘，介电层126比栅极氧化物128厚。介电层126的厚度类似于介电层116的厚度，且栅极氧化物层128的厚度类似于栅极氧化物层118的厚度。
在栅极电极114及124上的为介电材料层170(其在此实例中为二氧化硅)。也可使用例如氮化硅及氮氧化硅及其它金属氧化物的其它介电材料。介电材料层170使栅极电极114及124与接触外延层140及靠近芯片表面141的主体区的金属层180绝缘。
金属层180可包括例如铝、铜、钛、铂的金属或金属组合。取决于金属及掺杂物质及外延层140中接触处的浓度，在金属180与外延层140的接口处，可形成肖特基二极管、穿隧二极管或欧姆接触。
如果在主体区顶部处的靠近栅极电极114及124的外延层相对掺杂有例如磷及砷的n型掺杂剂以制成源极区，那么装置100为MOSFET。如果源极区不存在，那么装置100可为整流器。
实例2
图2描绘也体现本发明的一些方面的另一装置200的示意性横截面。装置200可为MOSFET或整流器。
装置200包括场板沟槽210及220的重复图案，所述两沟槽都从芯片表面241蚀刻到半导体芯片中。当底部到达外延层230及240的接口区时，场板沟槽210的蚀刻停止。场板沟槽220比沟槽210经较深蚀刻。在此实施例中，蚀刻继续通过外延层230与外延层230上方的外延层240的接口区且在底部穿透到外延层230中之后停止。在此方面中，装置200类似于先前段落中所描述的装置100。
装置200与装置100的区别在于在装置200中，两个浅场板沟槽210彼此相邻安置，而在装置100中，每一浅场板的两侧侧接较深场板沟槽120。
实例3
图3及3A描绘也体现本发明的一些方面的另一装置300的示意性横截面。装置300可为MOSFET或整流器。
在装置300中，栅极电极及场板电极并不安置于如装置100及200的常见沟槽中，而是安置于分离沟槽中。
装置300的场板沟槽的重复图案类似于图1中所描绘的图案。场板沟槽310对应于图1的场板沟槽110且场板沟槽320对应于场板沟槽120。然而，栅极电极314在安置于邻近场板沟槽310与320之间的栅极沟槽390中。栅极电极314由栅极介电质318与外延层340间隔开。场板电极322接触金属元件380，在此实例中金属元件也接触靠近芯片的顶表面的外延层340。如果需要以不同于源极电势的电势偏压场板电极322及312，那么电极将彼此电绝缘。
类似于装置100及200，场板沟槽310底部靠近两个外延层340及330的边界，且较深场板沟槽经过两个邻近外延层的过渡区。
实例4
图4及4A描绘也体现本发明的一些方面的另一装置400的示意性横截面。装置400可为MOSFET或整流器。
装置400类似于图3中所描绘的装置300。两个装置在栅极结构方面不同。虽然装置300中的栅极电极安置于栅极沟槽390中，但装置400中的栅极结构在芯片表面441上。栅极氧化物418安置于栅极电极414下的芯片表面441上，且其使栅极电极414与外延层440及430分离。每一栅极结构的每一侧侧接场板沟槽410及420。装置400的场板沟槽的结构类似于装置300的场板沟槽的结构。
实例5
图5描绘也体现本发明的一些方面的另一装置500的示意性横截面。装置500可为MOSFET或整流器。
装置500建置于包括具有不同掺杂剂浓度的三个外延层的半导体芯片中。外延层5440比外延层530经较重掺杂但比外延层540经较轻掺杂，相比外延层5440及530，外延层540最接近芯片表面541。
装置500包括场板沟槽510、520及5110的重复图案，所有沟槽都从芯片表面541蚀刻到半导体芯片中。当底部到达外延层540及5440的接口区时，场板沟槽510的蚀刻停止。场板沟槽5110比沟槽510经较深蚀刻且其底部到达外延层5440及530的接口区。场板沟槽520比沟槽5110经较深蚀刻。在此实施例中，场板沟槽继续通过外延层530与外延层530上方的外延层5440的接口区，且在底部穿透到外延层530中之后停止。
在此示范性装置500的场板沟槽的重复图案中，场板沟槽5110中的每一者的两侧侧接两个较浅场板沟槽510，且两个较深场板沟槽520安置于远离场板沟槽5110的每一场板沟槽510的另一侧上。
实例6
图6描绘也体现本发明的一些方面的另一装置600的示意性横截面。装置600可为MOSFET或整流器。
类似于装置500，装置600建置于包括具有不同掺杂剂浓度的三个外延层的半导体芯片中。外延层6440比外延层630经较重掺杂但比外延层640经较轻掺杂，相比外延层6440及630，外延层640更接近芯片表面641。
装置600包括场板沟槽610、620及6110的重复图案，所有沟槽都从芯片表面641蚀刻到半导体芯片中。当底部到达外延层640及6440的接口区时，场板沟槽610的蚀刻停止。场板沟槽6110比沟槽610经较深蚀刻且底部到达外延层6440及630的接口区。场板沟槽620比沟槽6110经较深蚀刻。在此实施例中，场板沟槽继续通过外延层630与外延层630上方的外延层的接口区，且在底部穿透到外延层630中之后停止。
在此示范性装置600的场板沟槽的重复图案中，每一其它场板沟槽为其底部在具有相同掺杂剂极性且具有不同掺杂剂浓度的两个外延层的过渡区处的线场板沟槽。
实例7
图7描绘包含两个场板沟槽710及720的重复图案的沟槽掩模700的一部分的示意性表示。此掩模可用于制造如图1到图6中所描绘的MOSFET或整流器。举例来说，条带710可对应于沟槽110且条带720可对应于沟槽120。取决于特定设计，条带710及720可或可并不具有相等宽度。

Claims (21)

1.一种装置，其包括：
半导体芯片，其具有场板沟槽的重复图案，所述场板沟槽具有安置于所述芯片中的一个以上深度。
2.根据权利要求1所述的装置，其中所述半导体芯片进一步包括顶表面及经掺杂外延层，其中靠近所述顶表面处的掺杂剂浓度最高且远离所述顶表面处逐渐较轻。
3.根据权利要求2所述的装置，其中所述外延层包含各自具有不同掺杂剂浓度的外延层阶层。
4.根据权利要求3所述的装置，其中具有所述最深深度的所述场板沟槽部分终止于所述阶层的所述经最轻掺杂外延层中。
5.根据权利要求4所述的装置，其中具有较小深度的所述沟槽终止于两个邻近外延层的接口处。
6.根据权利要求1所述的装置，其中每一场板沟槽邻近于具有不同深度的场板沟槽。
7.根据权利要求1所述的装置，其中具有所述最浅深度的每一场板沟槽邻近于具有相同深度的场板沟槽。
8.根据权利要求1所述的装置，其中每一其它场板沟槽为具有所述最浅深度的场板沟槽。
9.根据权利要求1所述的装置，其中具有所述最深深度的两个邻近场板沟槽之间的距离长于或等于具有相等但较小深度的两个邻近场板沟槽之间的距离。
10.根据权利要求2所述的装置，其中外延层的所述阶层具有相同掺杂极性。
11.根据权利要求1所述的装置，其进一步包括MOSFET装置或整流器装置的栅极结构的重复图案。
12.根据权利要求11所述的装置，其中每一栅极结构包括安置于沟槽内的栅极电极。
13.根据权利要求12所述的装置，其中所述栅极电极安置于场板沟槽内。
14.根据权利要求13所述的装置，其进一步包括每一场板沟槽内的场板电极。
15.根据权利要求14所述的装置，其中每一场板沟槽中的所述栅极电极及所述场板电极包括经掺杂多晶硅，且所述栅极电极及所述场板电极由介电薄膜分离。
16.一种制造装置的方法，其包括：
提供具有顶表面及平行于所述顶表面的经掺杂外延层的半导体芯片，所述外延层具有在靠近所述顶表面处最重且远离所述顶表面处逐渐较轻的掺杂剂浓度；及
在所述芯片中形成具有一个以上深度且垂直于外延层的场板沟槽的重复图案。
17.根据权利要求16所述的方法，其中所述外延层包括具有不同掺杂剂浓度的外延层的阶层。
18.根据权利要求17所述的方法，其中所述形成步骤包括使所述最深沟槽底部处于所述经最轻掺杂外延层中。
19.根据权利要求17所述的方法，其中所述形成步骤包括使所述第二深沟槽底部处于两个邻近外延层的接口(过渡区的+/-30％内)处。
20.根据权利要求19所述的方法，其进一步包括形成MOSFET装置或整流器装置的栅极结构的重复图案。
21.根据权利要求20所述的方法，其中每一栅极结构的一部分形成于场板沟槽内。
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