JP2010516060A - 半導体装置 - Google Patents

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Abstract

半導体構造体は、多数の半導体領域と、一対の誘電体領域と、一対の端子とを含む。構造体の第１および第２の領域は、第１および第２の端子にそれぞれ結合される。構造体の第３の領域は、第１の領域と第２の領域との間に配置される。誘電体領域は、第３の領域内に延在する。第３の領域内に存在する不純物のドープ濃度、および誘電体領域間の距離は、構造体の電気的特性を画定する。構造体の電気的特性は、誘電体領域の幅に依存しない。第１および第２の領域は、相反する導電型である。構造体は、任意選択で、第３の領域内に延在し、かつ一対の誘電体領域の一部を囲む、第４の領域を含む。誘電体領域と第４の領域との間の界面領域は、意図的に導入された電荷を含む。

Description

発明の詳細な説明
［関連出願の相互参照］
本出願は、合衆国法典第３５巻第１１９（ｅ）の下で、２００７年１月９日に出願された米国暫定特許出願６０／８７９，４３４号、名称「Ｐｏｗｅｒ ＭＯＳ Ｔｒａｎｓｉｓｔｏｒ」の利益を主張するものであり、参照することによりその全体の内容が本願明細書に組み込まれる。
［背景技術］
本発明は、電子装置に関し、より具体的には、高電圧を維持するように適合された半導体装置に関する。
電子システムでは、しばしば、一対のノードの間で比較的高い電圧を維持する必要がある。半導体ｐ−ｎ接合ダイオードは、高電圧を維持するように逆バイアスモードで広く使用されている。ｐ−ｎ接合の間の高降伏電圧を維持するために、比較的厚く、また電圧維持層を形成する、低濃度ドープ領域が必要である。このようなｐ−ｎ接合は、ＭＯＳＦＥＴ、ＩＧＢＴ、およびＪＦＥＴ等の多くの半導体装置に比較的高い降伏電圧を提供する。さらに、このような半導体装置は、一般的に、オン状態で比較的低いオン抵抗（Ｒｏｎ）を有すること、および逆バイアス条件下において比較的高い降伏電圧ＶBを有することが必要である。既知のように、高降伏ＶBと低Ｒｏｎの両方を達成するには、多くの困難な課題がある。従来の装置では、降伏電圧を増加させるのに使用することができる、ドープ密度または層厚さ等の設計パラメータによって、オン抵抗の増加が生じ、その逆も生じる。
低オン抵抗および高降伏電圧の両方を達成するのに使用される１つの既知の装置は、一般に超接合（ＳＪ）装置と称される。図１に示されるように、ＳＪ装置（構造体）は、しばしば、電荷が平衡化された、多数のｐ型およびｎ型を交互にした層またはピラーを含む。ＳＪ構造体では、固有オン抵抗Ｒspを低くするように、所与の単位面積内に多くのピラーまたはセルを詰め込むことが望ましく、ここで、Ｒspは、Ｒｏｎ×Ａで定義され、式中、Ａは、装置の面積である。
ＳＪ構造体では、ｎ型およびｐ型ピラーの幅によって、セルのピッチおよび構造体の小型化が制限される。また、複数のエピタキシャル層を成長させるための要件、および多くの注入および拡散ステップを実行するための要件等の、ＳＪ構造体の製造に関連する多くの欠点もある。高降伏電圧、低Ｒsp、低静電容量、および低逆回復電荷（Ｑｒｒ）を有し、容易に小型化され、かつ製造が容易な半導体装置の必要性が依然として存在する。
［発明の概要］
半導体構造体は、本発明の一実施形態によれば、部分的に、多数の半導体領域と、少なくとも一対の誘電体領域と、一対の端子とを含む。半導体構造体の第１および第２の領域は、それぞれ第１および第２の端子に結合される。半導体構造体の第３の領域は、単一の導電型であり、第１および第２の領域間に配置される。誘電体領域は、第３の領域内に延在する。第３の領域内に存在する不純物のドープ濃度、および誘電体領域間の距離は、半導体構造体の電気的特性を画定する。半導体構造体の電気的特性は、誘電体領域の幅に依存しない。第１および第２の領域は、反対の導電型である。
一実施形態では、誘電体領域は、第１および第２の領域内に延在する。一実施形態では、誘電体領域の表面に平行な線に沿った、第３の領域内の不純物の集積中ドープ密度は、約１×１０12／ｃｍ2から約５×１０12／ｃｍ2までの範囲である。一実施形態では、各誘電体領域は、第２の材料をさらに含む。一実施形態では、各誘電体領域内の第２の材料は、部分的に、フッ化アルミニウムを含む。一実施形態では、各誘電体領域は、部分的に、誘電体材料である第３の材料をさらに含む。一実施形態では、各誘電体領域内の第２および第３の材料は、同じ材料である。
一実施形態では、第１および第２の領域は、それぞれｐ＋型およびｎ＋型領域であり、第１および第２の端子は、それぞれアノードおよびカソード端子である。一実施形態では、第３の領域は、ｐ型領域である。別の実施形態では、第３の領域は、ｎ型領域である。一実施形態では、第３の領域は、第２の領域の上方に形成され、前記第１の領域は、第３の領域の上方に形成される。一実施形態では、誘電体領域は、互いに単離される。
一実施形態では、半導体構造体は、部分的に、第２および第３の領域間に配置された第４の領域をさらに含む。第２のおよび第４の領域は、同じ導電型である。
一実施形態では、第１および第２の領域は、それぞれｎ＋型およびｐ＋型領域であり、第１および第２の端子は、それぞれカソードおよびアノード端子である。一実施形態では、第３の領域は、ｐ型領域である。別の実施形態では、第３の領域は、ｎ型領域である。一実施形態では、第３の領域は、第２の領域の上方に形成され、第１の領域は、第３の領域の上方に形成される。一実施形態では、第３の領域は、第２の領域の上方に形成され、第１の領域は、第３の領域の上方に形成される。一実施形態では、誘電体領域のそれぞれは、誘電体領域の一端の近くの幅が、誘電体領域の他端よりも広くなるようにテーパ状である。
一実施形態では、第１、第２、および第３の領域は、半導体構造体が形成される半導体基板の同じ表面に沿って形成される。このような一実施形態では、半導体構造体は、第２の領域が形成される第４の領域を含む。このような一実施形態では、第３の領域は、第１および第４の領域に隣接する。このような一実施形態では、第１の領域は、ｐ＋型領域であり、第２の領域は、ｎ＋型領域であり、第３の領域は、ｐ型領域であり、第４の領域は、ｎ型領域である。別のこのような実施形態では、第１の領域は、ｐ＋型領域であり、第２の領域は、ｎ＋型領域であり、第３の領域は、ｎ型領域であり、第４の領域は、ｐ型領域である。
半導体構造体は、本発明の別の実施形態によれば、部分的に、多数の半導体領域と、少なくとも一対の誘電体領域と、一対の端子とを含む。半導体構造体の第１および第２の領域は、第１および第２の端子にそれぞれ結合される。第３および第４の領域は、第１および第２の領域間に隣接して配置される。誘電体領域は、第３の領域内に延在する。第４の領域は、第３の領域内に延在し、第３の領域の導電型とは反対の導電型を有し、少なくとも第１および第２の誘電体領域の一部を囲む。第３の領域内に存在する不純物のドープ濃度、および誘電体領域間の距離は、半導体構造体の電気的特性を画定する。半導体構造体の電気的特性は、誘電体領域の幅に依存しない。第１および第２の領域は、相反する導電型である。誘電体領域と第４の領域との間の界面領域は、意図的に誘起された電荷を含む。
一実施形態では、誘電体領域は、第１および第２の領域内に延在する。一実施形態では、誘電体領域の表面に平行な線に沿った、第３の領域内の不純物の集積ドープ密度は、約１×１０12／ｃｍ2から約５×１０12／ｃｍ2までの範囲である。一実施形態では、各誘電体領域は、第２の材料をさらに含む。一実施形態では、各誘電体領域内の第２の材料は、部分的に、フッ化アルミニウムを含む。一実施形態では、各誘電体領域は、部分的に、誘電体材料である第３の材料をさらに含む。一実施形態では、各誘電体領域内の第２および第３の材料は、同じ材料である。
一実施形態では、第１および第２の領域は、それぞれｐ＋型およびｎ＋型領域であり、第１および第２の端子は、それぞれアノードおよびカソード端子である。一実施形態では、第３の領域は、ｐ型領域である。別の実施形態では、第３の領域は、ｎ型領域である。一実施形態では、第３の領域は、第２の領域の上方に形成され、該第１の領域は、第３の領域の上方に形成される。一実施形態では、誘電体領域は、互いに単離される。
一実施形態では、半導体構造体は、部分的に、第２および第３の領域間に配置された第４の領域をさらに含む。第２のおよび第４の領域は、同じ導電型である。
一実施形態では、第１および第２の領域は、それぞれｎ＋型およびｐ＋型領域であり、第１および第２の端子は、それぞれカソードおよびアノード端子である。一実施形態では、第３の領域は、ｐ型領域である。一実施形態では、第３の領域は、ｐ型領域である。別の実施形態では、第３の領域は、ｎ型領域である。一実施形態では、第３の領域は、第２の領域の上方に形成され、第１の領域は、第３の領域の上方に形成される。一実施形態では、第３の領域は、第２の領域の上方に形成され、第１の領域は、第３の領域の上方に形成される。一実施形態では、誘電体領域のそれぞれは、誘電体領域の一端の近くの幅が、誘電体領域の他端よりも広くなるようにテーパ状である。
一実施形態では、第１、第２、および第３の領域は、半導体構造体が形成される半導体基板の同じ表面に沿って形成される。このような一実施形態では、半導体構造体は、第２の領域が形成される第４の領域を含む。このような一実施形態では、第３の領域は、第１および第４の領域に隣接する。このような一実施形態では、第１の領域は、ｐ＋型領域であり、第２の領域は、ｎ＋型領域であり、第３の領域は、ｐ型領域であり、第４の領域は、ｎ型領域である。別のこのような実施形態では、第１の領域は、ｐ＋型領域であり、第２の領域は、ｎ＋型領域であり、第３の領域は、ｎ型領域であり、第４の領域は、ｐ型領域である。
従来技術で既知の超接合装置の断面図である。 本発明の一実施形態による、例示的な電圧維持半導体構造体の断面図である。 本発明の一実施形態による、例示的な電圧維持半導体構造体の断面図である。 本発明の一実施形態による、図２Ａの装置の例示的な上面図である。 本発明の別の実施形態による、例示的な電圧維持半導体構造体の断面図である。 本発明の別の実施形態による、例示的な電圧維持半導体構造体の断面図である。 本発明の別の実施形態による、例示的な電圧維持半導体構造体の断面図である。 本発明の別の実施形態による、例示的な電圧維持半導体構造体の断面図である。 本発明の別の実施形態による、例示的な電圧維持半導体構造体の断面図である。 本発明の別の実施形態による、例示的な電圧維持半導体構造体の断面図である。 本発明の別の実施形態による、例示的な電圧維持半導体構造体の断面図である。 本発明の別の実施形態による、例示的な電圧維持半導体構造体の断面図である。 本発明の別の実施形態による、例示的な電圧維持構造体の構成要素の断面図である。 本発明の別の実施形態による、例示的な電圧維持半導体構造体の断面図である。 本発明の別の実施形態による、横型電圧維持半導体構造体の上面図である。 図１２Ａに示される装置の種々の断面図である。 本発明の別の実施形態による、横型電圧維持半導体構造体の上面図である。 図１３Ａに示される装置の種々の断面図である。 本発明の別の実施形態による、横型電圧維持半導体構造体の上面図である。 従来の構造体、および本発明の例示的な一実施形態による構造体の、それぞれの降伏電圧における等電位線を示す、コンピュータシミュレーションの図である。 図１５Ａ〜Ｂに示される構造体の、断面線ＡＡ’に沿った電界を示す図である。 図１５Ａ〜Ｂに示される構造体の、逆バイアス電流対電圧特性を示す図である。
半導体構造体は、本発明の例示的な一実施形態によれば、部分的に、比較的高い降伏電圧ＶBを特徴とする。半導体構造体は、意図的に導入された電荷（Ｑf）を有する誘電体層を含む。電荷が平衡化された誘電体およびシリコン層を交互にすることによって、該構造体は、所与の電圧維持領域のドープ濃度および／または厚さに対して、従来の装置よりも高い降伏電圧を維持する。いくつかの実施形態では、誘電体層間に配置されたシリコン層は、エピタキシャル成長、注入、または低濃度ドープのエピタキシャル成長とこれに続く注入、等を使用して形成される。本発明の実施形態によって提供された装置の性能は、エピタキシャル層または電圧維持層の同じドープおよび厚さに対する一次元シリコンの降伏電圧限度を超えるものである。
以下の説明では、固定電荷とは、製作工程の副生物として生じる電荷に加えて、イオン注入、拡散、蒸着等の工程を使用して意図的に導入される電荷を指す。さらに、以下に、界面電荷一般、すなわち、誘電体領域と半導体領域との間の界面領域内の電荷に関して言及するが、そのような電荷はまた、誘電体領域、および誘電体領域が形成される半導体領域の両方に存在し得るものと理解される。
逆バイアスで、誘電体層の電荷は、空乏領域内の電荷によって平衡化される。ゼロバイアスで、誘電体層の電荷は、部分的に、半導体−誘電体層間の界面に形成する反転層内に存在する電荷によって平衡化される。誘電体層内の電荷は、一実施形態では、最高の効率のために、半導体−誘電体層間の界面に、またはその近くに位置する。一実施形態では、電荷は、代表的な装置の動作温度において不動である。半導体層のイオン化不純物の空乏電荷を平衡化するのに必要な電荷を提供するために、負または正電荷の両方を使用することができる。これによって、電圧維持領域に沿ってより均一な電界がもたらされ、したがって、より高い降伏電圧がもたらされる。
本発明は、主に半導体領域に隣接する誘電体層の誘電率および幅に依存する、従来の半導体構造体を上回る、多くの利点を提供する。本発明によれば、電荷平衡に提供される固定電荷は、トレンチ幅の関数ではない。したがって、より高い降伏電圧を達成するために、誘電体層の幅は、固定電荷を導入し、また、トレンチを再充填するのに必要なステップによってのみ制限され、これによって、従来のＳＪまたは非ＳＪ型構造体によって得ることができるものよりも小さいセルピッチが可能となる。さらに、ｐ−ｎ接合または電界板内ではなく誘電体層内の電荷を使用して電荷平衡を行うことによって、より低い静電容量が達成される。本願明細書に記載の本発明の構造体は、製作がより容易で、かつ費用効率がより高いものである。
所要の電荷平衡を提供するためには、負または正電荷の両方を使用し得る。本発明による、誘電体層の電荷を使用して達成される電荷平衡は、他の電荷平衡手法よりも低い静電容量値を提供する。本発明による構造体は、製作がより容易で、かつ費用効率がより高いものである。
いくつかの実施形態では、トレンチの半導体−誘電体間の界面近くの負電荷は、より高い電圧を維持するように、ｎ型半導体層の正の空乏電荷を平衡化する。負の誘電体電荷は、例えば二酸化シリコンおよびフッ化アルミニウム（ＡｌＦ3またはＡｌＦx）等の、化合物絶縁層を使用して、またはヨウ素、臭素、塩素、クロミウム、アルミニウム、または他の好適なイオン等のイオンを注入することによって生成し得る。二酸化シリコンおよびフッ化アルミニウム（ＡｌＦ3またはＡｌＦx）の化合物絶縁層を使用した負電荷生成効果は、実験的に検証され、負の界面電荷が、分率ｘの強い関数であることが見出された。さらに他の実施形態では、トレンチの半導体−誘電体間の界面近くの正電荷は、より高い電圧を維持するように、ｐ型半導体層の負の空乏電荷を平衡化する。正電荷は、例えば、セシウムまたはカリウム等の正イオンを、トレンチの壁または底部に沿って形成された誘電体層内に注入することによって生成し得る。代替的に、窒化シリコンまたは酸窒化シリコン等の正電荷を含有する別の誘電体層が、トレンチの壁または底部に沿って形成される誘電体層上に蒸着される。例えば酸化物等の、誘電体層内に正または負電荷を生成する別の手法は、不純物を酸化物層上に蒸着し、その後にドライブインまたはアニーリングステップを行う、等の技術を使用した、酸化物内への不純物の拡散である。
図２Ａは、本発明の一実施形態による、半導体構造体（本願明細書では、装置と同意で称される）２００の断面図である。装置２００は、ｎ＋領域２０２に結合されたカソード端子、ｐ＋領域２０８に結合されたアノード端子、ｐ＋領域２０８とｎ＋領域２０２との間に配置されたｐ領域２０４、およびｐ領域２０４内に形成された、以下、本願明細書では集合的かつ代替的にトレンチ２０６と称する、多数のトレンチ２０６1、２０６2、・・・、２０６Nを含むように示されている。簡潔にするため、トレンチ２０６1の左側に位置するｐ領域は、参照番号２０４1で識別され、トレンチ２０６2の右側に位置するｐ領域は、参照番号２０４3で識別され、トレンチ２０６1と２０６2との間に位置するｐ領域は、参照番号２０４2で識別される。図２には２つのトレンチ２０６1、２０６2のみが示されているが、本発明による高降伏電圧装置は、任意の数のトレンチ２０６を含み得ることが理解される。さらに、トレンチ２０６は、ｎ＋領域２０２内に延在するように示されている。
図２Ｂは、本発明の別の実施形態による、半導体２５０の断面図である。装置２５０は、装置２５０においては、ｎ型領域２５２が、ｎ＋領域２０２とｐ領域２０４との間に配置されていることを除いて、装置２００に類似したものである。このような実施形態では、トレンチ２０６は、ｎ型領域２５２内に延在する。以下では、同様な要素の異なる事例は、代替的に、異なる添字を有する同様な参照番号によって識別され、添字は、参照番号に対する下付数字として示される。例えば、トレンチ２０６の２つの示された事例は、２０６1および２０６2として代替的に識別される。
一実施形態では、各トレンチ２０６は、１つ以上の誘電体層２１０を含む。本発明によれば、各誘電体充填トレンチ２０６とｐ領域２０４との間に配置された界面領域は、正電荷を含む。正電荷は、トレンチ２０６の内側、トレンチとｐ型領域２０４との間の遷移領域（図示せず）内、ｐ領域２０４内、またはそれらの組み合わせ内に存在し得るものと理解される。本発明によれば、トレンチ２０６1、２０６2の対向する面である２１２1と２１２2との間に存在する正の界面電荷は、これらの２つのトレンチの間に配置されたｐ領域２０４2を、逆バイアスの下で部分的に、または完全に空乏化させるのに十分である。ｐ領域２０４2の部分的な、または完全な空乏化によって、図２Ｂに示される線ｘｘ’に沿った電界は、これらの２つの端子間に外部から印加された逆バイアスの下で、比較的均一なままとなる。
逆バイアスで、正電荷は、空乏化された半導体の電圧維持領域内の電荷によって平衡化される。上述のように、正電荷は、一実施形態では、代表的な装置の動作温度で不動である。半導体構造体は、本発明によれば、多くの従来のＳＪ構造体よりも小さく、より薄い電圧維持層を備えたセルピッチを達成する。さらに、従来のｐ−ｎ接合とは対照的に、誘電体層内で電荷を使用することによって、より低い静電容量が達成され、逆回復条件下で貯蔵される電荷がより少ない。本発明の構造体は、製作がより容易で、かつ費用効率がより高いものである。
図２Ａを参照すると、ｐ領域２０４2は、トレンチ２０６とｐ領域２０４2との間の界面領域内に存在する正電荷によって空乏化される。線ｘｘ’は、ｐ領域２０４２の中央を横断するものと仮定する。したがって、表面２１２1の近くに存在する正電荷は、ｐ領域２０４2内の線ｘｘ’の左側に存在する負電荷によって平衡化される。同様に、表面２１２2の近くに存在する正電荷は、ｐ領域２０４2内の線ｘｘ’の右側に存在する負電荷によって平衡化される。したがって、線ｘｘ’に沿った電界は、ほぼ均一である。結果的に、ｐ＋領域２０８、ｐ領域２０４2、およびｎ＋領域２０６2は、集合的に構造体を画定し、該構造体は、装置２００のカソードとアノード端子との間に印加された逆電圧からｐ領域２０４2内への電界線の終端を抑制または低減する。正電荷は、例えば、セシウムまたはカリウム等の正イオンを、トレンチの壁または底部を覆う酸化物層内に注入することによって実現し得る。一実施例では、装置２００は、それぞれ幅が１μｍ、深さ１０μｍであるトレンチを特徴とする。このような実施例では、隣接するトレンチ間の距離は、２μｍとなり得、ｐ型領域２０４のドープ濃度は、１０16ａｔｏｍｓ／ｃｍ3となり得、また、トレンチ−半導体間の界面での電荷は、１０12ｃｍ-2の密度（Ｑf／ｑ）となり得、ここで、ｑは、電子電荷である。このような実施形態では、２２０ボルトの逆降伏電圧が達成され得る。トレンチ−半導体間の界面の電荷が無ければ、降伏電圧は、わずか３４ボルトである。
図２Ｃは、図２Ａに示される線ｙｙ’に沿って示された、装置２００の例示的な上面図である。２０６1、２０６2、および２０６3の３つのトレンチが、ｐ領域２０４内に形成されているように示されているが、装置２００は、本図に示されていない多数のトレンチを含み得るものと理解される。図２Ｄは、図２Ａに示される線ｙｙ’に沿って示された、装置２００の例示的な上面図である。本実施例によれば、ｐ領域２０４は、上面が長方形である９つのトレンチ２０６を含むように示されている。図２Ｅは、トレンチ２０６が円形の上面を有するように示されている、装置２００の別の例示的な上面図である。トレンチ２０６は、六角形等のような他のあらゆる上面を有し得るものと理解される。
図２Ｆは、線ｙｙ’に沿って示された、装置２００の別の例示的な上面図である。本実施例によれば、図２Ｆに示されるように、トレンチは、ｐ領域２０４を複数の分離された領域に分割する。
図３は、本発明の別の実施形態による、例示的な半導体装置３００の断面図である。装置３００は、装置３００においては、トレンチ２０６がｐ＋領域２０８の上面に延在していることを除いて、装置２００に類似したものである。装置３００は、その他の点では装置２００の降伏特性に類似する、降伏特性を有する。
図４は、本発明の別の実施形態による、例示的な半導体装置４００の断面図である。装置４００は、装置４００においては、カソード端子がｎ＋型領域４０８に結合され、アノード端子がｐ＋領域４０２に結合されていることを除いて、装置２００に類似したものである。装置４００は、その他の点では装置２００の降伏特性に類似する、降伏特性を有する。
図５は、本発明の別の実施形態による、例示的な半導体装置５００の断面図である。装置５００は、装置５００においては、トレンチ２０６がｎ＋領域４０８の上面に延在していることを除いて、装置４００に類似したものである。装置５００は、その他の点では装置４００の降伏およびオン抵抗特性に類似する、降伏およびオン抵抗特性を有する。
図６Ａは、本発明の別の実施形態による、例示的な半導体装置６００の断面図である。装置６００では、複数のトレンチ２０６は、複数のｎ型領域（ピラー）６０２内に形成され、次いで、これらはＰ型領域（ピラー）２０４内に形成される。例えば、示されるように、トレンチ２０６1がｎ型ピラー６０２1内に形成されているように示され、トレンチ２０６2がｎ型ピラー６０２2内に形成されているように示されている。交互するＰおよびＮピラー２０４、６０２は、隣接するトレンチの対向面内、およびそれらの空乏化されたＮ領域内の電荷の合計が、空乏化されたＰ領域内の負電荷に等しくなるように、超接合構造体を形成する。例えば、トレンチ２０６1および２０６2の対向面内、およびＮ領域６０２1および６０２2の空乏領域内の正電荷の合計は、これら２つのＮ領域間に配置されたＰ領域２０４の空乏領域内の負電荷の合計に実質的に等しい。装置６００では、多量の正電荷が、固定トレンチ−半導体間の界面電荷によって供給され、したがって、従来のＳＪ装置と比較して、ｎピラーを使用することにより、装置６００内の電荷平衡の達成が容易である。ｎピラーは、イオン注入または気相ドープを使用して形成し得る。また、装置６００は、既存の構造体よりも改善されたキャリア移動度を提供し得る。図６Ａに示されるように、トレンチは、Ｎ領域６０２内に形成され、次いでＰ領域２０４内に形成される。図６Ｂは、本発明の別の実施形態による、例示的な半導体装置６５０の断面図である。実施形態６５０では、トレンチは、Ｐ型領域６０４内に形成され、次いでＮ型領域６０８内に形成される。
図７は、本発明の別の実施形態による、例示的な半導体装置７００の断面図である。装置７００は、装置７００においては、トレンチ２０６がｐ＋領域２０８の上面に延在していることを除いて、装置６００に類似したものである。装置７００は、その他の点では装置６００の降伏およびオン抵抗特性に類似する、降伏およびオン抵抗特性を有する。
図８は、本発明の別の実施形態による、例示的な半導体装置８００の断面図である。装置８００は、装置８００においては、トレンチの上部近くの幅がトレンチの底部よりも広くなるようにテーパ状であることを除いて、装置３００に類似したものである。トレンチは、設計により、またはトレンチの形成に使用され得る処理ステップもしくはエッチング等のような機器の結果として、のいずれかによってテーパ状にされる。したがって、装置８００では、半導体内の不純物のドーププロファイルがこの影響を排除するように調節されない限りは、電界は、トレンチ２０６の上部近くよりも、トレンチ２０６の底部近くの方が高くなる。
図９は、本発明の別の実施形態による、例示的な半導体装置９００の断面図である。装置９００では、各トレンチ２０６は、２つの異なる層、すなわち、第１の層９０２および第２の層９０４を含むように示されている。第２の層９０４は、固定電荷を生成するために使用されるか、またはｐ領域２０４の空乏化に使用される電荷が、装置の製作中に、表面２１２の近くに確実に保持されるように、キャップ層として使用されるか、のいずれかである。
本発明のいくつかの実施形態によれば、トレンチは、トレンチが部分的に形成されたＮ領域を空乏化するように適合された負電荷を含む材料を含む。図１０は、本発明の一実施形態による、半導体装置１０００の断面図である。装置１０００は、ｎ＋領域２０２に結合されたカソード端子と、ｐ領域１０１４を覆うｐ＋領域２０８に結合されたアノード端子と、Ｎ＋領域２０２を覆うＮ領域１００４内に形成された、以下、本願明細書では集合的かつ代替的にトレンチ１００６と称する、多数のトレンチ１００６1、１００６2、・・・、１００６Nとを含むように示されている。図１０には３つのトレンチ１００６1、１００６2、および１００６3のみが示されているが、本発明による高降伏電圧装置は、任意の数のトレンチ１００６を含み得るものと理解される。さらに、トレンチ１００６は、ｎ＋領域２０２内に延在しているように示されているが、他の実施形態では、トレンチ１００６は、ｎ＋領域２０２内に延在しない場合もあるものと理解される。
図１０に示された例示的な実施形態では、各トレンチ１００６は、第１の誘電体層１００８と、第２の層１０１０とを含むように示されている。一実施形態では、第２の層１０１０は、誘電体材料を含む場合も含まない場合もある多くの材料を含む。図１０に示しているように、各トレンチ１００６と、隣接するＮ領域１００４との間に配置された界面領域は、負電荷を含む。さらに、本発明によれば、隣接するトレンチの対向する面の間に存在する負の界面電荷は、このような隣接するトレンチ間に配置されたＮ領域１００４を、逆バイアスの下で完全に、または部分的に空乏化させるのに十分である。例えば、隣接するトレンチ１００６1および１０６2内に存在する負電荷は、これら２つのトレンチの間に配置されたＮ領域１００４を、逆バイアスで空乏化させるのに十分である。Ｎ領域１００４2の空乏化は、アノード端子とカソード端子との間に、有効な半導体−絶縁体−半導体構造体を提供することによって、電界線を制限する。制限しなければ、電界線は、これらの２つの端子間に外部から印加された逆電圧から空乏化されたＮ領域１００４内へ終端するであろう。
一実施形態では、ｎ型領域１００４は、高濃度ドープのｎ＋基板２０２全面上に成長したエピタキシャル層である。一実施形態では、ｎ型エピタキシャル層１００４は、均一にドープされる。別の実施形態では、ｎ型エピタキシャル層１００４は、不均一にドープされる。例えば、ドーピングプロファイルは、表面と比較して基板において高濃度ドープを有するように、またはその逆になるように傾斜させることができる。
図１０に示された実施形態では、第１の誘電体材料１００８、例えば熱成長した酸化物層は、トレンチの底部または壁に沿って形成される。一実施形態では、第１の誘電体材料は、厚さが、約２ｎｍから約２００ｎｍまでの範囲である。例えば、第１の誘電体材料の厚さは、約３０ｎｍでもよい。トレンチ１００６は、トレンチの内側領域内にあり、第１の誘電体材料１００８内に封入された、１つ以上の材料／化合物層であってもよい、第２の材料１０１０を含むように示されている。フッ化アルミニウムであってもよい第２の材料１０１０は、ＡｌＦx層と第１の誘電体材料１００８との間の界面で負電荷を提供する。
図１１は、本発明の別の実施形態による、半導体装置１１００の断面図である。装置１１００は、装置１１００においては、各トレンチ１００６が、第１の誘電体層１０２０と、第２の層１０２２と、第３の層１０２４とを含むように示されていることを除いて、装置１０００に類似したものである。一実施形態では、各第３の層１０２４は、誘電体材料を含む場合も含まない場合もある多くの材料を含む。実施形態１１００は、その他の点では実施形態１０００に類似している。
装置１１００では、各トレンチ１００６は、誘電体層である第１の層１０２０と、第２の層１０２２と、誘電体層である第３の層１０２４とを含む。第１の層１０２０は、トレンチの壁および底部上に形成される。第２の層１０２２は、２つ以上の材料を含んでも良く、第１の層１０２０内に封入されるように形成される。第３の層１０２４は、第２の層１０２２内に封入されるように形成される。一実施形態では、第３の層１０２４は、第１の層１０２０と同じ材料から形成される。別の実施形態では、第１および第２の誘電体層は、異なる材料を使用して形成される。２つの誘電体層１０２０と１０２４との間に、例えばフッ化アルミニウムを含み得る層１０２２を配置することで、誘電体層１０２０、１０２４と層１０２２との間の界面に負電荷を提供する。装置１１００の種々のｎ＋、ｐ＋、ｎ、およびｐ型層は、注入、拡散、アニーリング等の従来の製作工程を使用して形成される。
図１２Ａは、本発明の別の実施形態による、横型高電圧半導体装置１２００の簡素化した上面図である。装置１２００は、ｎ＋領域２０２に結合されたカソード端子と、ｐ＋領域２０８に結合されたアノード端子と、ｐ＋領域２０８とｎ＋領域２０２との間に配置されたｐ型領域２０４と、ｐ領域２０４内に形成された、以下、本願明細書では集合的かつ代替的にトレンチ２０６と称する、多数のトレンチ２０６1、２０６2、・・・、２０６Nとを含むように示されている。図１２Ａには３つのトレンチ２０６1、２０６2、および２０６3のみが示されているが、本発明による高降伏電圧装置は、任意の数のトレンチ２０６を含み得るものと理解される。
一実施形態では、各トレンチ２０６は、１つ以上の誘電体層２１０を含む。本発明によれば、正電荷は、トレンチ２０６内に意図的に導入される。このような電荷は、トレンチ内、トレンチとｐ型領域２０４との間の遷移領域内、Ｐ領域２０４内、またはそれらの組み合わせで存在しても良く、これらは、集合的かつ代替的に界面電荷と称する。トレンチの対向する面の間に存在するこのような正の界面電荷は、このような２つのトレンチの間に配置されたｐ領域２０４を、逆バイアスで部分的に、または完全に空乏化させるのに十分である。例えば、トレンチ２０６1、２０６2の対向する面２１２1および２１２2の近くに存在する電荷は、これらの２つのトレンチの間に配置されたｐ型領域２０４２を、逆バイアスで部分的に、または完全に空乏化させるのに十分である。同様に、トレンチ２０６2、２０６3の対向する面２１２3および２１２4の近くに存在する電荷は、これらの２つのトレンチの間に配置されたｐ型領域２０４を、逆バイアスで部分的に、または完全に空乏化させるのに十分である。逆バイアスでのｐ型領域２０４の部分的な、または完全な空乏化によって、例えば対向面２１２1と２１２2との中間に位置する線ＡＡ’に垂直な平面に沿った電界は、カソードとアノード端子との間に外部から印加された逆バイアスの下で、比較的均一なままとなる。逆バイアスで、正の界面電荷は、Ｐ型領域２０４の空乏電荷内の電荷によって平衡化される。上述のように、正電荷は、一実施形態では、代表的な装置の動作温度で不動である。
図１２Ｂは、線ＡＡ’に沿った構造体１２００の簡素化した断面図である。図１２Ｂを参照すると、ｐ型領域２０４は、逆バイアスの下で、完全に、または部分的に空乏化される。誘電体層２２０は、構造体全体を覆い、半導体装置の不動態化に使用される。図１２Ｃは、トレンチ２０６3および装置１２００の種々の他の領域を示す、線ＢＢ’に沿った構造体１２００の簡素化した断面図である。
図１３Ａは、本発明の別の実施形態による、横型高電圧半導体装置１３００の簡素化した上面図である。装置１３００は、ｎ＋領域２０２に結合されたカソード端子と、ｎ＋領域２０８に結合されたアノード端子と、ｎ＋領域２０８、２０２の間に配置されたｎ型領域１３０２と、ｎ型領域１３０２内に形成された、以下、本願明細書では集合的かつ代替的にトレンチ２０６と称する、多数のトレンチ２０６1、２０６2、・・・、２０６Nとを含むように示されている。図１３Ａには２つのトレンチ２０６1、２０６2のみが示されているが、本発明による高降伏電圧装置は、任意の数のトレンチ２０６を含み得るものと理解される。図１３Ｂは、線ＡＡ’に沿った構造体１３００の断面図である。図１３Ｂを参照すると、ｎ型領域１３０２は、逆バイアスの下で、完全に、または部分的に空乏化される。誘電体層２２０は、構造体全体を覆い、半導体装置の不動態化に使用される。
図１３Ｃおよび１３Ｄは、線ＢＢ’およびＣＣ’に沿った半導体装置１３００の断面図である。装置１３００は、装置１３００においては、各トレンチ１００６が、第１の誘電体層１０２０と、第２の層１０２２と、第３の層１０２４とを含むように示されていることを除いて（図１３Ｄ）、装置１２００に類似したものである。さらに、装置１２００とは異なり、装置１３００では、トレンチは、Ｎ領域１３０２を空乏化するために負電荷を含むように形成される。一実施形態では、各第３の層１０２４は、誘電体材料を含む場合も含まない場合もある多くの材料を含む。
装置１３００では、また、上述のように、各トレンチ１００６は、誘電体層である第１の層１０２０と、第２の層１０２２と、誘電体層である第３の層１０２４とを含む。第１の層１０２０は、トレンチの壁および底部上に形成される。第２の層１０２２は、２つ以上の材料を含んでも良く、第１の層１０２０内に封入されるように形成される。第３の層１０２４は、第２の層１０２２内に封入されるように形成される。一実施形態では、第３の層１０２４は、第１の層１０２０と同じ材料から形成される。別の実施形態では、第１および第２の誘電体層は、異なる材料を使用して形成される。２つの誘電体層１０２０と１０２４との間に、例えばフッ化アルミニウムを含み得る層１０２２を配置することで、誘電体層１０２０、１０２４と層１０２２との間の界面に負電荷を提供する。装置１３００の種々の層は、注入、拡散、アニーリング等の従来の製作工程を使用して形成される。
図１４は、本発明の別の実施形態による、横型高電圧半導体装置１４００の簡素化した上面図である。装置１４００は、装置１４００においては、ｐ基板内で生成された空乏電荷を補うように、アノード端子近くの幅が、カソード端子近くよりも広くなるようにテーパ状であることを除いて、装置１２００に類似したものである。
図１５Ａおよび１５Ｂは、それぞれ、従来の構造体１５１０、および本発明の例示的な一実施形態による構造体１５２０の、降伏電圧での等電位線を示している。各等値線は、このシミュレーションでは１０ボルトを表す。構造体１５１０は、ダイオードの関連するアノード端子とカソード端子との間に配置された半導体領域１５０２を含む。構造体１５２０は、トレンチ２０６を含むように示されている。本発明によれば、電荷密度（Ｑf／ｑ）（ｑは、電子電荷である）が１×１０12ｃｍ-2である正の界面電荷は、トレンチ２０６およびＰ領域２０４の界面に存在する。本シミュレーションには、トレンチ２０６の幅１μｍと、アノードからカソードまでの距離１０μｍとを使用した。半導体領域１５０２および２０４のドープレベルは、２×１０16ｃｍ3とした。本シミュレーションによれば、従来の構造体１５１０の降伏電圧は約３４ボルトであるが、一方で、本発明の構造体１５２０の降伏電圧は２２０ボルトである。
図１５Ｃは、図１５Ａ〜図１５Ｂに示される構造体の断面線ＡＡ’に沿った電界を示している。構造体１５１０の電界分布は、線図１５３０を使用して示されている。構造体１５２０の大幅に改善された電界分布は、線図１５３５を使用して示されている。逆バイアスでのｐ型領域２０４の部分的な、または完全な空乏化によって、互いに対向する面２１２と２１２との中間に位置する線ＡＡ’に沿った電界は、カソード端子とアノード端子との間に外部から印加された逆バイアスの下で、比較的均一なままとなる。構造体１５１０の場合、逆バイアスの下で、領域１５０２内のイオン化したドーパントからの電界は、アノードで終端し、それによって、電界は三角形のプロファイルを生じる。
図１５Ｄは、構造体１５１０（線図１５４０）および１５２０（線図１５４５）の逆バイアス電流対電圧特性を示している。示されるように、構造体１５１０の降伏電圧は３４ボルトであり、構造体１５２０の降伏電圧は２２０ボルトである。
上述の本発明の実施形態は、例示的なものであり、制限するものではない。種々の代替案および均等物が生じ得る。本発明は、本開示を配置し得る装置または集積回路の種類によって制限されるものではない。また、本開示は、本開示の製造に使用され得る、例えばＣＭＯＳ、バイポーラ、またはＢＩＣＭＯＳ等の、いかなる特定の種類の工程技術にも制限されない。他の追加、除去、または変更は、本開示に照らして明らかであり、また、添付の特許請求の範囲内にあるように意図されている。

Claims (71)

  1. 半導体構造体であって、
    前記構造体の第１の端子に結合された第１の領域と、
    前記構造体の第２の端子に結合された第２の領域と、
    前記第１の領域と第２の領域との間に配置された単一の導電型の第３の領域と、
    前記第３の領域の深さに沿って第１の距離だけ延在する、少なくとも第１および第２の誘電体領域と、
    を備え、前記第３の領域内に存在する不純物のドープ濃度、および前記少なくとも第１の誘電体領域と第２の誘電体領域との間の距離は、前記半導体構造体の電気的特性を画定し、前記電気的特性は、前記誘電体領域の幅に依存せず、かつ、前記第１および第２の領域は、相反する導電型である、
    半導体構造体。
  2. 前記少なくとも第１および第２の誘電体領域は、前記第１および第２の領域内に延在する、請求項１に記載の半導体構造体。
  3. 前記少なくとも第１および第２の誘電体領域の表面に平行な線に沿った、前記第３の領域内の不純物の集積ドープ密度は、約１×１０12／ｃｍ2から約５×１０12／ｃｍ2までの範囲である、請求項１に記載の半導体構造体。
  4. 前記少なくとも第１および第２の誘電体領域のそれぞれは、第１および第２の材料をさらに含む、請求項１に記載の半導体構造体。
  5. 前記少なくとも第１および第２の誘電体領域のそれぞれは、注入された正の電荷をさらに備える、請求項１に記載の半導体構造体。
  6. 前記少なくとも第１および第２の誘電体領域のそれぞれは、注入された負の電荷をさらに備える、請求項１に記載の半導体構造体。
  7. 前記少なくとも第１および第２の誘電体領域のそれぞれにおける前記第２の材料は、フッ化アルミニウムを含む、請求項４に記載の半導体構造体。
  8. 前記少なくとも第１および第２の誘電体領域のそれぞれは、第３の材料をさらに含み、前記第３の材料は、誘電体材料である、請求項４に記載の半導体構造体。
  9. 各誘電体領域内の前記第１および第３の材料は、同じ材料である、請求項８に記載の半導体構造体。
  10. 前記第１および第２の領域は、それぞれｐ＋型およびｎ＋型領域であり、前記第１および第２の端子は、それぞれアノードおよびカソード端子であり、前記第３の領域は、ｐ型領域である、請求項１に記載の半導体構造体。
  11. 前記第３の領域は、前記第２の領域の上方に形成され、前記第１の領域は、前記第３の領域の上方に形成される、請求項１０に記載の半導体構造体。
  12. 前記第１および第２の領域は、それぞれｐ＋型およびｎ＋型領域であり、前記第１および第２の端子は、それぞれアノードおよびカソード端子であり、前記第３の領域は、ｎ型領域である、請求項１に記載の半導体構造体。
  13. 前記第３の領域は、前記第２の領域の上方に形成され、前記第１の領域は、前記第３の領域の上方に形成される、請求項１２に記載の半導体構造体。
  14. 前記少なくとも第１および第２の誘電体領域は、互いに隔離される、請求項１に記載の半導体構造体。
  15. 前記半導体構造体は、前記第２の領域と前記第３の領域との間に配置された第４の領域をさらに備え、前記第２の領域および第４の領域は、同じ導電型である、請求項１に記載の半導体構造体。
  16. 前記第１および第２の領域は、それぞれｎ＋型およびｐ＋型領域であり、前記第１および第２の端子は、それぞれカソードおよびアノード端子であり、前記第３の領域は、ｐ型領域である、請求項１に記載の半導体構造体。
  17. 前記第３の領域は、前記第２の領域の上方に形成され、前記第１の領域は、前記第３の領域の上方に形成される、請求項１４に記載の半導体構造体。
  18. 前記第１および第２の領域は、それぞれｎ＋型およびｐ＋型領域であり、前記第１および第２の端子は、それぞれカソードおよびアノード端子であり、前記第３の領域は、ｎ型領域である、請求項１に記載の半導体構造体。
  19. 前記第３の領域は、前記第２の領域の上方に形成され、前記第１の領域は、前記第３の領域の上方に形成される、請求項１６に記載の半導体構造体。
  20. 前記少なくとも第１および第２の誘電体領域のそれぞれは、前記誘電体領域の一端近くが、前記誘電体領域の他端よりも幅が広くなるようにテーパ状である、請求項１に記載の半導体構造体。
  21. 前記第１、第２、および第３の領域は、前記半導体構造体が形成される半導体基板の同じ表面に沿って形成される、請求項１に記載の半導体構造体。
  22. 前記第２の領域が形成される第４の領域をさらに備え、前記第３の領域は、前記第１および第４の領域に隣接する、請求項２１に記載の半導体構造体。
  23. 前記第１の領域は、ｐ＋型領域であり、前記第２の領域は、ｎ＋型領域であり、前記第３の領域は、ｐ型領域であり、前記第４の領域は、ｎ型領域である、請求項２２に記載の半導体構造体。
  24. 前記第１の領域は、ｐ＋型領域であり、前記第２の領域は、ｎ＋型領域であり、前記第３の領域は、ｎ型領域であり、前記第４の領域は、ｐ型領域である、請求項２２に記載の半導体構造体。
  25. 半導体構造体であって、
    前記構造体の第１の端子に結合された第１の領域と、
    前記構造体の第２の端子に結合された第２の領域と、
    前記第１の領域と第２の領域との間に配置された第３の領域と、
    前記第３の領域の深さに沿って第１の距離だけ延在する、少なくとも第１および第２の誘電体領域と、
    を備え、前記第１および第２の領域は、相反する導電型であり、前記少なくとも第１および第２の誘電体領域、または前記少なくとも第１および第２の誘電体領域のそれぞれと、前記第３の領域との間の界面領域は、意図的に導入された電荷を含む、
    半導体構造体。
  26. 前記少なくとも第１および第２の誘電体領域は、前記第１および第２の領域内に延在する、請求項２５に記載の半導体構造体。
  27. 前記少なくとも第１および第２の誘電体領域の表面に平行な線に沿った、前記第３の領域内の不純物の集積ドープ密度は、約１×１０12／ｃｍ2から約５×１０12／ｃｍ2までの範囲である、請求項２５に記載の半導体構造体。
  28. 前記少なくとも第１および第２の誘電体領域のそれぞれは、第１および第２の材料をさらに含む、請求項２５に記載の半導体構造体。
  29. 前記意図的に導入された電荷は、注入された正の電荷である、請求項２５に記載の半導体構造体。
  30. 前記意図的に導入された電荷は、注入された負の電荷である、請求項２５に記載の半導体構造体。
  31. 前記少なくとも第１および第２の誘電体領域のそれぞれにおける前記第２の材料は、フッ化アルミニウムを含む、請求項２８に記載の半導体構造体。
  32. 前記少なくとも第１および第２の誘電体領域のそれぞれは、第３の材料をさらに含み、前記第３の材料は、誘電体材料である、請求項２８に記載の半導体構造体。
  33. 各誘電体領域内の前記第１および第３の材料は、同じ材料である、請求項３２に記載の半導体構造体。
  34. 前記第１および第２の領域は、それぞれｐ＋型およびｎ＋型領域であり、前記第１および第２の端子は、それぞれアノードおよびカソード端子であり、前記第３の領域は、ｐ型領域である、請求項２５に記載の半導体構造体。
  35. 前記第３の領域は、前記第２の領域の上方に形成され、前記第１の領域は、前記第３の領域の上方に形成される、請求項３４に記載の半導体構造体。
  36. 前記第１および第２の領域は、それぞれｐ＋型およびｎ＋型領域であり、前記第１および第２の端子は、それぞれアノードおよびカソード端子であり、前記第３の領域は、ｎ型領域である、請求項２５に記載の半導体構造体。
  37. 前記第３の領域は、前記第２の領域の上方に形成され、前記第１の領域は、前記第３の領域の上方に形成される、請求項３６に記載の半導体構造体。
  38. 前記少なくとも第１および第２の誘電体領域は、互いに隔離される、請求項２５に記載の半導体構造体。
  39. 前記半導体構造体は、前記第２の領域と前記第３の領域との間に配置された第４の領域をさらに備え、前記第２および第４の領域は、同じ導電型である、請求項２５に記載の半導体構造体。
  40. 前記第１および第２の領域は、それぞれｎ＋型およびｐ＋型領域であり、前記第１および第２の端子は、それぞれカソードおよびアノード端子であり、前記第３の領域は、ｐ型領域である、請求項２５に記載の半導体構造体。
  41. 前記第３の領域は、前記第２の領域の上方に形成され、前記第１の領域は、前記第３の領域の上方に形成される、請求項３４に記載の半導体構造体。
  42. 前記第１および第２の領域は、それぞれｎ＋型およびｐ＋型領域であり、前記第１および第２の端子は、それぞれカソードおよびアノード端子であり、前記第３の領域は、ｎ型領域である、請求項２５に記載の半導体構造体。
  43. 前記第３の領域は、前記第２の領域の上方に形成され、前記第１の領域は、前記第３の領域の上方に形成される、請求項３４に記載の半導体構造体。
  44. 前記少なくとも第１および第２の誘電体領域のそれぞれは、前記誘電体領域の一端近くが、前記誘電体領域の他端よりも幅が広くなるようにテーパ状である、請求項３４に記載の半導体構造体。
  45. 前記第１、第２、および第３の領域は、前記半導体構造体が形成される半導体基板の同じ表面に沿って形成される、請求項３４に記載の半導体構造体。
  46. 前記第２の領域が形成される第４の領域をさらに備え、前記第３の領域は、前記第１および第４の領域に隣接する、請求項４５に記載の半導体構造体。
  47. 前記第１の領域は、ｐ＋型領域であり、前記第２の領域は、ｎ＋型領域であり、前記第３の領域は、ｐ型領域であり、前記第４の領域は、ｎ型領域である、請求項４６に記載の半導体構造体。
  48. 前記第１の領域は、ｐ＋型領域であり、前記第２の領域は、ｎ＋型領域であり、前記第３の領域は、ｎ型領域であり、前記第４の領域は、ｐ型領域である、請求項４６に記載の半導体構造体。
  49. 半導体構造体であって、
    前記構造体の第１の端子に結合された第１の領域と、
    前記構造体の第２の端子に結合された第２の領域と、
    前記第１の領域と第２の領域との間に配置された第３の領域と、
    前記第３の領域の深さに沿って第１の距離だけ延在し、前記第３の領域の導電型とは相反する導電型を有する第４の領域であって、前記第１および第２に隣接する第４の領域と、
    前記第３の領域の深さに沿って第２の距離だけ延在する少なくとも第１および第２の誘電体領域と、
    を備え、前記第１および第２の領域は、相反する導電型であり、前記第４の領域は、前記少なくとも第１および第２の誘電体領域の一部を囲み、前記少なくとも第１および第２の誘電体領域、または前記少なくとも第１および第２の誘電体領域のそれぞれと、前記第４の領域との間の界面領域は、意図的に導入された電荷を含む、
    半導体構造体。
  50. 前記少なくとも第１および第２の誘電体領域は、前記第１および第２の領域内に延在する、請求項４９に記載の半導体構造体。
  51. 前記少なくとも第１および第２の誘電体領域のそれぞれは、第１および第２の材料をさらに含む、請求項４９に記載の半導体構造体。
  52. 前記意図的に導入された電荷は、注入された正の電荷である、請求項４９に記載の半導体構造体。
  53. 前記意図的に導入された電荷は、注入された負の電荷である、請求項４９に記載の半導体構造体。
  54. 前記少なくとも第１および第２の誘電体領域のそれぞれにおける前記第２の材料は、フッ化アルミニウムを含む、請求項５１に記載の半導体構造体。
  55. 前記少なくとも第１および第２の誘電体領域のそれぞれは、第３の材料をさらに含み、前記第３の材料は、誘電体材料である、請求項５１に記載の半導体構造体。
  56. 各誘電体領域内の前記第１および第３の材料は、同じ材料である、請求項５５に記載の半導体構造体。
  57. 前記第１および第２の領域は、それぞれｐ＋型およびｎ＋型領域であり、前記第１および第２の端子は、それぞれアノードおよびカソード端子であり、前記第３の領域は、ｐ型領域である、請求項４９に記載の半導体構造体。
  58. 前記第３の領域は、前記第２の領域の上方に形成され、前記第１の領域は、前記第３の領域の上方に形成される、請求項５７に記載の半導体構造体。
  59. 前記第１および第２の領域は、それぞれｐ＋型およびｎ＋型領域であり、前記第１および第２の端子は、それぞれアノードおよびカソード端子であり、前記第３の領域は、ｎ型領域である、請求項４９に記載の半導体構造体。
  60. 前記第３の領域は、前記第２の領域の上方に形成され、前記第１の領域は、前記第３の領域の上方に形成される、請求項５９に記載の半導体構造体。
  61. 前記少なくとも第１および第２の誘電体領域は、互いに隔離される、請求項４９に記載の半導体構造体。
  62. 前記半導体構造体は、前記第２、前記第３、および前記第４の領域間に配置された第５の領域をさらに備え、前記第２および第５の領域は、同じ導電型である、請求項４９に記載の半導体構造体。
  63. 前記第１および第２の領域は、それぞれｎ＋型およびｐ＋型領域であり、前記第１および第２の端子は、それぞれカソードおよびアノード端子であり、前記第３の領域は、ｐ型領域である、請求項４９に記載の半導体構造体。
  64. 前記第３の領域は、前記第２の領域の上方に形成され、前記第１の領域は、前記第３の領域の上方に形成される、請求項６３に記載の半導体構造体。
  65. 前記第１および第２の領域は、それぞれｎ＋型およびｐ＋型領域であり、前記第１および第２の端子は、それぞれカソードおよびアノード端子であり、前記第３の領域は、ｎ型領域である、請求項４９に記載の半導体構造体。
  66. 前記第３の領域は、前記第２の領域の上方に形成され、前記第１の領域は、前記第３の領域の上方に形成される、請求項６５に記載の半導体構造体。
  67. 前記少なくとも第１および第２の誘電体領域のそれぞれは、前記誘電体領域の一端近くが、前記誘電体領域の他端よりも幅が広くなるようにテーパ状である、請求項４９に記載の半導体構造体。
  68. 前記第１、第２、および第３の領域は、前記半導体構造体が形成される半導体基板の同じ表面に沿って形成される、請求項４９に記載の半導体構造体。
  69. 前記第２の領域が形成される第５の領域をさらに備え、前記第３の領域は、前記第１および第５の領域に隣接する、請求項６８に記載の半導体構造体。
  70. 前記第１の領域は、ｐ＋型領域であり、前記第２の領域は、ｎ＋型領域であり、前記第３の領域は、ｐ型領域であり、前記第４の領域は、ｎ型領域である、請求項６９に記載の半導体構造体。
  71. 前記第１の領域は、ｐ＋型領域であり、前記第２の領域は、ｎ＋型領域であり、前記第３の領域は、ｎ型領域であり、前記第４の領域は、ｐ型領域である、請求項６９に記載の半導体構造体。
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