JPS60124865A - 半導体装置 - Google Patents

半導体装置

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Publication number
JPS60124865A
JPS60124865A JP23232183A JP23232183A JPS60124865A JP S60124865 A JPS60124865 A JP S60124865A JP 23232183 A JP23232183 A JP 23232183A JP 23232183 A JP23232183 A JP 23232183A JP S60124865 A JPS60124865 A JP S60124865A
Authority
JP
Japan
Prior art keywords
field
field ring
ring
rings
junction
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP23232183A
Other languages
English (en)
Inventor
Nobuyuki Ito
信之 伊藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Nippon Electric Co Ltd
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Filing date
Publication date
Application filed by NEC Corp, Nippon Electric Co Ltd filed Critical NEC Corp
Priority to JP23232183A priority Critical patent/JPS60124865A/ja
Publication of JPS60124865A publication Critical patent/JPS60124865A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、プレーナ接合を有する半導体装置において、
その外周部にフィールドリングを用いることにより高耐
圧化をはかった半導体装置に関するものである。
従来、プレーナ接合で高耐圧を実現するためには、フィ
ールドリングを主接合の外周部に形成することがなされ
ており、接合の深さは深いほど高耐圧が得られることが
報告されている。しかしベース深さは、デバイスの特性
上ある相反の範囲で決まっているので、フィールドリン
グのみ深くする構造がとられている。ところがこの方法
では、拡散の横方向直がりを考慮するとリングとリング
の間隔を広くとらねばならず、リングの本斂が増えるほ
ど半導体チップが大きくなりコスト的にみると不利であ
る。
本発明は以−トの点を考慮し、従来と同程度の高耐圧を
得るのに従来よりも小さなチップで半導体装置で実現さ
せるものである。
以下、この発明νこついてより詳細に説明する。
第１図は本発明の一実施例を示すもので、Ｎ型半導体基
板１に最初に最外周のフィールドリング部５を形成し、
次いで、その内側のフィールドリング４と主接合となる
ベース部３を形成し最外周のみ深い接合となるフィール
ドリングを形成している。このような構造では、たとえ
ば拡散層３と最も内側のフィールドリングとの実際の間
隔をａ。
とし、以下第１番目のフィールドリングと第２番目のフ
ィールドリングとの実際の間隔なａ２などと決めて最終
的に目的とする耐圧を得るために、拡散層３の端からベ
レット端部までの距離がｂだけ必要であるとすると、実
際の拡散ではマスク上の位置から横方向拡散の分だけ、
間隔がせまくなるため、深い接合を形成するほど、フィ
ールドリングの間隔を広くとらねばならない。したがっ
てフィールドリングをすべて深くした場合第２図のよう
に拡散層３からチップ端部までの距離ｂ′は第１図のｂ
よりも大きいものとなり、チップの大ぎさを大きくして
しまう。その点茶１図に示す構造を用いれば、チップの
大きさを小さくでき、最外周のフィールドリングで耐圧
を維持できるため大きな耐圧が確保できる。
以上説明したように、本発明は、フィールドリングを２
本以上用いる高耐圧半導体装置において、最外周のフィ
ールドリングのみ深く接合を形成することによりフィー
ルドリングの効果を減することなく高耐圧を維持したま
ま、ペレットサイズを小型化できる利点を有している。
【図面の簡単な説明】
第１図は本発明の一実施例のフィールドリング部断面図
、第２図は、従来のフィールドリングを示す断面図であ
る。 １．２・・・・・・Ｎ型シリコン基板、３・・・・・・
Ｐ型拡散層、４．５．５’・・・・・・フィールドリン
グ、６・・・・・・絶縁酸化膜、７，８・・・・・・金
属電極。

Claims (1)

    【特許請求の範囲】
  1. フィールドリングを少なくとも２本以上有する高耐圧半
    導体装置において、前質己フィールドリングの最外周の
    リングのみを他のリング及び主接合よりも深く形成する
    ことを特徴とする半導体装置。
JP23232183A 1983-12-09 1983-12-09 半導体装置 Pending JPS60124865A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP23232183A JPS60124865A (ja) 1983-12-09 1983-12-09 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP23232183A JPS60124865A (ja) 1983-12-09 1983-12-09 半導体装置

Publications (1)

Publication Number Publication Date
JPS60124865A true JPS60124865A (ja) 1985-07-03

Family

ID=16937363

Family Applications (1)

Application Number Title Priority Date Filing Date
JP23232183A Pending JPS60124865A (ja) 1983-12-09 1983-12-09 半導体装置

Country Status (1)

Country Link
JP (1) JPS60124865A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5113237A (en) * 1988-09-20 1992-05-12 Siemens Aktiengesellschaft Planar pn-junction of high electric strength
US5726469A (en) * 1994-07-20 1998-03-10 University Of Elec. Sci. & Tech. Of China Surface voltage sustaining structure for semiconductor devices

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5113237A (en) * 1988-09-20 1992-05-12 Siemens Aktiengesellschaft Planar pn-junction of high electric strength
US5726469A (en) * 1994-07-20 1998-03-10 University Of Elec. Sci. & Tech. Of China Surface voltage sustaining structure for semiconductor devices

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