JP2002515652A - 高電圧半導体素子、及びその製造方法ならびに使用 - Google Patents

高電圧半導体素子、及びその製造方法ならびに使用

Info

Publication number
JP2002515652A
JP2002515652A JP2000548923A JP2000548923A JP2002515652A JP 2002515652 A JP2002515652 A JP 2002515652A JP 2000548923 A JP2000548923 A JP 2000548923A JP 2000548923 A JP2000548923 A JP 2000548923A JP 2002515652 A JP2002515652 A JP 2002515652A
Authority
JP
Japan
Prior art keywords
semiconductor
recess
semiconductor device
lateral
semiconductor body
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2000548923A
Other languages
English (en)
Inventor
ジルバー，ディーター
ヴォントラーク，ヴォルフガング
プリカート，ローベルト
Original Assignee
インフィネオン テクノロギース アーゲー
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by インフィネオン テクノロギース アーゲー filed Critical インフィネオン テクノロギース アーゲー
Publication of JP2002515652A publication Critical patent/JP2002515652A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/408—Electrodes ; Multistep manufacturing processes therefor with an insulating layer with a particular dielectric or electrostatic property, e.g. with static charges or for controlling trapped charges or moving ions, or with a plate acting on the insulator potential or the insulator charges, e.g. for controlling charges effect or potential distribution in the insulating layer, or with a semi-insulating layer contacting directly the semiconductor surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7394—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET on an insulating layer or substrate, e.g. thin film device or device isolated from the bulk substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
    • H01L29/7436—Lateral thyristors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/868—PIN diodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Element Separation (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Bipolar Transistors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thyristors (AREA)
  • Heterocyclic Carbon Compounds Containing A Hetero Ring Having Oxygen Or Sulfur (AREA)

Abstract

(57)【要約】 本発明は、横方向電界強度を吸収するように備えられた、少なくとも１つの横方向領域を有する半導体素子に関する。半導体本体中、及び半導体本体の表面付近の領域の少なくとも一方にあって、少なくとも部分的な領域に、横方向の三次元構造を備える。この三次元構造が半導体本体に垂直の凹陥部を有し、該凹陥部の内側における導電率が凹陥部間の半導体本体の中間部におけるよりも小さい。本発明は、また、このような半導体素子の製造方法および使用に関する。

Description

【発明の詳細な説明】
【０００１】 本発明は、独立請求項の一般前提部分にあるように、横方向の電界強度を吸収
するための少なくとも１つの横方向素子を有する半導体素子、及びその製造方法
ならびに使用に関する。
【０００２】 ドイツ連邦共和国特許ＤＥ−Ａ１−４２３３７７３号明細書に、いわゆるＳＯ
Ｉ技術（絶縁体上の半導体Semiconductor-On-Insulator）によるマイクロエレク
トロニクス素子であって降伏電圧を向上したものが開示されている。半導体素子
は、基板を有する半導体本体の中に横方向素子を有し、この基板に境を接しなが
ら絶縁帯が配置され、その中に導電性の領域が埋込まれている。この配置は横方
向素子に関して埋込み構造の調節を必要とし、これが技術的にコストがかかる。
【０００３】 さらに、横方向素子も垂直素子も提案されていて、これらの素子の表面には、
降伏電圧を増加するために、表面電界強度の低減用の構造が備えられる。しかし
、このような電場プレートまたはコイルは、このような素子の製造時に高い技術
的コストを発生させる。
【０００４】 本発明の課題は、前記形式による素子が改善され、特にはより高い降伏電圧を
可能にする半導体素子とその製造方法とを提供することである。
【０００５】 この課題は、独立請求項の特徴によって解決される。さらなる実施形態および
好ましい実施形態は、その他の請求項および明細書から読み取られる。
【０００６】 本発明による半導体素子は、半導体本体の中におよび／または半導体本体の表
面付近の領域にあって、少なくとも部分的な領域に、横方向の三次元構造を有す
る。この構造が半導体本体の中に垂直の凹陥部を有し、該凹陥部の内側での導電
率が、凹陥部間にある半導体本体の中間部中におけるよりも小さい。
【０００７】 好適な実施形態において、半導体素子は基板に境を接する絶縁帯を有する横方
向素子であって、絶縁帯と半導体本体との間に少なくとも横方向素子の部分領域
の下に配置された横方向の三次元構造であり、これが絶縁帯と直接的に接続され
る。
【０００８】 本発明の有利な実施形態において、三次元構造がアイランドを有し、これが垂
直の凹陥部によって互いに分離されていて、この凹陥部の中の導電率はアイラン
ドの導電率より小さい。
【０００９】 本発明のもう１つの有利な実施形態において、三次元構造が縁側状張り出し部
を有し、これが垂直の凹陥部によって相互に分離されていて、この凹陥部の中の
導電率は縁側状張り出し部の導電率より小さい。
【００１０】 好ましくは、半導体本体における少なくとも部分的な領域に、横方向に、他の
材料から成る半導体、特に絶縁帯と境を接する多結晶シリコンを配置することで
ある。
【００１１】 好ましくは、基板と絶縁帯との間における少なくとも部分的な領域に、横方向
半導体層を配置することである。
【００１２】 他の好ましい構成は、基板と絶縁帯との間における少なくとも部分的な領域に
、横方向絶縁層を配置することである。
【００１３】 好ましくは、横方向素子における少なくとも部分的な領域において、凹陥部の
幅について、垂直に横方向素子を通る想定断面での横方向素子の横方向ドリフト
区間の１０％以下にすることである。
【００１４】 好適な実施形態によると、横方向素子における少なくとも部分的な領域におい
て、隣り合う凹陥部間の中間部が、垂直に横方向素子を通る想定断面で横方向ド
リフト区間の約３０％以下である。
【００１５】 本発明の一の好ましい実施形態によると、少なくとも部分的な領域において、
凹陥部が、垂直に半導体素子を通る想定断面にてほぼ等間隔である。これは、コ
ストのかかる技術工程および特に横方向素子に関する構造の調節を必要としない
ため、素子の製造を簡単にする。
【００１６】 本発明の他の好適な実施形態は、少なくとも部分的な領域において、凹陥部の
密度が垂直に半導体素子を通る想定断面で異なることである。凹陥部の密度が半
導体本体の種々の領域で異なることによって、降伏電圧をさらに増加させること
ができる。特には、素子の異なる機能領域の下側で凹陥部の密度を違えるのが好
ましい。
【００１７】 合目的には、少なくとも部分的な領域において、凹陥部の深さがその幅よりも
大きくなる。好ましくは、少なくとも部分的な領域において、凹陥部の幅が絶縁
帯の厚さよりも小さくなる。特別な利点は、同様の遮断電圧において、本発明に
よる素子の絶縁帯の厚さを、従来の素子の場合よりも小さくできることである。
本発明による素子では熱放射性が改善されており、同時に、本発明による素子の
特性が、短時間に高い電気的出力が発生する場合について改善されている。また
、好ましくは、少なくとも部分的な領域において、凹陥部の幅を、半導体本体の
凹陥部間に配置された領域の幅よりも小さくする。
【００１８】 凹陥部間の半導体本体は、凹陥部によって遮断された帯域であり、その中で電
子または正孔通路を形成することができ、これらがその静電作用ですでに領域か
ら僅かに離れている連続的な電荷分布のように見え、電界勾配および／または空
間電荷帯曲線が縮小され、これが降伏電圧の増加をもたらす。
【００１９】 一の好ましい配置構成によると、本発明が半導体素子において素子の表面電界
強度の低減のための縁部の構造を備える。この縁部の構造が、半導体本体の外部
表面に沿って又はその中に、半導体本体の遮断接触のための、表面付近にある空
間電荷帯の作用領域に、少なくとも隣接して配置される。半導体本体が、表面の
少なくとも部分的な領域に、垂直の凹陥部を有する横方向の三次元構造を有し、
その内側での導電率が半導体本体の導電率よりも小さい。
【００２０】 本発明による半導体本体および基板を有する素子の製造方法において、横方向
素子に向き合う半導体本体の表面で、初めに少なくとも領域ごとに凹陥部がエッ
チングされ、この凹陥部がそれに続いて凹陥部間の半導体本体の材料よりも高抵
抗である材料で充填され、誘電材料の層で被覆され、そして、少なくとも間接的
に基板と接続される。または、半導体本体と接続するために設けた基板の表面が
酸化物を備え、少なくとも領域ごとに凹陥部がこの酸化物の中に取り込まれ、そ
して、半導体材料で充填される。これらの後、半導体材料から成る層に被覆され
るとともに、被覆層が少なくとも間接的に半導体本体と接続される。
【００２１】 縁部の構造を有する素子の本発明による他の製造方法においては、次のいずれ
かが行われる。半導体本体の表面にあって少なくとも部分的な領域に凹陥部が組
み込まれ、そして、この凹陥部が絶縁体で充填される。または、半、導体本体の
表面の少なくとも部分的な領域が酸化物で被覆され、この酸化物の中に凹陥部が
組み込まれ、そして、半導体材料で充填される。
【００２２】 特に好ましくは、凹陥部を、略均一に平面領域または全半導体板上に設ける。
本発明による方法の利点は、横方向構造の製造のためにコストのかかる技術、特
に半導体本体の中の横方向および／または垂直の素子に関する調節が不要になる
ことである。
【００２３】 横方向構造の利点は、電界強度が半導体本体の中でまたは半導体本体の表面で
部分的に遮蔽されるため、素子の遮断特性が改善されることである。本発明によ
る構造は、特にＳＯＩベース（絶縁体上シリコーンSilicon-On-Insulator）の素
子に適していて、電界強度を低減する構造が、表面に表面電界強度の低減および
／または空間電荷帯曲線のために備えられている垂直または横方向の素子にも適
している。特に好ましいのは、表面上に、電場プレートまたはコイル状の構造を
接続させて用いることである。
【００２４】 好ましくは、パワーエレクトロニクス変換器システム用の駆動回路にて、横方
向の三次元構造を有する素子を使用する。耐電圧を容易に５００Ｖ以上に上昇さ
せることができるため、高い電圧を有する系統網、特に２２０Ｖ網または３８０
Ｖ交流網のための使用が可能である。
【００２５】 以下、上記の発明の特徴について、本発明にとって重要である場合に限って、
詳細に説明するとともに、図面を用いて詳しく記述する。
【００２６】 以下の実施例では、本発明について、バイポーラＩＧＢＴ素子を用いて説明す
る。しかしながら、本発明の解決策は、少なくとも、いわゆるバック‐ゲート問
題が発生するマイクロエレクトロニクス的な横方向素子に適していることが明か
である。ダイオードやトランジスタ、特には、種々の実施形式のＩＧＢＴ型素子
、および／または、バック‐ゲート問題が特に重要となる種々の実施形式のサイ
リスタ型の素子に適している。
【００２７】 図１には、本発明の解決策について、絶縁型ゲート‐バイポーラ‐トランジス
タ素子（ＩＧＢＴ）の原理図を用いて示す。半導体本体１の外表面には、主電極
としてのアノード（陽極）端子Ａ及びカソード（陰極）端子Ｋを有する横方向素
子が現れている。アノード端子Ａの下にはｐ-‐ドーピング領域が表面付近の領
域に配置され、カソード端子Ｋの下にはｎ+‐ドーピング領域が表面付近の領域
に配置される。主電極間に横方向素子のドリフト区間２があり、これが、１つの
層により、特には酸化物３により被覆される。これらドーピング領域以外では、
半導体本体１にｎ-‐ドーピングがされている。半導体本体１と基板４との間に
は絶縁帯５が配置される。半導体本体１は、基板側で、横方向の三次元構造でも
って絶縁帯５と接している。凹陥部６は半導体本体中へと引き込まれている。凹
陥部６の内側の導電率は、凹陥部６の間の中間部７よりも小さくなり、この中間
部７は半導体本体１の領域を表す。見易くするために、複数の凹陥部６のうちの
１つの凹陥部と、複数の中間部７のうちの１つの中間部にのみ符号を付けている
。
【００２８】 凹陥部６は、中間部７の中の材料よりも小さい導電率を有する材料で充填され
る。好ましくは、この凹陥部を、隣接する絶縁帯５をなすのと同種の絶縁材料で
充たすことができる。同様に、中間部７は半導体本体１と同種の半導体材料から
形成することができる。しかしながら、この凹陥部を絶縁帯と異なる誘電材料で
充填し、または半絶縁材料で充填することも可能である。
【００２９】 １つの好ましい実施形態では、半導体本体１と絶縁帯５との間にもう１つの半
導体材料が配置される。この半導体材料は、好ましくは、価電子バンドと伝導帯
バンドとの、より大きいエネルギーバンド間隔を有するものである。特に好まし
い組合せでは、半導体１がシリコンからなり、半導体本体１と絶縁帯５との間の
領域が炭化ケイ素からなる。このような材料の組合せは、降伏電圧を向上させる
という本発明の好ましい作用に対して、さらなる寄与を行う。
【００３０】 半導体本体１が独立の基板ウェーハ４上に配される場合、特には、いわゆるＳ
ＯＩ素子（Silicon-On-Insulator）で通常用いられるような独立の基板ウェーハ
４の上に配される場合、横方向の三次元構造６、７を、活性半導体本体１中にも
基板ウェーハ４中にも設けることができる。
【００３１】 好ましくは、横方向素子の表側とは逆側の、半導体本体１の裏側に凹陥部６が
設けられる。特にはエッチングがされる。この後、凹陥部６が、酸化物により、
特に酸化ケイ素により充填される。このとき、凹陥部６より厚い酸化層が最終的
に凹陥部６を完全に被覆する。次いで、この層は、平坦化されて、絶縁帯５を形
成する。この上に、基板ウェーハが、特にはいわゆるシリコン‐ダイレクトボン
ディング法によってボンディングされる。
【００３２】 しかしまた、絶縁帯５そのものを平坦化せず、絶縁帯５を半導体でもって、特
には多結晶シリコンでもって被覆した後に初めて該絶縁帯５を平坦化することも
できる。これは、絶縁材料が研磨または加工し難い場合に有利である。次いで、
平坦化された半導体層に、基板が接続される。また、平坦化工程を完全に省くこ
ともできる。
【００３３】 もう１つの有利な構成では、基板４として準備したウェーハについて、少なく
とも接続用のための表面を酸化するかまたは酸化物で覆った上で、絶縁帯５に接
続する。
【００３４】 もう１つの有利な構成では、基板４として準備したウェーハを酸化し、このウ
ェーハ酸化物に、半導体材料で充填される複数の溝、特には多結晶シリコンで充
填される溝を設ける。これらの溝は、別の半導体材料で覆われて平坦化された上
で、半導体本体１と接続することができる。この場合、半導体本体１と、横方向
の三次元構造の半導体材料との間に境界層が備えられる。ウェーハ酸化物中の溝
は中間部７に相当し、ウェーハ酸化物の中の溝の間の中間部は半導体本体の中の
凹陥部６に相当する。
【００３５】 本発明による横方向の三次元構造６、７の凹陥部６は、基本的に、チャネル部
中に埋込まれたチャネルの遮断部としての作用を行う。チャネルの遮断部は、半
導体本体の中間部７によって形成されて、横方向の電圧降下を可能にする。凹陥
部の間隔が大きいと、チャネル断片部７は、電荷キャリヤの連続的な分布のよう
に作用をする。凹陥部６はチャネル断片部のチャネルを遮断するので、横方向の
電圧が印加される場合、中間部７の側に電荷キャリヤ、たとえばｎ‐ドーピング
半導体本体１の中の正孔が集められる。この側の電荷キャリヤは、この領域を基
板４のポテンシャルから遮蔽し、半導体本体１と基板４との異なる電気的ポテン
シャルによって引き起こされる電界の強度は小さい。
【００３６】 拡散電流と電界によって誘導された電流とが平衡する場合、生じる正孔電流が
ゼロになる。しかし、電圧降下が凹陥部６により増加すると、境界電圧から見て
、電流の電界による部分は、電荷キャリヤがカソードの方向へと次の中間部７の
中へ流れる程に大きくなる。チャネル断片部の電荷キャリヤが吸い出されると、
空間電荷帯が拡がって電界強度が高くなる。中間部７の幅が大きすぎる場合、衝
撃によるイオン化が進み得るが、これは中間部の幅の縮小によって、すなわち凹
陥部６の数の増加によって少なくすることができる。そして、衝撃によるイオン
化が素子表面にだけ発生する。基板４と半導体本体との間のポテンシャルジャン
プは、大部分絶縁帯５によって吸収することができる。これに対し半導体本体１
中の電気的ポテンシャルは横方向でも上昇する。
【００３７】 各チャネル断片は、アノードとカソードとの間の電圧が上昇し空間電荷帯が拡
がる場合に、電圧を受け持つことができるので、電界勾配と空間電荷帯の湾曲が
半導体本体１中では小さくなる。これにより素子の遮断電圧が上昇する。
【００３８】 特に好ましいのは、凹陥部６の深さ寸法が凹陥部の幅よりも大きい場合である
。また、好ましくは、中間部７について凹陥部６の幅よりも広くなるように選択
することである。横方向素子において、凹陥部６と中間部７との好ましい寸法決
めが次の場合に得られる。凹陥部６の幅が、垂直に横方向素子を通る想定断面（
たとえば図１に現れた面）において、横方向素子の横方向ドリフト区間２の最高
でも１０％となる場合である。好ましくは、中間部７の間隔、すなわち２つの直
接に隣接する凹陥部６の間の間隔が、横方向ドリフト区間２の３０％より狭くな
ることである。
【００３９】 横方向素子の下側で、各凹陥部６がより多く配置され、それにより中間部７も
より多く配置されることにより、降伏電圧の増加に及ぼす効果もさらに向上する
。これを図２に示す。この図に示す曲線は、遮断電流の推移が印加電圧の関数と
して表されている。パラメーターとして、横方向素子の下側の凹陥部６の数を示
している。凹陥部６が約４個であるものからは、少し高い電圧で破壊するという
遮断電流に及ぼす効果が見て取れる。凹陥部６が約１００個であるものでは、遮
断電流に及ぼす効果が強く現れていて、降伏電圧が７００Ｖ以上に上昇する。凹
陥部の好ましい幅は０．２〜２μｍの範囲であり、好ましい深さは０．５〜２μ
ｍの範囲である。
【００４０】 好ましくは、中間部７の幅が絶縁帯５の厚さよりも大きい。横方向の三次元構
造６、７の格別な利点は、先行技術で知られている多くの実施態様にて熱伝導性
の劣悪な絶縁帯５について、遮断性能が等しく構造６、７を有しない同様の素子
と比べて、薄くできることである。先行技術による素子で、より大きい遮断性能
を達成するためには、絶縁帯５をより厚く形成することができる。しかし、素子
の活性域からの熱放射性が悪くなるために素子の特性が悪化する。さらに、技術
的問題が、高遮断の素子で必要となるような非常に厚い層５の製造を制限する。
この問題は短時間の高い出力が素子に生じる場合に特に重要であるので、本発明
の素子であると、このような使用にとって、ずっと、より好ましくなる。熱放射
性の最適化を、絶縁帯５と凹陥部６と中間部７とについての最適の設計および調
整により、特には凹陥部６および中間部７用の材料の選択により行うことができ
る。
【００４１】 凹陥部６は、好ましくは、その内側で半導体材料がシリンダ状となるように配
される。他の好ましい形態では、半導体材料が凹陥部６の間にあって縁側状張り
出し部をなすことである。
【００４２】 特に好ましくは、凹陥部６が、素子の表面と平行に素子の断面にわたって略均
一に延びる。これにより、横方向素子に関する横方向構造のコストのかかる調節
が無くなることによりプロセス工業技術が著しく簡単になる。基本的に、横方向
構造が、横方向に、素子の断面の一部のみを埋めるのであっても良い。
【００４３】 遮断性能をさらに改善するには、半導体本体の相異なる機能領域の下に異なる
密度で凹陥部を配置する。こうすると、プロセス工業技術がより簡単であるとい
う利点は部分的に失われるが、遮断性能をさらに向上させることができる。特に
好ましくは、主電極の下での配置密度をドリフト区間２の下よりもより大きく選
択する。
【００４４】 精密な寸法決めは、使用した半導体材料、ドーピング比および素子の使用目的
に依存する。凹陥部６および中間部７を適切に寸法決めするためには、凹陥部６
の幅を可能な限り小さくして、可能な限り多くの中間部７を設けるのが好ましい
。構造６、７による横方向の電圧降下が、基本的に、チャネル断片７の数に依存
するからである。
【００４５】 中間部７ごとの受け取り可能な電圧は、凹陥部６の深さによって増加するので
、アスペクト比（凹陥部６の幅に対する深さ）を可能な限り高く選ぶべきである
。このことは、対応して半導体本体１における有効素子厚さを低減することに、
対立するものである。凹陥部６の作用は、電界強度の高い領域で特に高くなるた
め、半導体本体における遮断された極性移行部の下側の領域で凹陥部６の密度を
高くするのが目的に適う。
【００４６】 絶縁帯５の酸化物厚さが電界強度の高さを基板４への下部境界層にて決めるの
であるから、絶縁帯５について、その降伏電界強度を許容するように可能な限り
薄くするのが目的に適う。したがって、本発明によると、半導体本体１の中で場
合により発生する電界強度を低くする必要がないので、絶縁帯５を厚く形成する
必要がない。同時に、絶縁帯５の厚さが小さくなることで、活性域からの熱放射
性が、好ましい具合に改善される。
【００４７】 中間部７の寸法決めにあたり、ドリフト区間２のドーピング濃度に注意する必
要がある。チャネル部の電荷キャリヤが吸い込まれる中間部７にて、遮断特性に
好ましくない影響を及ぼす、衝撃によるイオン化が生じる可能性があるからであ
る。
【００４８】 本発明による好適な素子において、半導体本体１の好ましい厚さは、ドリフト
区間２が約１５０μｍであって、ドリフト区間２の下側に配置される凹陥部６の
数が約１４０である場合に、約１０μｍである。図１の素子の遮断電圧は１１０
０Ｖ以上まで上昇する。
【００４９】 中間部７が非常に狭い場合、半導体本体１にあって基板側で、より弱い電界強
度が印加される。このことは、図１の素子にあって遮断されて分極したｐｎ移行
部の領域での電界強度を増大させる。基板４の電気的作用が大幅に抑制されるこ
とを回避する必要がある場合、少なくとも基板４から半導体本体１の表面への電
界強度の垂直の印加がまだ可能であるような大きさの中間部７の幅が有利である
。
【００５０】 特に好ましくは、横方向構造６、７を、ＩＧＢＴ型の素子の種々のバリエーシ
ョン、ならびに、サイリスタ型の素子の種々のバリエーションに使用する。
【００５１】 図３に、前記課題を解決するための本発明における他の方策について、垂直ダ
イオードを用いて示す。図示した素子は、垂直素子であって、アノード端子Ａお
よびカソード端子Ｂが半導体本体１における逆側の表面に配置されているのであ
り、一方の表面に電界低減構造を有する。しかし、電界低減構造は同様の具合に
て横方向素子でも使用可能である。
【００５２】 図３の半導体本体１は、半導体本体のｎ-‐ドーピング領域中にあってアノー
ド端子Ａの下側にｐ+‐ドーピング領域を有する。半導体本体１の中の凹陥部６
と、凹陥部６の間の半導体域１の中間部７とを有する横方向構造は、半導体本体
１の一方の表面８に配置されている。見易くするために幾つかの凹陥部６と幾つ
かの中間部７のみに符号を付けている。横方向構造６、７は、半導体本体１の中
の空間電荷帯の作用領域に電界低減構造を形成し、かつ電界強度を該表面８にて
低減するために具備されている。該横方向構造は、主電極接続部に隣接して、通
常のコイル、電場プレートや縁の他の構造といった同様の具合により形成するこ
とができる。好ましくは、中間部７が、島（アイランド）状に、または縁側状張
り出し部として形成され、これらが凹陥部６により分離される。寸法決めは、図
１の横方向素子に関する実施形態で説明したように、同様の具合で行うことがで
きる。しかし、有利な寸法決定のための基準量としては、図１の横方向素子のと
ころで説明した横方向ドリフト区間２に代えて、該表面における空間電荷帯の広
がりを用いることができる。ここで、空間電荷帯は、半導体本体１のドーピング
割合に基づいて、遮断電圧が最大のところで理論的に想定し得るものである。
【００５３】 好ましくは、凹陥部６の幅が、素子の一の表面における空間電荷帯の広がりの
最高でも２０％である。また、中間部７の幅が、素子の一の表面における空間電
荷帯の広がりの最高でも３０％である。ここで、空間電荷帯は、半導体本体１の
ドーピング割合に基づいて、遮断電圧が最大のところで理論的に想定し得るもの
である。
【００５４】 本発明の一の好ましい実施形態において、凹陥部６は、電界低減構造の領域に
均一に分布している。電界低減構造６、７について、半導体本体１の表面８に、
ある領域内にだけ配置することもできる。
【００５５】 他の有利な実施形態において、直接に隣り合う凹陥部６同士の間隔、すなわち
中間部７の幅が、主遮断移行部から始まり、主遮断移行部からの距離の増加とと
もに減少する。半導体本体の表面８の電界分布は、これにより好ましい影響を受
ける。
【００５６】 特に好適な実施形態において電界低減構造が電場プレート１０の下に配置され
ていて、これが半導体本体１の表面８から酸化物層９によって分離されている。
埋込まれた絶縁帯５に境を接して配置された図１の構造であって、電界低減構造
が表面８にある場合、空間電荷帯の広がりは、チャネル部を引き込んだ各中間部
７の幅によって決定される。
【００５７】 図４には、図３に示した構造におけるカソード電圧へのカソード電流の依存性
について、電場プレート１０の下に凹陥部６および中間部７を設けない構造にお
ける場合と比較して示した。従来の素子構造であると約３４０Ｖで破壊するのに
対し、本発明に従い形成した素子であると、遮断電圧が、より高い値となる。
【００５８】 本当に特別に好ましくいものに、半導体本体の表面における上記の形式による
電界低減構造と、降伏電圧が向上したＳＯＩ素子の製造のための図１記載の埋込
み構造との組合せがある。
【００５９】 電界低減構造を有する素子についての、本発明による好適な製造方法は、以下
からなる。半導体本体１の表面８にあって、少なくとも部分的な領域に凹陥部６
が設けられ、この凹陥部６が、凹陥部６の間の中間部７にある半導体本体１より
高抵抗の材料で充填される。または、半導体本体１の表面８が少なくとも部分的
な領域で酸化物により被覆された上で、この酸化物の中に溝７が設けられて、か
つ半導体材料で充填される。続いて、この構造の上に、電場プレートを堆積する
ことができる。
【００６０】 特に好ましくは、凹陥部６が酸化によって高抵抗の材料で充填される場合であ
る。有利には、凹陥部６の幅および深さのアスペクト比が、形成される酸化物に
よる酸化によって凹陥部が成長するように選択される場合である。しかし、凹陥
部６は高抵抗材料の層により充填してもよい。高抵抗材料は、好ましくは、絶縁
体、特には酸化物、または半絶縁材料である。
【００６１】 本発明により図示した素子では、簡単な技術でもって、１０００Ｖを越える遮
断電圧が得られるように従来の素子構造を改善することができる。したがって、
本発明によると、このような素子を、約３８０Ｖの高電圧で駆動されるパワーエ
レクトロニクス変換器システム用の駆動回路に使用する場合に有利である。
【図面の簡単な説明】
【図１】 本発明によるＩＧＢＴ型素子の原理図である。
【図２】 本発明の構造を有する場合及び有しない場合における遮断電流の特性曲線であ
る。
【図３】 本発明による電界低減構造を有する素子の原理図である。
【図４】 本発明の構造を有する場合（ｂ）及び有しない場合（ａ）における遮断電流の
特性曲線である。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＳＤ，ＳＬ，ＳＺ，ＵＧ，ＺＷ)，Ｅ Ａ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ ，ＴＭ)，ＡＥ，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＡ ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＵ， ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，Ｇ Ｅ，ＧＨ，ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ， ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，Ｍ Ｎ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ， ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＳ，ＵＺ，ＶＮ，ＹＵ，Ｚ Ａ，ＺＷ (72)発明者 プリカート，ローベルト ドイツ連邦共和国 72800 エーニンゲン シラーシュトラーセ 61 Ｆターム(参考） 5F005 AA03 AB03 AC01 AC02 AC04 AE09 BA02 CA02 5F052 KB04 KB05

Claims (37)

    【特許請求の範囲】
  1. 【請求項１】 半導体本体（１）と、 この半導体本体（１）の上にあって少なくとも部分的な領域に、配置または順
    次積層される層とを有する半導体素子において、 半導体本体（１）の中および／またはこの半導体本体（１）の表面付近の領域
    にあって少なくともその部分的な領域に、横方向の三次元構造（６、７）が配置
    され、該三次元構造（６、７）が半導体本体（１）の中に垂直の凹陥部（６）を
    複数有し、これら凹陥部（６）の内側における導電率が、凹陥部（６）の間にあ
    る、半導体本体（１）の中間部（７）の中におけるよりも小さいことを特徴とす
    る半導体素子。
  2. 【請求項２】 半導体素子が横方向素子であり、基板（４）に接する絶縁帯
    （５）を有し、絶縁帯（５）と半導体本体（１）との間にあって少なくとも横方
    向素子の部分領域の下に配置された横方向の三次元構造（６、７）とを有し、こ
    れら三次元構造（６、７）が絶縁帯（５）と直接的に接続されることを特徴とす
    る請求項１記載の半導体素子。
  3. 【請求項３】 三次元構造がアイランド（７）を有し、該アイランド（７）
    が垂直の凹陥部（６）によって互いに分離され、凹陥部（６）の中における導電
    率がアイランド（７）の中における導電率よりも小さいことを特徴とする請求項
    １または２記載の半導体素子。
  4. 【請求項４】 三次元構造が縁側状張り出し部（７）を有し、該縁側状張り
    出し部（７）が垂直の凹陥部（６）によって互いに分離され、凹陥部（６）の中
    における導電率が縁側状張り出し部（７）の中における導電率よりも小さいこと
    を特徴とする請求項１または２記載の半導体素子。
  5. 【請求項５】 半導体本体（１）には、少なくとも部分的な領域に、横方向
    に他の材料から成る半導体が配置され、該半導体が絶縁帯（５）に境を接するこ
    とを特徴とする請求項１〜４のいずれかに記載の半導体素子。
  6. 【請求項６】 基板（４）と絶縁帯（５）との間にあって少なくとも部分的
    な領域に、横方向半導体層が配置されたことを特徴とする請求項２記載の半導体
    素子。
  7. 【請求項７】 基板（４）と絶縁帯（５）との間にあって少なくとも領域ご
    とに横方向絶縁層が配置されていることを特徴とする請求項２記載の半導体素子
    。
  8. 【請求項８】 横方向素子の少なくとも部分領域において、凹陥部（６）の
    幅が垂直に横方向素子を通り想定された断面で横方向素子の横方向ドリフト区間
    （２）の１０％以下である、上記請求項の少なくとも１項記載の半導体素子。
  9. 【請求項９】 横方向素子の少なくとも部分領域において、互いに隣り合う
    凹陥部（６）の間の中間部（７）の幅が、垂直に横方向素子を通る想定断面にて
    、横方向ドリフト区間（２）の約３０％以下であることを特徴とする上記請求項
    のいずれかに記載の半導体素子。
  10. 【請求項１０】 少なくとも部分的な領域において、凹陥部（６）が、垂直
    に半導体素子を通る想定断面にて、ほぼ等距離にあることを特徴とする上記請求
    項の少なくとも１項記載の半導体素子。
  11. 【請求項１１】 少なくとも部分的な領域において、凹陥部（６）の密度が
    垂直に半導体素子を通る想定断面で互いに異なることを特徴とする上記請求項の
    いずれかに記載の半導体素子。
  12. 【請求項１２】 少なくとも部分的な領域において、凹陥部（６）の深さが
    該凹陥部の幅よりも大きいことを特徴とする上記請求項のいずれかに記載の半導
    体素子。
  13. 【請求項１３】 少なくとも部分的な領域において、絶縁帯（５）の厚さに
    対する凹陥部（６）の幅の比率が１より小さいことを特徴とする上記請求項２〜
    １２のいずれかに記載の半導体素子。
  14. 【請求項１４】 少なくとも部分的な領域において、凹陥部（６）の幅が、
    ２つの直接に隣り合う凹陥部（６）の間の中間部（７）の幅よりも小さいことを
    特徴とする上記請求項のいずれかに記載の半導体素子。
  15. 【請求項１５】 横方向の三次元構造（６、７）が、電界強度の増大した、
    半導体本体（１）の表面（８）の箇所を覆うことを特徴とする上記請求項のいず
    れかに記載の半導体素子。
  16. 【請求項１６】 横方向の三次元構造（６、７）が、コイル状に、半導体本
    体（１）の表面（８）に配置されていることを特徴とする上記請求項のいずれか
    に記載の半導体素子。
  17. 【請求項１７】 半導体素子の表面（８）には、さらに、該半導体素子の空
    間電荷帯曲線および／または電気的な表面電界強度を低減するための、電界低減
    構造（９、１０）を有することを特徴とする上記請求項のいずれかに記載の半導
    体素子。
  18. 【請求項１８】 半導体本体（１）の表面付近の領域の中の凹陥部（６）お
    よび前記凹陥部（６）が、表面（８）にて、半導体本体（１）の中の空間電荷帯
    の広がりの、最高でも２０％になる幅を有し、この空間電荷帯が半導体本体（１
    ）の中のドーピング割合によって最大遮断電圧のところで理論的に想定できるこ
    とを特徴とする上記請求項のいずれかに記載の半導体素子。
  19. 【請求項１９】 直接隣り合う凹陥部（６）の間の中間部（７）の幅が、一
    の表面（８）における空間電荷帯の広がりの、最高でも３０％であり、この空間
    電荷帯が半導体本体（１）の中のドーピング割合によって最大遮断電圧のところ
    で理論的に想定できることを特徴とする上記請求項のいずれかに記載の半導体素
    子。
  20. 【請求項２０】 半導体本体（１）の表面付近の領域にて直接的に隣り合う
    凹陥部（６）の間の間隔が、主遮断移行部からの距離が増加するにつれて小さく
    なることを特徴とする上記請求項のいずれかに記載の半導体素子。
  21. 【請求項２１】 凹陥部（６）が絶縁体を有することを特徴とする上記請求
    項のいずれかに記載の半導体素子。
  22. 【請求項２２】 凹陥部（６）が半絶縁材料を有することを特徴とする上記
    請求項のいずれかに記載の半導体素子。
  23. 【請求項２３】 半導体素子がＩＧＢＴ型またはサイリスタ型であることを
    特徴とする上記請求項のいずれかに記載の半導体素子。
  24. 【請求項２４】 半導体素子がダイオードであることを特徴とする上記請求
    項のいずれかに記載の半導体素子。
  25. 【請求項２５】 少なくとも請求項１記載の、半導体本体と基板とを有する
    素子を製造する方法であって、 横方向素子に向き合う半導体本体（１）の表面にあって少なくとも部分的な領
    域に凹陥部（６）がエッチングされた後、この凹陥部（６）が凹陥部（６）の間
    の材料よりも高抵抗である材料で充填され、絶縁材料の層で被覆され、そして、
    この被覆層が少なくとも間接的に基板（４）と接続されるか、または 半導体本体（１）と接続される予定の基板（４）の表面に酸化物が配され、こ
    の酸化物の少なくとも部分的な領域に凹陥部が設けられ、凹陥部（６）が半導体
    材料で充填され、充填された凹陥部（６）が半導体材料から成る層で被覆され、
    そして、被覆層が半導体本体（１）と少なくとも間接的に接続されることを特徴
    とする半導体素子の製造方法。
  26. 【請求項２６】 被覆層が基板（４）または半導体本体（１）と接続される
    前に平坦化されることを特徴とする請求項２５記載の方法。
  27. 【請求項２７】 凹陥部（６）が同一の材料で充填および被覆されることを
    特徴とする請求項２５または２６記載の方法。
  28. 【請求項２８】 凹陥部（６）が異なる材料で充填および被覆されることを
    特徴とする請求項２５または２６記載の方法。
  29. 【請求項２９】 凹陥部（６）の充填および被覆のために、異なる絶縁材料
    、異なる半絶縁材料または異なる半導体材料が使用されることを特徴とする請求
    項２８記載の方法。
  30. 【請求項３０】 基板（４）が被覆層と接続される前に酸化され、または酸
    化物で被覆されることを特徴とする請求項２５〜２９のいずれかに記載の方法。
  31. 【請求項３１】 被覆層が基板（４）と接続される前に半導体で被覆される
    ことを特徴とする請求項２５〜３０のいずれかに記載の方法。
  32. 【請求項３２】 半導体本体（１）と被覆層との間に付加的な半導体材料が
    配置されることを特徴とする請求項２５〜３１のいずれかに記載の方法。
  33. 【請求項３３】 半導体本体（１）の表面（８）には少なくとも部分的な領
    域に凹陥部（６）が設けられ、そして、凹陥部（６）が凹陥部（６）の間の半導
    体本体（１）よりも高抵抗の材料で充填されるか、または、 半導体本体（１）の表面（８）が少なくとも部分的な領域にて酸化物で被覆さ
    れ、この酸化物の中に溝（７）が設けられ、そして、半導体材料で充填されるこ
    とを特徴とする、少なくとも請求項１記載の電界低減構造を有する素子を製造す
    る方法。
  34. 【請求項３４】 凹陥部（６）が酸化によって高抵抗材料で充填されること
    を特徴とする請求項３３記載の方法。
  35. 【請求項３５】 凹陥部（６）が被覆によって高抵抗材料で充填されること
    を特徴とする請求項３３または３４記載の方法。
  36. 【請求項３６】 凹陥部（６）上には少なくとも部分的な領域に電場プレー
    ト状の構造が分離されることを特徴とする請求項３３、３４または３５記載の方
    法。
  37. 【請求項３７】 パワーエレクトロニクス変換器システムのための駆動回路
    の中に請求項１〜２４のいずれかに記載の横方向の三次元構造を有する素子の使
    用。
JP2000548923A 1998-05-11 1999-05-10 高電圧半導体素子、及びその製造方法ならびに使用 Pending JP2002515652A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
DE19820956A DE19820956A1 (de) 1998-05-11 1998-05-11 Halbleiter-Bauelement und Verfahren zu seiner Herstellung sowie Verwendung des Halbleiter-Bauelements
DE19820956.8 1998-05-11
PCT/DE1999/001410 WO1999059208A1 (de) 1998-05-11 1999-05-10 Hochspannungs-halbleiter-bauelement und verfahren zu seiner herstellung sowie verwendung des halbleiter-bauelements

Publications (1)

Publication Number Publication Date
JP2002515652A true JP2002515652A (ja) 2002-05-28

Family

ID=7867332

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000548923A Pending JP2002515652A (ja) 1998-05-11 1999-05-10 高電圧半導体素子、及びその製造方法ならびに使用

Country Status (8)

Country Link
US (1) US6495864B1 (ja)
EP (1) EP1086495B1 (ja)
JP (1) JP2002515652A (ja)
KR (1) KR20010071239A (ja)
AT (1) ATE549747T1 (ja)
AU (1) AU5024999A (ja)
DE (2) DE19820956A1 (ja)
WO (1) WO1999059208A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012079805A (ja) * 2010-09-30 2012-04-19 Toyota Central R&D Labs Inc 半導体装置とその製造方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB0003184D0 (en) * 2000-02-12 2000-04-05 Koninkl Philips Electronics Nv A semiconductor device and a method of fabricating material for a semiconductor device
DE10057611C2 (de) * 2000-11-21 2002-10-24 Infineon Technologies Ag Laterales Halbleiterbauelement
DE10127952A1 (de) * 2001-06-08 2002-12-19 Infineon Technologies Ag Laterale PIN-Diode und Verfahren zur Herstellung derselben
KR100559938B1 (ko) * 2004-01-28 2006-03-13 광전자 주식회사 순간 전압 억제 다이오드
US7812370B2 (en) * 2007-07-25 2010-10-12 Taiwan Semiconductor Manufacturing Company, Ltd. Tunnel field-effect transistor with narrow band-gap channel and strong gate coupling
CN108231870B (zh) * 2018-01-05 2021-03-30 桂林电子科技大学 具有界面电荷槽高压互连结构的功率器件

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5438220A (en) * 1987-02-26 1995-08-01 Kabushiki Kaisha Toshiba High breakdown voltage semiconductor device
DE69219405T2 (de) * 1991-06-21 1997-09-11 Toshiba Kawasaki Kk Halbleiteranordnung mit hoher Durchbruchsspannung
JPH05283702A (ja) * 1992-04-03 1993-10-29 Hitachi Ltd 複合制御型半導体装置及びそれを使用した電力変換装置
JP2837033B2 (ja) * 1992-07-21 1998-12-14 三菱電機株式会社 半導体装置及びその製造方法
DE4228832C2 (de) * 1992-08-29 1994-11-24 Daimler Benz Ag Feldeffekt-gesteuertes Halbleiterbauelement
DE4233773C2 (de) 1992-10-07 1996-09-19 Daimler Benz Ag Halbleiterstruktur für Halbleiterbauelemente mit hoher Durchbruchspannung
JP3081739B2 (ja) * 1992-10-20 2000-08-28 三菱電機株式会社 絶縁ゲート型半導体装置及びその製造方法
US5378912A (en) * 1993-11-10 1995-01-03 Philips Electronics North America Corporation Lateral semiconductor-on-insulator (SOI) semiconductor device having a lateral drift region
JP3959125B2 (ja) * 1994-09-14 2007-08-15 株式会社東芝 半導体装置
JPH08139319A (ja) * 1994-11-11 1996-05-31 Mitsubishi Electric Corp 半導体装置およびその製造方法
US5731603A (en) * 1995-08-24 1998-03-24 Kabushiki Kaisha Toshiba Lateral IGBT
JP2000228521A (ja) * 1999-02-05 2000-08-15 Fuji Electric Co Ltd 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012079805A (ja) * 2010-09-30 2012-04-19 Toyota Central R&D Labs Inc 半導体装置とその製造方法

Also Published As

Publication number Publication date
EP1086495A1 (de) 2001-03-28
DE19820956A1 (de) 1999-11-18
EP1086495B1 (de) 2012-03-14
DE19980869D2 (de) 2001-07-26
AU5024999A (en) 1999-11-29
WO1999059208A1 (de) 1999-11-18
KR20010071239A (ko) 2001-07-28
ATE549747T1 (de) 2012-03-15
US6495864B1 (en) 2002-12-17

Similar Documents

Publication Publication Date Title
US10998438B2 (en) Self-aligned trench MOSFET structures and methods
KR101933242B1 (ko) 절연형 게이트 트랜지스터 및 그 제조 방법
JP4528460B2 (ja) 半導体素子
JP4125126B2 (ja) 半導体デバイス
US6191456B1 (en) Lateral IGBT in an SOI configuration and method for its fabrication
US9105680B2 (en) Insulated gate bipolar transistor
EP1089343A2 (en) Semiconductor device with trench gate
JP7272775B2 (ja) 絶縁ゲートバイポーラトランジスタ
CN110914996B (zh) 半导体器件
US20120056241A1 (en) Semiconductor device and method of manufacturing the same
JPH0697469A (ja) プレーナ接合を有する半導体装置
JPH09331063A (ja) 高耐圧半導体装置およびその製造方法
JP2002217415A (ja) 高電圧垂直伝導スーパージャンクション半導体デバイス
US7674678B2 (en) Method for producing a transistor component having a field plate
JP4618629B2 (ja) 誘電体分離型半導体装置
JP4109009B2 (ja) 半導体素子及びその製造方法
JP2000509916A (ja) 電界効果により制御可能の半導体デバイス
JP6681238B2 (ja) 半導体装置および半導体装置の製造方法
KR100904785B1 (ko) 박형층 실리콘 온 인슐레이터(ｓｏｉ) 디바이스
JP2002515652A (ja) 高電圧半導体素子、及びその製造方法ならびに使用
JP2960506B2 (ja) ターンオフ形半導体素子
JPH08274351A (ja) 誘電体分離半導体装置およびその製造方法
KR100401278B1 (ko) 보조전극을 가진 mos 전계효과 트랜지스터
CN211088282U (zh) 一种快恢复二极管
JPH1140818A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20051109

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090908

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20100223