KR20010071239A - 고압 반도체 소자와 이 반도체 소자의 제조 방법 및 사용방법 - Google Patents
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Abstract
본 발명은 수평 전계 강도를 수용하기 위하여 제공된 적어도 하나의 수평 영역을 갖는 반도체 소자와, 이 반도체 소자의 제조 및 사용 방법에 관한 것으로서, 상기 반도체는 이 반도체의 내부에서 및/또는 반도체의 표면 근처의 영역에서 적어도 국부적으로 반도체 내에 배치되는 수직 캐비티를 구비한 수평 3차원 구조물을 가지며, 상기 구조물 내부의 전기 전도성은 캐비티들 사이에 배치된 반도체의 사이공간에서의 전기 전도성보다 낮게 설정된다.
Description
독일특허 제 A1-42 33 773 호에는, 소위 SOI 소자(반도체-온-절연체(Semi conductor-On-Insulator))라고 불리는 마이크로 구조의 소자가 공지되어 있으며, 이 공지된 소자는 높은 파괴 전압(breakdown voltage)을 갖는다. 상기 반도체 소자는 기판을 구비한 반도체 내에서 수평 소자를 가지며, 이 수평 소자는 기판 상에서 전기 전도 영역에 설치된 유전 영역(dielectric zone)과 인접하게 배치된다. 이러한 배치에서는 매설 구조물(dipped structure)들을 수평 소자에 대하여 조절할 필요가 있는 데, 이것은 기술적으로 많은 비용을 필요로 한다.
또한, 수평 소자뿐만 아니라 수직 소자는 이 소자들의 표면에서 파괴 전압을 증가시킬 목적으로 표면 전계 강도(surface field strength)를 감소시키기 위해 제공된 구조물을 갖는다. 그렇지만, 이와 같은 종류의 전계 패널(field panel)이나전계 코일(field coil)도 또한 상기 소자의 제조시 기술적으로 많은 비용을 소요한다.
본 발명은 수평 전계 강도(lateral field strength)를 수용하기 위한 적어도 하나의 수평 소자(lateral element)를 구비한 반도체 소자에 관한 것이며, 또한 독립 청구항의 전제부에 따른 상기 반도체 소자의 제조 방법 및 사용 방법에 관한 것이다.
도 1은 본 발명에 따른 IGBT 타입의 소자를 원리적으로 도시한 도면.
도 2는 본 발명에 따른 구조물을 가질 때와 갖지 않을 때 소자의 역전류(inverse current)를 나타내는 특성 곡선.
도 3은 전계 감소 구조(field reducing structure)를 갖는 본 발명에 따른 소자를 원리적으로 도시한 도면.
도 4는 본 발명에 따른 구조물을 가질 때(b)와 갖지 않을 때(a) 소자의 역전류를 나타내는 특성 곡선.
본 발명의 목적은 반도체 소자와 이 반도체 소자의 제조 방법을 얻고자 하는 것으로서, 이 소자는 상술한 방법에 따라서 개선될 수 있으며, 특히 높은 파괴 전압을 얻을 수 있다.
상기 목적은 독립 청구항의 특징을 통하여 해결될 수 있으며, 또한 이외에 종속 청구항과 명세서에서 추가의 바람직한 실시 형태를 기술한다.
본 발명에 따른 반도체 소자는 반도체 내부에서 및/또는 반도체의 표면 영역에서 적어도 국부적으로 수평 3차원 구조물을 가지며, 이 구조물은 반도체 내에서 수직 캐비티(vertical cavity)들을 구비하고, 상기 캐비티는 이 캐비티들 사이에 형성된 반도체의 사이공간에서보다 낮은 전기 전도성을 갖는다.
바람직한 실시예로서, 반도체 소자는 수평 소자로 형성되며, 이 수평 소자는 기판에 인접한 유전 영역과 이 유전 영역과 반도체 사이에서 적어도 수평 소자의 아래쪽에 배치되어 유전 영역과 직접 연결될 수 있는 수평 3차원 구조물을 구비한다.
본 발명에 따른 다른 바람직한 실시예로서, 3차원 구조물은 수직 캐비티를 통하여 상호 분리되는 브리지(bridge)를 형성하며, 상기 캐비티의 전기 전도성은 브리지의 전기 전도성보다 더 낮게 설정된다.
반도체 내에서, 추가의 재료, 특히 다결정 실리콘으로 구성된 반도체를 적어도 국부적으로 수평 상태로 유지하여 유전 영역과 접하도록 배치하는 것이 유리하다.
기판과 유전 영역 사이에는 적어도 국부적으로 수평 반도체층이 배치되는 것이 유리하다.
다른 유리한 배치로서, 기판과 유전 영역 사이에는 적어도 국부적으로 수평 절연층이 배치된다.
바람직하게는, 수평 소자에 있어서 캐비티의 폭은 수평 소자를 수직하게 통과하는 소정의 절단면에서 적어도 국부적으로 이 수평 소자의 수평 드리프트 거리(lateral drift distance)의 10%보다 작게 설정된다.
바람직한 실시예로서, 수평 소자에 있어서 인접한 캐비티들 사이에 배치된 사이공간의 폭은 수평 소자를 수직하게 통과하는 소정의 절단면에서 적어도 국부적으로 수평 드리프트 거리의 30%보다 작게 설정된다.
본 발명의 바람직한 실시예로서, 캐비티들은 반도체 소자를 수직하게 통과하는 소정의 절단면에서 적어도 국부적으로 거의 등거리로 설정된다. 이것은 고가의 기술 공정과, 특히 수평 소자에 대하여 구조물을 조절할 필요가 없기 때문에 소자의 제조를 간소화시킬 수 있다.
본 발명의 다른 바람직한 실시예로서, 캐비티는 반도체 소자를 수직하게 통과하는 소정의 절단면에서 적어도 국부적으로 상이하게 밀봉된다. 캐비티가 반도체의 여러 영역에서 상이하게 밀봉되기 때문에 파괴 전압을 더욱 더 향상시킬 수 있다. 특히, 캐비티는 소자의 다른 기능적 영역 아래에서 상이하게 밀봉되는 것이바람직하다.
캐비티의 깊이가 이 캐비티의 폭보다 적어도 국부적으로 더 크게 설정되는 것이 합리적이다. 유리한 방식으로서, 캐비티의 폭은 적어도 국부적으로 유전 영역의 두께보다 더 작게 설정된다. 특별한 장점으로서, 역전류를 비교함으로써 본 발명에 따른 소자의 유전 영역의 두께는 종래의 소자보다 작게 설정될 수 있다. 그러므로, 본 발명에 따라서 열방출이 개선될 수 있으며, 이와 동시에 짧은 시간 동안 높은 전력이 발생할 때 본 발명에 따른 소자의 거동이 개선될 수 있다. 또한, 캐비티의 폭은 적어도 국부적으로 캐비티들 사이에 배치된 반도체 영역의 폭보다 작게 설정되는 것이 유리하다.
캐비티들 사이의 반도체는 이 캐비티들을 통하여 차단되는 영역을 나타내며, 이 영역은 정전기적 효과(electrostatic effect)에 있어서 연속적으로 전하를 분포시키는 영역으로부터 미리 약간 분리되며 전계 구배(field gradient)와 공간 전하 영역(space charge zone)의 곡률이 감소되어 결과적으로 파괴 전압을 상승시키는 전극 채널(electrode channel)이나 정공 채널(hole channel)을 형성할 수 있다.
바람직한 배치로서, 본 발명의 반도체 소자에는 소자의 표면 전계 강도를 감소시키기 위한 에지 구조물(edge structure)이 제공되며, 상기 에지 구조물은 반도체의 외부 표면상에서, 또는 이 외부 표면의 안쪽에서 적어도 표면에 인접한 공간 전하 영역의 작용 영역과 인접하여 반도체 내의 저지 접점(blocking contact)에 배치되며, 또한 상기 반도체는 적어도 국부적으로 상기 표면상에서 수직 캐비티를 구비한 수평 3차원 구조물을 가지고, 캐비티 내부의 전기 전도성은 반도체의 전기 전도성보다 더 낮게 설정된다.
반도체와 기판을 구비한 본 발명에 따른 소자 제조 방법에서, 수평 소자와 대향 배치된 반도체의 표면상에는 먼저 적어도 국부적으로 캐비티가 에칭되며, 이후에 캐비티에는 이 캐비티들 사이의 반도체 재료보다 더 높은 저항을 갖는 재료로 충진되고 유전 재료로 덮히며, 이때 캐비티는 기판과 적어도 간접적으로 결합되고, 또는 반도체와 결합하기 위해 제공된 기판의 표면에는 산화층이 제공되며 캐비티들이 적어도 국부적으로 산화층 내에 설치되어 반도체 재료로 충진되고, 이어서 반도체 재료로 구성된 층으로 덮히며, 이 덮혀진 층에서 적어도 반도체와 간접적으로 결합된다.
에지 구조물을 구비한 본 발명에 따른 다른 소자 제조 방법에서, 유전체로 충진된 캐비티들은 반도체의 표면에 적어도 국부적으로 설치되거나 상기 반도체 표면의 안쪽에 캐비티가 설치되며 반도체 재료로 충진된 산화층으로 적어도 국부적으로 코팅될 수 있다.
특히 유리하게는, 캐비티들은 평면 영역이나 전체 반도체 디스크에 걸쳐서 실질적으로 균일하게 적용된다. 본 발명에 따른 방법의 장점은 수평 구조물을 제조하기 위하여 많은 비용이 소요되는 기술을 사용하지 않고 실시될 수 있으며, 특히 반도체 내에서 수평 및/또는 수직 소자와 관련한 조절을 필요로 하지 않고 실시될 수 있다는 것이다.
수평 구조물의 장점은 반도체 내부나 반도체의 표면상에서의 전계 강도가 부분적으로 보호되어 소자의 차단 거동을 개선시킬 수 있다는 것이다. 본 발명에 따른 구조물은, 특히 SOI-베이스(실리콘-온-절연체)상에 배치된 소자에 적합할 뿐만 아니라 수직 또는 수평 소자에서도 적합하며, 표면에는 표면 전계 강도 및/또는 공간 전하 영역의 곡률을 감소시키기 위하여 전계 강도 감소 구조물이 제공된다. 특히, 이 구조물은 표면에 배치된 전계 패널이나 전계 코일 형태의 구조물과 결합하여 사용하는 것이 유리하다.
바람직하게는, 수평 3차원 구조물을 구비한 소자는 효율적인 전기 변환 시스템을 위한 구동 회로에서 사용된다. 유전성(dielectric property)은 500V보다 약간 높게 상승될 수 있으며, 그 결과 높은 전압을 이용한 네트워크, 특히 220V용 네트워크나 380V용 3상 전류 네트워크에서 사용할 수 있다.
이하에서, 본 발명의 실질적인 특징을 설명하며 도면에 기초하여 상세하게 기술한다.
이하의 실시예에서 본 발명을 바이폴라 IGBT 소자에 기초하여 기술한다. 한편, 본 발명에 따른 해결책은 소위 백-게이트-문제가 발생할 수도 있는, 다이오드 또는 트랜지스터와 같은 마이크로 구조의 수평 소자에 적합할 뿐만 아니라, 특히 백-게이트-문제가 중요하지 않을 때 IGBT 타입의 소자와 이 IGBT의 여러 가지 변형예 및/또는 다이리스터 타입의 소자와 이 다이리스터 소자의 여러 가지 변형예에서도 적합하다.
도 1에서는 양지향성 절연-게이트-바이폴라-트랜지스터 소자(IGBT)의 원리도에 기초하여 본 발명에 따른 해결책을 도시한다. 반도체(1)에는 메인 전극으로서 반도체(1)의 외부 표면에 애노드 전극(A)과 캐소드 전극(K)을 갖는 수평 소자가 도출된다. 애노드 전극(A)의 아래쪽에는 p+-도핑 영역이, 그리고 캐소드 전극(K)의 아래쪽에는 n+-도핑 영역이 각각 표면 근처 영역에 배치된다. 메인 전극들 사이에는 수평 소자의 드리프트 거리(2)가 존재한다. 이 드리프트 거리는, 특히 산소층(3)과 같은 하나의 층으로 덮혀 있다. 상기 도핑 영역의 바깥쪽에서 반도체(1)는 하나의 n--도핑층을 갖는다. 반도체(1)와 기판(4) 사이에는 수평 3차원 구조물과 경계를 이루며 기판쪽에 유전 영역(5)을 형성하는 하나의 영역이 배치되고, 이 영역은 반도체 내로 돌출하는 캐비티(6)를 갖는다. 상기 캐비티(6) 안쪽에서의 전기 전도성은 반도체(1)의 영역에 해당하는 캐비티(6)들 사이의 사이공간(7)의 전기 전도성보다 낮다. 명확한 도시를 위하여, 캐비티(6)들 중에서 단지 하나의 캐비티와 사이공간(7)들 중에서 하나의 사이공간에만 도면부호를 병기한다.
캐비티(6)에는 사이공간(7)의 재료보다 낮은 전기 전도성을 갖는 재료가 충진되는 데, 주로 캐비티에는 인접한 유전 영역(5)과 동일한 유전 재료로 충진될 수 있다. 또한, 사이공간(7)은 반도체(1)와 동일한 반도체 재료로 구성될 수 있다. 그렇지만, 캐비티는 유전 영역과 다른 유전 재료나 단열 재료로 충진될 수도 있다.
바람직한 실시예에서, 반도체(1)와 유전 영역(5) 사이에는 다른 반도체 재료가 배치되는 데, 주로 원자가 전자 밴드와 전도 밴드 중에서 큰 에너지 밴드 거리를 갖는 재료가 배치된다. 특히 바람직한 조합으로서, 반도체는 실리콘으로 구성되며, 반도체(1)와 유전 영역(5) 사이의 영역은 실리콘카바이드로 구성된다. 또한, 이와 같은 재료 조합은 파괴 전압의 상승에 관련하여 본 발명에서 유리한 결과를 이끌어 낼 수 있다.
반도체(1)가 일반적으로 SOI 소자(실리콘-온-절연체)라고 불리는 독립된 하나의 기판 웨이퍼(4) 상에 설치되면, 수평 3차원 구조물(6, 7)들은 활성 반도체(1)뿐만 아니라 기판 웨이퍼(4)내에 형성될 수 있다.
주로, 전면이 수평 소자와 마주하고 있는 반도체(1)의 후면에는 캐비티(6)가, 특히 에칭되어 설치된다. 그리고 나서, 캐비티(6)에는 산화물, 특히 실리콘옥사이드가 충진되고, 마지막으로 두꺼운 산화층이 캐비티(6)를 완전히 덮는다. 이후에, 이 층은 평탄화되어 유전 영역(5)으로 형성된다. 유전 영역 위에는, 특히 소위 실리콘-다이렉트-본딩-방법을 통하여 기판 웨이퍼가 접착된다.
그렇지만, 유전 영역(5) 자체를 평탄화하지 않고 이 유전 영역을 반도체, 특히 다결정 실리콘으로 코팅한 후에 다결정 실리콘층을 평탄화할 수도 있다. 이와 같은 방법은 유전 재료를 폴리싱하거나 마무리 작업할 때 이롭다. 그후, 기판은 평탄화 반도체 층으로 연결된다. 또한 평탄화층을 형성하지 않을 수도 있다.
다른 바람직한 배치는 기판(4)으로서 제공된 웨이퍼를 결합하기 위해 제공된 표면상에서 산화시키거나 또는 산화물로 코팅한 후에 유전 영역(5)과 결합시킴으로서 형성된다.
또 다른 바람직한 배치는 기판(4)으로서 제공된 웨이퍼를 산화시켜, 특히 다결정 실리콘과 같은 반도체 재료로 충진된 웨이퍼 산화물 내에 틈을 형성하는 것이다. 이 틈은 다른 반도체 재료로 채워져 평탄화될 수 있으며, 이후에 반도체(1)와 결합될 수 있다. 이 경우에, 반도체(1)와 수평 3차원 구조물의 반도체 재료 사이에는 경계층이 형성된다. 웨이퍼 산화물에 형성된 틈은 사이공간(7)에 해당하며, 웨이퍼 산화물에 형성된 틈들 사이의 사이공간들은 반도체에 형성된 캐비티(6)에 해당한다.
본 발명에 따른 수평 3차원 구조물(6, 7)들 중 캐비티(6)는 매설된 채널을 이 채널의 단면에서 실질적으로 차단하며, 이 채널 단면은 반도체의 사이공간(7)을 통과하는 형태로 형성되어 여기서 수평 전압을 강하시킬 수 있다. 이 채널 단면(7)은 전하 캐리어(charge carrier)를 연속적으로 분포시키는 방법 등을 통하여 넓은 거리에 걸쳐 작용한다. 캐비티(6)는 채널 단면에서 채널을 차단하며, 그 결과 수평 전압이 접근할 때 사이공간(7)의 한쪽면에서, 예를 들어 n-도핑 반도체(1)의 정공(hole)과 같은 전하 캐리어들이 축적된다. 상기 한쪽면에 존재하는 전하 캐리어들은 기판(4)의 전위로부터 상기 영역을 보호하며, 반도체(1)와 기판(4)의 여러 가지 전기 전위에 기초하여 반도체(1)에 발생하는 전계 강도를 낮게 유지한다.
확산 전류(diffusion current)와 전계를 통하여 유도된 전류가 균형을 이루고 있는 경우에, 정공의 전체 전류(resultant current of hole)는 "0"이 된다. 그렇지만, 캐비티(6)에서 전압 강하가 증가하면, 경계 전압(boundary voltage)은 전하 캐리어들이 캐소드 방향을 향하여 다음 사이공간(7)으로 유입될 정도로 전류의 계자량(field quota)을 상승시킨다. 채널 단면의 전하 캐리어들이 흡인되면, 공간 전하 영역이 확장되어 전계 강도가 상승된다. 사이공간(7)의 폭이 확대되면 충돌 이온화(ionization by collision)가 확산되지만, 사이공간의 폭을 축소함으로써, 다시 말해서 캐비티(6)의 개수를 증가시킴으로써, 소자의 표면에 발생되는 충돌 이온화를 감소시킬 수 있다. 기판(4)과 반도체 사이의 전위차는 반도체(1)에서 전기적 전위가 수평으로 상승하는 동안에도 유전 영역(5)을 통하여 대부분 수용될 수 있다.
애노드와 캐소드 사이에서 전압이 상승할 때와 공간 전하 영역이 확장될 때, 각 채널 단면들은 전압을 수용할 수 있으며, 그 결과 전계 구배와 공간 전하 영역의 곡률은 감소된다. 결과적으로 소자의 역전류는 상승한다.
특히, 캐비티(6)의 깊이가 캐비티의 폭보다 더 클 때 유리하다. 또한, 사이공간(7)이 캐비티(6)의 폭보다 더 넓게 선택되는 것이 유리하다. 수평 소자에서 캐비티(6)와 사이공간(7)에 유리한 크기는, 수평 소자를 수직하게 통과하는캐비티(6)의 폭이 소정의 절단면(예를 들어 도 1에 도시한 구조물의 평면)에서 이 수평 소자의 수평 드리프트 거리(2)의 최대 10%에 해당할 때이다. 주로, 사이공간(7)은, 다시 말해서 바로 인접한 두 개의 캐비티(6)들 사이의 거리는 수평 드리프트 거리(2)의 30% 이하를 이룬다.
수평 소자의 하부에 캐비티(6)와 사이공간(7)이 더 많이 배치될수록 파괴 전압의 상승 효과는 강해진다. 도 2에 이러한 현상을 도시한다. 이 도면에서는 적용된 전압에 따른 역전류의 진행 과정을 나타내는 곡선을 도시한다. 변수로서 수평 소자의 아래쪽에 배치된 캐비티(6)의 개수를 부여한다. 이 특성 곡선에서는 4개 정도의 캐비티(6)가 형성된 경우에, 고전압이 발생하면 역전류의 효과가 소멸되는 것을 알 수 있다. 대략 100여 개의 캐비티가 형성된 경우에 파괴 전압이 700V 이상 상승하면 역전류의 효과가 매우 선명하게 나타난다. 이 경우에 캐비티의 폭은 0.2 내지 2㎛로 설정하고 깊이는 0.5 내지 2㎛로 설정하는 것이 유리하다.
또한, 사이공간(7)의 폭이 유전 영역(5)의 두께보다 큰 경우가 유리하다. 수평 3차원 구조물(6, 7)의 특별한 장점들 중 하나는, 본 기술 분야에서 널리 알려진 형태로서 소자의 공핍성(interruption ability)이 동일한 경우에 불량한 열전도성을 갖는 유전 영역(5)이 본 발명에 따른 구조물(6, 7)을 갖지 않는 소자의 경우보다 더 얇게 제작될 수 있다는 것이다. 따라서, 본 기술 분야에 따른 소자에서 더 큰 공핍성을 얻기 위하여 유전영역(5)을 더 두껍게 제작할 수 있지만, 이것은 소자의 활성 영역으로부터 열을 방출하는 방열성을 저하시키기 때문에 소자의 특성을 악화시킬 수 있다. 이외에도, 기술적인 문제로 인하여 강한 역전류 소자에서요구되는 매우 두꺼운 유전 영역(5)을 제작하기는 곤란하다. 문제는, 특히 매설된 소자에서 짧은 시간 동안 높은 성능을 얻고자 할 때이며, 이로 인하여 본 발명에 따른 소자가 실질적으로 유리하다. 유전 영역(5)과, 캐비티(6)와, 사이공간(7)을 최적으로 설치 및 조절함으로써, 그리고 특히 캐비티(6)와 사이공간(7)의 재료를 적절하게 선택함으로써 최적 상태로 방열될 수 있다.
바람직하게는, 캐비티(6)는 이 캐비티들 사이에서 반도체 재료가 원통 형태로 유지되도록 배치된다. 다른 바람직한 배치로서, 캐비티(6)들 사이에서 반도체 재료가 브리지를 이루도록 구성될 수도 있다.
캐비티(6)가 실질적으로 소자의 횡단면에 걸쳐서 균일하게, 그리고 소자의 표면과 평행하게 연장되는 경우에 특히 유리하다. 이로 인하여, 수평 소자에 관련된 수평 구조물을 조절하기 위해 사용되는 고가의 조절 비용을 낮출 수 있으며, 더불어 프로세스 기술이 현저하게 단순화될 수 있다. 기본적으로, 수평 구조물은 소자의 횡단면 중 일부분만을 수평으로 충진할 수 있다.
한편, 공핍성에 대한 다른 개선은 캐비티(6)가 반도체의 여러 가지 기능적인 영역 아래쪽에서 여러 가지 형태로 밀폐되어 배치될 때 얻어질 수 있다. 그렇지만, 이 때문에 단순 프로세스 기술의 장점을 부분적으로 잃게 되며 공핍성이 더욱 증가될 수 있다. 특히, 메인 전극 아래쪽에서의 밀폐가 드리프트 거리(2)의 아래쪽에서보다 더 우수하게 이루어지도록 선택하는 것이 유리하다.
정확한 치수는 사용하고자 하는 반도체 재료, 도핑 비율 및 소자의 사용 목적과 관련한다. 구조물(6, 7)에서 수평 전압 강하는 실질적으로 채널 단면(7)의개수와 관련하기 때문에, 캐비티(6)와 사이공간(7)의 적절한 크기 설정을 위하여 캐비티(6)의 폭을 가능한 좁게 유지하는 것이 바람직하며, 그 결과 대단히 많은 사이공간(7)이 구성될 수 있다.
하나의 사이공간(7)에 수용될 수 있는 전압은 캐비티(6)의 두께에 따라 증가하므로 형상비(캐비티(6)의 폭에 대한 두께의 비율)는 매우 높게 선택되어야 한다. 이와 상응하게, 반도체(1)에서 효과적인 소자의 두께는 감소한다. 캐비티(6)의 효과는 높은 전계 강도의 영역에서 특히 우수하므로, 반도체 내에서 역전류가 형성된 캐리어의 아래쪽 영역에 배치된 캐비티(6)를 더욱 더 밀폐시키는 것이 합리적이다.
유전 영역(5)의 산화물 두께로써 기판(4)에 대하여 하부 경계층에 형성된 전계 강도의 크기를 결정하기 때문에, 파괴 전계 강도가 가능하도록 유전 영역(5)을 가능한 얇게 제작하는 것이 합리적이다. 그러므로 본 발명에 따라서, 반도체(1) 내에서 임의로 발생하는 전계 강도가 저하될 수도 있기 때문에 유전 영역(5)을 반드시 두껍게 제작할 필요는 없다. 이와 동시에, 유전 영역(5)의 두께를 감소시킴으로써 활성 영역으로부터의 방열을 바람직하게 개선시킬 수 있다.
사이공간(7)의 크기를 결정할 때, 채널 단면에 전하 캐리어가 흡인되는 사이공간(7)에서 공핍성에 불리하게 영향을 미치는 충격 이온화가 발생할 수 있기 때문에 드리프트 거리(2)의 도핑 농도가 고려되어야 한다.
본 발명에 따른 바람직한 소자로서 반도체(1)의 정확한 두께는 약 150㎛의 드리프트 거리(2)와 드리프트 거리(2)의 바깥쪽에 배치된 약 140개의 캐비티(6) 개수에 대해 약 10㎛이다. 도 1에 따른 소자의 역전류는 1100V 이상까지 상승된다.
사이공간(7)이 매우 협소하다면, 전계 강도는 기판쪽으로부터 반도체(1)쪽으로 약간 강하게 영향을 미친다. 이것은 도 1에 따른 소자에 있어서 역전류가 형성된 pn-캐리어의 영역에서 전계 강도를 향상시킨다. 기판(4)의 전기적 효과가 강하게 차단되는 것을 방지하고자 할 때, 사이공간(7)의 폭은 전계 강도가 적어도 기판(4)으로부터 반도체(1) 표면까지 수직하게 펼쳐질 수 있을 정도로 크게 설정하는 것이 유리하다.
특히, IGBT 타입 소자의 다른 변형예에서 뿐만 아니라 다이러스터 타입 소자의 다른 변형예에서도 수평 구조물(6, 7)을 사용하는 것이 유리하다.
도 3에서는 본 발명의 목적을 달성하기 위한 실시예로서 수직 다이오드를 도시한 도면이다. 도시한 소자는 수직 소자로서, 반도체(1)의 대향 표면상에 애노드 전극(A)과 캐소드 전극(K)이 배치되며 이 표면상에서 전계 감소 구조물을 갖는다. 그렇지만 또한, 전계 감소 구조물은 수평 소자로서 유사한 방식으로 설치될 수도 있다.
도 3에 도시한 반도체(1)는 애노드 전극(A)의 아래쪽과 반도체의 n--도핑 영역에서 p+-도핑 영역을 갖는다. 캐소드 전극(K)쪽에서 반도체(1)는 n+-도핑층을 이룬다. 캐비티(6)를 구비한 수평 구조물은 반도체(1) 내부에 배치되며 캐비티(6)들 사이에 배치된 반도체(1)의 사이공간(7)은 반도체(1)의 표면(8)에 배치된다. 명확한 도시를 위하여, 캐비티(6)와 사이공간(7)은 각각 하나씩만 도면부호를 병기한다. 수평 구조물(6, 7)은 반도체(1) 내부에 배치된 공간 전하 영역의 작용 영역에서 전계 감소 구조물을 형성하며, 또한 이 수평 구조물은 표면(8)의 전계 강도를 감소시키기 위하여 제공된다. 수평 구조물은 일반적인 전계 코일, 전계 패널 및 다른 에지 구조물이 구성되는 방식과 유사한 방식으로 메인 전극과 접할 수 있다. 바람직하게는, 사이공간(7)은 캐비티(6)에 의해 분리되는 아일랜드(island)나 브리지(bridge)로서 형성된다. 이들의 크기는 도 1에 따른 수평 소자의 실시예에서 설명한 바와 같이 설정된다. 정확한 크기 설정을 위한 관련 인자로서, 수평 소자의 실시예에서 설명한 수평 드리프트 거리(2)가 부여되지만, 최대 역전류가 발생할 때 반도체(1)의 도핑 비율에 기초하여 공간 전하 영역을 이론적으로 수용하는 소자의 표면(8)에서 공간 전하 영역을 확장시키는 확장부로 대체되기도 한다.
캐비티(6)의 폭이 소자의 표면(8)에서 공간 전하 영역을 확장시키며 최대 역전류가 발생할 때 반도체(1)의 도핑 비율에 기초하여 공간 전하 영역을 이론적으로 수용하는 확장부 폭의 최대 20%에 해당하는 경우에 유리하다. 또한, 사이공간(7)의 폭이 최대 역전류가 발생할 때 반도체(1)의 도핑 비율에 기초하여 공간 전하 영역을 이론적으로 수용하는 소자의 표면(8)에서 공간 전하 영역을 확장시키는 확장부 폭의 최대 30%인 경우에 유리하다.
본 발명의 바람직한 실시예에서 캐비티(6)는 전계 감소 구조물 영역 내부에 균일하게 분포한다. 이와 같은 전계 감소 구조물(6, 7)은 각각 반도체(1)의 표면(8)상에 단지 국부적으로만 배치될 수도 있다.
다른 유리한 실시예에서, 직접 인접한 캐비티(6)들 사이의 간격, 달리 말해서 사이공간(7)의 폭은 점점 넓게 이격될 수 있는 메인 절연 통로(main insulationpassage)에 의해 설정된다. 이로써, 반도체 표면(8)상의 전계 분포는 특히 유리하게 영향을 받는다.
특히 바람직한 실시예에서, 전계 감소 구조물은 반도체(1)의 표면(8)으로부터 산화층(9)에 의해 분리되는 전계 패널(10)의 아래쪽에 배치된다. 매설된 유전 영역(5)과 접하여 배치된 도 1에 따른 구조물에서처럼, 표면(8)에 배치된 전계 감소 구조물에서도, 공간 전하 영역은 감소 전하 영역의 채널 단면이 흡인된 각 사이공간(7)들의 폭에 의해 결정되어 확장된다.
도 4에서는 전계 패널(10)의 아래쪽에 캐비티(6)와 사이공간(7)이 있을 때와 없을 때 도 3에 주어진 구조물의 캐소드 전압과 캐소드 전류의 관계를 도시한다. 종래의 소자 구조물이 약 340V에서 설치되는 동안, 본 발명에 따라 제작된 소자에서 역전류는 더 높은 값으로 지연된다.
특히 개선된 파괴 전압을 갖는 SOI-소자를 제조하기 위해서 도 1에 따른 매설 구조물을 구비하고 있는 상술한 종류에 따른 반도체의 표면상에서 전계 감소 구조물을 조합하는 형태가 특히 바람직하다.
전계 감소 구조물을 구비한 소자를 제조하기 위한 본 발명에 따른 바람직한 제조 방법에서는, 반도체(1)의 표면(8)상에 캐비티(6)들이 적어도 국부적으로 설치되며, 이 캐비티(6)들은 캐비티(6)들 사이에 배치된 반도체(1)의 사이공간 저항보다 높은 저항을 갖는 재료로 충진되고, 또한 반도체(1)의 표면에는 적어도 국부적으로 산화물이 코팅되며, 산화 드레인(7) 내에 설치되어 반도체 재료로 충진된다. 그 후에, 구조물로부터 전계 패널이 제거될 수 있다.
특히, 캐비티(6)들은 산화를 통하여 고저항 재료로 충진되는 것이 바람직하다. 캐비티(6)의 폭과 두께의 형상비는 캐비티들이 형성된 산화물로 산화될 때 증가되도록 선택된다. 그렇지만 또한, 캐비티(6)들은 고저항 재료를 코팅하는 형태로 충진될 수도 있다. 고저항 재료로서는, 주로 유전체, 특히 산화물, 또는 반절연 재료가 주어진다.
본 발명에 따른 소자에서는 간단한 기술을 통하여 종래의 소자 구조물을 1000V 이상의 역전류가 얻어질 수 있도록 개선시킬 수 있다. 따라서, 이와 같은 본 발명에 따른 소자는 약 380V의 고전압에서 구동하는 효율적인 전기 변환 시스템을 위한 구동 회로에서 사용된다.
Claims (37)
- 반도체(1)와 이 반도체 상에 적어도 국부적으로 배치되며 및/또는 서로 상하로 적층된 층을 구비한 반도체 소자에 있어서,상기 반도체(1) 내에 및/또는 이 반도체(1)의 표면 근처 영역에 적어도 국부적으로 수평 3차원 구조물(6, 7)들이 배치되며,상기 구조물은 반도체(1) 내부에 배치되는 수직 캐비티(6)와, 이 캐비티(6)들 사이에 배치되어 캐비티 내부의 전기 전도성보다 더 높은 전기 전도성을 갖는 반도체(1)의 사이공간(7)으로 구성되는 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서, 상기 반도체 소자는 수평 소자이며, 또한 상기 반도체 소자는 기판(4)에 접하는 유전 영역(5)과, 이 유전 영역(5)과 반도체(1) 사이에서 상기 수평 소자의 일부분 아래쪽에 배치되어 상기 유전 영역(5)과 직접 결합하는 수평 3차원 구조물(6, 7)들을 구비하는 것을 특징으로 하는 반도체 소자.
- 제 1 항 또는 제 2 항에 있어서, 상기 3차원 구조물은 수직 캐비티(6)를 통하여 상호 분리되는 아일랜드(7)를 가지며, 상기 캐비티(6)에서의 전기 전도성은 아일랜드(7)의 전기 전도성보다 더 낮은 것을 특징으로 하는 반도체 소자.
- 제 1 항 또는 제 2 항에 있어서, 상기 3차원 구조물은 수직 캐비티(6)를 통하여 상호 분리되는 브리지(7)를 가지며, 상기 캐비티(6)에서의 전기 전도성은 브리지(7)에서의 전기 전도성보다 더 낮은 것을 특징으로 하는 반도체 소자.
- 제 1 항 내지 제 4 항 중 어느 한 항에 있어서, 상기 반도체(1) 내부에는 추가의 재료로 구성된 반도체가 적어도 국부적으로 수평하게 배치되어 유전 영역(5)과 접하는 것을 특징으로 하는 반도체 소자.
- 제 2 항에 있어서, 상기 기판(4)과 유전 영역(5) 사이에는 수평 반도체층이 적어도 국부적으로 배치되는 것을 특징으로 하는 반도체 소자.
- 제 2 항에 있어서, 상기 기판(4)과 유전 영역(5) 사이에는 수평 절연층이 적어도 국부적으로 배치되는 것을 특징으로 하는 반도체 소자.
- 제 1 항 내지 제 7 항 중 어느 한 항에 있어서, 상기 수평 소자에서 캐비티(6)의 폭은 수평 소자를 수직하게 통과하는 소정의 절단면에서 적어도 국부적으로 이 수평 소자의 수평 드리프트 거리(2)의 10%보다 작게 설정되는 것을 특징으로 하는 반도체 소자.
- 제 1 항 내지 제 8 항 중 어느 한 항에 있어서, 상기 수평 소자에서 인접한 캐비티(6)들 사이에 배치된 아일랜드(7)의 폭은 수평 소자를 수직하게 통과하는 소정의 절단면에서 적어도 국부적으로 수평 드리프트 거리(2)의 30%보다 작게 설정되는 것을 특징으로 하는 반도체 소자.
- 제 1 항 내지 제 9 항 중 어느 한 항에 있어서, 상기 캐비티(6)들은 반도체 소자를 수직하게 통과하는 소정의 절단면에서 적어도 국부적으로 거의 등거리로 설정되는 것을 특징으로 하는 반도체 소자.
- 제 1 항 내지 제 10 항 중 어느 한 항에 있어서, 상기 캐비티(6)의 밀봉은 반도체 소자를 수직하게 통과하는 소정의 절단면에서 적어도 국부적으로 상이하게 설정되는 것을 특징으로 하는 반도체 소자.
- 제 1 항 내지 제 11 항 중 어느 한 항에 있어서, 상기 캐비티(6)의 깊이는 적어도 국부적으로 이 캐비티의 폭보다 더 큰 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서, 상기 캐비티(6)의 폭과 유전 영역(5)의 폭의 비율은 적어도 국부적으로 1보다 작은 것을 특징으로 하-는 반도체 소자.
- 제 1 항 내지 제 13 항 중 어느 한 항에 있어서, 상기 캐비티(6)의 폭은 직접 인접한 두 개의 캐비티(6)들 사이에 배치되어 있는 사이공간(7)의 폭보다 적어도 국부적으로 작은 것을 특징으로 하는 반도체 소자.
- 제 1 항 내지 제 14 항 중 어느 한 항에 있어서, 상기 수평 3차원 구조물(6, 7)들은 높은 전계 강도를 갖는 반도체(1)의 표면(8) 위치에서 덮히는 것을 특징으로 하는 반도체 소자.
- 제 1 항 내지 제 15 항 중 어느 한 항에 있어서, 상기 수평 3차원 구조물(6, 7)들은 전계 코일과 유사한 배치 형태로 반도체(1)의 표면(8)에 배치되는 것을 특징으로 하는 반도체 소자.
- 제 1 항 내지 제 16 항 중 어느 한 항에 있어서, 상기 반도체 소자는 표면(8)상에서 공간 전하 영역의 곡률 및/또는 소자의 전기적 표면 전계 강도를 감소시키기 위한 전계 감소 구조물(9, 10)을 추가로 포함하는 것을 특징으로 하는 반도체 소자.
- 제 1 항 내지 제 17 항 중 어느 한 항에 있어서, 상기 캐비티(6)는 반도체(1)의 표면 근처 영역에 배치되며, 또한 상기 캐비티(6)는, 최대 역전류가 발생할 때 반도체(1)내의 도핑 비율에 의해 공간 도핑 영역이 이론적으로 수용된 표면(8)에서 공간 전하 영역을 확장한 확장부 폭의 최고 20%에 해당하는 폭을 갖는 것을 특징으로 하는 반도체 소자.
- 제 1 항 내지 제 18 항 중 어느 한 항에 있어서, 상기 캐비티(6)들과 직접 인접한 사이공간(7)의 폭은 최대 역전류가 발생할 때 반도체(1)내의 도핑 비율에 의해 공간 도핑 영역이 이론적으로 수용된 표면(8)에서 공간 전하 영역을 확장한 확장부 간격의 최고 30%에 해당하는 간격을 갖는 것을 특징으로 하는 반도체 소자.
- 제 1 항 내지 제 19 항 중 어느 한 항에 있어서, 상기 반도체(1)의 표면 근처 영역에 배치되어 직접 인접한 캐비티(6)들 사이의 간격은 점점 넓게 이격될 수 있는 메인 절연 통로에 의해 설정되는 것을 특징으로 하는 반도체 소자.
- 제 1 항 내지 제 20 항 중 어느 한 항에 있어서, 상기 캐비티(6)는 유전체를 갖는 것을 특징으로 하는 반도체 소자.
- 제 1 항 내지 제 21 항 중 어느 한 항에 있어서, 상기 캐비티(6)들은 반절연 재료를 갖는 것을 특징으로 하는 반도체 소자.
- 제 1 항 내지 제 22 항 중 어느 한 항에 있어서, 상기 소자는 IGBT 타입이나 다이리스터 타입인 것을 특징으로 하는 반도체 소자.
- 제 1 항 내지 제 23 항 중 어느 한 항에 있어서, 상기 반도체 소자는 다이오드인 것을 특징으로 하는 반도체 소자.
- 적어도 청구항 제 1 항에 따른 반도체와 기판을 구비한 소자를 제조하는 반도체 소자 제조 방법에 있어서,상기 반도체(1)의 표면은 수평 소자와 대향 배치되며, 또한 이 표면에는 적어도 국부적으로 캐비티(6)들이 에칭되고,이후에, 상기 캐비티들에는 이 캐비티(6)들 사이의 재료보다 높은 저항을 갖는 재료가 충진되며, 또한 이 캐비티들은 유전 재료층으로 덮히고,상기 덮혀진 층은 기판(4)과 적어도 간접적으로 결합되며, 또는상기 반도체(1)를 결합하기 위해 제공된 기판(4)의 표면에는 산화층이 제공되고,상기 캐비티(6)들은 반도체 재료로 충진되며,상기 충진된 캐비티(6)들은 반도체 재료로 구성된 층으로 덮히고,상기 덮혀진 층은 반도체(1)와 적어도 간접적으로 결합되는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 25 항에 있어서, 상기 덮혀진 층은 기판(4)이나 반도체(1)와 결합되기 전에 평탄화되는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 25 항 또는 제 26 항에 있어서, 상기 캐비티(6)들은 동일한 재료로 충진되어 덮히는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 25 항 또는 제 26 항에 있어서, 상기 캐비티(6)들은 상이한 재료로 충진되어 덮히는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 28 항에 있어서, 상기 캐비티(6)를 충진 및 덮기 위하여 상이한 유전 재료나 상이한 반절연 재료 또는 상이한 반도체 재료가 사용되는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 25 항 내지 제 29 항 중 어느 한 항에 있어서, 상기 기판(4)은 덮혀진 층과 결합되기 전에 산화되거나 산화물로 코팅되는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 25 항 내지 제 30 항 중 어느 한 항에 있어서, 상기 덮혀진 층은 기판(4)과 결합되기 전에 반도체로 코팅되는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 25 항 내지 제 31 항 중 어느 한 항에 있어서, 상기 반도체(1)와 덮혀진 층 사이에는 추가의 반도체 재료가 배치되는 것을 특징으로 하는 반도체 소자 제조 방법.
- 적어도 청구항 제 1 항에 따른 전계 감소 구조물을 구비한 소자를 사용하기위한 반도체 소자 사용 방법에 있어서,반도체(1)의 표면(8)상에는 적어도 국부적으로 캐비티(6)가 설치되고,상기 캐비티(6)는 이 캐비티(6)들 사이에 배치된 반도체(1)보다 높은 저항을 갖는 재료로 충진되며, 또는상기 반도체(1)의 표면(8)은 적어도 국부적으로 산화물로 코팅되고,상기 반도체에는 산화 드레인(7)이 설치되며 반도체 재료로 충진되는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 33 항에 있어서, 상기 캐비티(6)는 고저항 재료를 산화시키는 형태로 충진되는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 33 항 또는 제 34 항에 있어서, 상기 캐비티(6)는 고저항 재료를 코팅하는 형태로 충진되는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 33 항 내지 제 35 항 중 어느 한 항에 있어서, 상기 캐비티(6)에서 적어도 국부적으로 전계 패널 형태의 구조물이 제거되는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 1 항 내지 제 24 항 중 어느 한 항에 따른 수평 3차원 구조물을 구비한 소자는 효율적인 전기 변환 시스템을 위한 구동 회로에서 사용되는 반도체 소자 사용 방법.
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