JP5388487B2 - 高耐圧半導体装置 - Google Patents

Description

この発明は、活性領域の外周または端面に形成された電界緩和領域と呼ばれる耐圧構造を備えた高耐圧半導体装置に関するものである。

一般に、半導体装置を高耐圧化させるためには、基板の比抵抗を高くし、空乏層を基板内部へ伸ばしやすくするとともに、半導体装置のチップ表面のパターンや、拡散層などを工夫することによって、基板表面の空乏層を横方向へも伸びやすくし、電界強度を低くする必要がある。

特に、高耐圧になるほど、チップ外周部のガードリング構造が重要となり、ｐ＋拡散リングを増やす必要があることから、表面電荷や界面電荷などの外乱の影響を非常に受けやすいので、各ガードリングに、フィールドプレートと呼ばれる導電性の金属膜を接続し、ガードリング間の領域の一部をシールドする構造が一般的である。

また、空乏層がチップ端に到達するのを防ぐため、ガードリング領域の外側に、ガードリングとは反対の導電型のチャネルストッパと呼ばれる不純物拡散層が設けられる。
さらに、表面電荷や界面電荷などの外乱の影響を防ぐために、チップ外周部の電界緩和領域（ガードリング領域）にシート抵抗が１０^８〜１０^１１Ω／□の窒化シリコン膜で覆うことにより、電荷の影響を防止することも提案されており、基板の比抵抗を特に高めることなしに半導体装置の高耐圧化を可能としている（たとえば、特許文献１参照）。

図１４は上記特許文献１に記載された従来の半導体装置における耐圧構造の要部を示す断面図である。
図１４において、高濃度の第１導電型（ｎ＋）の半導体基板１の上には、低濃度の第１導電型（ｎ−）のエピタキシャル層２が形成され、半導体基板１の下面には、コレクタ電極３が形成されている。

エピタキシャル層２の上の所定位置には、活性領域となる高濃度の第２導電型（ｐ＋）の半導体領域４と、半導体領域４（活性領域）の外側を囲むように複数本（たとえば、第１〜第３）の第２導電型（ｐ型）のガードリング５ａ、５ｂ、５ｃが配置されている。半導体領域４の上面には、エミッタ電極７が形成されている。

半導体領域４のすぐ外側に設けられた第１のガードリング５ａには、第１のフィールドプレート８ａがオーミック接触している。
第１のフィールドプレート８ａの端部は、半導体領域４と第１のガードリング５ａとの間のエピタキシャル層２の上に位置している。

第１のガードリング５ａのすぐ外側に設けられた第２のガードリング５ｂと、第２のガードリング５ｂの外側に設けられた第３のガードリング５ｃとには、各々のすぐ内側のガードリング５ａ、５ｂとの間のエピタキシャル層２の上に端部が位置する第２のフィールドプレート８ｂと、第３のフィールドプレート８ｃとが、それぞれオーミック接触している。
各フィールドプレート８ａ〜８ｃは、ガードリング５ａ〜５ｃの端部の電界集中箇所を緩和させるためのシールド電極として機能する。

また、空乏層がダイシングライン（図示せず）に到達するのを防ぐために、最も外側のガードリング５ｃの外側には、高濃度の第１導電型（ｎ＋）のチャネルストッパ６（フィールドストップ）が配置されている。チャネルストッパ６には、ストッパ電極１０がオーミック接触している。

半導体領域４、各ガードリング５ａ〜５ｃおよびチャネルストッパ６の各領域間は、エピタキシャル層２の上に形成された酸化膜（または、窒化膜）で形成された絶縁膜９ａ、９ｂ、９ｃ、９ｄにより、分離絶縁されている。
したがって、各ガードリング５ａ〜５ｃ、フィールドプレート８ａ〜８ｃ、フィールドストッパ６、および、ストッパ電極１０は、フローティング状態となっている。

上記フローティング構造は、表面電荷や界面電荷などの外乱の影響を非常に受けやすいので、エミッタ電極７、フィールドプレート８ａ〜８ｃ、絶縁膜９ａ〜９ｄ、ストッパ電極１０の上部は、シート抵抗が１０^８〜１０^１１Ω／□の窒化シリコン膜１１で覆われている。これにより、電荷をリークさせる機能を持たせ、さらに、その上にパッシベーション膜１２が形成されている。

しかしながら、表面電荷や界面電荷などの外乱の影響を受けにくい高耐圧化を実現するために、図１４に示すように、シート抵抗が１０^８〜１０^１１Ω／□の窒化シリコン膜１１を設けた場合には、窒化シリコン膜１１のシート抵抗を高い値に設定すると効果が薄く、逆に、低い値に設定するとリーク電流の増大を招くという課題がある。
特に出願人の測定実験によれば、高温（たとえば、１２５℃）の環境下では、シート抵抗が２〜３桁低くなることが分かっており、窒化シリコン膜１１の最適なシート抵抗値が限定されることは明らかである。

以下、図１４とともに、図１５の説明図を参照しながら、上記課題について説明する。
図１４において、コレクタ電極３に正電圧を印加し、かつエミッタ電極７に負電圧を印加し、半導体基板１と半導体領域４との間の接合に対して逆電圧を印加していくと、空乏層が発生して、ガードリング５ａ〜５ｃが形成された電界緩和領域に延びていく。

図１５において、縦軸はエピタキシャル層２の上部の電界強度であり、横軸はチップ外周部の相対位置である。
ガードリング構造は、設計電界上限を超えないように、エピタキシャル層２の絶縁破壊電界以下で設計されている。

図１５内の破線で示したエピタキシャル層２上の電界分布は、ガードリング５ａ〜５ｃ部ではほぼ「０」であるが、ガードリング５ａ〜５ｃの各間ではピーク値を有する。
このとき、窒化シリコン膜１１のシート抵抗が高い場合には、ガードリング５ａ〜５ｃやフィールドプレート８ａ〜８ｃの端部電界が高くなるが、シート抵抗が低ければ、ガードリング５ａ〜５ｃの間の電界分布は平均化される傾向を示す。

しかし、窒化シリコン膜１１のシート抵抗を、上記範囲内の最高値（＝１０^１１Ω／□）で形成すると、図１５内の破線で示した電界分布となり、シート抵抗を低く値に設定し過ぎるとリーク電流の増大を招くので、設計電界を超えないようにするために、ガードリングの本数を増やしたり、ガードリングの各間隔を広げたりする必要があった。

近年、高耐圧のＩＧＢＴ（Ｉｎｓｕｌａｔｉｎｇ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）は、６．５ｋＶ耐圧のものまで実用化されているが、図１４のように設計しても、ガードリング構造の電界緩和領域は、２ｍｍ〜３ｍｍ程度だけ必要となり、チップ活性領域の面積に対して、電界緩和領域の面積が５０％以上を占める場合もある。
公知のように、チップ全面積に対する活性領域のスペースファクタ向上は、高耐圧チップになればなるほど重要な課題となっているので、電界緩和領域の面積を低減させることは重要な課題である。

また、従来から、ウエハ１枚で使用するサイリスタ、ＧＴＯ（Ｇａｔｅ Ｔｕｒｎ Ｏｆｆ ｔｈｙｒｉｓｔｏｒ）、ダイオードのような大電力半導体装置においても、シリコンウエハ端部のベベル（傾斜部）構造の工夫によって、耐電圧向上が図られている。

図１６は従来の半導体装置（平型）のベベル構造を示す断面図であり、ＧＴＯなどの大電力半導体装置（ＰＮＰ構造）のウエハ端部が、沿面寸法を拡大するために、Σ形状にカットされた構造を示している。
図１６では、一例としてΣ形状に構成した場合を示しているが、同じ目的で、端部断面形状を、斜面に研磨することや、矢先のようなＶ形状に構成することなどにより、端部沿面寸法の拡大が可能なことが知られている。

また、図１６に示すように、Σカットされた面に、薄くポリイミド樹脂２４を形成した後、ウエハ端部をシリコーンゴム２５でモールドし、さらにウエハ端部の耐電圧向上を実現している。
しかしながら、この場合、ウエハ端部の沿面寸法を拡げるために、ウエハ端部を研磨しなければならず、製造プロセス工数の増大を招いている。また、このような半導体装置の耐電圧は、端部沿面絶縁で支配されていると言っても過言ではない。

特許第２８７０５５３号公報

従来の高耐圧半導体装置では、特許文献１に記載の構造の場合には、電界緩和領域の面積を低減させることができないので、活性領域のスペースファクタ向上を実現することができないという課題があった。

この発明は、上記のような課題を解決するためになされたものであり、電界緩和領域の縮小を可能にして、半導体領域のスペースファクタを向上させた高耐圧半導体装置を得ることを目的とする。

この発明による高耐圧半導体装置は、第１導電型の半導体基板と、半導体基板に形成された低濃度の第１導電型の第１の不純物層と、第１の不純物層に形成された高濃度の第２導電型の第２の不純物層からなる半導体領域と、半導体領域を隔離するように第１の不純物層の上面に形成された絶縁膜と、半導体領域を囲む電界緩和領域において、第１の不純物層の表面層に選択的に形成された低濃度の第２導電型のガードリングと、ガードリングに接触し、かつ絶縁膜を介して半導体領域の表面の一部を覆うフィールドプレートと、半導体基板および第１の不純物層からなる第１導電型半導体層の最縁部の表面に設けられた、高濃度の第１導電型の不純物層からなるフィールドストップと、フィールドストップに接触し、かつ絶縁膜を介して電界緩和領域の表面の一部を覆うように設けられたストッパ電極とを備え、ガードリングは、互いに隔離された複数のガードリングからなり、フィールドプレートは、複数のガードリングにそれぞれ個別に接触した複数のフィールドプレートからなる高耐圧半導体装置であって、電界緩和領域の上部を覆うように形成された非線形抵抗膜およびパッシベーション膜をさらに備え、非線形抵抗膜は、非線形抵抗膜に印加される電界に対して抵抗値が低下する特性を有し、平均粒径が０．５μｍ〜７μｍのＳｉＣまたはＺｎＯと、ポリイミド樹脂、ポリアミド樹脂、ポリイミド／アミド樹脂またはエポキシ樹脂と、の混合物により構成されたものである。

この発明によれば、電界緩和領域に非線形抵抗膜を形成して空乏層の拡がりを実現することにより、半導体表面層に局部高電界が生じても局部の非線形抵抗膜の抵抗が低くなることから、電位差が低減（電界が緩和）されて半導体表面層の電界分布が均一となるので、電界緩和領域の寸法を縮小することができ、同一寸法のチップでの半導体領域のスペースファクタを向上させて、チップコストを低減させることができる。

実施の形態１．
図１はこの発明の実施の形態１に係る高耐圧半導体装置の端部電界緩和領域を示す断面図である。
図１において、前述（図１４参照）と同様のものについては、前述と同一符号を付して詳述を省略する。なお、前述と同様に、ｎ＋型半導体層の場合を例にとって説明するが、これに限定されることはない。

この場合、前述（図１４）の窒化シリコン膜１１に代えて、非線形抵抗膜１３が用いられている点が異なる。
すなわち、前述のフローティング構造における表面電荷や界面電荷などの外乱の影響を回避するために、エミッタ電極７、フィールドプレート８ａ〜８ｃ、絶縁膜９ａ〜９ｄ、ストッパ電極１０の上部は、非線形抵抗膜１３で覆われており、さらに非線形抵抗膜１３の上に、パッシベーション膜１２が形成されている。

パッシベーション膜１２は、たとえば、窒化膜やポリイミド樹脂によって形成されており、外部からの汚染などを回避するための保護機能を有している。
非線形抵抗膜１３は、電界に対して抵抗値が低下する特性を有する。

図２は電界に対する非線形抵抗膜１３の抵抗変化特性の一例を示す説明図であり、横軸は平均電界［ｋＶ／ｍｍ］、縦軸は非線形抵抗膜１３の絶縁抵抗値［Ω］を示している。
具体的には、図２内の各曲線は、平均粒径φ（＝０．５μｍ、０．７μｍ、１．２μｍ、２μｍ、３μｍ、７μｍ）のＳｉＣ粒子とエポキシ樹脂とを充填したものを絶縁筒上に塗布して、平均電界０．０５［ｋＶ／ｍｍ］〜７［ｋＶ／ｍｍ］に対する絶縁抵抗値の変化を計測した場合の特性を示している。

図２から明らかなように、エポキシ樹脂に充填するＳｉＣ粒子の平均粒径φが小さくなるほど、絶縁抵抗値が低下する電界が高くなる。
たとえば、現行のＩＧＢＴチップ（６．５ｋＶ耐圧）の電界緩和領域の幅（＝２〜３［ｍｍ］）での平均電界２〜３ｋＶ／ｍｍを考慮すれば、抵抗値が電界緩和機能を有する半導電性（１０⁸Ω〜１０¹¹Ω）を示す、電界値が２〜３［ｋＶ／ｍｍ］前後の特性を得るためには、図２に示すように、平均粒径φが０．５〜７［μｍ］のＳｉＣ粒子を用いることが望ましい。ただし、この粒径値に限られるわけではない。

また、前述のように、図１内のコレクタ電極３に正電圧を印加し、かつエミッタ電極７に負電圧を印加し、半導体基板１と半導体領域４との間の接合に対して逆電圧を印加していくと、空乏層が発生して、ガードリング５ａ〜５ｃが形成された電界緩和領域に延びていく。

図３はこの発明の実施の形態１による電界分布を従来分布（破線）と対比して示す説明図である。
図３において、前述（図１５）と同様に、縦軸はエピタキシャル層２の上部の電界強度であり、横軸はチップ外周部の相対位置である。

図３から明らかなように、非線形抵抗膜１３を形成したガードリング５ａ〜５ｃの間の電界分布（実線）は、ピーク特性を持つ従来分布（破線）と比べて、ピーク部分の抵抗値が低くなることにより、電位差が小さくなって電界が低下する。
すなわち、局所的に高電界箇所が存在する場合には、非線形抵抗膜１３により抵抗値が低下して電界が緩和され、平衡状態では、ガードリング５ａ〜５ｃの間の電界が平均化されて、理想的には、図３内の実線で示した電界分布になる。

たとえば、従来分布（破線）のようにピークを持つ特性に対して、この発明の実施の形態１のように平均化された電界分布（実線）は、最大電界を１／２にすることができる。
また、ガードリング５ａ〜５ｃの間の寸法は、半導体装置の絶縁破壊電界によって規定されているので、従来装置と比べて最大電界が１／２になれば、ガードリング５ａ〜５ｃの間の寸法も１／２に設計することができ、電界緩和領域の幅を飛躍的に狭めることができる。

以上のように、この発明の実施の形態１（図１）に係る高耐圧半導体装置は、従来装置と共通する構成として、第１導電型（ｎ＋）の半導体基板１と、半導体基板１に形成された低濃度の第１導電型（ｎ−）のエピタキシャル層２（第１の不純物層）と、エピタキシャル層２に形成された高濃度の第２導電型（ｐ＋）の第２の不純物層からなる半導体領域４と、半導体領域６を隔離するようにエピタキシャル層２の上面に形成された絶縁膜９ａ〜９ｄと、半導体領域４を囲む電界緩和領域において、エピタキシャル層２の表面層に選択的に形成された低濃度の第２導電型（ｐ）のガードリング５ａ〜５ｃと、ガードリング５ａ〜５ｃに接触し、かつ絶縁膜９ａ〜９ｄを介して半導体領域４の表面の一部を覆うフィールドプレート８ａ〜８ｃと、半導体基板１およびエピタキシャル層２からなる第１導電型半導体層の最縁部の表面に設けられた、高濃度の第１導電型（ｎ＋）の不純物層からなるチャネルストッパ６（フィールドストップ）と、チャネルストッパ６に接触し、かつ絶縁膜９ｄを介して電界緩和領域の表面の一部を覆うように設けられたストッパ電極１０とを備えている。

また、ガードリングは、互いに隔離された複数のガードリング５ａ〜５ｃからなり、フィールドプレートは、複数のガードリング５ａ〜５ｃにそれぞれ個別に接触した複数のフィールドプレート８ａ〜８ｃからなる。
さらに、この発明の実施の形態１に係る高耐圧半導体装置は、電界緩和領域の上部を覆うように形成された非線形抵抗膜１３およびパッシベーション膜１２を備えており、非線形抵抗膜１３は、非線形抵抗膜１３に印加される電界に対して抵抗値が低下する特性を有する。

これにより、電界緩和領域に非線形抵抗膜１３を形成して空乏層の拡がりを実現することにより、半導体表面層に局部高電界が生じても局部の非線形抵抗膜の抵抗が低くなることから、電位差が低減（電界が緩和）されて半導体表面層の電界分布が均一となる。
したがって、ガードリング５ａ〜５ｃの間の電界が平均化され、耐電圧が保たれ、かつ電界緩和領域の寸法の縮小が可能となるので、同一寸法のチップでの半導体領域４のスペースファクタを向上させて、チップコストを低減させることができる。

チップはウエハから取り出されるので、電界緩和領域の寸法縮小は、一枚のウエハから多数個のチップ製造を可能とし、製造段階でのエネルギー消費の削減に寄与する。
また、高耐圧チップは、多数個搭載して最終的にパワーモジュールとして電気鉄道の駆動制御などに使用されるので、チップの電界緩和領域の縮小は、駆動制御装置の小型軽量化にも寄与し、電気鉄道の省エネルギー化に効果があり、エネルギー消費の削減に貢献する。

また、非線形抵抗膜１３として、平均粒径が０．５μｍ〜７μｍのＳｉＣまたはＺｎＯと、ポリイミド樹脂、ポリアミド樹脂、ポリイミド／アミド樹脂またはエポキシ樹脂と、の混合物を用いたので、電界緩和領域の電界を有効に平均化するとともに（図２参照）、電界緩和領域の耐電圧信頼性向上および寸法縮小を実現可能な非線形抵抗膜１３を得ることができる。

なお、上記説明では、非線形抵抗膜１３として、ＳｉＣ粒子を充填したエポキシ樹脂を用いたが、ＳｉＣ粒子の代わりに、ＺｎＯ粒子を用いても同様の効果が得られる。
また、エポキシ樹脂に代えて、ポリイミド樹脂、ポリアミド樹脂、ポリイミド／アミド樹脂を用いても同様の効果が得られるとともに、さらに耐熱性の高い非線形抵抗膜１３を実現することができる。

また、外部からの汚染などの保護するために、窒化膜やポリイミド樹脂で形成されたパッシベーション膜１２を用いたが、図４のように、非線形抵抗膜１３に保護機能を兼用させて、パッシベーション膜１２を省略してもよい。

図４において、非線形抵抗膜１３は、ＳｉＣ粒子を充填したポリイミド樹脂、ポリアミド樹脂、ポリイミド／アミド樹脂、またはエポキシ樹脂からなり、パッシベーション膜の保護機能を兼ねている。
図４のように、パッシベーション膜１２を省略することにより、半導体装置の製造工程が簡略化されるので、さらにチップコストを低減させることができる。

実施の形態２．
なお、上記実施の形態１（図１〜図４）では、ガードリング５ａ〜５ｃの対応位置にフィールドプレート８ａ〜８ｃを形成したが、図５のように、フィールドプレート８ａ〜８ｃを省略してもよい。
図５はこの発明の実施の形態２に係る高耐圧半導体装置の端部電界緩和領域を示す断面図であり、前述（図１参照）と同様のものについては、前述と同一符号を付して詳述を省略する。

図５においては、ガードリング５ａ、５ｂ、５ｃの上のフィールドプレート８ａ〜８ｃが除去された点と、絶縁膜９が連続的な断面形状を有する点とが図１と異なる。
前述のように、フィールドプレート８ａ、８ｂ、８ｃは、ガードリング５ａ〜５ｃの端部の電界集中箇所を緩和させるためのシールド電極として機能するが、元々、非線形抵抗膜１３には、局部高電界箇所の電界を緩和する機能がある。

したがって、非線形抵抗膜１３を用いることにより、図５のように、フィールドプレート８ａ、８ｂ、８ｃを除去しても、ガードリング５ａ〜５ｃの間の電界を平均化する作用が得られ、ガードリング５ａ〜５ｃの間の寸法を最大で従来装置の１／２に設計することができ、電界緩和領域の幅を飛躍的に狭める効果を奏する。
また、フィールドプレート８ａ、８ｂ、８ｃを形成する必要が無いので、製造プロセスを簡素化することができ、半導体装置のさらなる低コスト化を実現することができる。

以上のように、この発明の実施の形態２（図５）に係る高耐圧半導体装置は、従来装置と共通する構成として、第１導電型（ｎ＋）の半導体基板１と、半導体基板１に形成された低濃度の第１導電型（ｎ−）のエピタキシャル層２（第１の不純物層）と、エピタキシャル層２に形成された高濃度の第２導電型（ｐ＋）の第２の不純物層からなる半導体領域４と、半導体領域４を隔離するようにエピタキシャル層２の上面に形成された絶縁膜９と、半導体領域４を囲む電界緩和領域において、エピタキシャル層２の表面層に選択的に形成された低濃度の第２導電型（ｐ）のガードリング５ａ〜５ｃと、半導体基板１およびエピタキシャル層２からなる第１導電型半導体層の最縁部の表面に設けられた、高濃度の第１導電型（ｎ＋）の不純物層からなるチャネルストッパ６（フィールドストップ）と、チャネルストッパ６に接触し、かつ絶縁膜９を介して電界緩和領域の表面の一部を覆うように設けられたストッパ電極１０とを備えている。

また、ガードリングは、互いに隔離された複数のガードリング５ａ〜５ｃからなる。
さらに、この発明の実施の形態２に係る高耐圧半導体装置は、電界緩和領域の上部を覆うように形成された非線形抵抗膜１３およびパッシベーション膜１２を備えており、非線形抵抗膜１３は、非線形抵抗膜１３に印加される電界に対して抵抗値が低下する特性を有するので、前述と同等の作用効果を奏することができる。

また、前述と同様に、非線形抵抗膜１３としては、ＳｉＣ粒子を充填したエポキシ樹脂が用いられるが、ＳｉＣ粒子に代えてＺｎＯ粒子を用いても同様の効果が得られる。
また、エポキシ樹脂に代えて、ポリイミド樹脂、ポリアミド樹脂、ポリイミド／アミド樹脂を用いても同様の効果が得られるとともに、さらに耐熱性の高い非線形抵抗膜１３を実現することができる。

さらに、非線形抵抗膜１３の上面にパッシベーション膜１２を形成したが、図６のように、パッシベーション膜１２を省略して、非線形抵抗膜１３がパッシベーション膜１２の機能を兼ねるように構成してもよい。
図６のように、パッシベーション膜１２を省略することにより、半導体装置の製造工程が簡略化されるので、さらにチップコストを低減させることができる。

実施の形態３．
なお、上記実施の形態２（図５、図６）では、ガードリング５ａ〜５ｃを形成したが、図７のように、ガードリング５ａ〜５ｃを省略してもよい。
図７はこの発明の実施の形態３に係る高耐圧半導体装置の端部電界緩和領域を示す断面図であり、前述（図５参照）と同様のものについては、前述と同一符号を付して詳述を省略する。図７においては、ガードリング５ａ〜５ｃが除去された点のみが図５と異なる。

図７において、エミッタ電極７、絶縁膜９およびストッパ電極１０の上部は、前述と同様に非線形抵抗膜１３で覆われており、さらに非線形抵抗膜１３の上部にパッシベーション膜１２が形成されている。
図８はこの発明の実施の形態３による電界緩和領域の電界分布を示す説明図である。
図８においては、図７のように非線形抵抗膜１３を形成した場合の電界分布（実線）と非線形抵抗膜１３が無い場合の電界分布（破線）とを対比して示している。

前述の実施の形態１、２（図１〜図６）では、ガードリング５ａ〜５ｃに作用によって空乏層を拡げることにより、電界緩和領域のエピタキシャル層２の上層部の電界を緩和しているが、図７のようにガードリング５ａ〜５ｃを除去した場合には、仮に非線形抵抗膜１３を形成しないと、空乏層が拡がらないので、エピタキシャル層２の上層部の電界強度は、図８内の破線の電界分布のように、半導体領域４の端部に集中して増大する。

図８内の破線電界分布のように、非線形抵抗膜１３が無い場合には、半導体の設計電界上限を超えて、電界緩和領域の機能が成り立たないことになる。
一方、この発明の実施の形態３（図７）のように、非線形抵抗膜１３を形成した場合には、半導体領域４の端部の電界集中箇所において抵抗が低くなるので、電界を緩和させることができ、安定状態では、半導体領域４とフィールドストッパ６との間の電界が平均化される。

以上のように、この発明の実施の形態３（図７）に係る高耐圧半導体装置は、従来装置と共通する構成として、第１導電型（ｎ＋）の半導体基板１と、半導体基板１に形成された低濃度の第１導電型（ｎ−）のエピタキシャル層２（第１の不純物層）と、エピタキシャル層２に形成された高濃度の第２導電型（ｐ＋）の第２の不純物層からなる半導体領域４と、半導体領域４を隔離するようにエピタキシャル層２の上面に形成された絶縁膜９と、半導体領域４を囲む電界緩和領域の最縁部に設けられた高濃度の第１導電型（ｎ＋）の不純物層からなるチャネルストッパ６（フィールドストップ）と、チャネルストッパ６に接触し、かつ絶縁膜９を介して電界緩和領域の表面の一部を覆うように設けられたストッパ電極１０とを備えている。

また、この発明の実施の形態３に係る高耐圧半導体装置は、電界緩和領域の上部を覆うように形成された非線形抵抗膜１３およびパッシベーション膜１２を備えており、非線形抵抗膜１３は、非線形抵抗膜１３に印加される電界に対して抵抗値が低下する特性を有するので、前述と同様に、エピタキシャル層２の上層部の電界強度を設計電界上限値よりも低く設定することができる。

すなわち、電界緩和領域の電界が平均化され、耐電圧が保たれ、かつ電界緩和領域の寸法を縮小することができ、ガードリング５ａ〜５ｃおよびフィールドプレート８ａ〜８ｃが不要となる。
また、前述（図５）のガードリング５ａ〜５ｃおよびフィールドプレート８ａ〜８ｃを除去することにより、製造プロセスを簡素化して半導体装置の低コスト化を実現するとともに、電界緩和領域のスペースファクタを大幅に向上させることができ、電界緩和領域幅を飛躍的に狭めることができる。

また、前述と同様に、非線形抵抗膜１３としては、ＳｉＣ粒子を充填したエポキシ樹脂が用いられるが、ＳｉＣ粒子に代えてＺｎＯ粒子を用いても同様の効果が得られる。
また、エポキシ樹脂に代えて、ポリイミド樹脂、ポリアミド樹脂、ポリイミド／アミド樹脂を用いても同様の効果が得られるとともに、さらに耐熱性の高い非線形抵抗膜１３を実現することができる。

さらに、外部からの汚染などの保護機能として、非線形抵抗膜１３の上面にパッシベーション膜１２（窒化膜またはポリイミド樹脂）を形成したが、図９のように、パッシベーション膜１２を省略して、非線形抵抗膜１３（ＳｉＣ粒子を充填したポリイミド樹脂、ポリアミド樹脂、ポリイミド／アミド樹脂、または、エポキシ樹脂）がパッシベーション膜１２の機能を兼ねるように構成してもよい。
図９のように、パッシベーション膜１２を省略することにより、半導体装置の製造工程が簡略化されるので、さらにチップコストを低減させることができる。

実施の形態４．
なお、上記実施の形態３（図７〜図９）では、電界緩和領域の最縁部にチャネルストッパ６（フィールドストップ）およびストッパ電極１０を設けたが、図１０のように、チャネルストッパ６およびストッパ電極１０を省略してもよい。
図１０はこの発明の実施の形態４に係る高耐圧半導体装置の端部電界緩和領域を示す断面図であり、前述（図７参照）と同様のものについては、前述と同一符号を付して詳述を省略する。図１０においては、チャネルストッパ６およびストッパ電極１０が除去された点のみが図７と異なる。

図１０の半導体装置のウエハプロセス過程において、エピタキシャル層２上の平面部分に対して、非線形抵抗膜１３およびパッシベーション膜１２が形成されるが、たとえば、半導体チップにダイシング（Ｄｉｃｉｎｇ、または、Ｄｉｅ ｃｕｔｔｉｎｇ）した後、チップ側面に非線形抵抗膜１３とパッシベーション膜１２とを形成する方法がある。
または、ウエハプロセス過程において、あらかじめエピタキシャル層２上の平面部分に対して非線形抵抗膜１３およびパッシベーション膜１２を形成した後、半導体チップをパワーモジュール実装後に、チップ側面に非線形抵抗膜１３およびパッシベーション膜１２を形成する方法もある。

以上のように、この発明の実施の形態４（図１０）に係る高耐圧半導体装置は、従来装置と共通する構成として、第１導電型（ｎ＋）の半導体基板１と、半導体基板１に形成された低濃度の第１導電型（ｎ−）のエピタキシャル層２（第１の不純物層）と、エピタキシャル層２に形成された高濃度の第２導電型（ｐ＋）の第２の不純物層からなる半導体領域４と、半導体領域４を隔離するようにエピタキシャル層２の上面に形成された絶縁膜９と、半導体領域４を囲む電界緩和領域とを備えている。

また、この発明の実施の形態３に係る高耐圧半導体装置は、半導体基板１およびエピタキシャル層２からなる第１導電型半導体層の最縁部（電界緩和領域の上部）および側面部と、電界緩和領域との上部を覆うように形成された非線形抵抗膜１３およびパッシベーション膜１２を備えており、非線形抵抗膜１３は、非線形抵抗膜１３に印加される電界に対して抵抗値が低下する特性を有するので、前述と同様に、エピタキシャル層２の上層部の電界強度を設計電界上限値よりも低く設定することができる。

すなわち、図１０の構成によれば、非線形抵抗膜１３によって、空乏層が横（図中の水平方向）に拡がり、エピタキシャル層２の上部の電界分布において、局部高電界部分の電界強度が緩和されるので、チップ平面部分と側面部分とで電界強度を平坦化することができる。

したがって、前述（図５）のガードリング５ａ〜５ｃおよびフィールドプレート８ａ〜８ｃを除去することのみならず、前述（図７）のフィールドストップ６およびストッパ電極１０をも除去することができるので、半導体装置の製造プロセスをさらに簡略化することができる。
また、チップ側面にまで電界緩和領域が有効利用されるので、さらに大幅の電界緩和領域を縮小することができる。

また、前述と同様に、非線形抵抗膜１３としては、ＳｉＣ粒子を充填したエポキシ樹脂が用いられるが、ＳｉＣ粒子に代えてＺｎＯ粒子を用いてもよく、また、エポキシ樹脂に代えて、ポリイミド樹脂、ポリアミド樹脂、ポリイミド／アミド樹脂を用いれば、さらに耐熱性の高い非線形抵抗膜１３を実現することができる。

また、非線形抵抗膜１３の上面に保護用のパッシベーション膜１２（窒化膜またはポリイミド樹脂）を形成したが、図１１のように、パッシベーション膜１２を省略して、非線形抵抗膜１３（ＳｉＣ粒子を充填したポリイミド樹脂、ポリアミド樹脂、ポリイミド／アミド樹脂、または、エポキシ樹脂）がパッシベーション膜１２の機能を兼ねるように構成してもよい。
図１１のように、パッシベーション膜１２を省略することにより、半導体装置の製造工程が簡略化されるので、さらにチップコストを低減させることができる。

実施の形態５．
なお、上記実施の形態４（図１０、図１１）では、半導体層端部の沿面寸法拡大について考慮しなかったが、前述（図１６）の大電力半導体装置に適用した場合を想定して、図１２のように、端部をΣ形状に形成するとともに、非線形抵抗膜１３をシリコーンゴム２５でモールドしてもよい。

図１２はこの発明の実施の形態５に係る高耐圧半導体装置のベベル構造（端部電界緩和領域）を示す断面図であり、前述（図１０、図１１、図１６参照）と同様のものについては、前述と同一符号を付して詳述を省略する。
図１２においては、高耐圧半導体装置として、ウエハ１枚で使用するサイリスタ、ＧＴＯ（Ｇａｔｅ Ｔｕｒｎ Ｏｆｆ ｔｈｙｒｉｓｔｏｒ）、またはダイオードのような、大電力半導体（たとえば、ＰＮＰ構造）を想定しており、端面をΣ形状に研磨した点と、非線形抵抗膜１３の上にモールド用のシリコーンゴム２５が追加形成された点ろが前述と異なる。

図１２の半導体装置の製造過程においては、端部をΣ形状に研磨した後、研磨した端面（最縁部周辺）に非線形抵抗膜１３（ＳｉＣ粒子またはＺｎＯ粒子を充填したポリイミド樹脂、ポリアミド樹脂、ポリイミド／アミド樹脂、またはエポキシ樹脂）を形成した後、シリコーンゴム２５でモールドする。
なお、端面形状は、Σ形状に限らず、斜面形状やＶ形状であってもよい。また、端面形状にかかわらず、非線形抵抗膜１３をシリコーンゴム２５でモールドしてもよい。

これにより、ウエハ最縁部および側面部（および電界緩和領域）に設けられた非線形抵抗膜１３は、さらにシリコーンゴムでモールドされるので、耐電圧信頼性が保たれる。
また、半導体領域の外周縁部の電界緩和領域の端面は、斜面形状、Ｖ形状またはΣ形状に研磨されているので、端部沿面寸法を拡大することができる。

また、図１２の構成によれば、前述（図１０）と同様に、空乏層が横に拡がり、ウエハ端面の非線形抵抗膜１３によって局部高電界部分の電界強度が緩和されるので、端面の電界強度が平坦化される。
したがって、ウエハ端面部分の大幅な電界緩和効果があり、高耐圧半導体装置の耐電圧信頼性向上の効果がある。

実施の形態６．
なお、上記実施の形態５（図１２）では、ウエハ端面をΣ形状に研磨したが、図１３のように、ウエハ端面を平面形状に研磨するか、ウエハ端面を研磨せずにそのままの状態としてもよい。
図１３はこの発明の実施の形態６に係る高耐圧半導体装置のベベル構造（端部電界緩和領域）を示す断面図であり、前述（図１２参照）と同様のものについては、前述と同一符号を付して詳述を省略する。
図１３においては、端面を平面形状に研磨した点のみが前述（図１２）と異なる。

図１３に示したこの発明の実施の形態６によれば、前述（図１２）と同様に、空乏層が横に拡がり、非線形抵抗膜１３によって局部高電界部分の電界が緩和されるので、ウエハ端面の電界強度が平坦化される。
これにより、電界緩和領域の電界が平均化されて耐電圧信頼性が保持されるとともに、ウエハ端面の沿面寸法拡大用のΣ形状などの研磨工程、さらにウエハ端面の研磨工程を省くことができる。

この発明の実施の形態１に係る高耐圧半導体装置の要部を示す断面図である。 この発明の実施の形態１による非線形抵抗膜の絶縁抵抗特性を示す説明図である。 この発明の実施の形態１による電界緩和領域の電界分布を示す説明図である。 この発明の実施の形態１に係る他の高耐圧半導体装置の要部を示す断面図である。 この発明の実施の形態２に係る高耐圧半導体装置の要部を示す断面図である。 この発明の実施の形態２に係る他の高耐圧半導体装置の要部を示す断面図である。 この発明の実施の形態３に係る高耐圧半導体装置の要部を示す断面図である。 この発明の実施の形態３による電界緩和領域の電界分布を示す説明図である。 この発明の実施の形態３に係る他の高耐圧半導体装置の要部を示す断面図である。 この発明の実施の形態４に係る高耐圧半導体装置の要部を示す断面図である。 この発明の実施の形態４に係る他の高耐圧半導体装置の要部を示す断面図である。 この発明の実施の形態５に係る高耐圧半導体装置の要部を示す断面図である。 この発明の実施の形態６に係る高耐圧半導体装置の要部を示す断面図である。 従来の高耐圧半導体装置の要部を示す断面図である。 従来の高耐圧半導体装置による電界緩和領域の電界分布を示す説明図である。 従来の高耐圧半導体装置のベベル構造を示す断面図である。

符号の説明

１ 半導体基板、２ エピタキシャル層（第１の不純物層）、３ コレクタ電極、４ 半導体領域、５ａ〜５ｃ ガードリング、６ チャネルストッパ（フィールドストップ）、７ エミッタ電極、８ａ〜８ｃ フィールドプレート、９、９ａ〜９ｄ 絶縁膜、１０ ストッパ電極、１２ パッシベーション膜、１３ 非線形抵抗膜、２５ シリコーンゴム。

Claims (8)

1. 第１導電型の半導体基板と、
   前記半導体基板に形成された低濃度の第１導電型の第１の不純物層と、
   前記第１の不純物層に形成された高濃度の第２導電型の第２の不純物層からなる半導体領域と、
   前記半導体領域を隔離するように前記第１の不純物層の上面に形成された絶縁膜と、
   前記半導体領域を囲む電界緩和領域において、前記第１の不純物層の表面層に選択的に形成された低濃度の第２導電型のガードリングと、
   前記ガードリングに接触し、かつ前記絶縁膜を介して前記半導体領域の表面の一部を覆うフィールドプレートと、
   前記半導体基板および前記第１の不純物層からなる第１導電型半導体層の最縁部の表面に設けられた、高濃度の第１導電型の不純物層からなるフィールドストップと、
   前記フィールドストップに接触し、かつ前記絶縁膜を介して前記電界緩和領域の表面の一部を覆うように設けられたストッパ電極とを備え、
   前記ガードリングは、互いに隔離された複数のガードリングからなり、
   前記フィールドプレートは、前記複数のガードリングにそれぞれ個別に接触した複数のフィールドプレートからなる高耐圧半導体装置であって、
   前記電界緩和領域の上部を覆うように形成された非線形抵抗膜およびパッシベーション膜をさらに備え、
   前記非線形抵抗膜は、前記非線形抵抗膜に印加される電界に対して抵抗値が低下する特性を有し、平均粒径が０．５μｍ〜７μｍのＳｉＣまたはＺｎＯと、ポリイミド樹脂、ポリアミド樹脂、ポリイミド／アミド樹脂またはエポキシ樹脂と、の混合物により構成されたことを特徴とする高耐圧半導体装置。
2. 第１導電型の半導体基板と、
   前記半導体基板に形成された低濃度の第１導電型の第１の不純物層と、
   前記第１の不純物層に形成された高濃度の第２導電型の第２の不純物層からなる半導体領域と、
   前記半導体領域を隔離するように前記第１の不純物層の上面に形成された絶縁膜と、
   前記半導体領域を囲む電界緩和領域において、前記第１の不純物層の表面層に選択的に形成された低濃度の第２導電型のガードリングと、
   前記半導体基板および前記第１の不純物層からなる第１導電型半導体層の最縁部の表面に設けられた、高濃度の第１導電型の不純物層からなるフィールドストップと、
   前記フィールドストップに接触し、かつ前記絶縁膜を介して前記電界緩和領域の表面の一部を覆うように設けられたストッパ電極とを備え、
   前記ガードリングは、互いに隔離された複数のガードリングからなる高耐圧半導体装置であって、
   前記電界緩和領域の上部を覆うように形成された非線形抵抗膜およびパッシベーション膜をさらに備え、
   前記非線形抵抗膜は、前記非線形抵抗膜に印加される電界に対して抵抗値が低下する特性を有し、平均粒径が０．５μｍ〜７μｍのＳｉＣまたはＺｎＯと、ポリイミド樹脂、ポリアミド樹脂、ポリイミド／アミド樹脂またはエポキシ樹脂と、の混合物により構成されたことを特徴とする高耐圧半導体装置。
3. 第１導電型の半導体基板と、
   前記半導体基板に形成された低濃度の第１導電型の第１の不純物層と、
   前記第１の不純物層に形成された高濃度の第２導電型の第２の不純物層からなる半導体領域と、
   前記半導体領域を隔離するように前記第１の不純物層の上面に形成された絶縁膜と、
   前記半導体領域を囲む電界緩和領域の最縁部に設けられた高濃度の第１導電型の不純物層からなるフィールドストップと、
   前記フィールドストップに接触し、かつ前記絶縁膜を介して前記電界緩和領域の表面の一部を覆うように設けられたストッパ電極とを備えた高耐圧半導体装置であって、
   前記電界緩和領域の上部を覆うように形成された非線形抵抗膜およびパッシベーション膜をさらに備え、
   前記非線形抵抗膜は、前記非線形抵抗膜に印加される電界に対して抵抗値が低下する特性を有し、平均粒径が０．５μｍ〜７μｍのＳｉＣまたはＺｎＯと、ポリイミド樹脂、ポリアミド樹脂、ポリイミド／アミド樹脂またはエポキシ樹脂と、の混合物により構成されたことを特徴とする高耐圧半導体装置。
4. 前記非線形抵抗膜は、前記パッシベーション膜の機能を兼ねていることを特徴とする請求項１から請求項３までのいずれか１項に記載の高耐圧半導体装置。
5. 第１導電型の半導体基板と、
   前記半導体基板に形成された低濃度の第１導電型の第１の不純物層と、
   前記第１の不純物層に形成された高濃度の第２導電型の第２の不純物層からなる半導体領域と、
   前記半導体領域を囲む電界緩和領域と、前記半導体基板および前記第１の不純物層からなる第１導電型半導体層の最縁部および側面部との上部を覆うように形成された非線形抵抗膜およびパッシベーション膜をさらに備え、
   前記非線形抵抗膜は、前記非線形抵抗膜に印加される電界に対して抵抗値が低下する特性を有し、平均粒径が０．５μｍ〜７μｍのＳｉＣまたはＺｎＯと、ポリイミド樹脂、ポリアミド樹脂、ポリイミド／アミド樹脂またはエポキシ樹脂と、の混合物により構成されたことを特徴とする高耐圧半導体装置。
6. 前記非線形抵抗膜は、前記パッシベーション膜の機能を兼ねていることを特徴とする請求項５に記載の高耐圧半導体装置。
7. 前記非線形抵抗膜は、さらにシリコーンゴムでモールドされていることを特徴とする請求項５または請求項６に記載の高耐圧半導体装置。
8. 前記半導体領域の外周縁部の前記電界緩和領域の端面は、斜面形状、Ｖ形状またはΣ形状に研磨されていることを特徴とする請求項７に記載の高耐圧半導体装置。

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