JP3211490B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims description 124
- 238000004519 manufacturing process Methods 0.000 title description 13
- 239000000758 substrate Substances 0.000 claims description 32
- 239000012535 impurity Substances 0.000 claims description 24
- 230000007423 decrease Effects 0.000 claims description 11
- 239000012212 insulator Substances 0.000 claims 3
- 239000004020 conductor Substances 0.000 claims 1
- 230000005684 electric field Effects 0.000 description 62
- 230000000670 limiting effect Effects 0.000 description 51
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 20
- 229910052814 silicon oxide Inorganic materials 0.000 description 20
- 230000015556 catabolic process Effects 0.000 description 18
- 230000004048 modification Effects 0.000 description 17
- 238000012986 modification Methods 0.000 description 17
- 238000000034 method Methods 0.000 description 12
- 230000002829 reductive effect Effects 0.000 description 11
- 238000005530 etching Methods 0.000 description 10
- 230000008859 change Effects 0.000 description 9
- 230000000694 effects Effects 0.000 description 9
- 230000000903 blocking effect Effects 0.000 description 7
- 229920001721 polyimide Polymers 0.000 description 7
- 239000009719 polyimide resin Substances 0.000 description 7
- 230000008569 process Effects 0.000 description 6
- 230000009467 reduction Effects 0.000 description 6
- 238000003860 storage Methods 0.000 description 5
- 238000009825 accumulation Methods 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 230000002441 reversible effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000009826 distribution Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 230000009471 action Effects 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 239000008393 encapsulating agent Substances 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 230000006698 induction Effects 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- -1 for example Chemical compound 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 230000010287 polarization Effects 0.000 description 1
- 238000004886 process control Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 230000007480 spreading Effects 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000002123 temporal effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
- H01L29/404—Multiple field plate structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
- H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
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- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
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Description
【0001】
【産業上の利用分野】本発明は、高耐圧半導体装置に係
り、特に阻止特性の経時変化に対して非常に強い耐性を
有する半導体装置に関する。
り、特に阻止特性の経時変化に対して非常に強い耐性を
有する半導体装置に関する。
【0002】
【従来の技術】IGBT(Insulated Gate Bipolar Tra
nsistor),GTO(Gate Turn OffThyristor),SI
(Static Induction)サイリスタ,サイリスタ等の高耐
圧大電力半導体素子において、阻止特性の経時変化に対
する耐性の改善への要求が強い。特にIGBTは、元来
このような要求には不向きとされている浅い接合構造を
持つ素子であるが、電源電圧が数kV級の用途への適用
も期待されており、阻止特性の高信頼化は重要な課題で
ある。
nsistor),GTO(Gate Turn OffThyristor),SI
(Static Induction)サイリスタ,サイリスタ等の高耐
圧大電力半導体素子において、阻止特性の経時変化に対
する耐性の改善への要求が強い。特にIGBTは、元来
このような要求には不向きとされている浅い接合構造を
持つ素子であるが、電源電圧が数kV級の用途への適用
も期待されており、阻止特性の高信頼化は重要な課題で
ある。
【0003】一般に、IGBTは高耐圧を得るため複数
個の電界制限リングと呼ばれる環状の領域が、チップ周
辺部に主接合を取り囲むように形成される。電界制限リ
ングは、阻止時にチップ周辺部の電界分布を均等化する
ことで、低い電圧での局部的な高電界の発生による降伏
をなくする働きをする。この技術により主接合が浅くと
もkVオーダの初期耐圧を得ることができる。しかしな
がら、実用化に際しては初期耐圧の達成に加えて、耐圧
の経時変化を許容範囲に抑える必要がある。この経時変
化は、長時間の高温強電界の付与条件下で、チップの封
入材のチップ近傍にまで可動イオンが侵入したり、封入
材が分極して素子外部に電荷が発生し、その電荷の作用
の結果素子内部の電界分布が変化することにより生じ
る。このような、不本意な電荷による悪影響を考慮した
従来技術が、Proceedings of Inte-rnational Symposiu
m on Power Semiconductor Devices & ICsのpp86−
pp90に示されている。電界制限リングで挟まれた領
域の表面部に高濃度層を設け、この高濃度層により半導
体装置外部の電荷の変化が半導体基体内におよぼす影響
を小さくするものである。
個の電界制限リングと呼ばれる環状の領域が、チップ周
辺部に主接合を取り囲むように形成される。電界制限リ
ングは、阻止時にチップ周辺部の電界分布を均等化する
ことで、低い電圧での局部的な高電界の発生による降伏
をなくする働きをする。この技術により主接合が浅くと
もkVオーダの初期耐圧を得ることができる。しかしな
がら、実用化に際しては初期耐圧の達成に加えて、耐圧
の経時変化を許容範囲に抑える必要がある。この経時変
化は、長時間の高温強電界の付与条件下で、チップの封
入材のチップ近傍にまで可動イオンが侵入したり、封入
材が分極して素子外部に電荷が発生し、その電荷の作用
の結果素子内部の電界分布が変化することにより生じ
る。このような、不本意な電荷による悪影響を考慮した
従来技術が、Proceedings of Inte-rnational Symposiu
m on Power Semiconductor Devices & ICsのpp86−
pp90に示されている。電界制限リングで挟まれた領
域の表面部に高濃度層を設け、この高濃度層により半導
体装置外部の電荷の変化が半導体基体内におよぼす影響
を小さくするものである。
【0004】
【発明が解決しようとする課題】使用条件が厳しくなる
と、外部発生電荷は多くなる。この影響で、半導体基体
の表面部に形成される蓄積層の電子濃度が初期状態の電
子濃度を大きく超える。これにより等価的に電界制限リ
ング間の間隔は大きくなり、装置の耐圧は低下する。ま
た、蓄積層の電子濃度が大きくなるに伴い、電界制限リ
ングと隣接層間の接合部における電界集中による耐圧低
下が問題となる。更に、電界制限リングの隣接層の不純
物量を多くすれば、蓄積層による電子濃度の増加割合は
小さくできるが、電界制限リングと隣接層間の接合部に
おける電界集中による耐圧低下の影響が厳しくなり、初
期耐圧を得ることが困難になる。
と、外部発生電荷は多くなる。この影響で、半導体基体
の表面部に形成される蓄積層の電子濃度が初期状態の電
子濃度を大きく超える。これにより等価的に電界制限リ
ング間の間隔は大きくなり、装置の耐圧は低下する。ま
た、蓄積層の電子濃度が大きくなるに伴い、電界制限リ
ングと隣接層間の接合部における電界集中による耐圧低
下が問題となる。更に、電界制限リングの隣接層の不純
物量を多くすれば、蓄積層による電子濃度の増加割合は
小さくできるが、電界制限リングと隣接層間の接合部に
おける電界集中による耐圧低下の影響が厳しくなり、初
期耐圧を得ることが困難になる。
【0005】本発明の目的は、従来技術のレベルを超え
た更なる高信頼化を達成するための電界制限リングを有
する半導体装置を与えることである。
た更なる高信頼化を達成するための電界制限リングを有
する半導体装置を与えることである。
【0006】
【課題を解決するための手段】上記目的を達成するため
の手段は以下の通りである。
の手段は以下の通りである。
【0007】第一の手段は、隣接する電界制限リングの
間の間隔が最も小さくなる位置が、半導体基体の主表面
部以外に存在するような構造とすることである。
間の間隔が最も小さくなる位置が、半導体基体の主表面
部以外に存在するような構造とすることである。
【0008】第二の手段は、電界制限リングが半導体基
体の主表面に露出しない構造とすることである。
体の主表面に露出しない構造とすることである。
【0009】第一,第二の手段の具体的な一例として
は、半導体基体の主表面部に溝を設け、その溝の底部に
電界制限リングを設け、電界制限リングが溝の開口部を
有する面、即ち主表面には露出しない構造とすることで
ある。
は、半導体基体の主表面部に溝を設け、その溝の底部に
電界制限リングを設け、電界制限リングが溝の開口部を
有する面、即ち主表面には露出しない構造とすることで
ある。
【0010】第三の手段は、第一,第二の手段に加え、
半導体基体の主表面の周辺領域に、複数個の高濃度領域
を付加することである。この高濃度領域と電界制限リン
グは、低濃度のn−層で隔離しておくのが好ましい。ま
た、高濃度領域の単位面積当たりの不純物量を1013/
cm2 以上とするのが好ましく、n型,p型のどちらでも
良い。
半導体基体の主表面の周辺領域に、複数個の高濃度領域
を付加することである。この高濃度領域と電界制限リン
グは、低濃度のn−層で隔離しておくのが好ましい。ま
た、高濃度領域の単位面積当たりの不純物量を1013/
cm2 以上とするのが好ましく、n型,p型のどちらでも
良い。
【0011】第三の手段の具体的な一例としては、第
一,第二の手段の具体的な一例の構造に加え、周辺領域
の溝の開口部を有する面、即ち主表面に複数個の高濃度
領域を付加することである。これらの高濃度領域と電界
制限リングは、低濃度のn−層で隔離しておくのが好ま
しい。また、高濃度領域の単位面積当たりの不純物量を
1013/cm2 以上とするのが好ましく、n型,p型のど
ちらでも良い。
一,第二の手段の具体的な一例の構造に加え、周辺領域
の溝の開口部を有する面、即ち主表面に複数個の高濃度
領域を付加することである。これらの高濃度領域と電界
制限リングは、低濃度のn−層で隔離しておくのが好ま
しい。また、高濃度領域の単位面積当たりの不純物量を
1013/cm2 以上とするのが好ましく、n型,p型のど
ちらでも良い。
【0012】次に上記手段を実現する製法の一つは、半
導体基体に溝を形成する工程,その溝の底部に不純物を
導入し電界制限リングを形成する工程及び溝を充填する
工程を含むものである。
導体基体に溝を形成する工程,その溝の底部に不純物を
導入し電界制限リングを形成する工程及び溝を充填する
工程を含むものである。
【0013】他の製法としては、半導体基体内部に不純
物を導入する工程,この不純物導入層上に半導体層をエ
ピタキシャル成長させ、この不純物導入層による電界制
限リングを形成する工程を含むものである。
物を導入する工程,この不純物導入層上に半導体層をエ
ピタキシャル成長させ、この不純物導入層による電界制
限リングを形成する工程を含むものである。
【0014】更に他の製法としては、半導体基体内部に
高加速イオン注入法により不純物を導入する工程,この
不純物導入層による電界制限リングを形成する工程を含
むものである。
高加速イオン注入法により不純物を導入する工程,この
不純物導入層による電界制限リングを形成する工程を含
むものである。
【0015】
【作用】上記の構成にすれば、隣接する電界制限リング
の間の間隔が、半導体基体の主表面部から離れた個所で
最も小さくなるような構造となっているため、半導体装
置の長期使用により半導体基体外に発生した電荷の作用
で表面部に蓄積層が形成されても、隣接する電界制限リ
ング間の間隔が最も小さい部分における電子濃度の変化
を防止することができる。このため、等価的な電界制限
リング間の間隔の増加はなくなり、耐圧の低下を防止で
きる。
の間の間隔が、半導体基体の主表面部から離れた個所で
最も小さくなるような構造となっているため、半導体装
置の長期使用により半導体基体外に発生した電荷の作用
で表面部に蓄積層が形成されても、隣接する電界制限リ
ング間の間隔が最も小さい部分における電子濃度の変化
を防止することができる。このため、等価的な電界制限
リング間の間隔の増加はなくなり、耐圧の低下を防止で
きる。
【0016】また、電界制限リングが半導体基体の主表
面に露出しない構造とすることに加えて、主表面部に形
成される蓄積層と電界制限リングを隔離することによ
り、隔離部で電圧を分担することになり、両者の接触部
付近で起きる電界集中による耐圧低下を排除することが
可能になる。
面に露出しない構造とすることに加えて、主表面部に形
成される蓄積層と電界制限リングを隔離することによ
り、隔離部で電圧を分担することになり、両者の接触部
付近で起きる電界集中による耐圧低下を排除することが
可能になる。
【0017】更に、半導体基体の主表面の周辺領域に複
数個の高濃度領域を付加する構造にすれば、主表面部に
蓄積層が形成されても主表面部のキャリア濃度の変化の
割合は小さくなり、等価的な電界制限リング間の間隔の
増加は更に小さくなって、耐圧の低下を防止できる。
数個の高濃度領域を付加する構造にすれば、主表面部に
蓄積層が形成されても主表面部のキャリア濃度の変化の
割合は小さくなり、等価的な電界制限リング間の間隔の
増加は更に小さくなって、耐圧の低下を防止できる。
【0018】
【実施例】以下、本発明半導体装置を実施例として示し
た図面を用いて詳細に説明する。図1は、本発明半導体
装置の一実施例を示す平面パターン図(a)及び周辺領
域の断面図(b)である。図において、1は一対の主表
面11,12を有する半導体基体で、一方の主表面11
に隣接するp型層13,p型層13及び他方の主表面1
2に隣接しそれより低不純物濃度を有するn型層14,
他方の主表面12の中央部において他方の主表面12か
らn型層14内に延びるn型層14より高不純物濃度を
有するp型層15,他方の主表面12の周辺部に形成さ
れたp型層15を所定間隔を有して包囲する複数個の環
状溝12a,各環状溝12aの底部及びその近傍に隣接
してn型層14内に延びる環状のp型層16,p型層1
5と最内周側に環状溝12aとの間及び環状溝12a相
互間に位置し他方の主表面12に隣接するn型層14よ
り高不純物濃度を有するn型層17,他方の主表面12
の最周辺部において他方の主表面12に隣接するn型層
14より高不純物濃度を有する環状のn型層18を具備
している。2はp型層13にオーミックコンタクトした
第1の主電極、3はp型層15にオーミックコンタクト
した第2の主電極、4は環状溝12aの表面に形成され
た酸化シリコン層、5は環状溝12aに充填されたポリ
イミド樹脂である。
た図面を用いて詳細に説明する。図1は、本発明半導体
装置の一実施例を示す平面パターン図(a)及び周辺領
域の断面図(b)である。図において、1は一対の主表
面11,12を有する半導体基体で、一方の主表面11
に隣接するp型層13,p型層13及び他方の主表面1
2に隣接しそれより低不純物濃度を有するn型層14,
他方の主表面12の中央部において他方の主表面12か
らn型層14内に延びるn型層14より高不純物濃度を
有するp型層15,他方の主表面12の周辺部に形成さ
れたp型層15を所定間隔を有して包囲する複数個の環
状溝12a,各環状溝12aの底部及びその近傍に隣接
してn型層14内に延びる環状のp型層16,p型層1
5と最内周側に環状溝12aとの間及び環状溝12a相
互間に位置し他方の主表面12に隣接するn型層14よ
り高不純物濃度を有するn型層17,他方の主表面12
の最周辺部において他方の主表面12に隣接するn型層
14より高不純物濃度を有する環状のn型層18を具備
している。2はp型層13にオーミックコンタクトした
第1の主電極、3はp型層15にオーミックコンタクト
した第2の主電極、4は環状溝12aの表面に形成され
た酸化シリコン層、5は環状溝12aに充填されたポリ
イミド樹脂である。
【0019】この実施例において、環状溝12aの底部
に形成された環状のp型層16は、n型層14とp型層
15との間のpn接合が逆バイアスされた時に形成され
る空乏層の広がりを助長する電界制限リングとして機能
する。このp型層16は環状溝12aの底部に形成され
ているため、電界制限リング相互間の最も接近している
部分が他方の主表面12から離れた個所に位置してい
る。このため、高温逆バイアス試験によって半導体基体
外部に可動イオンによる正電荷が発生しても、それによ
って電界制限リング相互間の最も接近している部分のn
型層14のキャリア濃度には何ら影響を与えず、耐圧の
低下は殆ど生じない。また、他方の主表面12に隣接し
て不純物量が多いn型層17が存在しているため、発生
正電荷の影響でn型層17に電子が誘起されても、n型
層17の電子濃度の変化の割合が非常に小さく抑えら
れ、耐圧の低下は殆ど生じない。n型層17の単位面積
当たりの不純物量は、1013/cm2 以上である。更に、
環状溝12a内は酸化シリコン層4及びポリイミド樹脂
5で充填されているため、電界制限リングが印加電圧を
分担しても環状溝12aにおいて絶縁破壊を生じる心配
はない。
に形成された環状のp型層16は、n型層14とp型層
15との間のpn接合が逆バイアスされた時に形成され
る空乏層の広がりを助長する電界制限リングとして機能
する。このp型層16は環状溝12aの底部に形成され
ているため、電界制限リング相互間の最も接近している
部分が他方の主表面12から離れた個所に位置してい
る。このため、高温逆バイアス試験によって半導体基体
外部に可動イオンによる正電荷が発生しても、それによ
って電界制限リング相互間の最も接近している部分のn
型層14のキャリア濃度には何ら影響を与えず、耐圧の
低下は殆ど生じない。また、他方の主表面12に隣接し
て不純物量が多いn型層17が存在しているため、発生
正電荷の影響でn型層17に電子が誘起されても、n型
層17の電子濃度の変化の割合が非常に小さく抑えら
れ、耐圧の低下は殆ど生じない。n型層17の単位面積
当たりの不純物量は、1013/cm2 以上である。更に、
環状溝12a内は酸化シリコン層4及びポリイミド樹脂
5で充填されているため、電界制限リングが印加電圧を
分担しても環状溝12aにおいて絶縁破壊を生じる心配
はない。
【0020】図1の実施例の変形例として、n型層17
の単位面積当たりの不純物量を図1の場合より少ない1
013/cm2 以下にしてもよい。この場合、n型層17の
キャリア濃度は多少変化が大きくなる。しかしながら、
電界制限リングの隣合う電界制限リング間が最も小さい
距離を持つ個所が他方の主表面12から離れているた
め、この個所でのキャリア濃度は殆ど変化しない。その
ため、他方の主表面12上に蓄積層が誘起されても、隣
合う電界制限リング間が最も小さい距離を持つ部分での
空乏層の拡がり易さは殆ど影響を受けない。即ち、等価
的電界制限リング間隔の変化は非常に小さい。従って、
図1の場合と同様に耐圧の低下は生じない。また、蓄積
層と電界効果リングとの接触部における電界集中による
耐圧低下も生じない。
の単位面積当たりの不純物量を図1の場合より少ない1
013/cm2 以下にしてもよい。この場合、n型層17の
キャリア濃度は多少変化が大きくなる。しかしながら、
電界制限リングの隣合う電界制限リング間が最も小さい
距離を持つ個所が他方の主表面12から離れているた
め、この個所でのキャリア濃度は殆ど変化しない。その
ため、他方の主表面12上に蓄積層が誘起されても、隣
合う電界制限リング間が最も小さい距離を持つ部分での
空乏層の拡がり易さは殆ど影響を受けない。即ち、等価
的電界制限リング間隔の変化は非常に小さい。従って、
図1の場合と同様に耐圧の低下は生じない。また、蓄積
層と電界効果リングとの接触部における電界集中による
耐圧低下も生じない。
【0021】図2は、本発明半導体装置の他の実施例を
示す概略断面図である。この実施例はn型層17が存在
しない点で図1の実施例と相違している。図面からは確
認できないが、n型層17が存在しないことから、p型
層15と環状溝12aの間隔及び環状溝12a相互間の
間隔等も図1の実施例の場合と異なっている。その他の
点は、図1の実施例の場合と同じである。この実施例の
場合、n型層17が無いので、発生正電荷の影響でn型
層14の他方の主表面12に隣接する個所に蓄積層が誘
起されキャリア濃度は大きく変化する。しかしながら、
電界制限リングとして機能するp型層16が他方の主表
面12から離れて形成されているので、n型層14表面
におけるキャリア濃度の変動は電界制限リングまでは及
ばず、耐圧の低下は小さくできる。
示す概略断面図である。この実施例はn型層17が存在
しない点で図1の実施例と相違している。図面からは確
認できないが、n型層17が存在しないことから、p型
層15と環状溝12aの間隔及び環状溝12a相互間の
間隔等も図1の実施例の場合と異なっている。その他の
点は、図1の実施例の場合と同じである。この実施例の
場合、n型層17が無いので、発生正電荷の影響でn型
層14の他方の主表面12に隣接する個所に蓄積層が誘
起されキャリア濃度は大きく変化する。しかしながら、
電界制限リングとして機能するp型層16が他方の主表
面12から離れて形成されているので、n型層14表面
におけるキャリア濃度の変動は電界制限リングまでは及
ばず、耐圧の低下は小さくできる。
【0022】図3は、図1の半導体装置の変形例を示す
概略断面図である。この変形例はn型層17の代わりに
p型層19を用いた点で図1の実施例と相違している。
この構成によっても図1の実施例の場合と同様に耐圧の
低下を防止できる。従来技術においては、n型層17を
p型層にすることは、電圧が電界制限リング間に分担さ
れなくなるため困難であった。本発明によれば、p型層
19と電界制限リングとなるp型層16とが離れた構成
にすることによって、電圧を電界制限リングで挟まれた
n型層14,p型層19と電界制限リングの間及び溝1
2a内の酸化シリコン層4,ポリイミド樹脂5で分担で
きるので、p型層19の適用が可能になったのである。
概略断面図である。この変形例はn型層17の代わりに
p型層19を用いた点で図1の実施例と相違している。
この構成によっても図1の実施例の場合と同様に耐圧の
低下を防止できる。従来技術においては、n型層17を
p型層にすることは、電圧が電界制限リング間に分担さ
れなくなるため困難であった。本発明によれば、p型層
19と電界制限リングとなるp型層16とが離れた構成
にすることによって、電圧を電界制限リングで挟まれた
n型層14,p型層19と電界制限リングの間及び溝1
2a内の酸化シリコン層4,ポリイミド樹脂5で分担で
きるので、p型層19の適用が可能になったのである。
【0023】図4は、本発明半導体装置の更に他の実施
例を示す概略断面図である。この実施例は図2の実施例
のp型層16が他方の主表面12まで延在してたものと
みることができる。この場合、溝12aの側壁が他方の
主表面12に対して垂直であるため、p型層16も他方
の主表面12に対して垂直方向に延びることになり、隣
合う電界制限リング間が最も小さい距離を持つ部分が他
方の主表面12から内部に向かって広い範囲で存在する
ことになる。従って、n型層14表面におけるキャリア
濃度の変動によって他方の主表面12近傍で等価的電界
制限リング間隔の変化が生じても、他方の主表面12か
ら離れた個所で隣合う電界制限リング間が最も小さい距
離を持つ部分が依然として存在するため、耐圧の低下を
防止できる。
例を示す概略断面図である。この実施例は図2の実施例
のp型層16が他方の主表面12まで延在してたものと
みることができる。この場合、溝12aの側壁が他方の
主表面12に対して垂直であるため、p型層16も他方
の主表面12に対して垂直方向に延びることになり、隣
合う電界制限リング間が最も小さい距離を持つ部分が他
方の主表面12から内部に向かって広い範囲で存在する
ことになる。従って、n型層14表面におけるキャリア
濃度の変動によって他方の主表面12近傍で等価的電界
制限リング間隔の変化が生じても、他方の主表面12か
ら離れた個所で隣合う電界制限リング間が最も小さい距
離を持つ部分が依然として存在するため、耐圧の低下を
防止できる。
【0024】以上の実施例では、溝12aの充填にポリ
イミド樹脂が使われていたが、低不純物濃度或いはノン
ドープの多結晶シリコンを使っても良い。
イミド樹脂が使われていたが、低不純物濃度或いはノン
ドープの多結晶シリコンを使っても良い。
【0025】図5は、図1に示す実施例の半導体装置の
製造方法を示す概略工程図である。まず、電界制限リン
グとなるp型層16以外の拡散工程が終了した半導体基
体1を準備し、その他方の主表面12に環状溝12aと
なる部分を除いて選択的に酸化シリコン膜61を形成し
(a)、この酸化シリコン膜61をマスクとして異方性
エッチングにより環状溝12aを形成する(b)。環状
溝12a内面に酸化シリコン膜62を形成し(c)、異
方性ドライエッチングを施して酸化シリコン膜62の厚
さが薄く水平面である溝の底のみの酸化シリコン膜62
が除去される(d)。この酸化シリコン膜62をマスク
として、p型不純物を拡散させると、環状溝12aの底
部とその近傍にのみ位置し他方の主表面12に露出しな
いp型層16が形成される(e)。次に、再び環状溝1
2aの内面全面に酸化シリコン膜4を形成し(f)、更
に環状溝12aをポリイミド樹脂5で充填し、エッチバ
ックして平坦化する(g)。その後、電極,保護膜を形
成し、素子が完成する。工程(f)において、環状溝1
2aの内面全面に酸化シリコン膜4を形成したが、この
工程は、必須ではない。ポリイミド樹脂5の充填後、高
温熱処理をせぬような手順としたが、ポリイミド樹脂5
の代わりに多結晶シリコンを使えば、環状溝12aに充
填後に高温の拡散熱処理を施すことになる。工程(b)
における、エッチングのマスク材は酸化シリコン以外の
物質、例えばアルミニウムでも良い。
製造方法を示す概略工程図である。まず、電界制限リン
グとなるp型層16以外の拡散工程が終了した半導体基
体1を準備し、その他方の主表面12に環状溝12aと
なる部分を除いて選択的に酸化シリコン膜61を形成し
(a)、この酸化シリコン膜61をマスクとして異方性
エッチングにより環状溝12aを形成する(b)。環状
溝12a内面に酸化シリコン膜62を形成し(c)、異
方性ドライエッチングを施して酸化シリコン膜62の厚
さが薄く水平面である溝の底のみの酸化シリコン膜62
が除去される(d)。この酸化シリコン膜62をマスク
として、p型不純物を拡散させると、環状溝12aの底
部とその近傍にのみ位置し他方の主表面12に露出しな
いp型層16が形成される(e)。次に、再び環状溝1
2aの内面全面に酸化シリコン膜4を形成し(f)、更
に環状溝12aをポリイミド樹脂5で充填し、エッチバ
ックして平坦化する(g)。その後、電極,保護膜を形
成し、素子が完成する。工程(f)において、環状溝1
2aの内面全面に酸化シリコン膜4を形成したが、この
工程は、必須ではない。ポリイミド樹脂5の充填後、高
温熱処理をせぬような手順としたが、ポリイミド樹脂5
の代わりに多結晶シリコンを使えば、環状溝12aに充
填後に高温の拡散熱処理を施すことになる。工程(b)
における、エッチングのマスク材は酸化シリコン以外の
物質、例えばアルミニウムでも良い。
【0026】この製造方法は、他の実施例にも適用でき
る。工程(a)で、n型層17のない半導体基体を使用
すれば図2に示す半導体装置が得られ、n型層17の代
わりにp型層を形成した半導体基体を使用すれば図3に
示す半導体装置が得られる。また、工程(a)でn型層
17のない半導体基体を使用し、工程(c)及び(d)を
省略すると図4に示す半導体装置が得られる。この場
合、環状溝12aの形成に完全な異方性エッチングは必
要ない。ある程度、環状溝12aの側壁が主表面12に
対する垂直性があれば、従来例の場合よりも信頼性を向
上させる効果はある。その理由は、主表面から離れたと
ころでの電界制限リング間の距離を、従来例の場合より
小さくできるからである。しかし、環状溝12aの形成
に異方性エッチングを使い、図4に示したように環状溝
12aの側壁部を垂直にする場合が、主表面から離れた
ところでの電界制限リング間の距離を小さくすることに
より効果があり、信頼性の改善効果は大きい。また、環
状溝12aの開口部より底部が広いような形状であれ
ば、更に効果は大きい。
る。工程(a)で、n型層17のない半導体基体を使用
すれば図2に示す半導体装置が得られ、n型層17の代
わりにp型層を形成した半導体基体を使用すれば図3に
示す半導体装置が得られる。また、工程(a)でn型層
17のない半導体基体を使用し、工程(c)及び(d)を
省略すると図4に示す半導体装置が得られる。この場
合、環状溝12aの形成に完全な異方性エッチングは必
要ない。ある程度、環状溝12aの側壁が主表面12に
対する垂直性があれば、従来例の場合よりも信頼性を向
上させる効果はある。その理由は、主表面から離れたと
ころでの電界制限リング間の距離を、従来例の場合より
小さくできるからである。しかし、環状溝12aの形成
に異方性エッチングを使い、図4に示したように環状溝
12aの側壁部を垂直にする場合が、主表面から離れた
ところでの電界制限リング間の距離を小さくすることに
より効果があり、信頼性の改善効果は大きい。また、環
状溝12aの開口部より底部が広いような形状であれ
ば、更に効果は大きい。
【0027】これまで述べた実施例では、後で述べる実
施例の場合と異なり、エピタキシャル成長を必要としな
い。そのため、工程制御面に起因するエピタキシャル成
長層の品質限界の特性への影響が無く、歩留まり良く高
い初期耐圧を得ることができる。即ち、半導体基体の不
純物濃度が低い場合も、電界制限リングで挟まれた領域
の不純物濃度を基体濃度と同じく低くできる。また、こ
の部分の欠陥密度も非常に小さくできる。
施例の場合と異なり、エピタキシャル成長を必要としな
い。そのため、工程制御面に起因するエピタキシャル成
長層の品質限界の特性への影響が無く、歩留まり良く高
い初期耐圧を得ることができる。即ち、半導体基体の不
純物濃度が低い場合も、電界制限リングで挟まれた領域
の不純物濃度を基体濃度と同じく低くできる。また、こ
の部分の欠陥密度も非常に小さくできる。
【0028】図6は本発明半導体装置の異なる実施例を
示す概略断面図である。図1の実施例とは、環状溝12
aがないこと、環状溝12aがないことによりp型層1
6が埋込層となっていること及びn型層17相互間にn
型層14が露出していることにおいて相違している。こ
の構成においても図1の実施例と同じく本発明の特徴を
持っている。即ち、これらの電界制限リングでは、隣
合う電界制限リング間の距離が最も小さい部分が他方の
主表面12から離れて存在すること、電界制限リング
が他方の主表面12には露出していないこと、n型層
17が他方の主表面12に形成されていること、n型
層17と電界制限リングが隔離されていることが図1と
同一であることによる。このn型層17の単位面積当た
りの不純物量は1013/cm2 以上ある。
示す概略断面図である。図1の実施例とは、環状溝12
aがないこと、環状溝12aがないことによりp型層1
6が埋込層となっていること及びn型層17相互間にn
型層14が露出していることにおいて相違している。こ
の構成においても図1の実施例と同じく本発明の特徴を
持っている。即ち、これらの電界制限リングでは、隣
合う電界制限リング間の距離が最も小さい部分が他方の
主表面12から離れて存在すること、電界制限リング
が他方の主表面12には露出していないこと、n型層
17が他方の主表面12に形成されていること、n型
層17と電界制限リングが隔離されていることが図1と
同一であることによる。このn型層17の単位面積当た
りの不純物量は1013/cm2 以上ある。
【0029】図7は図6の実施例の変形例を示す概略断
面図である。図6の実施例とは、n型層17の間にp型
層21を付加した点で相違している。
面図である。図6の実施例とは、n型層17の間にp型
層21を付加した点で相違している。
【0030】図8は図6の実施例の別の変形例を示す概
略断面図である。図6の実施例とは、n型層17の代わ
りにp型層22を用いた点で相違している。
略断面図である。図6の実施例とは、n型層17の代わ
りにp型層22を用いた点で相違している。
【0031】本発明の構造面での特徴、即ち、p+層1
8と電界制限リング8が離れていることにより、電圧
を、電界制限リング8で挟まれた領域,p+層18と電
界制限リング8で挟まれた領域及びp+層18で挟まれ
た領域で構成される領域で分担できるため、p+層18
の適用が可能になった。
8と電界制限リング8が離れていることにより、電圧
を、電界制限リング8で挟まれた領域,p+層18と電
界制限リング8で挟まれた領域及びp+層18で挟まれ
た領域で構成される領域で分担できるため、p+層18
の適用が可能になった。
【0032】図9は図7の変形例の更なる変形例を示す
概略断面図である。図7の実施例とは、他方の主表面1
2に絶縁層23を介して高抵抗導電層24を設けた点で
相違している。この高抵抗導電層24に分路電流を流し
て装置の表面の電位分布を均一化することができる。高
抵抗導電層24としては、多結晶Siが使われている。
この場合には、本発明の特徴である構造による効果と、
高抵抗導電層24による高信頼化という効果を達成して
いる。この変形例では、表面に溝がない構造で平坦性が
良いため、多結晶Siによる高抵抗導電層24を形成し
易い。
概略断面図である。図7の実施例とは、他方の主表面1
2に絶縁層23を介して高抵抗導電層24を設けた点で
相違している。この高抵抗導電層24に分路電流を流し
て装置の表面の電位分布を均一化することができる。高
抵抗導電層24としては、多結晶Siが使われている。
この場合には、本発明の特徴である構造による効果と、
高抵抗導電層24による高信頼化という効果を達成して
いる。この変形例では、表面に溝がない構造で平坦性が
良いため、多結晶Siによる高抵抗導電層24を形成し
易い。
【0033】図10は図6の実施例の半導体装置の製造
方法の一部を示す概略工程図である。図6の半導体装置
は、半導体基体1のn型141層表面に選択的にp型不
純物161を導入し(a)、その上にn型層142をエ
ピタキシャル成長させる(b)。その後、n型層142
の表面付近にp型層15及びn型層17を形成して(c)
形成される。
方法の一部を示す概略工程図である。図6の半導体装置
は、半導体基体1のn型141層表面に選択的にp型不
純物161を導入し(a)、その上にn型層142をエ
ピタキシャル成長させる(b)。その後、n型層142
の表面付近にp型層15及びn型層17を形成して(c)
形成される。
【0034】図11は本発明半導体装置の別の実施例を
示す概略断面図である。図1の実施例とは、p型層15
が環状溝12aと同じ深さの凹部12bの底部に形成さ
れていることである。p型層15と第2の主電極との間
及び環状溝12aの底部の酸化シリコン膜4を除去して
p型層16とポリイミド樹脂5との間にシリサイド層2
5を介在したことにおいて相違している。
示す概略断面図である。図1の実施例とは、p型層15
が環状溝12aと同じ深さの凹部12bの底部に形成さ
れていることである。p型層15と第2の主電極との間
及び環状溝12aの底部の酸化シリコン膜4を除去して
p型層16とポリイミド樹脂5との間にシリサイド層2
5を介在したことにおいて相違している。
【0035】図12は図11の実施例の変形例を示す概
略断面図で、図11の装置とはp型層15の深さよりp
型層16のそれを浅くした点において相違している。
略断面図で、図11の装置とはp型層15の深さよりp
型層16のそれを浅くした点において相違している。
【0036】図13は図11の実施例の他の変形例を示
す概略断面図で、図12の装置とはp型層15とp型層
16とを接近させた点において相違している。このよう
にすれば、p型層15の接合から延びる空乏層が電界制
限リングとしてのp型層16に達し易いようになるた
め、p型層15の底部での電界集中が緩和され、図12
の場合に比べて初期耐圧は高くできる。
す概略断面図で、図12の装置とはp型層15とp型層
16とを接近させた点において相違している。このよう
にすれば、p型層15の接合から延びる空乏層が電界制
限リングとしてのp型層16に達し易いようになるた
め、p型層15の底部での電界集中が緩和され、図12
の場合に比べて初期耐圧は高くできる。
【0037】図14は図11の実施例の更に他の変形例
を示す概略断面図で、図12の装置とは、環状溝12a
の深さと幅をp型層15から遠ざかるに従って浅くかつ
狭くした点で相違している。この構成によれば、p型層
15の底部での電界集中が緩和され、図12の場合に比
べ初期耐圧は高くできる。
を示す概略断面図で、図12の装置とは、環状溝12a
の深さと幅をp型層15から遠ざかるに従って浅くかつ
狭くした点で相違している。この構成によれば、p型層
15の底部での電界集中が緩和され、図12の場合に比
べ初期耐圧は高くできる。
【0038】図15は図11の実施例の別の変形例を示
す概略断面図で、図11の実施例とは環状溝12aの深
さをp型層15から離れるに従って順次浅くするととも
に幅を狭くした点で相違している。この構造によると、
他の実施例ではもっとも厳しかったp型層15の底部で
の電界集中は緩和され、初期耐圧は他の実施例より向上
できる。
す概略断面図で、図11の実施例とは環状溝12aの深
さをp型層15から離れるに従って順次浅くするととも
に幅を狭くした点で相違している。この構造によると、
他の実施例ではもっとも厳しかったp型層15の底部で
の電界集中は緩和され、初期耐圧は他の実施例より向上
できる。
【0039】図16は図15の実施例における環状溝1
2aの製造方法を示す概略工程図で、異方性エッチング
においては開口部の幅によって深さが自動的に決められ
るという性質を利用した製造方法である。工程(a)は
環状溝12aを形成する前の半導体基体1の他方の主表
面12上にマスクとしての酸化シリコン膜30を、p型
層15が形成される個所は薄い酸化シリコン膜30a、
環状溝12aが形成される個所は開口30b、他の個所
は厚い酸化シリコン膜30cとなるように形成する工程
である。この状態で、半導体基体1の他方の主表面12
に異方性エッチングを施すと、酸化シリコン膜30の開
口30bの部分ではその幅の相違により深さの異なる環
状溝12aが形成され、薄い酸化シリコン膜30aの部
分では開口30bの部分に比較して酸化シリコン膜30
aのエッチングに要する時間だけ半導体基体1のエッチ
ング時間が短くなり開口部の幅の割には浅い凹部が形成
される(b)。ここで、エッチングのマスク材は、酸化
シリコン以外の物質、例えばアルミニウム他でも良い。
2aの製造方法を示す概略工程図で、異方性エッチング
においては開口部の幅によって深さが自動的に決められ
るという性質を利用した製造方法である。工程(a)は
環状溝12aを形成する前の半導体基体1の他方の主表
面12上にマスクとしての酸化シリコン膜30を、p型
層15が形成される個所は薄い酸化シリコン膜30a、
環状溝12aが形成される個所は開口30b、他の個所
は厚い酸化シリコン膜30cとなるように形成する工程
である。この状態で、半導体基体1の他方の主表面12
に異方性エッチングを施すと、酸化シリコン膜30の開
口30bの部分ではその幅の相違により深さの異なる環
状溝12aが形成され、薄い酸化シリコン膜30aの部
分では開口30bの部分に比較して酸化シリコン膜30
aのエッチングに要する時間だけ半導体基体1のエッチ
ング時間が短くなり開口部の幅の割には浅い凹部が形成
される(b)。ここで、エッチングのマスク材は、酸化
シリコン以外の物質、例えばアルミニウム他でも良い。
【0040】以上は本発明を代表的な実施例をベースに
説明したが、本発明はこれら実施例に限定されるもので
はなく、本発明の思想を逸脱しない範囲で種々の変形が
可能である。
説明したが、本発明はこれら実施例に限定されるもので
はなく、本発明の思想を逸脱しない範囲で種々の変形が
可能である。
【0041】図17は、本発明半導体装置を適用したI
GBT及びダイオードを用いて電動機駆動用インバータ
装置を構成した一例を示したものである。六個のIGB
T,SW11,SW12,SW21,SW22,SW3
1,SW33により、三相誘導電動機を制御する例であ
る。IGBTは、スイッチング速度の大きい素子であ
り、これに本発明を適用することにより逆阻止電圧が高
くされたIGBT及びダイオードは長期に渡り使用して
も耐圧の低下がないので、インバータ装置の小型,軽
量,低損失化及び低雑音化等に効果があり、インバータ
装置を用いたシステムの低コスト,高効率化が達成でき
る。
GBT及びダイオードを用いて電動機駆動用インバータ
装置を構成した一例を示したものである。六個のIGB
T,SW11,SW12,SW21,SW22,SW3
1,SW33により、三相誘導電動機を制御する例であ
る。IGBTは、スイッチング速度の大きい素子であ
り、これに本発明を適用することにより逆阻止電圧が高
くされたIGBT及びダイオードは長期に渡り使用して
も耐圧の低下がないので、インバータ装置の小型,軽
量,低損失化及び低雑音化等に効果があり、インバータ
装置を用いたシステムの低コスト,高効率化が達成でき
る。
【0042】
【発明の効果】本発明によれば、逆阻止電圧の低下が無
く素子を使用できる期間を大幅に長くできる。或いは、
事実上逆阻止電圧の低下の問題を根絶できるとも言え
る。また、素子の非常に過酷な環境での使用,低コスト
での実装にも道を開く。このような超高信頼化が、高い
初期耐圧を容易に達成しつつ実現できる。製造方法も容
易である。
く素子を使用できる期間を大幅に長くできる。或いは、
事実上逆阻止電圧の低下の問題を根絶できるとも言え
る。また、素子の非常に過酷な環境での使用,低コスト
での実装にも道を開く。このような超高信頼化が、高い
初期耐圧を容易に達成しつつ実現できる。製造方法も容
易である。
【図1】本発明半導体装置の一実施例を示す概略平面図
及び断面図である。
及び断面図である。
【図2】本発明半導体装置の他の実施例を示す概略断面
図である。
図である。
【図3】図1の半導体装置の変形例を示す概略断面図で
ある。
ある。
【図4】本発明半導体装置の更に他の実施例を示す概略
断面図である。
断面図である。
【図5】図1の半導体装置の製造方法を示す概略工程図
である。
である。
【図6】本発明半導体装置の更に他の実施例を示す概略
断面図である。
断面図である。
【図7】図6の半導体装置の変形例を示す概略断面図で
ある。
ある。
【図8】図6の半導体装置の別の変形例を示す概略断面
図である。
図である。
【図9】図7の変形例の更に別の変形例を示す概略断面
図である。
図である。
【図10】図6の半導体装置の製造方法を示す概略工程
図である。
図である。
【図11】本発明半導体装置の別の実施例を示す概略断
面図である。
面図である。
【図12】図11の半導体装置の別の変形例を示す概略
断面図である。
断面図である。
【図13】図11の半導体装置の他の変形例を示す概略
断面図である。
断面図である。
【図14】図11の半導体装置の更に他の変形例を示す
概略断面図である。
概略断面図である。
【図15】図11の半導体装置の異なる変形例を示す概
略断面図である。
略断面図である。
【図16】図15の半導体装置の製造方法を示す概略工
程図である。
程図である。
【図17】本発明半導体装置を使った電動機駆動用イン
バータ装置の回路図である。
バータ装置の回路図である。
1…半導体基体、11,12…主表面、12a…環状
溝、16…p型層(電界制限リング)、17…n型層。
溝、16…p型層(電界制限リング)、17…n型層。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 八尾 勉 茨城県日立市大みか町七丁目1番1号 株式会社 日立製作所 日立研究所内 (56)参考文献 特開 平2−142186(JP,A) 特開 昭62−18768(JP,A) 特開 平1−272152(JP,A) 特開 平2−113581(JP,A) 特開 昭64−59873(JP,A) 特開 平1−272153(JP,A) 特開 平4−316368(JP,A) 特開 昭59−110164(JP,A) (58)調査した分野(Int.Cl.7,DB名) H01L 29/78 H01L 29/06 H01L 29/74 - 29/747
Claims (8)
- 【請求項1】半導体基体の主表面に一方導電型の第1の
半導体領域と、主表面から第1の半導体領域内に延びる
他方導電型の第2の半導体領域と、主表面及び第2の半
導体領域から離れた位置において第2の半導体領域から
順次遠ざかるように配置された第2の半導体領域を包囲
する複数個の他方導電型の第3の半導体領域と、主表面
において第2の半導体領域に設けられた電極とを具備し
ていて、 前記主表面から第3の半導体領域に達する凹部が設けら
れ、この凹部は絶縁物によって充填されていることを特
徴とする半導体装置。 - 【請求項2】請求項1において、半導体基体の主表面の
第2の半導体領域と第3の半導体領域との間及び第3の
半導体領域相互間に対応する個所に第1の半導体領域よ
り高不純物濃度を有する一方導電型または他方導電型の
複数個の第4の半導体領域を設けたことを特徴とする半
導体装置。 - 【請求項3】半導体基体の主表面に一方導電型の第1の
半導体領域と、主表面から第1の半導体領域内に延びる
他方導電型の第2の半導体領域と、第2の半導体領域か
ら順次遠ざかるように離れた位置において主表面から第
1の半導体領域内に延びる第2の半導体領域を包囲する
複数個の他方導電型の第3の半導体領域と、主表面にお
いて第2の半導体領域に設けられた電極とを具備し、第
3の半導体領域相互間の最小間隔個所が主表面から離れ
ていて、前記主表面から第3の半導体領域に達する凹部
が設けられ、この凹部は絶縁物によって充填されている
ことを特徴とする半導体装置。 - 【請求項4】請求項3において、半導体基体の主表面の
第2の半導体領域と第3の半導体領域との間及び第3の
半導体領域相互間に対応する個所に第1の半導体領域よ
り高不純物濃度を有する一方導電型または他方導電型の
複数個の第4の半導体領域を設けたことを特徴とする半
導体装置。 - 【請求項5】半導体基体の主表面に一方導電型の第1の
半導体領域と、主表面から第1の半導体領域内に延びる
他方導電型の第2の半導体領域と、主表面及び第2の半
導体領域から離れた位置において第2の半導体領域から
順次遠ざかるように、かつ遠ざかるように従って深さが
浅くなるように配置された第2の半導体領域を包囲する
複数個の他方導電型の第3の半導体領域と、主表面にお
いて第2の半導体領域に設けられた電極とを具備するこ
とを特徴とする半導体装置。 - 【請求項6】請求項5において、半導体基体の主表面か
ら第3の半導体領域に達する凹部が設けられ、この凹部
は絶縁物によって充填されていることを特徴とする半導
体装置。 - 【請求項7】請求項6において、第2の半導体領域から
遠ざかるように従って凹部の幅が小さくなるようにされ
ていることを特徴とする半導体装置。 - 【請求項8】請求項5,6または7において、半導体基
体の主表面の第2の半導体領域と第3の半導体領域との
間及び第3の半導体領域相互間に対応する個所に第1の
半導体領域より高不純物濃度を有する一方導電型または
他方導電型の複数個の第4の半導体領域を設けたことを
特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16087493A JP3211490B2 (ja) | 1993-06-30 | 1993-06-30 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16087493A JP3211490B2 (ja) | 1993-06-30 | 1993-06-30 | 半導体装置及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07142713A JPH07142713A (ja) | 1995-06-02 |
JP3211490B2 true JP3211490B2 (ja) | 2001-09-25 |
Family
ID=15724242
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP16087493A Expired - Fee Related JP3211490B2 (ja) | 1993-06-30 | 1993-06-30 | 半導体装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3211490B2 (ja) |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB2314206A (en) * | 1996-06-13 | 1997-12-17 | Plessey Semiconductors Ltd | Preventing voltage breakdown in semiconductor devices |
US7405452B2 (en) | 2004-02-02 | 2008-07-29 | Hamza Yilmaz | Semiconductor device containing dielectrically isolated PN junction for enhanced breakdown characteristics |
DE102006036347B4 (de) | 2006-08-03 | 2012-01-12 | Infineon Technologies Austria Ag | Halbleiterbauelement mit einer platzsparenden Randstruktur |
US9252251B2 (en) | 2006-08-03 | 2016-02-02 | Infineon Technologies Austria Ag | Semiconductor component with a space saving edge structure |
DE102007030755B3 (de) | 2007-07-02 | 2009-02-19 | Infineon Technologies Austria Ag | Halbleiterbauelement mit einem einen Graben aufweisenden Randabschluss und Verfahren zur Herstellung eines Randabschlusses |
JP5422930B2 (ja) * | 2008-06-30 | 2014-02-19 | 株式会社デンソー | 半導体装置 |
JP2010062377A (ja) * | 2008-09-04 | 2010-03-18 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
JP2011114028A (ja) * | 2009-11-24 | 2011-06-09 | Toyota Motor Corp | SiC半導体装置とその製造方法 |
US8809942B2 (en) * | 2011-09-21 | 2014-08-19 | Kabushiki Kaisha Toshiba | Semiconductor device having trench structure |
JP6231396B2 (ja) | 2014-02-10 | 2017-11-15 | トヨタ自動車株式会社 | 半導体装置及び半導体装置の製造方法 |
JP2014195089A (ja) * | 2014-04-28 | 2014-10-09 | Toshiba Corp | 半導体装置 |
-
1993
- 1993-06-30 JP JP16087493A patent/JP3211490B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JPH07142713A (ja) | 1995-06-02 |
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